TW201436164A - 用於半導體封裝之基體及其形成方法 - Google Patents

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conductive
conductive layer
insulating layer
carrier
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Amlan Sen
Shoa-Siong Raymond Lim
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Pbt Pte Ltd
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Abstract

本發明提供一種形成用於半導體封裝之基體之方法及用於半導體封裝之基體。該方法包括提供一載體及在該載體上形成多數外墊，形成在該載體上之該等外墊界定一第一導電層。實施一模製操作以便在該載體上以一模製化合物形成一第一絕緣層。該第一導電層被埋在該第一絕緣層中。在該第一導電層上形成多數接合墊、多數導電線路及多數微通孔中之一或一以上者，且形成在該第一導電層上之該等接合墊、該等導電線路及該等微通孔中之該一或一以上者界定一第二導電層。

Description

用於半導體封裝之基體及其形成方法 發明領域
本發明係有關於半導體封裝且更特別有關於一種用於半導體封裝之基體，形成該基體之方法，形成有該基體之半導體封裝體，及以該基體封裝半導體晶片之方法。
發明背景
可製造性在半導體封裝中係一重要考量，因為它具有一對封裝成本之直接影響。因此，為減少封裝成本，需要具有一有助於半導體封裝程序之基體。
發明概要
因此，在一第一態樣中，本發明提供一種形成用於半導體封裝之基體之方法。該方法包括提供一載體及在該載體上形成多數外墊，形成在該載體上之該等外墊界定一第一導電層。實施一模製操作以便在該載體上以一模製化合物形成一第一絕緣層。該第一導電層被埋在該第一絕緣層中。在該第一導電層上形成多數接合墊、多數導電線路及多數微通孔中之一或一以上者，且形成在該第一導電 層上之該等接合墊、該等導電線路及該等微通孔中之該一或一以上者界定一第二導電層。
在一第二態樣中，本發明提供一種用於半導體封裝之基體。該基體包括一載體及形成在該載體上之多數外墊，且形成在該載體上之該等外墊界定一第一導電層。一第一絕緣層以一模製化合物形成在該載體上。該第一導電層被埋在該第一絕緣層中。多數接合墊、多數導電線路及多數微通孔中之一或一以上者係形成在該第一導電層上，且形成在該第一導電層上之該等接合墊、該等導電線路及該等微通孔中之該一或一以上者界定一第二導電層。
在一第三態樣中，本發明提供一種封裝一半導體晶片之方法。該方法包括提供依據該第一態樣形成之用於半導體封裝之一基體，將該半導體晶片附接在其中一外墊及該基體之一晶粒墊上，利用多數金屬線電氣連接該半導體晶片與該基體之該等接合墊，以一密封材密封該半導體晶片、該等金屬線及該等接合墊，及移除該載體以暴露該第一導電層。
在一第四態樣中，本發明提供一種半導體封裝體，該半導體封裝體包括多數外墊，且該等外墊界定一第一導電層。該第一導電層被埋在一第一絕緣層中，且該第一絕緣層係以一模製化合物形成。一晶粒墊、多數接合墊、多數導電線路及多數微通孔中之一或一以上者係形成在該第一導電層上，且形成在該第一導電層上之該晶粒墊、該等接合墊、該等導電線路及該等微通孔中之該一或 一以上者界定一第二導電層。一半導體晶片係附接在其中一外墊及該晶粒墊上且多數金屬線電氣連接該半導體晶片與該等接合墊。一密封材密封該半導體晶片、該等金屬線及該等接合墊。
本發明之其他態樣及優點將配合舉例顯示本發明原理之添附圖式，由以下詳細說明了解。
10‧‧‧基體
12‧‧‧載體
14‧‧‧外墊；第一導電層
15‧‧‧第一或底精整層
16‧‧‧光阻層
18‧‧‧開口
20‧‧‧第一絕緣層；第一介電層
22‧‧‧模製化合物
24‧‧‧表面
26‧‧‧導電薄膜層
28‧‧‧晶粒墊；墊層
30‧‧‧接合墊；導線層
32‧‧‧導電線路；導線層
34‧‧‧第二或頂精整層
36‧‧‧半導體晶片；半導體晶粒
38‧‧‧黏著劑；環氧樹脂
40‧‧‧金屬線；電氣連接器
42‧‧‧密封材；介電層
44‧‧‧半導體封裝體
46‧‧‧外晶粒墊
48‧‧‧第二或連續絕緣層；遮蔽層
50‧‧‧第二或第二絕緣層
52‧‧‧第二光阻層
54‧‧‧微通孔；微通孔洞
56‧‧‧微通孔；垂直接觸柱；垂直柱
58‧‧‧模穴
60‧‧‧第一模部份
62‧‧‧第二模部份
64‧‧‧填料
66‧‧‧樹脂
68‧‧‧第三光阻層
70‧‧‧第四光阻層
72‧‧‧模穴
74‧‧‧第一模部份
76‧‧‧第二模部份
78‧‧‧突起圖案
80‧‧‧微通孔洞
82‧‧‧模穴
84‧‧‧第一模部份
86‧‧‧第二模部份
88‧‧‧第二絕緣層
90‧‧‧光阻層
92‧‧‧第二微通孔
94‧‧‧第一光阻層
96‧‧‧第三導電層
98‧‧‧第二光阻層
100‧‧‧第四導電層
102‧‧‧第二微通孔或垂直柱
104‧‧‧第二絕緣層
106‧‧‧第二導電薄膜層
108‧‧‧第三光阻層
110‧‧‧第五導電層
112‧‧‧模穴
114‧‧‧第一模部份
116‧‧‧第二模部份
118‧‧‧金屬箔；導電薄膜層；第一導電薄膜層或線路；金屬層
120‧‧‧金屬層；導電薄膜層
122‧‧‧支持層
圖式簡單說明
本發明之較佳實施例之以下詳細說明將在配合附加圖式閱讀時更佳地了解。本發明係藉由舉例說明且不受限於該等添附圖式，其中類似符號表示類似元件。應了解的是該等圖式未依比例繪製且已簡化以便容易了解本發明。
圖1至4係顯示依據本發明一實施例之一種形成用於半導體封裝之基體之方法的放大橫截面圖；圖5與6係顯示一種以圖4之基體封裝半導體晶片之方法的放大橫截面圖；圖7係顯示依據本發明另一實施例之一種用於半導體封裝之基體的放大橫截面圖；圖8係以圖7之基體形成之一半導體封裝體的放大橫截面圖；圖9與10係顯示形成用於半導體封裝之基體之方法之另一實施例的放大橫截面圖；圖11係以圖10之基體形成之一半導體封裝體的放大橫 截面圖；圖12與13係顯示形成用於半導體封裝之基體之方法之又一實施例的放大橫截面圖；圖14係以圖13之基體形成之一半導體封裝體的放大橫截面圖；圖15至21係顯示依據本發明另一實施例之一種形成用於半導體封裝之基體之方法的放大橫截面圖；圖22係以圖21之基體形成之一半導體封裝體的放大橫截面圖；圖23至27係顯示依據本發明再一實施例之一種形成用於半導體封裝之基體之方法的放大橫截面圖；圖28係以圖27之基體形成之一半導體封裝體的放大橫截面圖；圖29至31係顯示依據本發明又一實施例之一種形成用於半導體封裝之基體之方法的放大橫截面圖；圖32係顯示依據本發明另一實施例之一種用於半導體封裝之基體的放大橫截面圖；圖33係以圖31之基體形成之一半導體封裝體的放大橫截面圖；圖34至36係顯示依據本發明再一實施例之一種形成用於半導體封裝之基體之方法的放大橫截面圖；圖37係以圖36之基體形成之一半導體封裝體的放大橫截面圖；圖38係依據本發明另一實施例之用於半導體封裝之一 基體之一外墊的放大橫截面圖；圖39至42係顯示依據本發明一實施例之一種在絕緣層上形成導電薄膜層之方法的放大橫截面圖；及圖43與44係顯示依據本發明另一實施例之一種在絕緣層上形成導電薄膜層之方法的放大橫截面圖。
發明之詳細說明
以下配合附圖提出之詳細說明係欲作為本發明目前較佳實施例之說明，且不是要表示本發明可實施之唯一形式。應了解的是相同或相等之功能可藉由欲包含在本發明範疇內之不同實施例達成。在圖式中，全部使用類似符號表示類似元件。
圖1至4係顯示依據本發明一實施例之一種形成用於半導體封裝之一基體10之方法的放大橫截面圖。
以下請參閱圖1，提供一載體12且多數外墊14形成在該載體12上，且形成在該載體12上之該等外墊14界定一第一導電層。在所示實施例中，在形成該等外墊14之前，在該載體12上形成一第一或底精整層15。在另一實施例中，可在移除該載體12後在完成該半導體封裝程序時形成該底精整層15。
該載體12作為該基體10之其他元件之一支持構件且可由比較硬且導電之任一適合材料構成。舉例而言，該載體12可由一單一金屬層、一多包覆金屬層或一金屬精整塗布層構成。例如，該載體12可為一鋼或銅(Cu)板。多 數凹槽(未圖示)可預成形在該載體12上。
在所示實施例中，藉由在該載體12上形成一光 阻層16及圖案化該光阻層16以在該光阻層16中形成多數18，在該載體12上形成該第一導電層。一或一以上金屬層係沈積在形成於該光阻層16中之該等開口18中以形成該第一導電層。
在一實施例中，該第一導電層係藉由使用該光 阻層16作為一遮罩電鍍而形成。例如，銅(Cu)之一單一金屬層可沈積在該等開口18中。或者，例如，金(Au)及鎳(Ni)，接著銅(Cu)之多數金屬層可沈積在該等開口18中。
以下請參閱圖2，移除該光阻層16且實施一模製 操作以便在該載體12以一模製化合物22形成一第一絕緣層20。如圖2所示，該第一導電層被該第一絕緣層20密封且被埋在該第一絕緣層20中。形成在該載體12上之第一絕緣層20包覆該第一導電層。
該模製操作可藉由一射出、轉移或一壓縮模製程序實施。該模製化合物22可為一環氧樹脂化合物。
以下請參閱圖3，在該模製操作後移除該第一絕緣層20之一部份以暴露該下方導電層之一表面24。一導電薄膜層26形成在該第一絕緣層20及該第一導電層上。在此實施例中，該導電薄膜層26係一導電晶種層。
該第一絕緣層20之一部份可藉由一機械研磨或一拋光程序移除，留下完全暴露且與該第一絕緣層20之頂表面實質齊平之該第一導電層之一頂表面。
該導電薄膜層26可由銅(Cu)構成且可藉由一無 電程序形成。
以下請參閱圖4，在該第一導電層上形成一晶粒 墊28、多數接合墊30及多數導電線路32，且形成在該第一導電層上之該晶粒墊28、該等接合墊30及該等導電線路32界定一第二導電層。在所示實施例中，一第二或頂精整層34形成在該第二導電層上。得到之基體10可用以封裝一半導體晶片。
該第二導電層係與該第一導電層電氣連接。在 所示實施例中，該第二導電層係形成在該第一導電層及該第一絕緣層20上，突出且重疊在該第一絕緣層20上方。
該第二導電層可使用一加成或半加成法及一減 去法形成在該第一導電層上。
在該加成或半加成法中，一第一光阻層(未圖示) 形成在該導電薄膜層26上且接著圖案化以暴露該導電薄膜層26。接著藉由使用該圖案化第二光阻層作為一遮罩電鍍而形成該第二導電層。該第二導電層可由一單一金屬或多金屬層形成。在一實施例中，該第二導電層係由銅(Cu)形成。在形成該第二導電層後，移除該圖案化第二光阻層。然後，例如，藉由化學蝕刻移除該導電薄膜層26之暴露部份。
在該減去法中，藉由電鍍在該導電薄膜層26上 形成一金屬層。該金屬層可由一單一金屬或多金屬層形成。在一實施例中，該金屬層係由銅(Cu)形成。接著一第 二光阻層(未圖示)形成在該金屬層上且圖案化以暴露該金屬層。移除該金屬層及該導電薄膜層26之暴露部份以形成該第二導電層。這可藉由化學蝕刻達成。一旦這完成，移除該圖案化第二光阻層。
該頂精整層34可藉由以鎳(Ni)、鈀(Pd)及金(Au) 中之一或一以上者電鍍而形成在該第二導電層上。
如所屬技術領域中具有通常知識者可了解地， 圖1至4顯示形成用於半導體封裝之基體10之方法的一實施例。其他實施例係說明如下。如圖4所示，如此形成之基體10包括一載體12。多數外墊14形成在該載體12上，且形成在載體12上之該等外墊14界定一第一導電層。一第一絕緣層20係以一模製化合物22形成在該載體12上。該第一導電層被埋在該第一絕緣層20中。一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。一導電薄膜層26係形成在該第一導電層上且至少部份地在該第一絕緣層20上。在所示實施例中，該導電薄膜層26連接在該等第一與第二導電層之間且在該第一絕緣層20之某些部份與該第二導電層之間。在此實施例中，該基體10亦包括一連接在該載體12與該第一導電層間之一第一或底精整層15及形成在該第二導電層之一頂表面上之一第二或頂精整層34。
在已說明用於半導體封裝之基體10之方法後， 以下將參照圖5與6說明以該基體10封裝一半導體晶片36之一方法。
以下請參閱圖5，如圖所示地設置圖4之基體10 且以一黏著劑38附接該半導體晶片36在該基體10之晶粒墊28上。接著該半導體晶片36以多數金屬線40電氣連接該基體10之接合墊30。然後，以一密封材42密封該半導體晶片36、該等金屬線40及該基體10之接合墊30。
該半導體晶片36可為任一種電路，例如，一數 位信號處理器(DSP)或一特殊功能電路，且不限於例如互補金屬氧化物半導體(CMOS)之一特殊技術，或由任何特殊晶圓技術產生。該半導體晶片36可在一側具有一作用表面且在一相對側具有一非作用表面。該半導體晶片36之作用表面遠離該晶粒墊28且包括多數輸入及輸出(I/O)墊(未圖示)。該半導體晶片36之非作用表面係附接在該黏著劑38上。
在一實施例中，該黏著劑38可為一晶粒附接環 氧樹脂，且該晶粒附接環氧樹脂係在晶粒放置及硬化之前分配在該基體10之一晶粒附接墊區域內。
該等金屬線40電氣連接在該半導體晶片36之輸 入及輸出(I/O)墊與對應接合墊30，因此接合該半導體晶片36與該等接合墊30。該等金屬線40可由金(Au)、銅(Cu)或在所屬技術領域中習知且可在市面上購得之其他導電材料構成。
該密封材42在該基體10上形成一第二絕緣層且 密封該墊28層、該導線層30與32、該半導體晶粒36、該環氧樹脂38及該等電氣連接器40。該介電層42可藉由壓縮、 轉移或射出模製形成在該基體10上。該密封材42可包含習知市售模製材料，例如一環氧模製化合物。
以下請參閱圖6，移除該基體10之載體12以暴露 該第一導電層。在此實施例中，當移除該載體12時，暴露該等導線及該晶粒附接墊之底面。該載體12可藉由一蝕刻程序或一濕式蝕刻程序移除。
由於用以形成該第一絕緣層20之模製操作，該 模製化合物22填封該等外墊14之側邊，防止濕化學物在該模製化合物22與該等外墊14間之界面滲漏。有利地，這有助防止該等外墊14之邊緣被該等濕化學物腐蝕掉且這又有助於維持該等外墊14之外尺寸。
如由圖6可見，如此形成該半導體封裝體44包括 界定一第一導電層之多數外墊14及以一模製化合物22形成之一第一絕緣層20。該第一導電層被埋在該第一絕緣層20中。一導電薄膜層26形成在該第一導電層上且至少部份地在該第一絕緣層20上。一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。一半導體晶片36係附接在該晶粒墊28上且多數金屬線40電氣連接該半導體晶片36及該等接合墊30。一密封材42密封該半導體晶片36、該等金屬線40及該等接合墊30。
該密封材42可由與用以形成該基體10之介電或 絕緣層相同之材料或模製化合物構成。有利地，這有助於減少或防止由於材料性質之失配對該半導體封裝體44造成之應力。
雖然在圖1至6顯示一單一封裝單元，但是應了 解的是該基體10不限於單一封裝處理且可被用來同時形成多數半導體封裝體44。在該等實施例中，可分割該組合之框架以形成多數獨立封裝體。
以下請參閱圖7，顯示依據本發明另一實施例之 用於半導體封裝之一基體10的放大橫截面圖。該基體10包括一載體12及形成在該載體12上之一外晶粒墊46及多數外墊14。形成在該載體12上之該等外晶粒墊46及該等外墊14界定一第一導電層。一第一絕緣層20係以一模製化合物22形成在該載體12上。該第一導電層被埋在該第一絕緣層20中。多數接合墊30及多數導電線路32係形成在該第一導電層上。形成在該第一導電層上之該等接合墊30及該等導電線路32界定一第二導電層。
圖7之基體10與前述實施例之基體在結構上不 同處係圖7之基體10係以一晶粒墊環形成。
以下請參閱圖8，顯示以圖7之基體10形成之一 半導體封裝體44之放大橫截面圖。該半導體封裝體44包括一外晶粒墊46及多數外墊14，且該等外晶粒墊46及該等外墊14界定一第一導電層。該半導體封裝體44亦包括以一模製化合物22形成之一第一絕緣層20。該第一導電層被埋在該第一絕緣層20中。多數接合墊30及多數導電線路32係形成在該第一導電層上，且形成在該第一導電層上之該等接合墊30及該等導電線路32界定一第二導電層。一半導體晶片36係附接在該外晶粒墊46上且多數金屬線40電氣連接 該半導體晶片36及該等接合墊30。一密封材42密封該半導體晶片36、該等金屬線40及該等接合墊30。
該密封材42可由與用以形成該基體10之介電或 絕緣層相同之材料或模製化合物構成。有利地，這有助於減少或防止由於材料性質之失配對該半導體封裝體44造成之應力。
以下，部份地，由圖4及進一步參閱圖9與10， 以下將說明形成用於半導體封裝之基體10之方法的另一實施例。
以下請參閱圖9，在移除該導電薄膜層26之某些暴露部份後，在該第一絕緣層20上形成一第二或連續絕緣層48。在此實施例中，該第二絕緣層48密封該第二導電層且由一焊料遮蔽材料，例如，一環氧焊料遮蔽材料形成。在此實施例中，該導電薄膜層26係一導電晶種層。
以下請參閱圖10，該第二絕緣層48被圖案化以暴露該第二導電層之某些部份且在該第二導電層之該等暴露部份上形成一第二或頂精整層34。
如此形成之基體10更包括由一焊料遮蔽材料構成且形成在該第一絕緣層20上之一第二絕緣層48及在該第二導電層之該等暴露部份上之一頂精整層34。如圖10所示，該第二絕緣層48包覆該第二導電層且覆蓋該第二導電層之頂表面之一部份。
以下請參閱圖11，顯示以圖10之基體10形成之一半導體封裝體44。該半導體封裝體44包括多數外墊14， 且該等外墊14界定一第一導電層。該第一導電層被埋在一第一絕緣層20中，且該第一絕緣層20係以一模製化合物22形成。一導電薄膜層26係形成在該第一導電層上且至少部份地在該第一絕緣層20上。一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。由一焊料遮蔽材料構成之一第二絕緣層48係形成在該第一絕緣層20上且一頂精整層34係形成在該第二導電層之某些部份上。一半導體晶片36係附接在該晶粒墊28上且多數金屬線40電氣連接該半導體晶片36及該等接合墊30。一密封材42密封該半導體晶片36、該等接合墊30及該第二絕緣層48之一表面。
該密封材42可由與用以形成該基體10之介電或 絕緣層相同之材料或模製化合物構成。有利地，這有助於減少或防止由於材料性質之失配對該半導體封裝體44造成之應力。
有利地，該第二絕緣層48覆蓋該等暴露線路 32，遮蔽任何不需要線路32及強化該等線路32與該模製化合物22之黏著力。
以下，部份地，由圖4及進一步參閱圖12與13， 以下將說明形成用於半導體封裝之基體10之方法的另一實施例。
以下請參閱圖12，在移除該導電薄膜層26之某 些暴露部份後，在該第一絕緣層20上形成一第二或連續絕緣層50。在此實施例中，該第二絕緣層50密封該第二導電 層且由一焊料遮蔽材料，例如，一環氧焊料遮蔽材料形成。該模製化合物可類似於用以形成該第一絕緣層20之模製化合物。該第二絕緣層50可藉由一射出或壓縮模製程序形成。在此實施例中，該導電薄膜層26係一導電晶種層。
以下請參閱圖13，移除該第二絕緣層50之一部 份以暴露該第一導電層之一表面且一第二或頂精整層34係形成在該第二導電層之暴露表面上。該第二絕緣層50之該部份可藉由一機械研磨或一拋光程序移除。
如此形成之基體10更包括由一模製化合物材料 構成且形成在該第一絕緣層20上之一第二絕緣層50及在該第二導電層之該暴露表面上之一頂精整層34。如圖13所示，該第二導電層之一頂表面完全暴露且與該第二絕緣層50之一頂表面實質齊平。
以下請參閱圖14，顯示以圖13之基體10形成之 一半導體封裝體44。該半導體封裝體44包括多數外墊14，且該等外墊14界定一第一導電層。該第一導電層被埋在一第一絕緣層20中，且該第一絕緣層20係以一模製化合物22形成。一導電薄膜層26係形成在該第一導電層上且至少部份地在該第一絕緣層20上。一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。由一模製化合物材料構成之一第二絕緣層50係形成在該第一絕緣層20上且一頂精整層34係形成在該第二導電層之一表面上。一半導體晶片36係附接在該晶粒墊28上且多數金屬線40電氣連接該半導體晶片36及該等接合 墊30。一密封材42密封該半導體晶片36、該等接合墊30及該第二絕緣層50之一表面。
該密封材42可由與用以形成該基體10之介電或 絕緣層相同之材料或模製化合物構成。有利地，這有助於減少或防止由於材料性質之失配對該半導體封裝體44造成之應力。
圖15至21係顯示依據本發明另一實施例之一種 形成用於半導體封裝之基體之方法的放大橫截面圖。
以下請參閱圖15，提供一載體12且多數外墊14 形成在該載體12上，且形成在該載體12上之該等外墊14界定一第一導電層。該載體可為一鋼或銅板。在所示實施例中，在形成該等外墊14之前，在該載體12上形成一第一或底精整層15。在另一實施例中，可在移除該載體12後在完成該半導體封裝程序時形成該第一或底精整層15。
在所示實施例中，藉由在該載體12上形成一光 阻層16及圖案化該光阻層16以在該光阻層16中形成多數18，在該載體12上形成該第一導電層。一或一以上金屬層係沈積在形成於該光阻層16中之該等開口18中以形成該第一導電層。
以下請參閱圖16，在該第一導電層及該光阻層 16上形成一第二光阻層52。接著圖案化該第二光阻層52以形成多數微通孔54，且該等微通孔54延伸穿過該第二光阻層52且暴露該第一導電層之一頂表面之某些部份。藉由使用該圖案化第二光阻層52作為一遮罩而在該第一導電層 上電鍍例如銅(Cu)之一單一金屬或例如銅(Cu)、鎳(Ni)、鈀(Pd)及金(Au)之組合之多數金屬層，在該等外墊14上形成多數微通孔56。在此實施例中，該等微通孔56界定一第二導電層。如可由圖16可見，各微通孔56具有比一對應外墊14之一寬度或直徑小之一直徑。
以下請參閱圖17，在該等微通孔56形成在該等 外墊14上後，移除該等第一與第二光阻層16與52。因此該等微通孔56在實施一模製操作以在該載體12上形成該第一絕緣層20之前形成在該等外墊14上。
以下請參閱圖18，實施一模製操作以便以一模 製化合物22在該載體12上形成一第一絕緣層20。如圖18所示，在該模製操作後，該等第一與第二導電層被該第一絕緣層20密封且該等微通孔56被埋在該第一絕緣層20中。
在所示實施例中，該模製操作包括將形成有該 第一導電層之該載體12放在由一第一模部份60及一第二模部份62界定之一模穴58中。該模穴58係藉由射出以一液態之模製化合物22填裝。該模製化合物22係以一液態或熔融狀態在高溫與高壓下注入該模穴58中以完全填滿該模穴58。該模製化合物22接著被硬化且固化以在該載體12上形成該第一絕緣層20。
該模製化合物22宜為一聚合熱固性材料。或 者，亦可使用一聚合熱可塑性材料。在此實施例中，該模製化合物22包括一聚合物樹脂及一種或一種以上之填料。該等一種或一種以上之填料係分配在整個樹脂基質之 體積中。該樹脂可為以環氧為主或以丙烯酸為主且該等一種或一種以上之填料可為二氧化矽、陶瓷及/或玻璃填料。 在一實施例中，該模製化合物22包括在大約70重量百分比與大約95重量百分比間之一或一以上填料。在相同或一不同實施例中，該模製化合物22具有一在每攝氏度大約5與大約15每百萬份(ppm/℃)之間之熱膨脹係數。
雖然在圖18中顯示一射出模製程序，但是所屬 技術領域中具有通常知識者應了解的是本發明不限於所使用之該種模製程序。例如，在另一實施例中，可藉由一壓縮模製程序形成該第一絕緣層20。
有利地，使用一模製操作以形成該基體10之本 體可以高高寬比，例如，大於一(1)之一高寬比，在不破壞該等微通孔56之細長結構之情形下密封微通孔56。在液態或熔融狀態之該模製化合物22輕易地符合形成在該載體22上之高高寬比特徵。該模穴58界定該模製化合物22於欲密封之所欲區域內。在由該模具移除具有該第一絕緣層20之該載體12之前，該模製化合物22硬化及固化以形成該第一絕緣層20。
以下請參閱圖19，在該模製操作以在一下方導 電層，在這實施例中，該第二導電層之一表面後，移除該第一絕緣層20之一部份。在該第二導電層上形成一晶粒墊、多數接合墊及多數導電線路之前，在該第一絕緣層20及該第二導電層上形成一導電薄膜層26。
在該模製操作後藉由一機械研磨或一拋光程序 移除該第一絕緣層20之該部份。有利地，這拉平該等微通孔56之高度且產生與該第一絕緣層20之表面齊平之一水平面以進行後續程序。在這實施例中，該第一絕緣層20之厚度等於該等外墊14與該等微通孔56之合計高度。
由於該模製程序之本質，在該模製操作後，該 等一種或一種以上之填料64會以在該第一絕緣層20之表面上最少暴露之方式留在該樹脂基質內且在該模製操作後，該第一絕緣層20之該表面主要是樹脂66。但是，當該第一絕緣層20之表面與該第二導電層之表面齊平時，該第一絕緣層20之表面之特性改變。在該模製操作後藉由一機械研磨或一拋光程序移除該第一絕緣層20之一部份後，該等一種或一種以上之填料64會暴露在該第一絕緣層20之該表面上且該第一絕緣層20之該表面因此包括散布在樹脂區域內之填料區域。因為該等暴露填料表面提供比該等樹脂表面好之黏著力，故這是有利的。該填料表面積對該樹脂表面積之比例係取決於該模製化合物22之填料含量。對具有在大約百分之70(%)與大約百分之95(%)之間之一填料含量之一模製化合物22而言，暴露在該第一絕緣層20之該表面上之填料表面積在大約50%與大約80%之間且剩餘部份係樹脂表面積。
該導電薄膜層26可藉由一無電沈積程序形成且 可由銅(Cu)或鎳(Ni)構成。在沈積該導電薄膜層26之前，該第一絕緣層20之該表面及該第二導電層之該表面可經化學處理以增加對該導電薄膜層26之黏著力。這可為利用 在形成該導電薄膜層26之前粗化該第一絕緣層20之一表面及/或該第二導電層(對該等一或一以上填料64及該第一導電層而言)，及在形成該導電薄膜層26之前化學活化該第一絕緣層20之多數表面鍵結(對樹脂66而言)中之一或兩者。可使用不同化學溶液來處理該填料表面、該樹脂表面及該第二導電層之該表面。在沈積後，該導電薄膜層26黏著在該填料表面該樹脂表面及該第二導電層之該表面上。比較地，該導電薄膜層26非常良好地黏著在該填料表面及該第二導電層之該表面上，但是未良好地黏著在該樹脂表面上。由於該模製化合物22之高填料含量，該導電薄膜層26大部份與該填料表面接合且因此在該導電薄膜層26與該第一絕緣層20之間產生強大黏著力。
以下請參閱圖20，在該第二導電層上形成一晶 粒墊28、多數接合墊30及多數第一導電線路32且界定一第三導電層。如由圖20可見，該等微通孔56電氣連接該等外墊14及該第三導電層。在此實施例中，在該第三導電層之暴露表面上形成一第二或頂精整層34。在另外之實施例中，可形成一(1)以上晶粒墊28。
藉由在該導電薄膜層26上形成一第三光阻層68 及圖案化該第三光阻層68以暴露該導電薄膜層26，可形成該第三導電層。使用該圖案化第三光阻層68作為一遮罩藉由一電鍍沈積程序，可接著在該導電薄膜層26上形成該第三導電層。該第三導電層可由例如銅(Cu)之一單一金屬或例如銅(Cu)、鎳(Ni)、鈀(Pd)及金(Au)之組合之多數金屬層 形成。
藉由形成一第四光阻層70及圖案化該第四光阻 層70以暴露該第三導電層之選擇部份，可在該第三導電層上形成該第二或頂精整層34。藉由使用該第四光阻層70作為一遮罩以鎳(Ni)、鈀(Pd)及金(Au)之一或一以上金屬層電鍍接著在該第三導電層上形成該第二或頂精整層34。
以下請參閱圖21，移除該圖案化第三及第四光 阻層68與70。例如，藉由化學蝕刻，亦移除該導電薄膜層26之暴露部份。
如由圖21可見，該導電薄膜層26連接在該第三 導電層與該第一絕緣層20之間。該導電薄膜層26提供與該填料表面且因此該第一絕緣層20之強大黏著力。因此，該晶粒墊28及/或該導電線路32亦良好地黏著在該第一絕緣層20上，因此減少在後續程序或應用時在該第三導電層與該第一絕緣層20間之剝離情形及增加得到之封裝體之可靠性。
如圖21所示，如此形成之基體10包括一載體12 及形成在該載體12上之多數外墊14，且形成在該載體12上之該等外墊14界定一第一導電層。多數微通孔56形成在該等外墊14上，且該等微通孔56界定一第二導電層。一第一絕緣層20係以一模製化合物22形成在該載體12上。該等第一與第二導電層被埋在該第一絕緣層20中。一導電薄膜層26係形成在該第二導電層上且至少部份地在該第一絕緣層20上。一晶粒墊28、多數接合墊30及多數導電線路32係 形成在該第二導電層上且界定一第三導電層。該等微通孔56電氣連接該等外墊14及該第三導電層。在所示實施例中，該基體10亦包括連接在該載體12與該第一導電層間之一第一或底精整層15及形成在該第三導電層之一表面上之一第二或頂精整層34。
在此實施例中，該第一導電層係藉由該等外墊 14界定且該第二導電層係藉由該等垂直柱或微通孔56界定。該第一絕緣層20係形成在該載體12上且包覆該等第一與第二導電層。該第二導電層之一頂表面係完全暴露且與該第一絕緣層20之頂表面實質齊平。該第三導電層係形成在該第一絕緣層20上。該第三導電層係透過該第二導電層與該第一導電層電氣連接且延伸並重疊在該第一絕緣層20上方。該第三導電層界定用以形成該基體10之電路之配線線路。
在此實施例中，該基體亦包括連接在該等第二 與第三導電層間及在該第一絕緣層20與該第三導電層間之該導電薄膜層26。該底精整層15連接在該第一導電層與該載體12之間且該頂精整層34係形成在該第三導電層之頂表面上。
有利地，由為微通孔56具有比該等外墊14之尺寸小之直徑，且藉由提供微通孔56通達該等外墊，可增加該等導電線路32之密度及因此連接性。
以下請參閱圖22，顯示以圖21之基體形成之一半導體封裝體44。該半導體封裝體44包括多數外墊14，且 該等外墊14界定一第一導電層。多數微通孔56係形成在該等外墊14上，且該等微通孔56界定一第二導電層。該等第一與第二導電層被埋在一第一絕緣層20中，且該第一絕緣層20係以一模製化合物22形成。一導電薄膜層26係形成在該第二導電層上且至少部份地在該第一絕緣層20上。一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第二導電層上且界定一第三導電層。該等微通孔56電氣連接該等外墊14及該第三導電層。一頂精整層34係形成在該第三導電層之一表面上。一半導體晶片36係附接在該晶粒墊28上且多數金屬線40電氣連接該半導體晶片36及該等接合墊30。一密封材42密封該半導體晶片36、該等金屬線40及該等接合墊30。在所示實施例中，一底精整層15形成在該等外墊14之一底側上。在另外之實施例中，該半導體晶片36可倒裝晶片附接在該基體10上。
該密封材42可由與用以形成該基體10之介電或 絕緣層相同之材料或模製化合物構成。有利地，這有助於減少或防止由於材料性質之失配對該半導體封裝體44造成之應力。
依據圖15且進一步參閱圖23至27，以下將說明形成用於半導體封裝之基體10之方法的另一實施例。
以下請參閱圖23，在形成該等外墊14後移除該光阻層16且界定在該載體12上之該第一導電層。藉由將形成有該第一導電層之載體12放在由一第一模部份74及一第二模部份76界定之一模穴72，接著實施一模製操作以便在 該載體12上以一模製化合物22形成一第一絕緣層20。如由圖23可見，該模具在該第一模部份74中具有一突起圖案78且當關閉時界定該模穴72。當製造該第一模部份74時，可藉由電腦數值控制(CNC)研磨形成該突起圖案78。在另一實施例中，該突起圖案78可為插入該等第一與第二模部份74與76間之一中央構件。形成有該第一導電層之該載體12被夾持在該等第一與第二模部份74與76之間且在該模穴72中，並且該突起圖案78接觸該第一導電層。該第一導電層可先藉由機械研磨、拋光或衝壓平面化以達到實質平坦性，因此減少在該突起圖案78與該第一導電層間之無接觸。該模製化合物22係以液態或熔融狀態在高溫及高壓注入該模穴72，且該模製化听物22符合具有該突起圖案78之該模穴72之形狀。當該模製化合物22硬化時，該第一導電層被埋在該第一絕緣層20中。
以下請參閱圖24，在該液態模製化合物22已硬 化成一固態以形成具有多數貫穿模通孔或微通孔洞80之一第一介電或絕緣層20後，由該模穴72移除形成有該第一絕緣層20之該載體12。該等微通孔洞80在該第一絕緣層20中界定該等垂直接觸柱56。形成有該第一絕緣層20之該載體12可在由該模穴72移除後接受一段加長高溫時間以完全硬化該模製化合物22。
如由圖23與24可見，在透過使用具有對應該第 一絕緣層20中之該等微通孔洞80之一突起圖案78的一模部份74模製操作時，在該第一絕緣層20中形成用於形成該 等垂直接觸柱或微通孔56之多數微通孔洞80。依此方式，可在該第一導電層及在暴露該第一導電層之該第一絕緣層20中之至少一微通孔洞80上同時形成一第一絕緣層20。
在另一實施例中，可為局部模製提供在該第一 模部份74中之該突起圖案78。有利地，由於減少所使用之材料而減少成本，這減少製造成本。
雖然在圖23中顯示一射出模製程序，但是所屬 技術領域中具有通常知識者應了解的是本發明不限於所使用之該種模製程序。例如，在另一實施例中，可藉由一壓縮或轉移模製形成該第一絕緣層20。
以下請參閱圖25，以下將說明在該第一絕緣層20 中形成該等微通孔洞80之另一方法。依據圖15，在形成該等外墊14後移除該光阻層16且在該載體12上界定該第一導電層。藉由將形成有該第一導電層之載體12放在由一第一模部份84及一第二模部份86界定之一模穴82，實施一模製操作以便在該載體12上以一模製化合物22形成該第一絕緣層20。該模製化合物22係以液態或熔融狀態在高溫及高壓注入該模穴82，且該模製化合物22符合該模穴82之形狀。 當該模製化合物22硬化時，該第一導電層被埋在該第一絕緣層20中。
請再參閱圖24，在該液態模製化合物22已硬化 成一固態以後由該模穴82移除形成有該第一絕緣層20之該載體12且接著藉由雷射鑽孔及機械鑽孔中之一者在該第一絕緣層20中形成用於形成該等微通孔或垂直接觸柱 56之多數微通孔洞80。
以下請參閱圖26，在形成該等微通孔洞80後在 該第一導電層及該第一絕緣層20上形成一導電薄膜層26。接著在該導電薄膜層26上形成且圖案化一第二光阻層52以暴露該導電薄膜層26。多數微通孔56、一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。該第二導電層係藉由使用該圖案化第二光阻層52作為一遮罩在該導電薄膜層26上電鍍而形成。
如由圖26可見，在形成該第二導電層時該第二 導電層填充該等微通孔洞80以形成用以連接該第一導電層之垂直接觸柱56。該第二導電層亦界定用於形成該基體10之電路之該等配線線路32。該第二導電層可藉由電鍍例如銅(Cu)之一單一金屬或例如銅(Cu)、鎳(Ni)、鈀(Pd)及金(Au)之組合之多數金屬層而形成。
或者，可在該第一絕緣層20上形成該第二導電 層之前，以一導電材料填充該等微通孔洞80。該導電材料可注入或印入該等微通孔洞80中。該導電材料可為例如，錫(Sn)或銀(Ag)糊之一導電糊。
以下請參閱圖27，移除該圖案化第二光阻層52 且例如，藉由化學蝕刻，亦移除該導電薄膜層26之暴露部份。在所示實施例中，藉由一光刻程序在該第二導電層之選擇表面上形成一第二或頂精整層34。
如圖27所示，如此形成之基體10包括一載體12 及形成在該載體12上之多數外墊14，且形成在該載體12上之該等外墊14界定一第一導電層。一第一絕緣層20係以一模製化合物22形成在該載體12上使得該第一導電層被埋在該第一絕緣層20中。一導電薄膜層26係形成在該第一導電層上且至少部份地在該第一絕緣層20上。多數微通孔56、一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。在所示實施例中，該基體10亦包括連接在該載體12與該第一導電層間之一第一或底精整層15及形成在該第二導電層之一表面上之一第二或頂精整層34。
在此實施例中，該第二導電層係形成在該第一 導電層上且透過該等多數垂直柱56與該第一導電層電氣連接。該第二導電層延伸且重疊在該第一絕緣層20上方且界定用於形成該基體10之電路之該等配線線路32。此實施例之導電薄膜層26連接在該等第一與第二導電層之間或在該第一絕緣層20與該第二導電層之間。
以下請參閱圖28，顯示以圖27之基體形成之一 半導體封裝體44。該半導體封裝體44包括多數外墊14，且該等外墊14界定一第一導電層。該第一導電層被埋在一第一絕緣層20中，且該第一絕緣層20係以一模製化合物22形成。一導電薄膜層26係形成在該第一導電層上且至少部份地在該第一絕緣層20上。多數微通孔56、一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。一頂精整層34係形成在該第二導電 層之一表面上。一半導體晶片36係附接在該晶粒墊28上且多數金屬線40電氣連接該半導體晶片36及該等接合墊30。一密封材42密封該半導體晶片36、該等金屬線40及該等接合墊30。在所示實施例中，在該等外墊14之一底側上形成一底精整層15。
該密封材42可由與用以形成該基體10之介電或 絕緣層相同之材料或模製化合物構成。有利地，這有助於減少或防止由於材料性質之失配對該半導體封裝體44造成之應力。
圖29至31係顯示依據本發明又一實施例之一種 形成用於半導體封裝之基體之方法的放大橫截面圖。
以下請參閱圖29，提供一載體12且多數外墊14 形成在該載體上，且形成在該載體12上之該等外墊14界定一第一導電層。在所示實施例中，在形成該等外墊14之前，在該載體12上形成一第一或底精整層15。
接著實施一模製操作以便在該載體12上以一模 製化合物22形成一第一絕緣層20。由於該模製操作，該第一導電層被埋在該第一絕緣層20中。在該模製操作後移除該第一絕緣層20之一部份以暴露該第一導電層之一表面。
在該第一絕緣層20及該第一導電層之暴露表面 上形成一第二絕緣層88。在此實施例中，該第二絕緣層88可為一焊料遮罩、一模製化合物、一編織玻璃纖維積層體或一底漆。該第二絕緣層88可藉由網版印刷、旋塗或積層而形成在該第一導電層及該第一絕緣層20上。該第一絕緣 層20及該第二絕緣層88可由性質不同之材料形成。較佳地，該第二絕緣層88係由一可光成像材料形成。
藉由光刻、雷射鑽孔及機械鑽孔中之一者，在 該第二絕緣層88中形成多數微通孔洞54。如由圖29可見，該第二絕緣層88被圖案化以形成多數微通孔洞54。
在該第二絕緣層88及該第一導電層上形成一導 電薄膜層26。
以下請參閱圖30，一光阻層90形成在該導電薄 膜層26上且被圖案化以暴露該導電薄膜層26。多數微通孔56、一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。該第二導電層係藉由使用該圖案化光阻層90作為一遮罩在該導電薄膜層26上電鍍而形成。
如由圖30可見，在形成該第二導電層時，該第 二導電層亦填充該等微通孔洞54以形成用以連接該第一導電層之多數垂直接觸柱56。該第二導電層亦界定用於形成該基體10之電路之該等配線線路32。該第二導電層可藉由電鍍例如銅(Cu)之一單一金屬或例如銅(Cu)、鎳(Ni)、鈀(Pd)及金(Au)之組合之多數金屬層而形成。
或者，可在該第二絕緣層88上形成該第二導電 層之前，以一導電材料填充該等微通孔洞80。該導電材料可注入或印入該等微通孔洞80中。該導電材料可為例如，錫(Sn)或銀(Ag)糊之一導電糊。
以下請參閱圖31，移除該圖案化光阻層90且例 如，藉由化學蝕刻，亦移除該導電薄膜層26之暴露部份。在所示實施例中，藉由一光刻程序在該第二導電層之選擇表面上形成一第二或頂精整層34。
如圖27所示，如此形成之基體10包括一載體12及形成在該載體12上之多數外墊14，且形成在該載體12上之該等外墊14界定一第一導電層。一第一絕緣層20係以一模製化合物22形成在該載體12上使得該第一導電層被埋在該第一絕緣層20中。一第二絕緣層88係形成在該第一絕緣層20上且多數微通孔洞54係形成在該第二絕緣層88中，暴露該第一導電層之一表面。一導電薄膜層26係形成在該第一導電層上且至少部份地在該第二絕緣層88上。多數微通孔56、一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。在所示實施例中，該基體10亦包括連接在該載體12與該第一導電層間之一第一或底精整層15及形成在該第二導電層之一表面上之一第二或頂精整層34。
在此實施例中，該第二絕緣層88係形成在該第一絕緣層20及該第一導電層上且該第二導電層係形成在該第一導電層及該第二絕緣層88上。該第二導電層係透過該等多數垂直柱56與該第一導電層電氣連接且延伸並且且重疊在該第二絕緣層88上方。該第二導電層界定用於形成該基體10之電路之該等配線線路。此實施例之導電薄膜層26連接在該第一導電層與該等垂直接觸柱之間且在該第二絕緣層88與該第二導電層之間。
以下請參閱圖32，顯示依據本發明另一實施例 之一種用於半導體封裝之基體10之放大橫截面圖。該基體10包括一載體12及形成在該載體12上之多數外墊14，且在該載體12上之該等外墊14界定一第一導電層。多數第一微通孔56係形成在該等外墊14上，且該等微通孔56界定一第二導電層。一第一絕緣層20係以一模製化合物22形成在該載體12上。該等第一與第二導電層被埋在該第一絕緣層20中。一第二絕緣層88係形成在該第一絕緣層20上且多數微通孔洞54係形成在該第二絕緣層88中，暴露該第一導電層之一表面。一導電薄膜層26係形成在該第二導電層上且至少部份地在該第二絕緣層88上。多數第二微通孔92、一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第二導電層上且界定一第三導電層。該等第二微通孔=2係形成在該等微通孔洞54中且互連該第二導電層及該第三導電層。在所示實施例中，該基體10亦包括連接在該載體12與該第一導電層間之一第一或底精整層15及形成在該第三導電層之一表面上之一第二或頂精整層34。
如由圖32可見，在此實施例中，一第二層微通 孔92係形成在前一導電層上。
以下請參閱圖33，顯示以圖31之基體形成之一 半導體封裝體44。該半導體封裝體44包括多數外墊14，且該等外墊14界定一第一導電層。該第一導電層被埋在一第一絕緣層20中，且該第一絕緣層20係以一模製化合物22形成。一第二絕緣層88係形成在該第一絕緣層20上且多數微 通孔洞54係形成在該第二絕緣層88中，暴露該第一導電層之一表面。一導電薄膜層26係形成在該第一導電層上且至少部份地在該第二絕緣層88上。多數微通孔56、一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第一導電層上且界定一第二導電層。一第二或頂精整層34係形成在該第二導電層之一表面上。一半導體晶片36係附接在該晶粒墊28上且多數金屬線40電氣連接該半導體晶片36及該等接合墊30。一密封材42密封該半導體晶片36、該等金屬線40及該等接合墊30。在所示實施例中，在該等外墊14之一底側上形成一底精整層15。
該密封材42可由與用以形成該基體10之介電或 絕緣層相同之材料或模製化合物構成。有利地，這有助於減少或防止由於材料性質之失配對該半導體封裝體44造成之應力。
依據圖19且進一步參閱圖34至36，以下將說明 形成用於半導體封裝之基體10之方法的另一實施例。
以下請參閱圖34，在一導電薄膜層26形成在形 成在該載體12上之該第二導電層及該第一絕緣層20上後，在該導電薄膜層26形成一第一光阻層94。接著圖案化該第一光阻層94以暴露該導電薄膜層26。一第三導電層96係藉由使用該圖案化第一光阻層94作為一遮罩在該導電薄膜層26上電鍍而形成。該第三導電層96界定多數第一配線線路且可由例如銅(Cu)之一單一金屬或例如銅(Cu)、鎳(Ni)、鈀(Pd)及金(Au)之組合之多數金屬層形成。
接著在該第一光阻層94及該第三導電層96上形 成且圖案化一第二光阻層98以暴露該第三導電層96。藉由使用該圖案化第二光阻層98作為一遮罩在該第三導電層96上電鍍形成一第四導電層100。該第四導電層100界定多數第二微通孔或垂直柱102且可由例如銅(Cu)之一單一金屬或例如銅(Cu)、鎳(Ni)、鈀(Pd)及金(Au)之組合之多數金屬層形成。
以下請參閱圖35，在該等第二微通孔102上形成該第三導電層96後，移除該等第一與第二光阻層94與98。例如，藉由化學蝕刻，亦移除該導電薄膜層26之暴露部份。
在該第一絕緣層上形成一第二絕緣層104。在此實施例中，該第二絕緣層104係由一模製化合物材料構成。類似於該第一絕緣層20，可使用一射出或一壓縮模製程序形成該第二絕緣層104以密封該等第三與第四導電層96與100。在該模製操作後，可使用一機械研磨或拋光程序移除該第二絕緣層104之一部份以暴露該第四導電層100之一表面。較佳地，該等第一與第二絕緣層20與104係由相同模製化合物材料構成。
在該第二絕緣層104及該第四導電層100上形成一第二導電薄膜層106。該第二導電薄膜層106可由銅(Cu)構成且可藉由一無電程序形成。
接著在該第二導電薄膜層106上形成且圖案化一第三光阻層108以暴露該第二導電薄膜層106。藉由使用該圖案化第三光阻層108作為一遮罩在該第二導電層106上 電鍍形成一第五導電層110。該第五導電層110界定多數第二配線線路且可由例如銅(Cu)之一單一金屬或例如銅(Cu)、鎳(Ni)、鈀(Pd)及金(Au)之組合之多數金屬層形成。
以下請參閱圖36，移除該第三光阻層108且，例 如，藉由化學蝕刻，亦移除該第二導電薄膜層106之暴露部份。在所示實施例中，藉由一光刻程序在該第五導電層110之選擇表面上形成一第二或頂精整層34。
如圖36所示，如此形成之基體10包括一載體12 及形成在該載體12上之多數外墊14，且形成在該載體12上之該等外墊14界定一第一導電層。多數第一微通孔56係形成在該等外墊14上，且該等第一微通孔56界定一第二導電層。一第一絕緣層20係以一模製化合物22形成在該載體12上，且該第一絕緣層20包覆該等第一與第二導電層。一導電薄膜層26係形成在該第二導電層上且至少部份地在該第一絕緣層20上。一第三導電層96係形成在該第二導電層及該第一絕緣層20上且一第四導電層100係形成在該第三導電層96上。一第二絕緣層104係形成在該第一絕緣層20上且包覆該等第三與第四導電層96與100。一第二導電薄膜層106係形成在該第四導電層100上且至少部份在該第二絕緣層104上。一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第四導電層100上且界定一第五導電層110。在所示實施例中，該基體10亦包括連接在該載體12與該第一導電層間之一第一或底精整層15及形成在該第五導電層110之一表面上之一第二或頂精整層34。
在此實施例中，該第三導電層96係透過該等多 數第一微通孔56與該第二導電層電氣連接且延伸並且重疊在該第一絕緣層20上方。在此實施例中，該第三導電層96界定用於形成該基體10之電路之第一配線線路且該第四導電層100界定多數第二微通孔或垂直柱。在此實施例中，該第四導電層100之一頂表面完全暴露且與該第二絕緣層104之一頂表面實質齊平。在此實施例中，該第五導電層110係形成在該第四導電層100及該第二絕緣層104上。該第五導電層110係透過該等多數第二微通孔92與該第四導電層100電氣連接且延伸並且重疊在該第二絕緣層104上方。該第五導電層110界定用於形成該基體10之電路之第二配線線路。
在此實施例中，該導電薄膜層26連接在該等第 二與第三導電層之間且在該第一絕緣層20與該第三導電層96之間。在該實施例中，該第二絕緣層104連接在該等第四與第五導電層100與110之間且在該第二絕緣層104與該第五導電層110之間。
如所屬技術領域中具有通常知識者可了解地， 所述各種步驟可在其他實施例中重覆以形成一多層堆積基體，且可藉由在最後或最上方導電層上形成一頂精整層精整該多層堆積基體。
以下請參閱圖37，顯示以圖36之基體形成之一 半導體封裝體44。該半導體封裝體44包括多數外墊14，且該等外墊14界定一第一導電層。多數微通孔56係形成在該 等外墊14上，且該等微通孔56界定一第二導電層。該等第一與第二導電層被埋在一第一絕緣層20中，且該第一絕緣層20係以一模製化合物22形成。一導電薄膜層26係形成在該第二導電層上且至少部份地在該第一絕緣層20上。一第三導電層96係形成在該第二導電層及該第一絕緣層20上且一第四導電層100係形成在該第三導電層96上。一第二絕緣層104係形成在該第一絕緣層20上且包覆該等第三與第四導電層96與100。一第二導電薄膜層106係形成在該第四導電層100上且至少部份在該第二絕緣層104上。一晶粒墊28、多數接合墊30及多數導電線路32係形成在該第四導電層100上且界定一第五導電層110。一頂精整層34係形成在該第五導電層110之一表面上。一半導體晶片36係附接在該晶粒墊28上且多數金屬線40電氣連接該半導體晶片36及該等接合墊30。一密封材42密封該半導體晶片36、該等金屬線40及該等接合墊30。在所示實施例中，在該等外墊14之一底側上形成一底精整層15。
該密封材42可由與用以形成該基體10之介電或 絕緣層相同之材料或模製化合物構成。有利地，這有助於減少或防止由於材料性質之失配對該半導體封裝體44造成之應力。
以下請參閱圖38，在上述實施例之另一實施例 中，形成用於半導體封裝之基體10之方法可包括在實施該模製操作之前衝壓或壓印該第一導電層以便在該等外墊14上產生一如圖38所示之鉚釘頭輪廓。在該實施例中，界定 該基體10之第一導電層及該半導體封裝體44之該等外墊14具有一如圖38所示之鉚釘頭輪廓。有利地，這有助於防止該等外墊14與該第一絕緣層20分離且增加該半導體封裝體44之可靠性。
雖然，在前述實施例中，說明該等導電線路及該 導電薄膜層係分別藉由電鍍及一無電程序形成，但是所屬技術領域中具有通常知識者應了解本發明不限於這些方法且以下將參照圖39至44說明形成該等導電線路及該導電薄膜層之其他方法。
以下請參閱圖39，將形成有一第一導電層14之 一載體12放在由一第一模部份114及一第二模部份116界定之一模穴112中。在另一實施例中，可使用如圖17所示地形成有一第一導電層14及多數垂直接觸柱56之一載體12。如由圖39可見，該第一模部份114係內襯有一金屬箔118。
該載體12及該金屬箔118可藉由真空、靜電吸 引、磁力吸引或其他適當裝置固持定位。在此實施例中，該金屬箔118具有一小於大約30微米(μm)之厚度。該金屬箔118可為一銅(Cu)箔。該模具可預熱。
在所示實施例中，當該等第一與第二模部份114 與116夾合在一起時，該載體12及該金屬箔118被完全封閉在該模穴112中。在此實施例中，在該第一導電層14(或該等垂直接觸柱56)與在該模穴112中之該金屬箔118之間提供一間隙。在放入該模穴之前，可衝壓或壓印該第一導電 層14(或該等垂直接觸柱56)以達成一均一高度以便得到一致之間隙。該間隙最好小於大約30微米(μm)。
一液態模製化合物22係以高壓注入該模穴 112。該模製化合物22可在注入該模穴112之前以高溫由一固態預熱至一液態。該液態模製化合物22填充該模穴112，連接該載體12與該金屬箔118且密封該第一導電層14。如果該金屬箔118之尺寸小於該模穴112之尺寸，則它亦可被密封。該模製化合物22部份地硬化且在一段加長高溫時間後固化以形成一第一介電層20。在該程序中，該模製化合物22與該金屬箔118黏著且結合。依此方式，當該模製化合物22硈化時，該金屬箔118黏著在該第一介電層20、22上。該金屬箔118在放入該模穴112之前可經化學或機械處理以粗化該表面以便增加對該第一介電層20之黏著力。
以下請參閱圖40，以下將說明圖40所示之壓縮 模製，作為射出或轉移模製之一替代方式。
將形成有一第一導電層14之一載體12放在由一第一模部份114及一第二模部份116界定之一模穴112中。在另一實施例中，可使用如圖17所示地形成有一第一導電層14及多數垂直接觸柱56之一載體12。該第一模部份114係內襯有一金屬箔118。該模具可預熱。
將一模製化合物22放在該金屬箔118上(或在該載體12上)且將該等第一與第二模部份114與116夾合在一起以便以高壓及高溫將該載體12(或金屬箔118)壓在該模 製化合物22上。該模製化合物22可呈一糊或流體狀。或者，該模製化合物呈一固體或粉末狀且被加熱以熔化它至一液態以密封該第一模部份114且完全填滿該模穴112。該液態模製化合物22硬化且在一段加長高溫時間後固化以形成一第一介電層20。在該程序中，當該模製化合物硬化時，該金屬箔118與該第一介電層20結合以形成一導電薄膜層118。
以下請參閱圖41，由該模具移除該載體12。在 該載體12上且密封該第一導電層14(及該等垂直接觸柱56)之一第一介電層20及在該第一介電層20上之一第一導電薄膜層或線路118係同時形成。該總成可接受另一高溫處理以完全硬化該模製化合物22及強化與該金屬層118之結合。
有利地，在該模製化合物22上形成該導電線路 及該導電薄膜層之所述方法增加該導電線路及該導電薄膜層與該第一介電層20之黏著力。
以下請參閱圖42，所述方法可類似地用以在一 第二絕緣層88上形成一導電線路或一導電薄膜層118，如圖42所示。
以下請參閱圖43，作為該金屬箔118之一替代 物，在另一實施例中，可如圖43與44所示地使用設置在一支持層122上之一金屬層120。該金屬層120可藉由電鍍或濺鍍形成在該支持層122上。該支持層122可為一環氧樹脂帶。有利地，利用這實施例，可在不需要後薄化該金屬箔 之情形下得到一薄金屬層。更有利地，利用一薄金屬層，該金屬層120之表面粗度依照該支持層122之表面粗度且因此可在不需黏著該金屬層120在該第一介電層20之情形下藉由選擇一具有所欲粗度之支持層控制該金屬層120之表面粗度。該粗化效果有助於增加該金屬層120與該第一介電層20之黏著力。
在形成該金屬層120之前可在該支持層122上形 成一鈦(Ti)層以作為一用以電鍍銅且不可與銅結合之導電平面。
以下請參閱圖44，在形成該第一介電層20後， 可剝離該支持層122，在該第一介電層20上留下該金屬層120作為該導電薄膜層120。
由前述說明可知，本發明提供一種用於半導體 封裝之基體、一種形成該基體之方法、一種以該基體封裝半導體晶片之方法及一種以面板為主之低成本半導體封裝體。有利地，利用本發明之基體可進行生產每面板多數封裝單元之大面板加工。這減少每半導體封裝體之製造成本。在該絕緣層係由與密封材相同之材料形成之實施例中，由於該基體本體將因此具有與該密封材相同之熱膨脹係數且這有助於防止該密封材與該下方介電層分離，故形成一更可靠之封裝體。
為顯示及說明已提出本發明之較佳實施例之說 明，但是不是要只限於或限制本發明於所揭露形式。所屬技術領域中具有通常知識者應了解的是在不偏離本發明 之廣義發明觀念之情形下，可對上述實施例進行多數改變。因此，應了解的是本發明不限於所揭露之特定實施例，而是包含在由附加申請專利範圍所界定之本發明之範疇內之多數修改例。
又，除非上下文清楚地另外要求，否則在整個說明及申請專利範圍中，該等用語“包含”等應解釋為一內含而一排他或唯一用語；換言之，“包括，但不限於”之用語。
10‧‧‧基體
12‧‧‧載體
14‧‧‧外墊
15‧‧‧第一或底精整層
20‧‧‧第一絕緣層
22‧‧‧模製化合物
26‧‧‧導電薄膜層
28‧‧‧晶粒墊
30‧‧‧接合墊
32‧‧‧導電線路
34‧‧‧第二或頂精整層
56‧‧‧微通孔
64‧‧‧填料
66‧‧‧樹脂

Claims (39)

  1. 一種形成用於半導體封裝之基體之方法，該方法包含：提供一載體；在該載體上形成多數外墊，且形成在該載體上之該等外墊界定一第一導電層；實施一模製操作以便在該載體上以一模製化合物形成一第一絕緣層，其中該第一導電層被埋在該第一絕緣層中；及在該第一導電層上形成多數接合墊、多數導電線路及多數微通孔中之一或一以上者，且形成在該第一導電層上之該等接合墊、該等導電線路及該等微通孔中之該一或一以上者界定一第二導電層。
  2. 如請求項1之方法，其中在該載體上形成該第一導電層之該步驟包含：在該載體上形成一光阻層；圖案化該光阻層以便在該光阻層中形成多數開口；在形成於該光阻層中之該等開口中沈積一或一以上金屬層以形成該第一導電層；及移除該光阻層。
  3. 如請求項1之方法，其中該模製化合物包含一樹脂及一或一以上填料。
  4. 如請求項3之方法，其中該模製化合物包含在大約70重量百分比與大約95重量百分比間之該等一或一以上填 料。
  5. 如請求項3之方法，其中該模製化合物具有一在每攝氏度大約5與大約15每百萬份(ppm/℃)之間之熱膨脹係數。
  6. 如請求項1之方法，其中多數第一微通孔係形成在該等外墊上，且該等第一微通孔界定該第二導電層，其中該等接合墊及多數第一導電線路中之一或一以上者係形成在該第二導電層上且界定一第三導電層，且其中該等微通孔電氣連接該等外墊及該第三導電層。
  7. 如請求項6之方法，其中在實施該模製操作以便在該載體上形成該第一絕緣層之前，在該等外墊上形成該等第一微通孔且其中在該模製操作後，該等第一微通孔被埋在該第一絕緣層中。
  8. 如請求項6之方法，其中透過使用具有一突起圖案之一模部份，在該模製操作時在該第一絕緣層中形成用於該等第一微通孔之多數微通孔洞，且該突起圖案對應於在該第一絕緣層中之該等微通孔洞之一配置。
  9. 如請求項6之方法，更包含藉由雷射鑽孔及機械鑽孔中之一者在該第一絕緣層中形成用於該等第一微通孔之多數微通孔洞。
  10. 如請求項6之方法，更包含在前一導電層上形成一層微通孔。
  11. 如請求項1之方法，更包含在該第一絕緣層上形成一或一以上連續絕緣層，該等一或一以上連續絕緣層包含一 焊料遮罩、一模製化合物、一編織玻璃纖維積層體、一底漆、一樹脂塗布銅(RCC)薄膜、及具有一金屬箔之一預浸體或編織玻璃積層體中之一或一以上者。
  12. 如請求項11之方法，更包含藉由光刻、雷射鑽孔及機械鑽孔中之一者，在該等一或一以上連續絕緣層中之一連續絕緣層中形成多數微通孔洞。
  13. 如請求項11之方法，更包含在一導電層上形成該等接合墊及該等導電線路中之一或一以上者之前，在該第一絕緣層、該等一或一以上連續絕緣層及該導電層中之一或一以上者上形成一導電薄膜層。
  14. 如請求項13之方法，更包含以下一或兩者：在形成該導電薄膜層之前，粗化該第一或連續絕緣層及/或該導電層之一表面；及在形成該導電薄膜層之前，化學地活化該第一或連續絕緣層之表面鍵結。
  15. 如請求項1之方法，其中該模製操作包含：將形成有該第一導電層之該載體放在由一第一模部份及一第二模部份界定之一模穴中；藉由射出或壓縮以呈一液態或熔融狀態之該模製化合物填裝該模穴；硬化該模製化合物以便在該載體上形成該第一絕緣層。
  16. 如請求項15之方法，更包含以一金屬箔內襯該第一模部份，其中在硬化該模製化合物時，該金屬箔黏著在該模 製化合物上。
  17. 如請求項16之方法，更包含該金屬箔具有一小於大約30微米(μm)之厚度。
  18. 如請求項16之方法，其中該金屬箔係設置在一支持層上。
  19. 如請求項1之方法，更包含：在模製操作後移除該第一絕緣層之一部份以暴露一下方導電層之一表面。
  20. 如請求項1之方法，更包含：在實施該模製操作之前，衝壓該第一導電層以便在該等外墊上產生一鉚釘頭輪廓。
  21. 一種用於半導體封裝之基體，該基體包含：一載體；多數外墊，係形成在該載體上，且形成在該載體上之該等外墊界定一第一導電層；一第一絕緣層，係以一模製化合物形成在該載體上，其中該第一導電層被埋在該第一絕緣層中；及多數接合墊、多數導電線路及多數微通孔中之一或一以上者，係形成在該第一導電層上，且形成在該第一導電層上之該等接合墊、該等導電線路及該等微通孔中之一或一以上者界定一第二導電層。
  22. 如請求項21之基體，其中該模製化合物包含一樹脂及一或一以上填料。
  23. 如請求項22之基體，其中該模製化合物包含在大約70 重量百分比與大約95重量百分比間之該等一或一以上填料。
  24. 如請求項22之基體，其中該模製化合物具有一在每攝氏度大約5與大約15每百萬份(ppm/℃)之間之熱膨脹係數。
  25. 如請求項21之基體，其中多數第一微通孔係形成在該等外墊上，且該等第一微通孔界定該第二導電層，其中該等接合墊及多數第一導電線路中之一或一以上者係形成在該第二導電層上且界定一第三導電層，且其中該等微通孔電氣連接該等外墊及該第三導電層。
  26. 如請求項25之基體，更包含形成在前一導電層上之一層微通孔。
  27. 如請求項21之基體，更包含形成在該第一絕緣層上之一或一以上連續絕緣層，該等一或一以上連續絕緣層包含一焊料遮蔽材料、一模製化合物材料、一編織玻璃積層體、一底漆、一樹脂塗布銅(RCC)薄膜、及具有一金屬箔之一預浸體或編織玻璃積層體中之一或一以上者。
  28. 如請求項27之基體，更包含一導電薄膜層，且該導電薄膜層係至少部份地形成在該第一絕緣層、該等一或一以上連續絕緣層及一導電層中之一或一以上者上。
  29. 如請求項21之基體，其中界定該第一導電層之該等外墊具有一鉚釘頭輪廓。
  30. 一種封裝一半導體晶片之方法，包含：提供依據請求項1之方法形成之用於半導體封裝 之一基體；將該半導體晶片附接在其中一外墊及該基體之一晶粒墊上；利用多數金屬線電氣連接該半導體晶片與該基體之該等接合墊；以一密封材密封該半導體晶片、該等金屬線及該等接合墊；及移除該載體以暴露該第一導電層。
  31. 一種半導體封裝體，包含：多數外墊，其界定一第一導電層；一第一絕緣層，係以一模製化合物形成，其中該第一導電層被埋在該第一絕緣層中；一晶粒墊、多數接合墊、多數導電線路及多數微通孔中之一或一以上者，係形成在該第一導電層上，且形成在該第一導電層上之該晶粒墊、該等接合墊、該等導電線路及該等微通孔中之該一或一以上者界定一第二導電層；一半導體晶片，係附接在其中一外墊及該晶粒墊上；多數金屬線，其電氣連接該半導體晶片與該等接合墊；及一密封材，其密封該半導體晶片、該等金屬線及該等接合墊。
  32. 如請求項31之半導體封裝體，其中該模製化合物包含一 樹脂及一或一以上填料。
  33. 如請求項32之半導體封裝體，其中該模製化合物包含在大約70重量百分比與大約95重量百分比間之該等一或一以上填料。
  34. 如請求項32之半導體封裝體，其中該模製化合物具有一在每攝氏度大約5與大約15每百萬份(ppm/℃)之間之熱膨脹係數。
  35. 如請求項31之半導體封裝體，其中多數第一微通孔係形成在該等外墊上，且該等第一微通孔界定該第二導電層，其中該等接合墊及多數第一導電線路中之一或一以上者係形成在該第二導電層上且界定一第三導電層，且其中該等微通孔電氣連接該等外墊及該第三導電層。
  36. 如請求項35之半導體封裝體，更包含形成在前一導電層上之一層微通孔。
  37. 如請求項31之半導體封裝體，更包含形成在該第一絕緣層上之一或一以上連續絕緣層，該等一或一以上連續絕緣層包含一焊料遮蔽材料、一模製化合物材料、一編織玻璃積層體、一底漆、一樹脂塗布銅(RCC)薄膜、及具有一金屬箔之一預浸體或編織玻璃積層體中之一或一以上者。
  38. 如請求項37之半導體封裝體，更包含一導電薄膜層，且該導電薄膜層係至少部份地形成在該第一絕緣層、該等一或一以上連續絕緣層及一導電層中之一或一以上者上。
  39. 如請求項31之半導體封裝體，其中界定該第一導電層之該等外墊具有一鉚釘頭輪廓。
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