JP2002261190A - 半導体装置、その製造方法及び電子機器 - Google Patents

半導体装置、その製造方法及び電子機器

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semiconductor device
wiring
electrode
wiring film
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Hirotaka Kobayashi
寛隆 小林
Hisaki Koyama
寿樹 小山
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Sony Corp
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Sony Corp
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Abstract

(57)【要約】 【課題】 Ｃ ＳＰ（チップサイズパッケージ）或い
はＢＧＡ（ボールグリッドアレイ）タイプの半導体装置
の微細ボール電極の搭載を可能にし、電極形成孔の小径
化、配線膜のファインパターン化、外形精度の高精度
化、製造の容易化を図る。 【解決手段】 絶縁性樹脂からなるベース５の一方の表
面部に複数の配線膜４を該膜表面が該ベース表面と同一
平面上に位置し少なくとも一部の配線膜が上記ベースの
電極形成孔８と重なるように形成し、各電極形成孔８を
導電性材料で埋めてその反配線膜側面に突出する外部電
極６を形成し、ベース５の上記一方の表面上に半導体素
子１４をフリップチップ接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、その
製造方法及び電子機器に関する。
【０００２】
【従来の技術】最近半導体素子の多電極化に対応するた
めのＣＰＳ（チップサイズパッケージ）は従前において
は、半導体素子をペレットボンディングし、半導体素子
と配線基板側の配線とをワイヤボンディングにより行う
タイプのものが多かった。図１４はそのようなワイヤボ
ンディングタイプの半導体装置の一例を示す断面図であ
る。同図において、ａはポリイミド樹脂からなるベー
ス、ｂは配線膜、ｃは電極形成孔、ｄは該電極形成孔ｃ
に形成された半田からなる微小ボール電極、ｌは例えば
銀ペースト膜で、ベースａの表面に該銀ペースト膜ｌを
介して半導体素子ｆがボンディングされている。ｉは樹
脂補強と樹脂堰き止め用のリング、ｍは半導体素子ｆの
電極と、配線膜ｂとの間を電気的に接続するワイヤ、ｎ
はポッティングにより供給された封止樹脂である。
【０００３】しかし、最近は、半導体素子をフリップチ
ップ接続を行ったタイプのＣＳＰ（チップサイズパッケ
ージ）も現れている。図１５はそのようなフリップチッ
プ接続タイプであってＦＰＣ（フレキシブルプリント配
線基板）を用いたＣＰＳの従来例の一つを示す断面図で
ある。同図において、ａはポリイミド樹脂からなるベー
ス、ｂは該ベースａの表面に形成された例えば銅からな
る配線膜、ｃは該ベースａに形成された電極形成孔、ｄ
は該電極形成孔ｃに形成された半田からなる微小ボール
電極、ｅはベースａ表面に半導体素子ｆを接着しながら
上記配線膜ｂと該半導体素子ｆの外部引き出し電極を該
電極表面の金属バンプｇを介して接続する異方性導電
膜、ｉはフィルム補強リングで、例えば銅或いはニッケ
ルからなる。ｊは該フィルム補強リングｉをフィルムａ
に接着する接着剤である。ｋは上記配線膜ｂの表面に被
着された例えば金からなるメッキ膜である。
【０００４】
【発明が解決しようとする課題】ところで、図１４に示
すタイプのＣＰＳには、半導体素子ｆをその電極を上向
きにしてベースａに搭載し、その電極とベースａの配線
膜ｂとの間をワイヤｍにより接続するので、ワイヤｍの
撓み部分が半導体素子ｆの上面よりも上に位置する関係
上、樹脂封止厚さを薄くすることが難しく、延いては、
パッケージ厚さを薄くすることが難しいという問題があ
った。
【０００５】それに対して、図１５に示すタイプのＣＳ
Ｐは、ワイヤｍを用いないので、そのような問題がな
い。しかしながら、半導体装置の高集積化、小型化に対
する要求は止まるところがなく、更なるパッケージの小
型化、薄型化の要求に応えることが難しいという問題が
あった。というのは、図１５に示すタイプのパッケージ
のフィルムには、配線膜ｂが樹脂からなるベースａの表
面上に形成され、ベースａの表面より配線膜ｂ表面の高
さが配線膜ｂの厚さ分高くなるので、より薄型化すると
いう要請には応えにくいからである。更に、フィルム表
面に配線膜が凸形に形成されるため配線膜と配線膜との
間に樹脂が入りにくく、ボイドとなり易い。このボイド
は吸湿リフロー時ボイドにたまった水分が爆発してフィ
ルム上配線膜と分布の接続が剥がされる問題も発生して
いる。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、チップの搭載のタイプがフリップチ
ップタイプであって、ＣＳＰ或いはＢＧＡタイプの半導
体装置の製造の容易化、低コスト化、パッケージ厚さの
薄型化、高信頼度化を図ることを目的とする。
【０００７】
【課題を解決するための手段】請求項１の半導体装置
は、配線膜の一方の表面が絶縁性樹脂の一方の表面と同
一平面上に位置するように該絶縁性樹脂の上記一方の表
面部に埋め込まれ、該絶縁性樹脂の上記配線膜の少なく
とも一部と重なりあう位置に孔が形成された配線基板
と、外部引き出し電極の少なくとも一部がバンプを介し
て上記配線基板の配線膜に接続された半導体素子と、を
有することを特徴とする。
【０００８】従って、請求項１の半導体装置によれば、
ベースの一方の表面部に配線膜を埋込状に形成するの
で、表面の段差をなくすことができ、更に、斯かるベー
ス表面上に半導体素子をフリップチップにより搭載する
ので、半導体装置の厚さを薄くすることができる。そし
て、電極形成孔はベースの露光、現像により形成できる
ので、微細化、高集積密度化を図ることができ、延いて
は半導体装置の高集積化、多電極数化を図ることができ
る。
【０００９】請求項１４の半導体装置の製造方法は、複
数の半導体素子が搭載可能に形成された配線基板と、そ
れに搭載され、外部引き出し電極にバンプが形成された
複数の半導体素子を用意し、該各半導体素子の上記バン
プと上記配線基板の配線膜との間を超音波若しくは熱加
圧により接続し、上記バンプ近傍に樹脂を流し込んでそ
こを封止し、その後、上記配線基板を分割して複数の半
導体装置を得ることを特徴とする。
【００１０】従って、請求項１４の半導体装置の製造方
法によれば、超音波若しくは熱加圧により配線基板に半
導体素子をフリップチップ接続し、樹脂で封止し、その
後、分割することにより、薄型化した複数個の半導体装
置を同時に得ることができる。
【００１１】請求項１５の半導体装置の製造方法は、配
線基板と、それに搭載され、外部引き出し電極にバンプ
が形成された複数の半導体素子を用意し、上記配線基板
の配線膜形成面に異方性導電膜を貼り付け、上記配線基
板の上記異方性導電膜上に半導体素子を載せ、熱加熱に
より上記半導体素子のバンプと上記配線膜との間を電気
的に接続し、上記半導体素子周辺部に樹脂を注入して封
止することを特徴とする。
【００１２】従って、請求項１５の半導体装置の製造方
法によれば、異方性導電膜を利用して配線基板に半導体
素子をフリップチップ接続し、樹脂で封止することによ
り、薄型化した半導体装置を得ることができる。また、
基板がフラットのためボイドが生じにくく、吸湿リフロ
ー時断線しにくい。
【００１３】請求項１６の半導体装置は、絶縁性樹脂か
らなるベースの一方の表面部に複数の配線膜を該膜表面
が該ベース表面と略同一平面上に位置し少なくとも一部
の配線膜が上記ベースの電極形成孔と重なるように形成
し、該各電極形成孔を導電性材料で埋めてその反配線膜
側面に突出する外部電極を形成し、上記ベースの上記一
方の表面上に半導体素子をフリップチップボンディング
したことを特徴とする。
【００１４】従って、請求項１６の半導体装置によれ
ば、ベースの一方の表面部に配線膜を埋込状に形成する
ので、表面の段差をなくすことができ、斯かる表面上に
半導体素子を搭載するので、半導体素子の搭載が容易と
なり、半導体装置の信頼性を高めることができる。そし
て、電極形成孔はベースの露光、現像により形成できる
ので、微細化、高集積密度化を図ることができ、延いて
は半導体装置の高集積化、多電極数化を図ることができ
る。
【００１５】そして、ベースの配線膜形成面において半
導体素子のフリップチップ接続部よりも外側に金属から
なるリングを接着することとした場合には、このリング
を電源の例えばグランド電源として用いることができ、
更には、半導体素子と外部とを静電的に遮蔽する静電シ
ールドとして活用できるが、それのみならず、樹脂封止
時に封止用樹脂の外側への漏れを防止するダムとしても
用いることもできる。
【００１６】請求項１７の半導体装置は、 電極形成孔
を有するベースの一方の表面部に複数の配線膜を該膜表
面が上記ベース表面と同一平面上に位置し少なくとも一
部の配線膜が上記電極形成孔と重なるように形成され、
該各電極形成孔が導電性材料で埋められその反配線膜側
面に突出する外部電極が形成され、上記ベースの上記一
方の表面上に絶縁材料膜を介して半導体素子がこの裏面
にて接着され、上記半導体素子の各電極と、それに対応
する各配線膜とがフリップチップ接続されたことを特徴
とする。
【００１７】従って、請求項１７の半導体装置によれ
ば、ベースの一方の表面部に配線膜を埋込状に形成する
ので、表面の段差をなくすことができ、斯かる表面上に
半導体素子を搭載するので、半導体素子のフリップチッ
プ接続が容易となり、半導体装置の信頼性を高めること
ができる。そして、電極形成孔はベースの露光、現像に
より形成できるので、微細化、高集積密度化を図ること
ができ、延いては半導体装置の高集積化、多電極数化を
図ることができる。
【００１８】請求項２２の半導体装置の製造方法は、金
属基板の一方の表面に選択的に形成したマスク膜をマス
クとするメッキにより配線膜をエッチングストップ用金
属膜を下地として形成する工程と、上記金属基板の配線
膜側の表面に、電極形成孔を有するところの絶縁性樹脂
からなるベースを形成する工程と、上記金属基板の少な
くとも配線膜が形成された領域を裏面側から少なくとも
上記下地を成すエッチングストップ用金属膜が露出する
までエッチングする工程と、を少なくとも有することを
特徴とする。
【００１９】従って、請求項２２の半導体装置の製造方
法によれば、金属基板をベースとして用いてマスク膜を
マスクとするメッキにより配線膜を形成し、その後、絶
縁性樹脂からなる電極形成孔を形成してからメッキによ
り外部電極を形成することが可能なので、配線膜、外部
電極を電気メッキにより形成することを容易に為し得
る。なぜならば、金属基板と各配線膜とが電気的に接続
された状態にあるので、その金属基板の全面に電気メッ
キに必要な電位を与えることができるからである。そし
て、電気メッキによれば、無電解メッキによるよりも膜
質の良好なメッキ膜を得ることができるので、良好な配
線膜、外部電極を簡単に得ることができる。また、それ
故、配線膜、外部電極の微小化、配設密度の高密度化を
図ることもできる。そして、配線膜の微細化と相俟って
外部電極間に通すことのできる配線膜の数を増すことが
でき、延いては外部電極配列段数を増すことができる。
これは外部電極数の増加を可能にすることができる。
【００２０】また、金属基板上の絶縁性樹脂のパターニ
ングより電極形成孔を形成することができるので、電極
形成孔の微細化が可能であり、従来、ＦＰＣタイプでは
０．５ｍｍ以下に、リジット基板タイプでは０．３５ｍ
ｍ以下にできなかった電極形成孔の径を０．２２ｍｍ或
いはそれ以下にすることも可能になった。そして、斯か
る電極形成孔の微細化を図ることに伴って電極形成孔の
配設密度もより高めることができる。電極形成孔を絶縁
性樹脂のパターニングにより行うことができるので、リ
ジット基板タイプにおけるような電極形成孔をドリルで
穴あけをする場合に比較して加工が面倒でなく、生産性
が高い。
【００２１】そして、金属基板の少なくとも配線膜が形
成された領域を裏面側から少なくとも上記下地を成すエ
ッチングストップ用金属膜が露出するまでのエッチング
を、外側に金属基板がリング状に残存するように行うこ
とによりその残存する部分をリングとして用いるように
できる。そして、そのリングを上述したようにグランド
電源端子、静電シールドとして用いることができるが、
そのリングは半導体装置の外形を成し、それはエッチン
グにより形成するので、加工精度を高くすることができ
る。従って、半導体装置の外形精度を高めることができ
る。
【００２２】更に、金属基板を母体として製造をするの
で、製造中に撓む等の変形を生じるおそれがない。従っ
て、半導体装置が大型になっても作業がやりやすい。従
って、半導体装置の大型化を容易にすることができる。
【００２３】請求項２４の半導体装置は、請求項１〜１
３、１６〜２１に記載の半導体装置の少なくともいずれ
か一つを内蔵したことを特徴とする。
【００２４】従って、請求項２４の電子機器によれば、
上記利点を有した半導体装置を用いるので、その利点を
享受することができる。
【００２５】
【発明の実施の形態】本発明半導体装置の一つの実勢の
形態は、絶縁性樹脂からなるベースの一方の表面部に複
数の配線膜を該膜表面が該ベース表面と略同一平面上に
位置し少なくとも一部の配線膜が上記電極形成孔と重な
るように形成し、該各電極形成孔を導電性材料で埋めそ
の反配線膜側面に外部電極を形成し、また、半導体素子
の外部電極上にバンプを形成し、このバンプとベース上
の配線膜を加熱加圧若しくは超音波振動を印加しながら
加圧若しくは超音波振動を印加しながら加熱加圧するこ
とにより電気的に接続し、更に、ベース・半導体素子間
に樹脂を流し込み、加熱硬化させ、更に分割することに
よりパッケージを得るというものである。
【００２６】また、本発明半導体装置の別の実施の形態
は、ベースの一方の表面部に複数の配線膜を該膜表面が
該ベース表面と略同一平面上に位置し、少なくとも一部
の配線膜が上記電極形成孔と重なるように形成し、該各
電極形成孔を導電性材料で埋めその反配線膜側面に外部
電極を形成し、また、半導体素子の外部引き出し電極上
にバンプを形成し、このバンプとベース上の配線膜を導
電粒子を介して電気的に接続し、更に、パッケージの外
部引き出し電極直上に樹脂を流し込み、加熱硬化させ、
更に分割することによりパッケージを得るというもので
ある。
【００２７】そして、斯かるパッケージに半導体素子を
搭載した半導体装置は、金属基板の一方の表面に選択的
に形成したマスク膜をマスクとするメッキにより配線膜
をエッチングストップ用金属膜を下地として形成する工
程と、上記金属基板の配線膜側の表面に、電極形成孔を
有するところの絶縁性樹脂からなるベースを形成する工
程と、上記金属基板の少なくとも配線膜が形成された領
域を裏面側から少なくとも上記下地を成すエッチングス
トップ用金属膜が露出するまでエッチングする工程を有
する方法で製造することができる。
【００２８】上記金属基板は製造上における母材になる
ものであり、後で外周リングになる場合もあるが、重要
なことの一つは配線膜、外部電極のメッキによる形成に
際しての母体になり、更にメッキ電流の経路になり得る
ことであり、導電性の高い例えば銅ないし銅系の材料で
あることが好ましい。これらは極めて高い剛性を有し、
薄くても撓まないので作業性が良いという利点もある。
銅ないし銅系材料を用いた場合、厚さは例えば３０〜１
５０μｍが好適である。
【００２９】また、配線膜を形成するメッキに際してマ
スクとするマスク膜にはアクリル系の感光性剥離タイプ
のレジストを用いることができ、この場合、露光、現像
によりパターニングしてマスク膜を形成し、それをマス
クとして配線膜を形成することは言うまでもないが、そ
のメッキ処理後、そのマスク膜を剥離することとなる。
また、エポキシアクリル系の感光性永久レジスト膜（厚
さ例えば４０μｍ）を用いても良い。この場合も、当然
に露光、感光によりパターニングした後これをマスクと
して用いてメッキすることにより配線膜を形成するが、
しかし、その後はレジスト膜を除去せず、永久的に存在
させたままにする。この場合には、配線膜の表面をベー
スの表面と略完全に同一平面上に位置するようにするこ
とができる、即ち、表面の平滑化を図ることができる。
これは後でニッケルによる電極を形成するときにその下
地に段差がないので段差による変形が生じにくいと言う
利点をもたらす。勿論、材料等は上述したものに限定さ
れるものではなく、例えば銅等からなる金属による配線
膜を形成するに際してマスクとなりうるものであればこ
こで述べたものには限定されない。
【００３０】ベースとしては、例えばポリアミック酸系
のポリイミドフィルムに感光層を有したフィルムをラミ
ネートしたもの（厚さ例えば１２〜２５μｍ）を用いる
ことができる。そして、そのパターニングは、先ずその
感光層を露光し、現像した後にポリアミック酸系のポリ
イミドフィルムを例えばアルカリ液等のエッチング液で
エッチングすることにより為すことができる。その際、
ポリアミック酸系のポリイミドフィルムは２８０℃３０
分程度の熱処理で充分に硬化する。そのマスクとするレ
ジスト膜の厚さは例えば２５μｍ程度である。勿論、マ
スクとする膜全体を感光性の樹脂で形成し、その露光及
び感光によりパターニングして電極形成孔を形成するよ
うにすることも可能である。勿論、これらはそれぞれ飽
くまで一つの例であり、様々なバリエーションがあり得
る。
【００３１】配線膜は例えば銅によりメッキで形成する
のが好適であるが、その場合、ニッケルを下地とするの
が好ましい。というのは、配線膜は例えば銅からなる金
属基板上にメッキすることにより形成できるが、銅の上
に直接メッキしても緻密な膜質の銅配線膜が成長しにく
いのと、後でその金属基板をエッチングして配線膜を露
出させる場合、そのエッチングから銅配線膜を保護する
エッチングストッパが必要であり、それにはニッケルが
最適だからである。該ニッケル膜の厚さは例えば２μｍ
程度あれば良い。配線膜を成す銅は例えば１０〜２５μ
ｍ程度が好適であるが、半導体装置の仕様、性能等によ
り当然に異なり得る。
【００３２】電極形成孔のあるベースの形成後に外部電
極が形成されるが、その外部電極は例えばニッケルを例
えば１〜１５０μｍ程度メッキすることにより形成する
ことができる。尚、ニッケルメッキを例えば１００μｍ
程度行うこととし、その後、はんだを例えば１００μｍ
程度メッキし、その後、整形用リフローをすることによ
っても形成することができる。このように、外部電極の
形成にも種々のバリエーションがあり得る。
【００３３】上記金属基板はその裏面からエッチングさ
れるが、そのエッチングは、上述した配線膜を露出させ
るために不可欠のものであるが、全面的に行っても良い
し、選択的に行っても良い。選択的に行う場合には、配
線膜が形成された領域をエッチングし、金属基板が外周
リングとして残存するようにすると良い。なぜならば、
外周リングを補強手段、電源のグランド電極及び静電シ
ールド手段として、更には、樹脂封止の際の樹脂流れを
阻むダムとして活用できる（ＣＳＰの場合）からであ
り、従って、全面的エッチングよりも選択的エッチング
の方が良いと言える。斯かるエッチングは例えばアルカ
リエッチャント（アンモニア系）により行うことができ
る。というのは、このエッチャントによれば、銅はエッ
チングできるが、ニッケルはエッチングできず、上記ニ
ッケルをエッチングストッパとして機能させることがで
きるからである。勿論、これも飽くまで実施の形態の一
例に過ぎない。
【００３４】外部電極は例えばニッケルを用い、半田を
形成しない場合においてはニッケルメッキ膜表面を金で
メッキすることが接続性の面から好ましい。尚、元来、
金メッキにはニッケルからなる下地のあることが好まし
いが、このケースではもともと外部電極本体がニッケル
であり、また、エッチングストップ用金属膜もニッケル
なので金メッキをするために特別にニッケル下地を形成
する必要はなく、良好なメッキができると言える。勿
論、外部電極をニッケル及び半田のメッキ膜により形成
するという態様でも本発明を実施することができ得る
し、それ以外の実施形態も採り得る。
【００３５】本発明はＣＰＳタイプの半導体装置は勿論
のこと、ＢＧＡタイプの半導体装置にも適用することが
できる。本発明半導体装置は、各種電子機器に用いるこ
とができ、特に携帯電話等小型化が強く要求される電子
機器に用いられてその小型化、信頼性の向上に寄与する
ことができる。
【００３６】
【実施例】以下、本発明を図示実施の形態に従って詳細
に説明する。図１（Ａ）乃至（Ｅ）は本発明半導体装置
の製造方法の第１の実施例の工程（Ａ）〜（Ｅ）を、図
２（Ｆ）乃至（Ｉ）は同じく工程（Ｆ）〜（Ｉ）を順に
示す断面図である。本実施例は本発明をＣＳＰタイプの
半導体装置に適用した一つの実施例である。
【００３７】（Ａ）先ず、図１（Ａ）に示すように、厚
さ例えば５０〜２５０μｍの銅乃至銅合金からなる金属
基板１を用意し、レジスト膜（マスク膜、厚さ例えば３
０乃至６０μｍ）２を選択的に形成する。この形成は前
述の通り、例えばアクリル系の感光性剥離タイプ或いは
エポキシアクリル系の感光性永久レジスト膜のレジスト
を用い、露光、現像によりパターニングしてマスク膜２
とする。
【００３８】（Ｂ）次に、図１（Ｂ）に示すように、上
記レジスト膜２をマスクとして金属基板１の表面上にニ
ッケル／金／ニッケル膜（厚さは膜各々が０．１〜５μ
ｍ程度）３及び銅からなる配線膜（厚さ１〜３０μｍ程
度）４を形成する。この銅からなる配線膜４をニッケル
／金／ニッケル膜３を下地として形成するのは、後で金
属基板１を裏面側からエッチングして配線を露出させる
ときに銅からなる配線膜４のエッチングをニッケル膜３
により阻むためである。即ち、該ニッケル膜３はエッチ
ングストップ用金属膜を成す。尚、金属基板として表面
にニッケル膜３を全面的に形成したものを用い、エッチ
ングストップ用金属膜としての役割を果たした後配線膜
４間のショートを回避するために該ニッケル膜３を全面
的にエッチングするようにしても良い。これは後で述べ
る第２の実施例において採用されているが、本実施例に
おいても採用しても良い。
【００３９】（Ｃ）次に、上記レジスト膜２が例えばア
クリル系の感光性剥離タイプのものである場合にはそれ
を除去する。また、例えばエポキシアクリル系の感光性
永久レジストの場合には除去しないでそのまま残存させ
る。そして、例えばポリイミド樹脂からなるベース（厚
さ例えば２５μｍ）５を形成し、各所定位置に電極形成
孔８及びそれより小径のガス抜き孔１０を有するように
パターニングする。図１（Ｃ）はそのパターニング後の
状態を示す。ガス抜き孔１０はベース５のの下部に生じ
たガスを逃すことにより、熱処理により膨張してベース
５を剥がすのを未然に防止する役割を果たす。
【００４０】尚、ベース５は、より具体的には、例えば
ポリアミック酸系のポリイミドフィルムに感光層を有し
たフィルムをラミネートしたものを用いることができ
る。そして、そのパターニングは、先ずその感光層を露
光し、現像した後にポリアミック酸系のポリイミドフィ
ルムを例えばアルカリ液等のエッチング液でエッチング
することにより為すことができる。その際、ポリアミッ
ク酸系のポリイミドフィルムは２８０℃３０分程度の熱
処理で充分に硬化する。勿論、マスクとする膜全体を感
光性の樹脂で形成し、その露光及び感光によりパターニ
ングして電極形成孔を形成するようにすることも可能で
ある。勿論、これらはそれぞれ飽くまで一つの例であ
り、様々なバリエーションがあり得る。
【００４１】図３（Ａ）、（Ｂ）はレジスト膜２として
剥離体のものを用いた場合[ （Ａ）に示す。] と、永久
レジストタイプのものを用いた場合[ （Ｂ）に示す。]
のベース５形成後における状態を比較して示す拡大断面
図である。そして、２ａは永久レジストタイプのものを
用いた場合のレジスト膜２の残存部である。この永久レ
ジストタイプのものを用いた場合には、配線膜の表面を
ベースの表面と略完全に同一平面上に位置するようにす
ることができる、即ち、表面の平滑化を図ることができ
る。これは後でニッケルによる電極を形成するときにそ
の下地に段差がないので電極６に段差による変形が生じ
にくいと言う利点をもたらす。
【００４２】（Ｄ）次に、電気メッキにより図１（Ｄ）
に示すように、ニッケル膜６を各電極形成孔８にて成長
させて稍ボール状の電極と成す。メッキする厚さは例え
ば１〜１５０μｍ程度にする。更に、この後メッキで金
膜の形成を行う。
【００４３】（Ｅ）次に、金属基板１をその裏面側から
各半導体装置毎に周縁部に外周リング９として残存する
ように選択的にエッチングすることにより、外周リング
９を形成すると共に、配線膜４をニッケル膜３を介して
露出させる。このエッチングはアルカリエッチャント
（アンモニア系）を用いて行う。その際、ニッケル膜３
は銅からなる配線膜４のエッチングを阻む。その後、ニ
ッケル膜をエッチングして金膜を露出させる。尚、便宜
上、図１（Ｅ）本体及び図２には金膜７を図示しなかっ
たが、図１の下部に外部電極６を拡大してして示し、そ
れには金膜７を示した。
【００４４】（Ｆ）次に、図２（Ｆ）に示すように、ベ
ース５の配線膜形成側の面に導電粒子を分散させた接着
テープからなる異方性導電膜（厚さ例えば５０μｍ）１
１を接着する。
【００４５】（Ｇ）次に、半導体素子１２をフリップチ
ップ接続する。具体的には、該半導体素子１２の外部引
き出し電極上にメッキ若しくはワイヤボンド技術を用い
てスタッドバンプ１３を形成しておき、この半導体素子
１２のバンプ１３と上記ベース５の配線膜４が合うよう
にフリップチップ接続を行い、その後、半導体素子１２
を加熱加圧することにより異方性導電膜を硬化させて該
半導体素子１２の外部引き出し電極とベース５の配線膜
４を電気的に接続する。図２（Ｇ）はそのフリップチッ
プ接続後の状態を示す。
【００４６】尚、半導体素子へのバンプ１３の形成は通
常のスタッドバンプボンダーを用いて為すことができ
る。その場合の一つの良好な条件例を示すと、温度：１
００〜２５０℃、荷重：１０〜７０ｇｆ、ＵＳ時間：５
〜５０ｍｓ、ＵＳ（超音波）パワー：１〜５００ｍｗで
ある。バンプはメッキで形成しても良い。また、バンプ
を半導体素子側ではなく、ベース５の配線膜４側に形成
するようにしても良い。配線膜４へのバンプを形成は、
通常のワイヤボンダにスタッドバンプ形成ソフトを導入
することにより為し得る。
【００４７】（Ｈ）次に、図２（Ｈ）に示すように、パ
ッケージ（ＰＫＧ）外部引き出し電極直上にに樹脂を流
し込み硬化させる。１４は液状樹脂である。このとき、
上記外周リング９は樹脂１４が外側に流れ出るのを阻む
ダムとしての役割を果たす。 （Ｉ）図２（Ｉ）に示す半導体装置が本発明半導体装置
の第１の実施例である。
【００４８】次に、同じ図（図１、図２）を参照して本
発明半導体装置の製造方法の第２の実施例を説明する。 （Ａ）先ず、図１（Ａ）に示すように、厚さ例えば５０
〜２５０μｍの銅乃至銅合金からなる金属基板１を用意
し、レジスト膜（マスク膜、厚さ例えば３０〜６０μ
ｍ）２を選択的に形成する。この形成は前述の通り、例
えばアクリル系の感光性剥離タイプ或いはエポキシアク
リル系の感光性永久レジスト膜のレジストを用い、露
光、現像によりパターニングしてマスク膜２とする。
【００４９】（Ｂ）次に、図１（Ｂ）に示すように、上
記レジスト膜２をマスクとして金属基板１の表面上にニ
ッケル／金／ニッケル膜（厚さ各々０．１〜５μｍ程
度、具体的には例えば２．５μｍ）３及び銅からなる配
線膜（厚さ１〜３０μｍ程度）４を形成する。この銅か
らなる配線膜４をニッケル／金／ニッケル膜３を下地と
して形成するのは、後で金属基板１を裏面側からエッチ
ングして配線を露出させるときに銅からなる配線膜４の
エッチングをニッケル膜３により阻むためである。即
ち、該ニッケル膜３はエッチングストップ用金属膜を成
す。尚、金属基板として表面にニッケル膜３を全面的に
形成したものを用い、エッチングストップ用金属膜とし
ての役割を果たした後配線膜４間のショートを回避する
ために該ニッケル膜３を全面的にエッチングするように
しても良い。これは後で述べる第３の実施例において採
用されているが、本実施例においても採用しても良い。
【００５０】（Ｃ）次に、上記レジスト膜２が例えばア
クリル系の感光性剥離タイプのものである場合にはそれ
を除去する。また、例えばエポキシアクリル系の感光性
永久レジストの場合には除去しないでそのまま残存させ
る。そして、例えばポリイミド樹脂からなるベース（厚
さ例えば２５μｍ）５を形成し、各所定位置に電極形成
孔８及びそれより小径のガス抜き孔１０を有するように
パターニングする。図１（Ｃ）はそのパターニング後の
状態を示す。ガス抜き孔１０はベース５のの下部に生じ
たガスを逃すことにより、熱処理により膨張してベース
５を剥がすのを未然に防止する役割を果たす。
【００５１】尚、ベース５は、より具体的には、例えば
ポリアミック酸系のポリイミドフィルムに感光層を有し
たフィルムをラミネートしたものを用いることができ
る。そして、そのパターニングは、先ずその感光層を露
光し、現像した後にポリアミック酸系のポリイミドフィ
ルムを例えばアルカリ液等のエッチング液でエッチング
することにより為すことができる。その際、ポリアミッ
ク酸系のポリイミドフィルムは２８０℃３０分程度の熱
処理で充分に硬化する。勿論、マスクとする膜全体を感
光性の樹脂で形成し、その露光及び感光によりパターニ
ングして電極形成孔を形成するようにすることも可能で
ある。勿論、これらはそれぞれ飽くまで一つの例であ
り、様々なバリエーションがあり得る。
【００５２】図３（Ａ）、（Ｂ）はレジスト膜２として
剥離体のものを用いた場合[ （Ａ）に示す。] と、永久
レジストタイプのものを用いた場合[ （Ｂ）に示す。]
のベース５形成後における状態を比較して示す拡大断面
図である。そして、２ａは永久レジストタイプのものを
用いた場合のレジスト膜２の残存部である。この永久レ
ジストタイプのものを用いた場合には、配線膜の表面を
ベースの表面と略完全に同一平面上に位置するようにす
ることができる、即ち、表面の平滑化を図ることができ
る。これは後でニッケルによる電極を形成するときにそ
の下地に段差がないので電極６に段差による変形が生じ
にくいと言う利点をもたらす。
【００５３】（Ｄ）次に、電気メッキにより図１（Ｄ）
に示すように、ニッケル膜６を各電極形成孔８にて成長
させて稍ボール状の電極と成す。メッキする厚さは例え
ば１〜１５０μｍ程度にする。更に、この後メッキで金
メッキを行う。
【００５４】（Ｅ）次に、金属基板１をその裏面側から
各半導体装置毎に周縁部に外周リング９として残存する
ように選択的にエッチングすることにより、外周リング
９を形成すると共に、配線膜４をニッケル膜３を介して
露出させる。このエッチングはアルカリエッチャント
（アンモニア系）を用いて行う。その際、ニッケル膜３
は銅からなる配線膜４のエッチングを阻む。その後、ニ
ッケルをエッチングして金膜を露出させる。尚、便宜上
図１（Ｅ）本体及び図２には金膜７を図示しなかった
が、図１の下部に外部電極６を拡大してして示し、それ
には金膜７を示した。
【００５５】（Ｆ）次に、図２（Ｆ）に示すように、ベ
ース５の配線膜形成側の面に導電粒子を分散させた接着
テープからなる異方性導電膜（厚さ例えば５０μｍ）１
１を接着する。
【００５６】（Ｇ）次に、半導体素子１２をフリップチ
ップ接続する。具体的には、該半導体素子１２の外部引
き出し電極上にメッキ若しくはワイヤボンド技術を用い
てスタッドバンプ１３を形成しておき、この半導体素子
１２のバンプ１３と上記ベース５の配線膜４が合うよう
にフリップチップ接続を行い、その後、半導体素子１２
を加熱加圧することにより異方性導電膜を硬化させて該
半導体素子１２の外部引き出し電極とベース５の配線膜
４を電気的に接続する。図２（Ｇ）はそのフリップチッ
プ接続後の状態を示す。
【００５７】尚、半導体素子へのバンプ１３の形成は通
常のスタッドバンプボンダーを用いて為すことができ
る。その場合の一つの良好な条件例を示すと、温度：１
００〜２５０℃、荷重：１０〜７０ｇｆ、ＵＳ時間：５
〜５０ｍｓ、ＵＳ（超音波）パワー：１〜５００ｍｗで
ある。バンプはメッキで形成しても良い。また、バンプ
を半導体素子側ではなく、ベース５の配線膜４側に形成
するようにしても良い。配線膜４へのバンプを形成は、
通常のワイヤボンダにスタッドバンプ形成ソフトを導入
することにより為し得る。
【００５８】（Ｈ）次に、図２（Ｈ）に示すように、パ
ッケージ（ＰＫＧ）外部引き出し電極直上にに樹脂を流
し込み硬化させる。１４は液状樹脂である。このとき、
上記外周リング９は樹脂１４が外側に流れ出るのを阻む
ダムとしての役割を果たす。 （Ｉ）この図２（Ｉ）に示す半導体装置が本発明半導体
装置の第２の実施例である。
【００５９】図２（Ｉ）に示すような半導体装置（第１
の実施例か第２の実施例かを問わない。）によれば、ベ
ース５の一方の表面部に配線膜４を埋め込み状に形成す
るので、ベース５の配線膜形成側の面を平坦にできる。
そして、ファインパターンの配線膜形成側膜４を容易に
形成することができる。そして、電極形成孔８はベース
５に対する露光、現像により形成できるので、微細化、
高集積密度化を図ることができ、延いては半導体装置の
高集積化、多電極数化を図ることができる。また、ベー
ス５にガス抜き孔１０を設けることによりベース５のポ
ップコーン現象により膜等の剥がれが生じることを防止
することができる。また、フィルムと樹脂との間にボイ
ドが生じにくく、吸湿リフロー時膜剥がれになりにく
い。
【００６０】そして、ベース５の配線膜形成面において
半導体素子１２のフリップチップ接続部よりも外側に金
属からなるリング（外周リング）９を接着したので、こ
のリング９を電源の例えばグランド電源として用いるこ
とができ、更には、半導体素子１４と外部とを静電的に
遮蔽する静電シールドとして活用できるが、それのみな
らず、樹脂封止時に封止用樹脂の外側への漏れを防止す
るダムとしても用いることもでき、樹脂封止不良の不良
率を低めることができる。
【００６１】そして、図１及び図２に示す半導体装置の
製造方法（第１の実施例か第２の実施例かを問わな
い。）は、金属基板１の一方の表面に選択的に形成した
レジスト膜（マスク膜）２をマスクとするメッキにより
配線膜４をニッケルからなるエッチングストップ用金属
膜３を下地として形成し、上記金属基板１の配線膜側の
表面に、電極形成孔８及びガス抜き孔１０を有するとこ
ろの絶縁性樹脂からなるベース５を形成し、上記金属基
板１の少なくとも配線膜４が形成された領域を裏面側か
ら少なくとも上記下地を成すところのニッケルからなる
エッチングストップ用金属膜３が露出するまでエッチン
グし、その後のニッケルのエッチング、若しくは金メッ
キ形成により金膜を露出させた、若しくは金膜を表面に
生ぜしめた部分に半導体素子１２を搭載し、ＰＫＧ外部
引き出し電極直上に樹脂１４を流し込み硬化する。
【００６２】このような製造方法によれば、金属基板１
を製造上の母体として用いてレジスト膜２をマスクとす
るメッキにより配線膜４を形成し、その後、ベース５に
電極形成孔８を形成してからメッキにより外部電極６を
形成することが可能なので、配線膜４、外部電極６を電
気メッキにより形成することが容易に為し得る。なぜな
らば、金属基板１と各配線膜４とが電気的に接続された
状態にあるので、その金属基板１に電気メッキに必要な
電位を与えることができるからである。そして、電気メ
ッキによれば、無電解メッキによるよりも膜質の良好な
メッキ膜を得ることができるので、良好な配線膜４、外
部電極６を簡単に得ることができる。また、それ故、配
線膜４、外部電極６の微小化、配設密度の高密度化を図
ることもできる。そして、配線膜の微細化と相俟って外
部電極間に通すことのできる配線膜の数を増すことがで
き、延いては外部電極配列段数を増すことができる。こ
れは外部電極数の増加を可能にする。
【００６３】更に、金属基板を部分的に残すことでシー
トの強度が上がり、変形しにくくなるため、ＰＫＧ作製
時の作業が簡単に且つ速く行うことができるようにな
る。また、シートの強度が上がるため、ベースの厚さを
５μｍまで薄くすることが可能となり、このシートを用
いることにより薄いＰＫＧをつくることが可能になる。
【００６４】図５（Ａ）、（Ｂ）は外部電極６の配設ピ
ッチについて従来の場合[ （Ａ）に示す。] と本実施例
の場合[ （Ｂ）に示す。] とを比較する断面図、図５
（Ｃ）は本実施例の場合における外部電極間を通る配線
膜を増やすことができることを示す平面図である。ファ
インパターン化の難しい従来（ＦＰＣタイプ）の場合は
配線膜の外部電極が形成される部分の幅が５００μｍ、
外部電極間を通る配線膜の幅が５０μｍ、配線膜間の間
隔が５０μｍとなり、外部電極配置ピッチを小さくしよ
うとした場合、外部電極間に通すことのできる配線膜の
数を多くすることができない。それに対して、本実施例
によれば、ファインパターン化が可能なので、図５
（Ｃ）に示すように、外部電極配置ピッチを従来より小
さくしても外部電極間に通すことのできる配線膜４ａの
数を多くでき、多段ボール配列が可能である。これは半
導体装置の多電極化、高集積化に大きく寄与する。４ａ
は外部電極６間を通る配線膜を示す。
【００６５】また、金属基板１上のベース５のパターニ
ングより電極形成孔８を形成することができるので、電
極形成孔５の微細化が可能であり、従来、ＦＰＣタイプ
では０．５ｍｍ以下に、リジット基板タイプでは０．３
５ｍｍ以下にできなかった電極形成孔８の径を０．２２
ｍｍ或いはそれ以下にすることも可能になった。そし
て、斯かる電極形成孔８の微細化を図ることに伴って電
極形成孔８の配設密度もより高めることができる。ま
た、電極形成孔８を絶縁性樹脂のパターニングにより行
うことができるので、リジット基板タイプにおけるよう
な電極形成孔をドリルで穴あけをする場合に比較して加
工が面倒でなく、生産性が高い。
【００６６】そして、金属基板１の少なくとも配線膜４
が形成された領域を裏面側から少なくとも上記下地を成
すニッケルからなるエッチングストップ用金属膜３が露
出するまでエッチングを、外側に金属基板がリング状に
残存するように行うことにより、その残存する部分をリ
ング９として用いるようにできる。そして、そのリング
９を上述したようにグランド電源端子、静電シールドと
して用いることができるが、そのリングは半導体装置の
外形を成し、それはエッチングにより形成するので、加
工精度を高くすることができる。従って、半導体装置の
外形精度を高めることができる。
【００６７】更に、金属基板１を母体として製造をする
ので、製造中に撓む等の変形を生じるおそれがない。従
って、作業がやりやすい。尚、外周リング９は場合によ
っては後でカットし、半導体装置の小型化を図るように
しても良い。外周リング９は補強効果を有するも樹脂封
止後には樹脂１６自身が補強効果を持つので、必ずしも
絶対不可欠とは言えず、カットしても良い場合もある。
このような場合には、外周リング９をカットして半導体
装置の小型化を図るようにしても良い。
【００６８】図６（Ａ）〜（Ｅ）及び図７（Ｇ）、
（Ｉ）は本発明半導体装置の製造方法の第３の実施例を
工程（Ａ）〜（Ｉ）を順に示す断面図である。本実施例
は本発明をＢＧＡ（ボールグリッドアレイ）タイプの半
導体装置に適用した一つの実施例である。
【００６９】（Ａ）先ず、図６（Ａ）に示すように、厚
さ例えば１５０μｍの銅ないし銅合金からなる薄板の表
面にエッチングストップ用金属膜となるニッケル膜（厚
さ例えば２μｍ）３を積層したものを金属基板として用
意する。
【００７０】（Ｂ）次に、図６（Ｂ）に示すように、銅
からなる配線膜（厚さ例えば２５μｍ）４を選択的に形
成する。この選択的形成方法は、ニッケル膜３の表面に
レジスト膜を選択的に形成し、それをマスクとしてニッ
ケル膜３を下地として銅４をメッキすることにより行
う。この点では第１、第２の実施例と本質的に異なると
ころはない。第１、第２の実施例と同様の方法で配線膜
の選択的形成ができる。但し、第１の実施例では金属基
板として銅ないし銅合金のみからなり、表面にニッケル
膜のないものを用いていたので、レジスト膜をマスクと
してメッキによりエッチングストップ用金属膜を成すニ
ッケル膜３を形成し、それに続いて銅からなる配線膜４
をメッキにより形成するという方法を採っていたが、第
２の実施例では金属基板の表面に既にニッケル膜３が形
成されているので、ここでニッケル膜３をメッキを形成
することは必要としない。
【００７１】（Ｃ）次に、図６（Ｃ）に示すように、例
えばポリイミドからなるベース５を選択的に形成する。
選択的形成方法は第１の実施例の場合と同様の方法でよ
い。８は電極形成孔、１０は該電極形成孔８よりも相当
に小径のガス抜き孔である。
【００７２】（Ｄ）次に、図６（Ｄ）に示すように、ニ
ッケル膜６をメッキすることにより電極形成孔８内にて
成長させ、更に電極形成孔８から突出させ、更に、その
該ニッケル膜（厚さ例えば４０〜１５０μｍ）６の表面
に例えば半田膜（厚さ例えば１００μｍ程度）１６を形
成する。
【００７３】（Ｅ）次に、図６（Ｅ）に示すように、金
属基板１の銅からなる部分を選択的にエッチングするこ
とによりニッケル膜３の表面を露出させる。この選択的
エッチングは金属基板１（の銅ないし銅合金からなる部
分）が外周部にリング状に残存し、それが外周リング９
を成すように行う。このエッチングにおいてニッケル膜
３が銅４からなる配線膜のエッチングを阻止する役割、
即ちエッチングストップ用金属膜としての役割を果たす
ことは言うまでもない。
【００７４】（Ｆ）次に図６（Ｆ）に示すように、金属
基板１の表面部に全面的に形成されていたエッチングス
トップ用金属膜であるニッケル膜３をエッチングにより
除去する。このニッケル膜３は全面的に形成されていた
のでそのまま残すと銅からなる配線膜４間をショートす
ることからエッチングにより除去する。尚、第１の実施
例の場合には、ニッケル膜３が配線膜と同じパターンに
形成されていたので、配線膜間を除去するおそれがな
く、従って、除去する必要がないのでこの工程はない。
【００７５】（Ｇ）次に、図７（Ｇ）に示すように、異
方性導電膜１１を接着する。 （Ｈ）次に、図７（Ｈ）に示すように、上記異方性導電
膜１１を介して金属バンプ１３のついた半導体素子１２
を配線膜４（のニッケル膜３）に電気的に接続する。 （Ｉ）次に、図７（Ｉ）に示すように、ＰＫＧ外部引き
出し電極上に液状樹脂１４を流し込み、硬化させる。こ
の図７（Ｉ）に示す半導体装置が本発明半導体装置の第
３の実施例である。
【００７６】本発明半導体装置の第３の実施例も本発明
半導体装置の第１、２の実施例と同様の効果を享受し、
本発明半導体装置の製造方法の第３の実施例も本発明半
導体装置の製造方法の第２、第３の実施例と同様の効果
を享受する。
【００７７】尚、本発明半導体装置の製造方法の第３の
実施例において、金属基板１として表面にニッケル膜３
を有しないものを用い、第１、２の実施例と同じように
するというバリエーションもあり得る。また、後で外周
リング９の部分をカットして半導体装置の小型化を図る
ようにしても良い。というのは、補強体１９が外周リン
グ９の持つ補強機能、静電シールド機能を充分に果たし
得るからである。
【００７８】以下に、更なる本発明半導体装置の他の各
別の実施例を説明する。図８（１）〜（６）、図９
（１）〜（５）、図１０（１）〜（６）、図１１（１）
〜（６）、図１２（１）〜（４）はそれぞれ本発明半導
体装置の上記第１〜第３の実施例以外の各別の実施例を
示す断面図である。図８（１）に示す半導体装置は、請
求項１の最も素朴な具体例である。図面において、２０
は絶縁性樹脂からなり、配線基板２７の母体を成すベー
ス、２１は該ベース２０の一方の表面に埋め込み状に形
成された配線膜で、例えば銅からなり、その表面には例
えば金等のメッキ膜２２が形成されている。該配線膜２
１はその表面がベース２０の上記一方の表面と略同一表
面上に位置するように埋め込まれている。２３は該ベー
ス２０に形成された電極形成孔で、配線膜２１の裏面
（他方の表面）を部分的に露出させる。そして、ここに
外部電極が形成される。
【００７９】２５は半導体素子で、その各外部引き出し
電極にはバンプ２６が形成されている。そして、該半導
体素子２５はその各バンプ２６を配線膜２１に接続する
ことにより配線基板２７にフリップチップ接続されてい
る。尚、バンプ２６は最初に半導体素子２５の外部引き
出し電極に形成しておいても良いし、配線基板２７の配
線膜２１側に形成しておいても良い。以後の半導体装置
においても原則的には同様である。そして、バンプ２６
を介しての半導体素子２５の外部引き出し電極と配線基
板２７との電気的な接続は、例えば熱加圧、或いは超音
波振動により行う。後で異方性導電膜或いは異方性導電
性樹脂を用いて半導体素子と配線膜との間の電気的接続
を取る例について説明するが、本半導体装置を製造する
場合、半導体素子のフリップチップ接続は異方性導電膜
或いは異方性導電性樹脂を用いないで行うのである。
【００８０】その異方性導電膜或いは異方性導電性樹脂
を用いない場合には、半導体素子の外部取り出し電極上
又は配線基板の配線膜上にバンプを形成（方法はスタッ
ドバンプもしくはメッキで形成する）しておき、熱加圧
の場合には、加熱加圧（２００〜４００℃に半導体素子
を加熱し、基板側を常温〜１５０℃程度に加熱し、１バ
ンプ当たり１０〜１００ｇｆの加圧し、１〜数十ｓ
（秒）で接合が可能）して行う。また、ＵＳ（超音波）
振動を利用する場合には、加熱加圧超音波の条件を、例
えば、加圧が１バンプ当たり１０〜１００ｇ、加熱が常
温〜２００℃、時間が１００ｍｓ〜５ｓ、ＵＳパワーが
５０ｍＷ〜５０Ｗという条件にする。
【００８１】尚、超音波振動により電気的接続を行う場
合、配線膜２１をベース２０に埋め込み状に形成した配
線基板２７の構造が接続作業のやり易さ、接続性の向上
に有効である。というのは、超音波振動の振動方向は配
線基板２７の平面方向であり、その振動を受ける配線膜
２１はベース２０に埋め込まれていることから横方向に
移動することがベース２０によって強く拘束され、その
結果、超音波振動が有効に接続に寄与するからである。
【００８２】このような半導体装置によれば、配線基板
２７のベース２０に配線膜２１が該ベース２０と配線膜
２１の一方の表面どうしが同一平面上に位置するように
されており、配線基板２７の厚さを薄くすることがで
き、且つ、半導体素子２５がフリップチップ接続されて
いるので、半導体装置を顕著に薄型化することができ
る。
【００８３】図８（２）に示す半導体装置は、図８
（１）に示す半導体装置の上記配線膜２１の上記電極接
続孔２３に露出する部分に外部電極２８を形成したもの
である。この外部電極２８にて該半導体装置が例えばプ
リント配線板等に搭載される。
【００８４】図８（３）に示す半導体装置は、図８
（１）に示す半導体装置のベース２０の配線膜形成側の
面の周縁に金属、例えば銅からなるリング２９を形成し
てなるものであり、図１、図２に示す半導体装置と同じ
方法で製造される過程で該リング２９が形成される。該
リング２９が補強と、封止樹脂を堰き止めるダムとして
の役割を果たす。
【００８５】図８（４）に示す半導体装置は、図８
（３）に示す半導体装置の形成後、図８（２）の半導体
装置と同様に、外部電極２８を形成したものである。図
８（５）に示す半導体装置は、ベース２０の配線膜２１
が形成されていない部分に孔３０を形成したものであ
る。該孔３０は図１、図２に示す製造方法で製造された
半導体装置のガス抜き孔（１０）と同じ役割を果たす。
【００８６】図８（６）に示す半導体装置は、図８
（１）に示す半導体装置の半導体素子２５と配線基板２
７との間を接続する各バンプ２６の周りを樹脂３２で封
止してなるものであり、これにより半導体素子２５と配
線基板２７との間を接続するバンプ２６を封止し、その
部分の劣化等を防止し、以て信頼度の向上を図ることが
できる。
【００８７】図９（１）に示す半導体装置は、図８
（１）に示す半導体装置に半導体素子２５と配線基板２
７との間の部分を封止する樹脂３２を設け、半導体素子
２５表面を保護するようにしたものである。尚、樹脂３
２の形成は、フリップチップ接続後、アンダーフィルム
を用いることで流し込みが可能である。その場合、先
ず、素子と配線基板との間に樹脂を流し込み、硬化させ
てから他の部分にも、例えばパッケージの外部引き出し
電極と対応する部分にも流し込むという方法がよい。尤
も、一度に半導体素子・基板間と、その周りに樹脂を供
給しても良い。この図９（１）に示す半導体装置の製造
手順を示すと、半導体素子２５として外部引き出し電極
にバンプを形成したものを用意し、超音波もしくは熱加
熱により該半導体素子２５のバンプ２６を上記配線膜２
１に電気的及び機械的に接続することによりフリップチ
ップ接続をし、少なくともバンプ２６近傍あるいは素子
２５・基板２７間に流し込み、その後、その樹脂を流し
込むという手順になる。尚、一つの基板２７は、複数の
半導体装置分一体に形成する場合が普通であり、その場
合には、所定の工程が済むと基板をダイシングによるカ
ット或いはレーザビーム等によりカットすることにより
分割する。
【００８８】図９（２）に示す半導体装置は、樹脂３２
で、半導体素子２５と配線基板２７との間の部分を封止
して半導体素子２５表面を保護するに止まらず、配線基
板２７の電極形成孔２３（外部引き出し電極が形成され
る部分）と対応する部分上迄該樹脂３２で覆うようにし
てなる。これにより樹脂３２で封止する領域を増やすこ
とができる。
【００８９】図９（３）に示す半導体装置は、図８
（３）に示す半導体装置に、リング２９で囲繞された領
域において半導体素子２５・配線基板２７間を含め配線
基板２７の配線膜形成側の面を封止する樹脂３２を形成
したもので、図９（１）、（２）で示す半導体装置より
もより有効に配線基板２７の配線膜形成側の表面を保護
すると共に、樹脂３２をリング２９で堰き止めて該樹脂
３２が外側に食み出すのを有効に防止することができ
る。
【００９０】図９（４）に示す半導体装置は、半導体素
子２５の外部引き出し電極と配線基板２７の配線膜２１
とを異方性導電膜或いは異方性導電性樹脂３５を介して
電気的に接続したものである。超音波振動や熱加圧に代
えて異方性導電膜或いは異方性導電性樹脂３５を用いて
もフリップチップ接続ができる。図９（５）に示す半導
体装置は、図９（４）に示す半導体装置に、リング２９
を付加し、更に、異方性導電膜或いは異方性導電性樹脂
３５により配線基板２７にフリップチップ接続された半
導体素子２５とリング２９との間に樹脂３２を封止した
ものである。
【００９１】図１０（１）に示す半導体装置は、配線膜
２１の電極形成孔２３に銅からなる外部電極８を形成
し、リング２９を有し、半導体素子２５のフリップチッ
プ接続を異方性導電膜或いは異方性導電性樹脂３５によ
り行ったものである。尚、異方性導電膜は、フィルム状
の樹脂内に数μｍ程度の微細な導電性粒子を分散させた
ものであり、このような異方性導電膜を用いての半導体
素子の接続は、先ず、基板側に異方性導電膜を貼り付け
（このとき５０〜１５０℃程度に加熱して加圧するとき
れいに貼り付けを行うことができる。）、この上にバン
プ付の半導体素子の位置合わせ（バンプと配線膜との間
の位置合わせ）して加圧、加熱し、その後、異方性導電
膜の樹脂を硬化させるために、加熱（１５０〜３００
℃）、加圧（単位当たり１０〜１０００ｇ／ｍｍ2）
を、２０〜６０ｓ（秒）程度の時間行う。このとき、バ
ンプと基板の配線膜との間に導電粒子を挟み込むことが
できるので、導電性を得ることができるのである。
【００９２】尚、異方性導電膜に代えて異方性導電樹脂
を用いても良い。この場合には、基板上に樹脂を塗って
おき、この上に、バンプ付きの半導体素子をそのバンプ
と配線基板側の配線膜との位置合わせをして加圧、加熱
により配線基板にフリップで載せ、その後、その樹脂を
硬化させるため、加熱（１５０〜３００℃）、加圧（単
位当たり１０〜１０００ｇ／ｍｍ2）を、２０〜６０ｓ
程度の時間行う。このとき、バンプと基板の配線膜との
間に導電粒子を挟み込むことができるので、導電性を得
ることができるのである。
【００９３】尚、上記の場合、異方性導電樹脂ではなく
アンダーフィルム等の樹脂でも良い。樹脂塗布後、超音
波にてバンプと配線膜間を接合し、その後、樹脂硬化し
ても良い。
【００９４】図１０（２）に示す半導体装置は、リング
２９を有し、半導体素子２５のフリップチップ接続を異
方性導電膜或いは異方性導電性樹脂３５により行ったも
のであり、図１０（１）に示すものとは、外部電極２８
がない点でのみ異なる。
【００９５】図１０（３）に示す半導体装置は、図１０
（１）に示す半導体装置の電極形成孔２３に微小半田ボ
ール電極４５を形成したものであり、図１０（４）に示
す半導体装置は、図１０（２）に示す半導体装置の電極
形成孔２３に微小半田ボール電極４５を形成したもので
ある。
【００９６】図１０（５）に示す半導体装置は、配線基
板２７にリング２９を有し、半導体素子２５のフリップ
チップ接続を異方性導電膜或いは異方性導電性樹脂３５
を用いて行い、配線膜２１の電極形成孔２３に銅からな
る外部電極２８を形成し、且つ、上記半導体素子２５の
フリップチップ接続部を周りから封止したものである。
具体的には、半導体素子２５にはバンプ２６を形成して
おき、配線基板２７側に異方性導電膜を貼り付け（或い
は異方性導電性樹脂を塗布し）ておき、半導体素子２５
の各バンプ２６を配線基板２７の配線膜２１に位置合わ
して該半導体素子２５を異方性導電膜を介して配線基板
２７に熱加圧することによりフリップチップ接続をす
る。
【００９７】図１０（６）に示す半導体装置は、図１０
（５）に示す半導体装置に示す半導体装置とは、外部電
極２８がない点でのみ異なり、他の点では同じである。
【００９８】図１１（１）に示す半導体装置は、図１０
（５）に示す半導体装置の電極形成孔２３に微小半田ボ
ール電極４５を形成したものであり、図１１（２）に示
す半導体装置は、図１０（６）に示す半導体装置の電極
形成孔２３に微小半田ボール電極４５を形成したもので
ある。図１１（３）に示す半導体装置は、図１０（５）
に示す半導体装置とは、半導体素子２５を熱加圧或いは
超音波振動によりフリップチップ接続を行い、樹脂３２
を半導体素子２５と配線基板との間にも存在させ素子２
５表面を樹脂封止するようにしたものである点でのみ異
なり、それ以外では同じである。
【００９９】図１１（４）に示す半導体装置は、図１１
（３）に示す半導体装置とは、外部電極２６が形成され
ていないと言う点でのみ異なり、それ以外では共通であ
る。図１１（５）に示す半導体装置は、図１０（３）に
示す半導体装置の電極形成孔２３に微小半田ボール電極
４５を形成したものであり、図１１（６）に示す半導体
装置は、図１０（４）に示す半導体装置の電極形成孔２
３に微小半田ボール電極４５を形成したものである。
【０１００】図１２（１）に示す半導体装置は、配線基
板２７の配線膜２１に、例えばバンプ２６を介して半導
体素子２５の外部引き出し電極を接続することにより半
導体素子２５のフリップチップ接続をし、半導体素子２
５がフリップチップ接続された部分を含め配線基板２７
の配線膜形成側の表面のリング２９で囲繞された領域を
樹脂封止したもので、電極接続孔２３に形成された外部
引き出し電極４１はファンアウト（半導体素子２５から
外側に逸れたところに対応したところ）に設けられてい
る。
【０１０１】図１２（１）に示す半導体装置も図１４に
示すようなワイヤボンディングタイプであってＣＰＳパ
ッケージタイプの半導体装置と比較してパッケージ厚さ
を薄くできやすいことは同じである。
【０１０２】図１２（２）に示す半導体装置は、図１２
（１）に示す半導体装置とは、電極接続孔２３に形成さ
れた外部引き出し電極４１がファンアウトのみならず、
ファンイン（半導体素子２５と対応した領域内）にも設
けられている点で相違しているが、それ以外の点で共通
している。
【０１０３】尚、この図１２（２）に示す半導体装置、
図１２（１）に示す半導体装置は、図１４に示す従来の
ワイヤボンディングタイプの半導体装置と比較し、半導
体装置の実装時におけるランド部の半田接合破壊がしに
くい。というのは、図１４に示す半導体装置の場合、フ
ァンインにもランドが位置するようにした場合には、Ｔ
／Ｃ試験時において実装基板の熱膨張変化に比べ、ラン
ド部の熱変化が小さい（ランド部はシリコンからなる半
導体素子の直下にあるためランド部の熱変化はシリコン
の熱膨張変化に依存する。シリコンの熱膨張率は１×１
０-6程度で、２×１０-5という基板の熱膨張率に比べ小
さい。）、ランド部の半田接合部が破壊しやすい。
【０１０４】それに対して、図１２（１）、（２）に示
す半導体装置（次に述べる図１２（３）、（４）に示す
半導体装置）は、配線基板２７と半導体素子２５との間
に樹脂３２が介在しているため、該樹脂３２により応力
緩和が為されて、半田接合破壊が生じない。
【０１０５】図１２（３）に示す半導体装置は、すべて
の電極４１をファンインに設けたもので、パッケージサ
イズを略チップサイズにできるという利点がある。図１
２（４）に示す半導体装置は、配線基板２７のリング２
９が形成された側に、該リング２９と半導体素子２５搭
載部との中間部に積層用接続片４２を設けたもので、該
片４２の上面にメッキすると良い。そして、該接続片４
２を介して別の半導体装置（例えば図１２（４）に示す
半導体装置）を接続し、複数の半導体素子を積層配置を
した高集積度の半導体装置を得るようにすることが可能
になる。具体的には、一つの半導体装置の接続片４２を
別の半導体装置の電極４１に接続するという態様で、多
数積層することが可能である。
【０１０６】尚、接続片４２に対するメッキの形成方法
としては、第１に、金属ベース材を選択的にエッチング
する前にマスクを用いて選択的にメッキし、その後、マ
スク膜を形成し、しかる後、該マスク膜をマスクとして
該て金属ベース材を選択的にエッチングする方法、第２
に、ベース材を選択的にエッチングする前に、マスク膜
を選択的に形成し、該マスク膜をマスクとしてメッキ膜
を形成し、その後、該メッキ膜をマスクとして金属ベー
ス材を選択的にエッチングする方法、第３に、基板完成
後に、無電解メッキで全体を再度メッキする方法等があ
る。
【０１０７】上記各半導体装置の製造においては、一個
の配線基板に複数個分の半導体装置を形成し、ダイシン
グによるカットや、パッケージの各半導体装置間の連結
部をレーザビーム等によってカットすることにより個々
の半導体装置に分割するという方法を採って生産効率を
高めるようにする良い。
【０１０８】上記各半導体装置は各種電子機器に用いる
ことができ、特に小型化を要する例えば携帯電話等に用
いて小型化に大きく寄与する。そして、このような電子
機器は上記利点を有した半導体装置を用い、その半導体
装置は上記利点を有した半導体装置の製造方法により製
造できるので、その製造方法の利点を享受することがで
きる。図１３はそのような電子機器の一例（携帯電話）
Ａを示し、この内部には、マザーボードＢに搭載された
本発明に係る半導体装置Ｂが存在し、電子機器の内部回
路の少なくとも一部を成している。
【０１０９】
【発明の効果】本発明によれば、ベースの一方の表面部
に配線膜を埋込状に形成するので、表面の段差をなくす
ことができ、斯かる表面上に半導体素子をフリップチッ
プにより搭載するので、半導体装置の厚さを薄くするこ
とができる。そして、電極形成孔はベースの露光、現像
により形成できるので、微細化、高集積密度化を図るこ
とができ、延いては半導体装置の高集積化、多電極数化
を図ることができる。
【図面の簡単な説明】
【図１】（Ａ）乃至（Ｅ）は本発明半導体装置の製造方
法の第１、第２の実施例の工程（Ａ）〜（Ｅ）を順に示
す断面図である。
【図２】（Ｆ）乃至（Ｉ）は本発明半導体装置の製造方
法の第１、第２の実施例の工程（Ｆ）〜（Ｉ）を順に示
す断面図である。
【図３】（Ａ）、（Ｂ）は上記実施例における、レジス
ト膜として剥離体のものを用いた場合[ （Ａ）に示
す。] と、永久レジストタイプのものを用いた場合[
（Ｂ）に示す。] のベース形成後における状態を比較し
て示す拡大断面図である。
【図４】（Ａ）、（Ｂ）は外部電極を成すニッケル膜上
に半田メッキ膜を形成し[ （Ａ）参照] 、その後、リフ
ローにより整形する[ （Ｂ）参照] ようにした場合の各
工程における断面図である。
【図５】（Ａ）、（Ｂ）は従来の場合[ （Ａ）に示
す。] と上記実施例の場合[ （Ｂ）に示す。] とを比較
す断面図であり、（Ｃ）は該実施例における配線膜のパ
ターンを示す平面図である。
【図６】（Ａ）〜（Ｆ）は本発明半導体装置の製造方法
の第３の実施例の工程（Ａ）〜（Ｆ）を工程順に示す断
面図である。
【図７】（Ｇ）〜（Ｋ）は本発明半導体装置の製造方法
の第３の実施例の工程（Ｇ）〜（Ｋ）を工程順に示す断
面図である。
【図８】（１）〜（６）は本発明半導体装置の他の各別
の実施例を示す断面図である。
【図９】（１）〜（５）は本発明半導体装置の更に他の
バリエーションを示す断面図である。
【図１０】（１）〜（６）は本発明半導体装置の更に各
別のバリエーションを示す断面図である。
【図１１】（１）〜（６）は本発明半導体装置の更に各
別のバリエーションを示す断面図である。
【図１２】（１）〜（４）は本発明半導体装置の更に各
別のバリエーションを示す断面図である。
【図１３】本発明半導体装置を搭載した電子機器を示す
一部切欠斜視図である。
【図１４】一つの従来例を示す断面図である。
【図１５】別の従来例を示す断面図である。
【符号の説明】
１・・・金属基板、２・・・マスク膜（レジスト膜）、
３・・・エッチングストップ用金属膜（ニッケル
膜）、４・・・配線膜（銅膜）、５・・・ベース、６・
・・外部電極、７・・・外部電極の半田、 ８・・・電
極形成孔、１０・・・ガス抜き孔、１２・・・放熱板、
１４・・・半導体素子、２０・・・樹脂からなる基板
（ベース）、２１・・・配線膜、２３・・・電極形成
孔、２５・・・半導体素子、２６・・・バンプ、２７・
・・配線基板、２８・・・外部電極、２９・・・リン
グ、３０・・・エアー抜き孔、３２・・・樹脂、３５・
・・異方性導電膜或いは異方性導電性樹脂、４５・・・
微小半田ボール電極。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年５月１０日（２００２．５．１
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】しかし、最近は、半導体素子をフリップチ
ップ接続を行ったタイプのＣＳＰ（チップサイズパッケ
ージ）も現れている。図１５はそのようなフリップチッ
プ接続タイプであってＦＰＣ（フレキシブルプリント配
線基板）を用いたＣＰＳの従来例の一つを示す断面図で
ある。同図において、ａはポリイミド樹脂からなるベー
ス、ｂは該ベースａの表面に形成された例えば銅からな
る配線膜、ｃは該ベースａに形成された電極形成孔、ｄ
は該電極形成孔ｃに形成された半田からなる微小ボール
電極、ｅはベースａ表面に半導体素子ｆを接着しながら
上記配線膜ｂと該半導体素子ｆの外部引き出し電極を該
電極表面の金属バンプｇを介して接続する異方性導電
膜、ｉはフィルム補強リングで、例えば銅或いはニッケ
ルからなる。ｊは該フィルム補強リングｉをベースａに
接着する接着剤である。ｋは上記配線膜ｂの表面に被着
された例えば金からなるメッキ膜である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】（Ａ）先ず、図１（Ａ）に示すように、厚
さ例えば５０〜２５０μｍの銅乃至銅合金からなる金属
基板１を用意し、レジスト膜（マスク膜、厚さ例えば３
０乃至６０μｍ）２を選択的に形成する。この形成は前
述の通り、例えばアクリル系の感光性剥離タイプ或いは
エポキシアクリル系の感光性永久レジスト膜のレジスト
を用い、露光、現像によりパターニングしてレジスト膜
２とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】
【００３９】（Ｃ）次に、上記レジスト膜２が例えばア
クリル系の感光性剥離タイプのものである場合にはそれ
を除去する。また、例えばエポキシアクリル系の感光性
永久レジストの場合には除去しないでそのまま残存させ
る。そして、例えばポリイミド樹脂からなるベース（厚
さ例えば２５μｍ）５を形成し、各所定位置に電極形成
孔８及びそれより小径のガス抜き孔１０を有するように
パターニングする。図１（Ｃ）はそのパターニング後の
状態を示す。ガス抜き孔１０はベース５の下部に生じた
ガスを逃すことにより、熱処理により膨張してベース５
を剥がすのを未然に防止する役割を果たす。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】図３（Ａ）、（Ｂ）はレジスト膜２として
剥離体のものを用いた場合[ （Ａ）に示す。] と、永久
レジストタイプのものを用いた場合[ （Ｂ）に示す。]
のベース５形成後における状態を比較して示す拡大断面
図である。そして、２ａは永久レジストタイプのものを
用いた場合のレジスト膜２の残存部である。この永久レ
ジストタイプのものを用いた場合には、配線膜の表面を
ベースの表面と略完全に同一平面上に位置するようにす
ることができる、即ち、表面の平滑化を図ることができ
る。これは後でニッケルによる電極を形成するときにそ
の下地に段差がないので外部電極６に段差による変形が
生じにくいと言う利点をもたらす。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】（Ｄ）次に、電気メッキにより図１（Ｄ）
に示すように、ニッケル膜３を各電極形成孔８にて成長
させて稍ボール状の電極と成す。メッキする厚さは例え
ば１〜１５０μｍ程度にする。更に、この後メッキで金
メッキを行う。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】（Ｅ）次に、金属基板１をその裏面側から
各半導体装置毎に周縁部に外周リング９として残存する
ように選択的にエッチングすることにより、外周リング
９を形成すると共に、配線膜４をニッケル膜３を介して
露出させる。このエッチングはアルカリエッチャント
（アンモニア系）を用いて行う。その際、ニッケル膜３
は銅からなる配線膜４のエッチングを阻む。その後、ニ
ッケルをエッチングして金膜を露出させる。尚、便宜上
図１（Ｅ）本体及び図２には金膜７を図示しなかった
が、図１（Ｅ）の下部に外部電極６を拡大して示し、そ
れには金膜７を示した。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】尚、半導体素子へのバンプ１３の形成は通
常のスタッドバンプボンダーを用いて為すことができ
る。その場合の一つの良好な条件例を示すと、温度：１
００〜２５０℃、荷重：１０〜７０ｇｆ、ＵＳ時間：５
〜５０ｍｓ、ＵＳ（超音波）パワー：１〜５００ｍｗで
ある。バンプはメッキで形成しても良い。また、バンプ
を半導体素子側ではなく、ベース５の配線膜４側に形成
するようにしても良い。配線膜４へのバンプの形成は、
通常のワイヤボンダにスタッドバンプ形成ソフトを導入
することにより為し得る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】（Ｈ）次に、図２（Ｈ）に示すように、パ
ッケージ（ＰＫＧ）外部引き出し電極直上に樹脂を流し
込み硬化させる。１４は液状樹脂である。このとき、上
記外周リング９は樹脂１４が外側に流れ出るのを阻むダ
ムとしての役割を果たす。 （Ｉ）次に、図２（Ｉ）に示すように、ニッケルからな
る外部電極を例えばリフローする等により略ドーム状に
整形する。尚、図４（Ａ）、（Ｂ）に示すように、外部
電極６を成すニッケル膜６上に半田メッキ膜１６を形成
し［（Ａ）参照］、その後、リフローにより整形する
［（Ｂ）参照］ようにしても良い。これにより半導体装
置が完成する。この図２（Ｉ）に示す半導体装置が本発
明半導体装置の第１の実施例である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】次に、同じ図（図１、図２）を参照して本
発明半導体装置の製造方法の第２の実施例を説明する。 （Ａ）先ず、図１（Ａ）に示すように、厚さ例えば５０
〜２５０μｍの銅乃至銅合金からなる金属基板１を用意
し、レジスト膜（マスク膜、厚さ例えば３０乃至６０μ
ｍ）２を選択的に形成する。この形成は前述の通り、例
えばアクリル系の感光性剥離タイプ或いはエポキシアク
リル系の感光性永久レジスト膜のレジストを用い、露
光、現像によりパターニングすることによりレジスト膜
２とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】（Ｃ）次に、上記レジスト膜２が例えばア
クリル系の感光性剥離タイプのものである場合にはそれ
を除去する。また、例えばエポキシアクリル系の感光性
永久レジストの場合には除去しないでそのまま残存させ
る。そして、例えばポリイミド樹脂からなるベース（厚
さ例えば２５μｍ）５を形成し、各所定位置に電極形成
孔８及びそれより小径のガス抜き孔１０を有するように
パターニングする。図１（Ｃ）はそのパターニング後の
状態を示す。ガス抜き孔１０はベース５の下部に生じた
ガスを逃すことにより、熱処理により膨張してベース５
を剥がすのを未然に防止する役割を果たす。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】図３（Ａ）、（Ｂ）はレジスト膜２として
剥離体のものを用いた場合[ （Ａ）に示す。] と、永久
レジストタイプのものを用いた場合[ （Ｂ）に示す。]
のベース５形成後における状態を比較して示す拡大断面
図である。そして、２ａは永久レジストタイプのものを
用いた場合のレジスト膜２の残存部である。この永久レ
ジストタイプのものを用いた場合には、配線膜の表面を
ベースの表面と略完全に同一平面上に位置するようにす
ることができる、即ち、表面の平滑化を図ることができ
る。これは後でニッケルによる電極を形成するときにそ
の下地に段差がないので外部電極６に段差による変形が
生じにくいと言う利点をもたらす。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】（Ｄ）次に、電気メッキにより図１（Ｄ）
に示すように、ニッケル膜３を各電極形成孔８にて成長
させて稍ボール状の電極と成す。メッキする厚さは例え
ば１〜１５０μｍ程度にする。更に、この後メッキで金
メッキを行う。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】（Ｅ）次に、金属基板１をその裏面側から
各半導体装置毎に周縁部に外周リング９として残存する
ように選択的にエッチングすることにより、外周リング
９を形成すると共に、配線膜４をニッケル膜３を介して
露出させる。このエッチングはアルカリエッチャント
（アンモニア系）を用いて行う。その際、ニッケル膜３
は銅からなる配線膜４のエッチングを阻む。その後、ニ
ッケルをエッチングして金膜を露出させる。尚、便宜上
図１（Ｅ）本体及び図２（Ｆ）〜（Ｉ）には金膜７を図
示しなかったが、図１（Ｅ）の下部に外部電極６を拡大
して示し、それには金膜７を示した。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】（Ｈ）次に、図２（Ｈ）に示すように、パ
ッケージ（ＰＫＧ）外部引き出し電極直上に樹脂を流し
込み硬化させる。１４は液状樹脂である。このとき、上
記外周リング９は樹脂１４が外側に流れ出るのを阻むダ
ムとしての役割を果たす。 （Ｉ）この図２（Ｉ）に示す半導体装置が本発明半導体
装置の第２の実施例である。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】図２（Ｉ）に示すような半導体装置（第１
の実施例か第２の実施例かを問わない。）によれば、ベ
ース５の一方の表面部に配線膜４を埋め込み状に形成す
るので、ベース５の配線膜形成側の面を平坦にできる。
そして、ファインパターンの配線膜形成側に配線膜４を
容易に形成することができる。そして、電極形成孔８は
ベース５に対する露光、現像により形成できるので、微
細化、高集積密度化を図ることができ、延いては半導体
装置の高集積化、多電極数化を図ることができる。ま
た、ベース５にガス抜き孔１０を設けることによりベー
ス５のポップコーン現象により膜等の剥がれが生じるこ
とを防止することができる。また、フィルムと樹脂との
間にボイドが生じにくく、吸湿リフロー時膜剥がれにな
りにくい。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】そして、ベース５の配線膜形成面において
半導体素子１２のフリップチップ接続部よりも外側に金
属からなるリング（外周リング）９を接着したので、こ
のリング９を電源の例えばグランド電源として用いるこ
とができ、更には、半導体素子１２と外部とを静電的に
遮蔽する静電シールドとして活用できるが、それのみな
らず、樹脂封止時に封止用樹脂の外側への漏れを防止す
るダムとしても用いることもでき、樹脂封止不良の不良
率を低めることができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】そして、図１及び図２に示す半導体装置の
製造方法（第１の実施例か第２の実施例かを問わな
い。）は、金属基板１の一方の表面に選択的に形成した
レジスト膜（マスク膜）２をマスクとするメッキにより
配線膜４をニッケル膜（エッチングストップ用金属膜）
３を下地として形成し、上記金属基板１の配線膜側の表
面に、電極形成孔８及びガス抜き孔１０を有するところ
の絶縁性樹脂からなるベース５を形成し、上記金属基板
１の少なくとも配線膜４が形成された領域を裏面側から
少なくとも上記下地を成すところのニッケル膜（エッチ
ングストップ用金属膜）３が露出するまでエッチング
し、その後のニッケルのエッチング、若しくは金メッキ
形成により金膜を露出させた、若しくは金膜を表面に生
ぜしめた部分に半導体素子１２を搭載し、ＰＫＧ外部引
き出し電極直上に樹脂１４を流し込み硬化する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正内容】
【００６５】また、金属基板１上のベース５のパターニ
ングより電極形成孔８を形成することができるので、電
極形成孔８の微細化が可能であり、従来、ＦＰＣタイプ
では０．５ｍｍ以下に、リジット基板タイプでは０．３
５ｍｍ以下にできなかった電極形成孔８の径を０．２２
ｍｍ或いはそれ以下にすることも可能になった。そし
て、斯かる電極形成孔８の微細化を図ることに伴って電
極形成孔８の配設密度もより高めることができる。ま
た、電極形成孔８を絶縁性樹脂のパターニングにより行
うことができるので、リジット基板タイプにおけるよう
な電極形成孔をドリルで穴あけをする場合に比較して加
工が面倒でなく、生産性が高い。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】そして、金属基板１の少なくとも配線膜４
が形成された領域を裏面側から少なくとも上記下地を成
すニッケル膜（エッチングストップ用金属膜）３が露出
するまでエッチングを、外側に金属基板がリング状に残
存するように行うことにより、その残存する部分をリン
グ９として用いるようにできる。そして、そのリング９
を上述したようにグランド電源端子、静電シールドとし
て用いることができるが、そのリングは半導体装置の外
形を成し、それはエッチングにより形成するので、加工
精度を高くすることができる。従って、半導体装置の外
形精度を高めることができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】更に、金属基板１を母体として製造をする
ので、製造中に撓む等の変形を生じるおそれがない。従
って、作業がやりやすい。尚、外周リング９は場合によ
っては後でカットし、半導体装置の小型化を図るように
しても良い。外周リング９は補強効果を有するも樹脂封
止後には樹脂１４自身が補強効果を持つので、必ずしも
絶対不可欠とは言えず、カットしても良い場合もある。
このような場合には、外周リング９をカットして半導体
装置の小型化を図るようにしても良い。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】（Ｂ）次に、図６（Ｂ）に示すように、銅
からなる配線膜（厚さ例えば２５μｍ）４を選択的に形
成する。この選択的形成方法は、ニッケル膜３の表面に
レジスト膜を選択的に形成し、それをマスクとしてニッ
ケル膜３を下地として銅からなる配線膜４をメッキする
ことにより行う。この点では第１、第２の実施例と本質
的に異なるところはない。第１、第２の実施例と同様の
方法で配線膜の選択的形成ができる。但し、第１、第２
の実施例では金属基板として銅ないし銅合金のみからな
り、表面にニッケル膜のないものを用いていたので、レ
ジスト膜をマスクとしてメッキによりエッチングストッ
プ用金属膜を成すニッケル膜３を形成し、それに続いて
銅からなる配線膜４をメッキにより形成するという方法
を採っていたが、第３の実施例では金属基板の表面に既
にニッケル膜３が形成されているので、ここでニッケル
膜３をメッキにより形成することは必要としない。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】（Ｄ）次に、図６（Ｄ）に示すように、ニ
ッケル膜３をメッキすることにより電極形成孔８内にて
成長させ、更に電極形成孔８から突出させ、更に、その
該ニッケル膜（厚さ例えば４０〜１５０μｍ）６の表面
に例えば半田膜（厚さ例えば１００μｍ程度）１６を形
成する。尚、図４（Ａ）、（Ｂ）に示すように、外部電
極を成すニッケル膜６上に半田メッキ膜１６を形成し
［（Ａ）参照］、その後、リフローにより整形する
［（Ｂ）参照］ようにしても良い。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】（Ｇ）次に、図７（Ｇ）に示すように、ニ
ッケル膜３を除去した面に樹脂からなるダム１８を形成
し、更に、異方性導電膜１１を接着する。尚、このダム
１８は後でボンディングされる半導体素子の樹脂封止領
域の周縁部にリング状に形成される。 （Ｈ）次に、図７（Ｈ）に示すように、上記異方性導電
膜１１を介して金属バンプ１３のついた半導体素子１２
を配線膜４（のニッケル膜３）に電気的に接続する。 （Ｉ）次に、図７（Ｉ）に示すように、ＰＫＧ外部引き
出し電極上に液状樹脂１４を流し込み、硬化させる。こ
の図７（Ｉ）に示す半導体装置が本発明半導体装置の第
３の実施例である。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正内容】
【００８５】図８（４）に示す半導体装置は、図８
（３）に示す半導体装置の形成後、図８（２）の半導体
装置と同様に、外部電極２８を形成したものである。図
８（５）に示す半導体装置は、ベース２０の配線膜２１
が形成されていない部分に孔３０を形成したものであ
る。該孔３０は図１、図２に示す製造方法で製造された
半導体装置のガス抜き孔１０と同じ役割を果たす。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正内容】
【００８７】図９（１）に示す半導体装置は、図８
（１）に示す半導体装置に半導体素子２５と配線基板２
７との間の部分を封止する樹脂３２を設け、半導体素子
２５表面を保護するようにしたものである。尚、樹脂３
２の形成は、フリップチップ接続後、アンダーフィルム
を用いることで流し込みが可能である。その場合、先
ず、半導体素子と配線基板との間に樹脂を流し込み、硬
化させてから他の部分にも、例えばパッケージの外部引
き出し電極と対応する部分にも流し込むという方法がよ
い。尤も、一度に半導体素子・基板間と、その周りに樹
脂を供給しても良い。この図９（１）に示す半導体装置
の製造手順を示すと、半導体素子２５として外部引き出
し電極にバンプを形成したものを用意し、超音波もしく
は熱加熱により該半導体素子２５のバンプ２６を上記配
線膜２１に電気的及び機械的に接続することによりフリ
ップチップ接続をし、少なくともバンプ２６近傍あるい
は半導体素子２５・配線基板２７間に流し込み、その
後、その樹脂を流し込むという手順になる。尚、一つの
配線基板２７は、複数の半導体装置分一体に形成する場
合が普通であり、その場合には、所定の工程が済むと基
板をダイシングによるカット或いはレーザビーム等によ
りカットすることにより分割する。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正内容】
【００９１】図１０（１）に示す半導体装置は、配線膜
２１の電極形成孔２３に銅からなる外部電極２８を形成
し、リング２９を有し、半導体素子２５のフリップチッ
プ接続を異方性導電膜或いは異方性導電性樹脂３５によ
り行ったものである。尚、異方性導電膜は、フィルム状
の樹脂内に数μｍ程度の微細な導電性粒子を分散させた
ものであり、このような異方性導電膜を用いての半導体
素子の接続は、先ず、基板側に異方性導電膜を貼り付け
（このとき５０〜１５０℃程度に加熱して加圧するとき
れいに貼り付けを行うことができる。）、この上にバン
プ付の半導体素子の位置合わせ（バンプと配線膜との間
の位置合わせ）して加圧、加熱し、その後、異方性導電
膜の樹脂を硬化させるために、加熱（１５０〜３００
℃）、加圧（単位当たり１０〜１０００ｇ／ｍｍ2）
を、２０〜６０ｓ（秒）程度の時間行う。このとき、バ
ンプと基板の配線膜との間に導電粒子を挟み込むことが
できるので、導電性を得ることができるのである。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正内容】
【００９９】図１１（４）に示す半導体装置は、図１１
（３）に示す半導体装置とは、外部電極２８が形成され
ていないと言う点でのみ異なり、それ以外では共通であ
る。図１１（５）に示す半導体装置は、図１０（３）に
示す半導体装置の電極形成孔２３に微小半田ボール電極
４５を形成したものであり、図１１（６）に示す半導体
装置は、図１０（４）に示す半導体装置の電極形成孔２
３に微小半田ボール電極４５を形成したものである。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正内容】
【０１００】図１２（１）に示す半導体装置は、配線基
板２７の配線膜２１に、例えばバンプ２６を介して半導
体素子２５の外部引き出し電極を接続することにより半
導体素子２５のフリップチップ接続をし、半導体素子２
５がフリップチップ接続された部分を含め配線基板２７
の配線膜形成側の表面のリング２９で囲繞された領域を
樹脂封止したもので、電極形成孔２３に形成された外部
引き出し電極４１はファンアウト（半導体素子２５から
外側に逸れたところに対応したところ）に設けられてい
る。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正内容】
【０１０５】図１２（３）に示す半導体装置は、すべて
の電極４１をファンインに設けたもので、パッケージサ
イズを略チップサイズにできるという利点がある。図１
２（４）に示す半導体装置は、配線基板２７のリング２
９が形成された側に、該リング２９と半導体素子２５搭
載部との中間部に積層用接続片４２を設けたもので、該
積層用接続片４２の上面にメッキすると良い。そして、
該接続片４２を介して別の半導体装置（例えば図１２
（４）に示す半導体装置）を接続し、複数の半導体素子
を積層配置をした高集積度の半導体装置を得るようにす
ることが可能になる。具体的には、一つの半導体装置の
接続片４２を別の半導体装置の電極４１に接続するとい
う態様で、多数積層することが可能である。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】（Ｇ）〜（Ｉ）は本発明半導体装置の製造方法
の第３の実施例の工程（Ｇ）〜（Ｉ）を工程順に示す断
面図である。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 配線膜の一方の表面が絶縁性樹脂の一方
    の表面と同一平面上に位置するように該絶縁性樹脂の上
    記一方の表面部に埋め込まれ、該絶縁性樹脂の上記配線
    膜の少なくとも一部と重なりあう位置に孔が形成された
    配線基板と、 外部引き出し電極の少なくとも一部がバンプを介して上
    記配線基板の配線膜に接続された半導体素子と、 を有することを特徴とする半導体装置。
  2. 【請求項２】 上記絶縁性樹脂の上記孔を形成した部分
    に、絶縁性樹脂の上記一方の表面と反対側の表面に突出
    する外部電極を有することを特徴とする請求項１記載の
    半導体装置。
  3. 【請求項３】 上記絶縁性樹脂の上記配線膜が形成さ
    れた側の面の外周部に金属からなるリングが接着された
    ことを特徴とする請求項１又は２記載の半導体装置。
  4. 【請求項４】 上記絶縁性樹脂に一方の表面から他方
    の表面に至る貫通孔を形成したことを特徴とする請求項
    １、２又は３記載の半導体装置。
  5. 【請求項５】 上記半導体素子の少なくとも上記バン
    プ近傍を樹脂で封止したことを特徴とする請求項１、
    ２、３又は４記載の半導体装置。
  6. 【請求項６】 上記半導体素子と上記配線基板との間
    の部分を樹脂で封止したことを特徴とする請求項１、
    ２、３、４又は５記載の半導体装置。
  7. 【請求項７】 上記配線基板の上記配線膜形成側の外
    部電極対応部分上をも樹脂で封止したことを特徴とする
    請求項６記載の半導体装置。
  8. 【請求項８】 上記絶縁性樹脂の上記配線膜が形成さ
    れた側の面の外周部に金属からなるリングが接着され、 上記リングと、上記半導体素子との間の部分が樹脂で埋
    められてなることを特徴とする請求項７記載の半導体装
    置。
  9. 【請求項９】 上記半導体素子の外部引き出し電極と
    上記配線基板の配線膜との間のバンプを介しての電気的
    な接続が、異方性導電膜又は異方性導電樹脂を介して為
    されてなることを特徴とする請求項１、２、３、４、
    ５、６、７又は８記載の半導体装置。
  10. 【請求項１０】 上記半導体素子の外部引き出し電極
    と上記配線基板の配線膜との間のバンプを介しての電気
    的な接続が、超音波を用いての接続により為されてなる
    ことを特徴とする請求項１、２、３、４、５、６、７又
    は８記載の半導体装置。
  11. 【請求項１１】 上記半導体素子の外部引き出し電極
    と上記配線基板の配線膜との間のバンプを介しての電気
    的な接続が、熱加圧を用いての接続により為されてなる
    ことを特徴とする請求項１、２、３、４、５、６、７又
    は８記載の半導体装置。
  12. 【請求項１２】 上記半導体素子の外部引き出し電極
    と上記配線基板の配線膜との間のバンプを介しての電気
    的な接続が、半田を介して為されてなることを特徴とす
    る請求項１、２、３、４、５、６、７又は８記載の半導
    体装置。
  13. 【請求項１３】 上記半導体素子の外部引き出し電極
    の上記配線基板の配線膜との間のバンプを介しての電気
    的な接続が、導電樹脂を介して為されてなることを特徴
    とする請求項１、２、３、４、５、６、７又は８記載の
    半導体装置。
  14. 【請求項１４】 複数の半導体素子が搭載可能に形成
    された配線基板と、それに搭載され、外部引き出し電極
    にバンプが形成された複数の半導体素子を用意し、 上記各半導体素子の上記バンプと上記配線基板の配線膜
    との間を超音波若しくは熱加圧により接続し、 上記バンプ近傍に樹脂を流し込んでそこを封止し、 その後、上記配線基板を分割して複数の半導体装置を得
    ることを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 配線基板と、それに搭載され、外部
    引き出し電極にバンプが形成された複数の半導体素子を
    用意し、 上記配線基板の配線膜形成面に異方性導電膜を貼り付
    け、 上記配線基板の上記異方性導電膜上に半導体素子を載
    せ、 熱加熱により上記半導体素子のバンプと上記配線膜との
    間を電気的に接続し、上記半導体素子周辺部に樹脂を注
    入して封止することを特徴とする半導体装置の製造方
    法。
  16. 【請求項１６】 配線膜の一方の表面が絶縁性樹脂の
    一方の表面と同一平面上に位置するように該絶縁性樹脂
    の上記一方の表面部に埋め込まれ、該絶縁性樹脂の上記
    配線膜の少なくとも一部と重なりあう位置に孔が形成さ
    れ、該絶縁性樹脂の上記表面の半導体素子搭載領域の外
    側に積層用接続片が形成され、該絶縁性樹脂の他方の表
    面の上記孔に上記配線膜と電気的に接続された外部電極
    が形成された配線基板と、 外部引き出し電極の少なくとも一部がバンプを介して上
    記配線基板の外部電極に接続されて上記半導体素子搭載
    領域に搭載された半導体素子と、 を有することを特徴とする半導体装置。
  17. 【請求項１７】 絶縁性樹脂からなり電極形成孔を有す
    るベースの一方の表面部に複数の配線膜を該膜表面が上
    記ベース表面と同一平面上に位置し少なくとも一部の配
    線膜が上記電極形成孔と重なるように形成され、 上記各電極形成孔が導電性材料で埋められその反配線膜
    側面に突出する外部電極が形成され、 上記ベースの上記一方の表面上に絶縁材料膜を介して半
    導体素子がこの裏面にて接着され、 上記半導体素子の各電極と、それに対応する各配線膜と
    がフリップチップ接続されたことを特徴とする半導体装
    置。
  18. 【請求項１８】 ベースの配線膜形成面において上記半
    導体素子のフリップチップ接続部よりも外側に金属から
    なるリングが接着されてなることを特徴とする請求項１
    ７記載の半導体装置。
  19. 【請求項１９】 チップサイズパッケージにより半導体
    装置を封止したＣＳＰ構造を有することを特徴とする請
    求項１７又は１８記載の半導体装置
  20. 【請求項２０】 ボールグリッドアレイタイプのパッケ
    ージにより半導体装置を封止したＢＧＡ構造を有するこ
    とを特徴とする請求項１７又は１８記載の半導体装置。
  21. 【請求項２１】 ベースにガス抜き孔が形成されてなる
    ことを特徴とする請求項１７、１８、１９又は２０記載
    の半導体装置
  22. 【請求項２２】 金属基板の一方の表面に選択的に形成
    したマスク膜をマスクとするメッキにより配線膜をエッ
    チングストップ用金属膜を下地として形成する工程と、 上記金属基板の上記配線膜が形成された側の表面に、上
    記配線膜のうちの少なくとも一部の配線膜を部分的に露
    出させる電極形成孔を有するところの絶縁性樹脂からな
    るベースを形成する工程と、 上記金属基板の少なくとも配線膜が形成された領域を裏
    面側から少なくとも上記下地を成すエッチングストップ
    用金属膜が露出するまでエッチングする工程と、 半導体素子の外部引き出し電極の少なくとも一部をバン
    プを介して上記配線基板の配線膜に電気的に接続させる
    工程と、 を少なくとも有することを特徴とする半導体装置の製造
    方法。
  23. 【請求項２３】 金属基板としてその表面にエッチング
    ストップ用金属膜を積層したものを用い、 エッチングストップ用金属膜を下地とする配線膜の形成
    は該エッチングストップ用金属膜上にマスク膜を選択的
    に形成した後該マスク膜をマスクとしてメッキにより行
    うこととし、 上記金属基板の少なくとも配線膜が形成された領域の裏
    面側からの上記エッチングストップ用金属膜を露出させ
    るエッチング工程が終了した後に、該エッチングストッ
    プ用金属膜を除去する工程を有することを特徴とする請
    求項２２記載の半導体装置の製造方法。
  24. 【請求項２４】 請求項１〜１３、１６〜２１に記載
    の半導体装置の少なくともいずれか一つを内蔵したこと
    を特徴とする電子機器。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165189A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007184400A (ja) * 2006-01-06 2007-07-19 Opnext Japan Inc 光伝送モジュールおよび半導体装置
WO2011043281A1 (ja) * 2009-10-09 2011-04-14 シャープ株式会社 配線シート、配線シート付き太陽電池セル、太陽電池モジュールおよび配線シートロール
JP2011228737A (ja) * 2005-05-31 2011-11-10 Shinko Electric Ind Co Ltd 配線基板、及び半導体装置
JP2011238964A (ja) * 2006-12-14 2011-11-24 Advanpack Solutions Pte Ltd 半導体パッケージおよびこの製造方法
JP2012146963A (ja) * 2010-12-20 2012-08-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法及び半導体パッケージ
US8455770B2 (en) 2005-05-31 2013-06-04 Shinko Electric Industries Co., Ltd. Method of fabricating wiring board and method of fabricating semiconductor device
JP2013115290A (ja) * 2011-11-30 2013-06-10 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
JP2015518651A (ja) * 2012-03-26 2015-07-02 アドヴァンパック ソリューションズ ピーティーイー リミテッド 半導体パッケージング用の多層基板
JP2016001752A (ja) * 2015-08-25 2016-01-07 日本航空電子工業株式会社 フリップチップ実装構造、フリップチップ実装方法及びフリップチップ実装構造の使用方法
WO2016104713A1 (ja) * 2014-12-25 2016-06-30 Ｓｈマテリアル株式会社 半導体装置用基板、半導体装置用配線部材及びそれらの製造方法、並びに、半導体装置用基板を用いた半導体装置の製造方法
JP2016122810A (ja) * 2014-12-25 2016-07-07 Ｓｈマテリアル株式会社 半導体装置用基板及びその製造方法
JP2016122809A (ja) * 2014-12-25 2016-07-07 Ｓｈマテリアル株式会社 半導体装置用配線部材及びその製造方法
JP2016122807A (ja) * 2014-12-25 2016-07-07 Ｓｈマテリアル株式会社 半導体装置用基板及びその製造方法
JP2016122808A (ja) * 2014-12-25 2016-07-07 Ｓｈマテリアル株式会社 半導体装置用基板及びその製造方法
JP2016127076A (ja) * 2014-12-26 2016-07-11 Ｓｈマテリアル株式会社 半導体装置の製造方法
JP2016127075A (ja) * 2014-12-26 2016-07-11 Ｓｈマテリアル株式会社 半導体装置の製造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
JP4150604B2 (ja) * 2003-01-29 2008-09-17 日立マクセル株式会社 半導体装置
KR100541394B1 (ko) 2003-08-23 2006-01-10 삼성전자주식회사 비한정형 볼 그리드 어레이 패키지용 배선기판 및 그의제조 방법
JP2006059992A (ja) * 2004-08-19 2006-03-02 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
US20060211233A1 (en) * 2005-03-21 2006-09-21 Skyworks Solutions, Inc. Method for fabricating a wafer level package having through wafer vias for external package connectivity and related structure
US7576426B2 (en) * 2005-04-01 2009-08-18 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component
US7329951B2 (en) * 2005-04-27 2008-02-12 International Business Machines Corporation Solder bumps in flip-chip technologies
GB0518613D0 (en) * 2005-09-13 2005-10-19 Eastman Kodak Co Method of forming conductive tracks
US7635606B2 (en) * 2006-08-02 2009-12-22 Skyworks Solutions, Inc. Wafer level package with cavities for active devices
JP2008153324A (ja) * 2006-12-15 2008-07-03 Texas Instr Japan Ltd マイクロボール搭載方法および搭載装置
WO2008076955A2 (en) * 2006-12-15 2008-06-26 Texas Instruments Incorporated Microball mounting method and mounting device
JP4301302B2 (ja) * 2007-02-06 2009-07-22 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法及び電子機器
US20080217708A1 (en) * 2007-03-09 2008-09-11 Skyworks Solutions, Inc. Integrated passive cap in a system-in-package
KR20150068495A (ko) * 2007-11-30 2015-06-19 스카이워크스 솔루션즈, 인코포레이티드 플립 칩 실장을 이용하는 웨이퍼 레벨 패키징
US8900931B2 (en) * 2007-12-26 2014-12-02 Skyworks Solutions, Inc. In-situ cavity integrated circuit package
TW201041105A (en) * 2009-05-13 2010-11-16 Advanced Semiconductor Eng Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
CN101924041B (zh) * 2009-06-16 2015-05-13 飞思卡尔半导体公司 用于装配可堆叠半导体封装的方法
JP2011151322A (ja) * 2010-01-25 2011-08-04 Japan Aviation Electronics Industry Ltd フリップチップ実装構造及びフリップチップ実装方法
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
US8828245B2 (en) 2011-03-22 2014-09-09 Industrial Technology Research Institute Fabricating method of flexible circuit board
US20150348895A1 (en) * 2013-01-21 2015-12-03 Pbt Pte. Ltd. Substrate for semiconductor packaging and method of forming same
TWI611523B (zh) * 2014-09-05 2018-01-11 矽品精密工業股份有限公司 半導體封裝件之製法
US10249515B2 (en) * 2016-04-01 2019-04-02 Intel Corporation Electronic device package
CN113284855A (zh) * 2020-02-19 2021-08-20 长鑫存储技术有限公司 封装基板及其形成方法、封装结构及其形成方法
US11791281B2 (en) * 2020-03-19 2023-10-17 Advanced Semiconductor Engineering, Inc. Package substrate and method for manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306739A (ja) * 1995-05-02 1996-11-22 Nitto Denko Corp 半導体装置の製造方法
JPH11135672A (ja) * 1997-10-28 1999-05-21 Matsushita Electric Works Ltd 半導体パッケージ
JPH11163022A (ja) * 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
JP2000022040A (ja) * 1998-07-07 2000-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000124256A (ja) * 1998-10-16 2000-04-28 Rohm Co Ltd 半導体装置
JP2000183283A (ja) * 1998-12-18 2000-06-30 Denso Corp 積層型回路モジュール及びその製造方法
JP2002026250A (ja) * 2000-07-12 2002-01-25 Denso Corp 積層回路モジュールの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127735A (en) * 1996-09-25 2000-10-03 International Business Machines Corporation Interconnect for low temperature chip attachment
JP3003624B2 (ja) * 1997-05-27 2000-01-31 ソニー株式会社 半導体装置
JP3336235B2 (ja) * 1997-08-27 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
SG111958A1 (en) * 1998-03-18 2005-06-29 Hitachi Cable Semiconductor device
JP3109477B2 (ja) * 1998-05-26 2000-11-13 日本電気株式会社 マルチチップモジュール
JPH11345834A (ja) * 1998-06-01 1999-12-14 Matsushita Electric Ind Co Ltd 半導体素子とそれを用いた半導体装置の製造方法および半導体装置
JP2000036518A (ja) * 1998-07-16 2000-02-02 Nitto Denko Corp ウェハスケールパッケージ構造およびこれに用いる回路基板
JP2001044226A (ja) * 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6365973B1 (en) * 1999-12-07 2002-04-02 Intel Corporation Filled solder
JP2001217354A (ja) * 2000-02-07 2001-08-10 Rohm Co Ltd 半導体チップの実装構造、および半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306739A (ja) * 1995-05-02 1996-11-22 Nitto Denko Corp 半導体装置の製造方法
JPH11135672A (ja) * 1997-10-28 1999-05-21 Matsushita Electric Works Ltd 半導体パッケージ
JPH11163022A (ja) * 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
JP2000022040A (ja) * 1998-07-07 2000-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000124256A (ja) * 1998-10-16 2000-04-28 Rohm Co Ltd 半導体装置
JP2000183283A (ja) * 1998-12-18 2000-06-30 Denso Corp 積層型回路モジュール及びその製造方法
JP2002026250A (ja) * 2000-07-12 2002-01-25 Denso Corp 積層回路モジュールの製造方法

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7122748B2 (en) 2002-11-08 2006-10-17 Oki Electric Industry Co., Ltd. Semiconductor device having packaging structure
JP2004165189A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US8455770B2 (en) 2005-05-31 2013-06-04 Shinko Electric Industries Co., Ltd. Method of fabricating wiring board and method of fabricating semiconductor device
JP2011228737A (ja) * 2005-05-31 2011-11-10 Shinko Electric Ind Co Ltd 配線基板、及び半導体装置
US9155195B2 (en) 2005-05-31 2015-10-06 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device
JP2007184400A (ja) * 2006-01-06 2007-07-19 Opnext Japan Inc 光伝送モジュールおよび半導体装置
US9396982B2 (en) 2006-12-14 2016-07-19 Advanpack Solutions Pte Ltd. Semiconductor device carrier for fine pitch packaging miniaturization and manufacturing method thereof
US9287157B2 (en) 2006-12-14 2016-03-15 Advanpack Solutions Pte Ltd. Semiconductor element for package miniaturization
JP2011238964A (ja) * 2006-12-14 2011-11-24 Advanpack Solutions Pte Ltd 半導体パッケージおよびこの製造方法
US9269601B2 (en) 2006-12-14 2016-02-23 Advanpack Solutions Pte Ltd. Method of manufacturing semiconductor element
CN102687281A (zh) * 2009-10-09 2012-09-19 夏普株式会社 布线板、带布线板的太阳能电池单元、太阳能电池模块以及布线板卷筒
KR101217573B1 (ko) * 2009-10-09 2013-01-02 샤프 가부시키가이샤 배선 시트, 배선 시트가 부착된 태양 전지 셀, 태양 전지 모듈 및 배선 시트 롤
JP2011082431A (ja) * 2009-10-09 2011-04-21 Sharp Corp 配線シート、配線シート付き太陽電池セル、太陽電池モジュールおよび配線シートロール
WO2011043281A1 (ja) * 2009-10-09 2011-04-14 シャープ株式会社 配線シート、配線シート付き太陽電池セル、太陽電池モジュールおよび配線シートロール
JP2012146963A (ja) * 2010-12-20 2012-08-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法及び半導体パッケージ
JP2013115290A (ja) * 2011-11-30 2013-06-10 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
JP2015518651A (ja) * 2012-03-26 2015-07-02 アドヴァンパック ソリューションズ ピーティーイー リミテッド 半導体パッケージング用の多層基板
JP2019050397A (ja) * 2012-03-26 2019-03-28 アドヴァンパック ソリューションズ ピーティーイー リミテッド 半導体パッケージング用の半導体基板
JP2016122808A (ja) * 2014-12-25 2016-07-07 Ｓｈマテリアル株式会社 半導体装置用基板及びその製造方法
JP2016122809A (ja) * 2014-12-25 2016-07-07 Ｓｈマテリアル株式会社 半導体装置用配線部材及びその製造方法
JP2016122807A (ja) * 2014-12-25 2016-07-07 Ｓｈマテリアル株式会社 半導体装置用基板及びその製造方法
JP2016122810A (ja) * 2014-12-25 2016-07-07 Ｓｈマテリアル株式会社 半導体装置用基板及びその製造方法
WO2016104713A1 (ja) * 2014-12-25 2016-06-30 Ｓｈマテリアル株式会社 半導体装置用基板、半導体装置用配線部材及びそれらの製造方法、並びに、半導体装置用基板を用いた半導体装置の製造方法
KR20170095897A (ko) * 2014-12-25 2017-08-23 에스에이치 메테리얼스 코퍼레이션 리미티드 반도체 장치용 기판, 반도체 장치용 배선부재 및 그 제조 방법 및 반도체 장치용 기판을 이용한 반도체 장치의 제조 방법
US10276422B2 (en) 2014-12-25 2019-04-30 Ohkuchi Materials Co., Ltd. Semiconductor device substrate, semiconductor device wiring member and method for manufacturing them, and method for manufacturing semiconductor device using semiconductor device substrate
KR102403960B1 (ko) * 2014-12-25 2022-05-30 오쿠치 마테리얼스 가부시키가이샤 반도체 장치용 기판, 반도체 장치용 배선부재 및 그 제조 방법 및 반도체 장치용 기판을 이용한 반도체 장치의 제조 방법
JP2016127076A (ja) * 2014-12-26 2016-07-11 Ｓｈマテリアル株式会社 半導体装置の製造方法
JP2016127075A (ja) * 2014-12-26 2016-07-11 Ｓｈマテリアル株式会社 半導体装置の製造方法
JP2016001752A (ja) * 2015-08-25 2016-01-07 日本航空電子工業株式会社 フリップチップ実装構造、フリップチップ実装方法及びフリップチップ実装構造の使用方法

Also Published As

Publication number Publication date
US6794739B2 (en) 2004-09-21
WO2002069401A1 (fr) 2002-09-06
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KR20020087975A (ko) 2002-11-23

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