KR20030060914A - 집적 장치를 갖는 마이크로 전자 기판 - Google Patents

집적 장치를 갖는 마이크로 전자 기판 Download PDF

Info

Publication number
KR20030060914A
KR20030060914A KR10-2003-7005416A KR20037005416A KR20030060914A KR 20030060914 A KR20030060914 A KR 20030060914A KR 20037005416 A KR20037005416 A KR 20037005416A KR 20030060914 A KR20030060914 A KR 20030060914A
Authority
KR
South Korea
Prior art keywords
microelectronic
microelectronic substrate
layer
substrate core
active surface
Prior art date
Application number
KR10-2003-7005416A
Other languages
English (en)
Other versions
KR100591216B1 (ko
Inventor
리지안
부콰트
토울스티븐
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20030060914A publication Critical patent/KR20030060914A/ko
Application granted granted Critical
Publication of KR100591216B1 publication Critical patent/KR100591216B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Abstract

마이크로 전자 기판은 마이크로 전자 기판 코어의 개구 내에 배치되는 적어도 하나의 마이크로 전자 다이를 포함하며, 캡슐화 재료는 마이크로 전자 기판 코어 없이 캡슐화된 복수개의 마이크로 전자 다이 또는 마이크로 전자 다이에 의해 점유되지 않는 개구의 일부 내에 배치된다. 그 후, 전도성 트레이스 및 유전 재료의 상호 연결층은 마이크로 전자 기판을 형성하기 위해 마이크로 전자 다이, 캡슐화 재료 및 마이크로 전자 기판 코어(존재하는 경우) 상에 제조된다.

Description

집적 장치를 갖는 마이크로 전자 기판 {MICROELECTRONIC SUBSTRATE WITH INTEGRATED DEVICES}
개별의 마이크로 전자 장치를 접속시키는 기판은 실질적으로 최근에 제조된 전자 기기 모두에 존재한다. 이들 기판은 일반적으로 인쇄 회로 기판이다. 인쇄 회로 기판은 원래 유전 기판이며, 금속 트레이스가 유전 기판 내에 또는 그 상에 형성된다. 인쇄 회로 기판의 하나의 유형은 단면 보드이다. 도20에 도시된 바와 같이, 단면 보드(200)는 일 측부[예를 들어, 제1 표면(206)] 상에 구리, 알루미늄 등과 같은 전도성 트레이스(204)를 갖는 FR4 재료, 에폭시 수지, 폴리이미드, 트리아진 수지 등과 같은 유전 기판(202)으로 구성되며, 전도성 트레이스(204)는 제1 표면(206)에 부착되는 (플립-칩으로서 도시된) 마이크로 전자 장치(208)와 전기적으로 상호 접속한다. 그러나, 단면 보드(200)는 비교적 긴 전도성 트레이스(204)를 가져오며, 이는 보다 늦은 속도 및 성능을 가져온다. 또한, 단면 보드(200)는 얻어진 조립체의 치수를 증가시키는 다양한 마이크로 전자 장치(208)를 상호 연결하기 위해 전도성 트레이스(204)의 루팅을 위한 실제 표면 영역을 요구한다.
물론, 도20(이어서 도21 및 도22)의 유전 기판(202), 전도성 트레이스(204) 및 마이크로 전자 장치(208)에 대한 도시는 단지 예시 목적을 위한 것이며, 정확한 설명보다는 개념을 제시하기 위해 일정한 치수가 크게 확대된다.
양면 보드(210)는 비교적 긴 전도성 트레이스가 갖는 문제를 경감하는데 도움이 되도록 발전되었다. 도21에 도시된 바와 같이, 양면 보드(210)는 유전 기판 제1 표면(206) 상에 그리고 유전 기판 제2 표면(212) 상에 전도성 트레이스(204)를 갖는 유전 기판(202)을 포함한다. 적어도 하나의 전기 전도성 비아(214)는 유전 기판(202)을 통해 연장하여 제1 표면(206) 상의 적어도 하나의 전도성 트레이스(204)를 제2 표면(212) 상의 적어도 하나의 트레이스(204)와 접속시킨다. 따라서, 유전 기판 제1 표면(206)과 유전 기판 제2 표면(212) 상의 마이크로 전자 장치(208)는 전기적으로 통신될 수 있다. 전기 전도성 비아(214)는 통상 도금된 관통 구멍 비아(through-hole via)이며, 당해 기술 분야에 공지된 방식으로 형성될 수 있다.
도22는 다중층 보드(220)로서 공지된 다른 보드 설계를 도시한다. 다중층 보드(220)는 [제1 유전 재료(222) 및 제2 유전 재료(224)로서 도시된] 2개 이상의 편의 유전 재료를 포함하며, 이들 상에 그리고 이들 사이에 전도성 트레이스(204)를 가지며, 전기 전도성 비아(214)는 제1 유전 재료(222)와 제2 유전 재료(224)를 통하여 형성된다. 이 설계는 전도성 트레이스(204) 루팅에 대한 짧은 트레이스와 감소된 표면 영역 요구조건을 허용한다.
이러한 보드가 과거와 현재의 마이크로 전자 장치 적용물에 적절했음에도 불구하고, 마이크로 전자 장치의 속도와 성능이 증가함에 따라 기판 보드의 짧은 트레이스와 고성능에 대한 필요성은 증가한다. 따라서, 높은 속도와 성능을 달성하는 새로운 기판/보드를 개발하는 것은 유리하다.
본 발명은 2000년 8월 16일에 출원된 출원 번호 제09/640961호의 일부 계속 출원이다.
본 발명은 마이크로 전자 기판 제조를 위한 장치 및 공정에 관한 것이다. 특히, 본 발명은 마이크로 전자 기판을 형성하기 위해 마이크로 전자 기판 코어 내에 적어도 하나의 마이크로 전자 다이를 캡슐화하거나 (마이크로 전자 기판 코어 없이) 적어도 하나의 마이크로 전자 다이를 캡슐화하는 제조 기술에 관한 것이다.
명세서가 본 발명이라 생각되는 것을 특정하게 지정하고 명확하게 청구하는 청구의 범위를 포함하면서, 본 발명의 이점은 첨부 도면과 결합하여 읽을 때 본 발명의 이하의 설명으로부터 용이하게 확인될 수 있다.
도1은 본 발명에 따른, 마이크로 전자 기판 코어의 사시도이다.
도2는 본 발명에 따른, 다른 마이크로 전자 기판 코어 개구의 예를 갖는 마이크로 전자 기판 코어의 평면도이다.
도3은 본 발명에 따른, 보호 필름에 인접되는 마이크로 전자 기판 코어의 측단면도이다.
도4는 본 발명에 따른, 보호 필름과 또한 인접하는 마이크로 전자 기판 코어의 개구 내에 배치된 마이크로 전자 다이의 측단면도이다.
도5는 본 발명에 따른, 캡슐화 후의 도4의 조립체의 측단면도이다.
도6은 본 발명에 따른, 보호 필름이 제거된 후의 도5의 조립체의 측단면도이다.
도7 내지 도15는 본 발명에 따른, 마이크로 전자 다이, 캡슐화 재료 및 마이크로 전자 기판 코어 상의 상호 연결층을 형성하는 공정의 측단면도이다.
도16은 본 발명에 따른, 상호 연결층과 그 위에 위치된 땜납 볼을 갖는 도6의 조립체의 측단면도이다.
도17은 본 발명에 따른, 마이크로 전자 기판 코어가 없는 도16의 조립체의 측단면도이다.
도18은 사이즈를 변화시키는 마이크로 전자 다이 및 장치의 측단면도이다.
도19는 단일 코어 개구 내의 다중 마이크로 전자 다이의 측단면도이다.
도20은 당해 기술 분야에 공지된 바와 같은 단면 보드의 단면도이다.
도21은 당해 기술 분야에 공지된 바와 같은 양면 보드의 단면도이다.
도22은 당해 기술 분야에 공지된 바와 같은 다중층 보드의 단면도이다.
도1 내지 도19가 본 발명의 다양한 도면을 도시하지만, 이들 도면은 정확하고 상세하게 마이크로 전자 조립체를 묘사하도록 의도되지 않는다. 오히려, 이들 도면은 본 발명의 개념을 보다 명확하게 옮기는 방식으로 마이크로 전자 조립체를 도시한다. 또한, 도면들 사이의 공통의 요소들은 동일한 도면 부호를 갖는다.
본 발명은 마이크로 전자 기판 코어 내의 적어도 하나의 개구 내에 적어도 하나의 마이크로 전자 다이를 위치시키고 캡슐화 재료로 개구 내에 마이크로 전자 다이/다이들을 고정하거나, 마이크로 전자 기판 코어 없이 캡슐화 재료 내에 적어도 하나의 마이크로 전자 다이를 캡슐화하는 기판 제조 기술을 포함한다. 그 후에, 전도성 트레이스 및 유전 재료의 상호 연결층은 마이크로 전자 기판을 형성하기 위해서 마이크로 전자 다이/다이들, 캡슐화 재료 및 마이크로 전자 기판 코어(존재하는 경우) 상에 제조된다. 본원 명세서에서 사용된 "마이크로 전자 기판"이라는 용어는 머더보드, 주변부 카드, 카트리지, 다중-칩 모듈 기판 및 당해 기술 분야의 숙련자에게 명백해질 유사한 구조물을 포함하도록 정의된다.
본 발명의 기술적인 이점은, 마이크로 전자 기판이 마이크로 전자 다이/다이들 주위에 설치되는 것을 가능하게 하여, 마이크로 전자 기판 내의 마이크로 전자 다이/다이들과 이에 장착된 마이크로 전자 장치 사이에는 결과적으로 짧은 상호 연결 거리를 가져온다. 이어서, 이는 보다 높은 속도 및 성능을 가져온다. 또한, 본 발명의 마이크로 전자 기판은 보다 작은 폼 팩터를 가져올 수 있는데, 이는 모바일 시스템(즉, 랩탑 컴퓨터, 휴대 장치, 개인용 디지털 보조 기기 등)에 매우 적절하다.
도1은 마이크로 전자 기판을 제조하는데 이용되는 마이크로 전자 기판 코어(102)를 도시한다. 마이크로 전자 기판 코어(102)는 사실상 평면인 재료를 양호하게 포함한다. 마이크로 전자 기판 코어(102)를 제조하는데 이용되는 재료는 비스말레이미드 트리아진("BT") 수지계 적층 재료, FR4 적층 재료(난염 유리/에폭시 재료), 다양한 폴리이미드 적층 재료, 세라믹 재료 등 및 (구리와 같은) 금속 재료 등을 포함할 수 있지만, 이에 제한되지는 않는다. 마이크로 전자 기판 코어(102)는 마이크로 전자 기판 코어(102)의 제1 표면(106)으로부터 마이크로 전자 기판 코어(102)의 대향하는 제2 표면(108)까지 이를 통해 연장되는 적어도 하나의 개구(104)를 갖는다. 도2에 도시된 바와 같이, 개구(104)는 직사각형/정사각형(104a), 둥근 모서리를 갖는 직사각형/정사각형(104b) 및 원형(104c)을 포함하는 임의의 형상과 치수를 가질 수 있지만, 이에 제한되지는 않는다. 개구(104)의 치수와 형상에 대한 제한은 단지, 이하에서 설명될 바와 같이 대응하는 마이크로 전자 다이 또는 다이를 그 안에 수용하도록 적절히 형성되고 치수가 결정되어야 하는 것이다.
도3은 보호 필름(112)과 인접하는 마이크로 전자 기판 코어 제1 표면(106)을 도시한다. 보호 필름(112)은 양호하게 캡톤(Kapton?) 폴리이미드 필름(델라웨어주 윌밍톤에 소재하는 이 아이 듀폰 디 네모아 앤드 캄파니)와 같은 사실상 가요성 재료이지만, 금속 필름을 포함하는 임의의 적절한 재료로 제조될 수 있다. 양호한 실시예에서, 보호 필름(112)은 마이크로 전자 기판 코어와 사실상 동일한 열팽창계수(CTE)를 가질 것이다. 도4는 마이크로 전자 다이(114)를 도시하며, 이들 각각은 마이크로 전자 기판 코어(102)의 대응 개구(104) 내에 위치되는 활성 표면(116) 및 후방 표면(118)을 갖는다. 마이크로 전자 다이(114)는, 로직(CPUs), 메모리(DRAM, SRAM, SARAM 등), 제어기(칩 세트), 캐패시터, 레지스터, 인덕터 등을 포함하지만 이에 제한되지 않는, 임의의 공지된 능동 또는 수동 마이크로 전자 장치일 수 있다.
(도시된) 양호한 실시예에서, 마이크로 전자 기판 코어(102)의 두께(117) 및마이크로 전자 다이(114)의 두께(115)는 사실상 동일하다. 마이크로 전자 다이(114)는 이들 활성 표면(116)이 보호 필름(112)과 인접하도록 각각 위치된다. 보호 필름(112)은 실리콘 또는 아크릴과 같은 접착제를 가질 수 있는데, 이는 마이크로 전자 기판 코어 제1 표면(106) 및 마이크로 전자 다이 활성 표면(116)에 부착된다. 이 접착형의 필름은 주형, 액체 분배 캡슐화 시스템 또는 캡슐화 공정에 이용되는 장비의 다른 편 내에 마이크로 전자 기판 코어(102) 및 마이크로 전자 다이(114)를 위치시키기 전에 적용될 수가 있다. 또한, 보호 필름(112)은 ETFE(에틸렌-테트라플루오르에틸렌) 또는 테플론(Teflon?) 필름과 같은 비접착 필름일 수도 있는데, 이는 캡슐화 공정 중에 장비의 다른 편 또는 주형의 내부 표면에 의해 마이크로 전자 코어 제1 표면(106)과 마이크로 전자 다이 활성 표면(116) 상에 유지된다.
그 후, 마이크로 전자 다이(114)는 플라스틱, 수지, 에폭시, 엘라스토머(예를 들어, 고무) 재료 등과 같은 캡슐화 재료(122)로 캡슐화된다. 도5에 도시된 바와 같이, 캡슐화 재료(122)는 마이크로 전자 다이(114)에 의해 점유되지 않는 개구의 일부 내에 배치된다. 마이크로 전자 다이(114)의 캡슐화는, 이송 및 압축 성형 및 분배를 포함하지만 이에 제한되지 않는 임의의 공지된 공정에 의해 달성될 수 있다. 캡슐화 재료(122)는 마이크로 전자 기판 코어(122) 내에 마이크로 전자 다이(114)를 고정하고, 얻어진 구조체에 기계적 강성을 제공하며 트레이스층의 후속 적층을 위한 표면 영역을 제공한다.
캡슐화 후에, 보호 필름(112)은 도6에 도시된 바와 같이 제거되어 마이크로 전자 다이 활성 표면(116)을 노출시킨다. 도6에 도시된 바와 같이, 캡슐화 재료(122)는 마이크로 전자 기판 코어 제1 표면(106)과 마이크로 전자 다이 활성 표면(116) 사이의 공간을 충전하도록 양호하게 성형되거나 분배된다. 이는 마이크로 전자 다이 활성 표면(116)과 마이크로 전자 기판 코어 제1 표면(106)에 대해 실제로 평면인 적어도 하나의 표면(124)이 되게 한다. 캡슐화 재료(122)는 유전 재료층 및 전도성 트레이스와 같은 상호 연결층의 형성을 위한 추가 표면 영역으로서 마이크로 전자 기판 코어 제1 표면(106)과 함께, 다른 제조 단계에서 이용될 수 있다.
이하의 설명이 상호 연결층의 형성을 위한 범프리스 적층 층(bumpless built-up layer) 기술에 관한 것일지라도, 제조 방법은 제한되지 않는다. 상호 연결층은 당해 기술 분야에 공지된 다양한 기술에 의해 제조될 수 있다.
도7은 마이크로 전자 기판 코어(102) 내에 캡슐화 재료(122)로 캡슐화되는 단일 마이크로 전자 다이(114)의 도면을 도시한다. 물론, 마이크로 전자 다이(114)는 마이크로 전자 다이 활성 표면(116) 상에 위치되는 복수개의 전기 접촉부(132)를 포함한다. 전기 접촉부(132)는 마이크로 전자 다이(114) 내의 회로(도시되지 않음)에 전기 접속된다. 4개의 전기 접촉부(132)만이 단순하고 명료하도록 도시된다.
도8에 도시된 바와 같이, 에폭시 수지, 폴리이미드, 비스벤조사이클로부텐 등과 같은 제1 유전층(136)은 [전기 접촉부(132)를 포함하는] 마이크로 전자 다이활성 표면(116), 마이크로 전자 기판 코어 제1 표면(106) 및 캡슐화 재료 표면(124) 위에 배치된다. 본 발명의 유전층은 미국 캘리포니아주 산타 클라라에 소재하는 이비덴 유.에스.에이. 코포레이션(Ibiden U.S.A. Corp.)과 미국 뉴저지주 파라무스에 소재하는 아지노모토 유.에스.에이., 인크(Ajinomoto U.S.A., Inc.)로부터 입수 가능한 에폭시 수지로 양호하게 충전된다. 제1 유전층(136)의 형성은 적층물, 스핀 코팅, 롤 코팅 및 분무 증착(spray-on deposition)을 포함하지만 이에 한정되지 않는 임의의 공지된 공종에 의해 달성될 수 있다.
도9에 도시된 바와 같이, 그 후, 복수개의 비아(138)는 제1 유전층(136)을 통해 형성된다. 복수개의 비아(138)는 레이저 드릴링, (통상, 에칭이 후속되는)포토리소그래피를 포함하지만 이에 제한되지 않는 당해 기술 분야에 공지된 임의의 방법에 의해 형성될 수 있으며, 당해 기술 분야에 공지된 바와 같이, 제1 유전층(136)이 광활성인 경우에는 포토레지스트 마스크가 포토리소그래피 공정에서 만들어지는 방식으로 복수개의 비아(138)를 형성한다.
도10에 도시된 바와 같이, 복수개의 전도성 트레이스(142)는 제1 유전층(136) 상에 형성되는데, 복수개의 전도성 트레이스(142) 각각은 상기 복수개의 비아(138)(도9 참조) 중 적어도 하나 내로 연장되어, 접촉부(132)와 전기적으로 접촉하게 한다. 복수개의 전도성 트레이스(142)는 동, 알루미늄 및 그의 합금과 같은 임의의 적용 가능한 전도성 재료로 제조될 수 있다.
복수개의 전도성 트레이스(142)는 반부가적인 도금과 포토리소그래피 기술을 포함하지만 이에 한정되지 않는 임의의 공지 기술에 의해 형성될 수 있다. 전형적인 반부가적인 도금 기술은 제1 유전층(136) 상에 스퍼터 증착되거나 무전해 석출된 금속과 같은 씨앗층(seed layer)을 증착하는 것을 포함한다. 그 후, 레지스트층은 티탄/구리 합금과 같은 씨앗층 상에 패터닝되며, 패터닝된 레지스트층 내의 개방 영역에 의해 노출된 씨앗층 상에 구리와 같은 금속층의 전해 도금이 후속된다. 패터닝된 레지스트층은 벗겨지고, 위에 도금된 금속층을 갖지 않는 씨앗층의 일부는 에칭된다. 복수개의 전도성 트레이스(142)를 형성하는 다른 방법은 당해 기술 분야의 숙련자에게 명백할 것이다.
도11에 도시된 바와 같이, 제2 유전층(144)은 복수개의 전도성 트레이스(142) 및 제1 유전층(136) 위에 배치된다. 제2 유전층(144)의 형성은 필름 적층, 스핀 코팅, 롤 코팅 및 분무 증착을 포함하지만 이에 한정하지 않는 임의의 공지된 공정에 의해 달성될 수 있다.
도12에 도시된 바와 같이, 그 후, 복수개의 제2 비아(146)는 제2 유전층(144)을 통해 형성된다. 복수개의 제2 비아(146)는 레이저 드릴링을 포함하지만 이에 제한되지 않는 당해 기술 분야에 공지된 임의의 방법으로 형성될 수 있으며, 제2 유전층(144)이 광활성인 경우에는 당해 기술 분야에 공지된 바와 같이 포토레지스트 마스크가 포토리소그래피 공정에서 만들어지는 방식으로 복수개의 제2 비아(146)를 형성한다.
복수개의 전도성 트레이스(142)가 적절한 위치에 제2 비아(146)를 위치시킬 수 없다면, 도10 내지 도12에 도시된 바와 같이, 그 후, 전도성 트레이스의 다른 부분은 복수개의 제2 비아(146) 내에 형성되고 제2 유전층(144) 상에, 다른 유전층인 형성되며, 상기 유전층 상에 또 다른 복수개의 비아가 형성된다. 유전층의 층상화 및 전도성 트레이스의 형성은 비아가 적절한 위치에 있을 때까지 반복될 수 있으며, 충분한 전기 접속성은 요구되는 전기 성능을 가능하게 하도록 성립된다. 따라서, 단일 전도성 트레이스의 일부는 그의 다중 부분으로부터 형성되고, 상이한 유전층 상에 존재할 수 있다.
복수개의 제2 전도성 트레이스(148)는 형성될 수 있는데, 복수개의 제2 전도성 트레이스(148) 각각은 상기 제2 비아(146) 중 적어도 하나 내로 연장된다. 도13에 도시된 바와 같이, 복수개의 제2 전도성 트레이스(148) 각각은 랜딩 패드(150)[점선(152)에 의해 확정되는 트레이스 상의 확대된 영역]을 포함한다.
일단 복수개의 제2 전도성 트레이스(148)와 랜딩 패드(150)가 형성되면, 이들은 외부 구성 요소(도시되지 않음)와 연통하기 위해 땜납 범프, 땜납 볼, 핀 등과 같은 전도성 상호 연결부를 형성하는데 이용될 수 있다. 예를 들면, 땜납 마스크 재료(156)는 제2 유전층(144) 및 복수개의 제2 전도성 트레이스(154) 및 랜딩 패드(150) 위에 배치될 수 있다. 도14에 도시된 바와 같이, 그 후, 복수개의 비아(158)는 땜납 마스크 재료(156) 내에 형성되어 각각의 랜딩 패드(150)의 적어도 일부를 노출시킨다. 땜납 범프와 같은 복수개의 전도성 범프(160)는, 필요하다면, 도15에 도시된 바와 같이, 랜딩 패드(154) 각각의 노출된 부분 상에 공지된 도금 기술 또는 재용융 공정이 후속되는 스크린 프린팅 땜납 페이스트에 의해 형성될 수 있지만, 이에 제한되지 않는다.
도16은 본 발명의 마이크로 전자 기판(170)을 형성하기 위해 마이크로 전자기판 코어(102) 내에 캡슐화 재료(122)로 캡슐화되는 복수개의 마이크로 전자 다이(114)를 도시한다. 적어도 하나의 상호 연결층은 전술한 방식으로 마이크로 전자 다이 활성 표면(116), 마이크로 전자 기판 코어 제1 표면(106) 및 캡슐화 재료 표면(124) 상에 형성된다. 상호 연결층을 포함하는 전도성 트레이스 및 유전 재료층(들)은 도16의 상호 연결층(162)으로서 함께 간단하게 표시된다. 이 상호 연결층(162)은 전술한 바와 같이 마이크로 전자 다이(114)와 복수개의 전도성 범프(160) 사이에 연결부를 형성하는 기능을 할뿐만 아니라, 마이크로 전자 기판 코어(102) 내에 배치되는 마이크로 전자 다이(114) 사이의 전기 통신을 가능하게 하는 기능을 한다.
일단 상호 연결층(162)이 형성되면, 적어도 하나의 마이크로 전자 장치(164)는 전도성 범프(160)에 의해 상호 연결층(162)의 상부 표면(166)에 부착될 수 있다. 전도성 범프(160)는 적어도 하나의 마이크로 전자 장치(164)와 적어도 하나의 마이크로 전자 다이(114) 사이의 전기 통신에 작동한다. 물론, 전도성 범프(160)가 (도15에 도시된 바와 같은) 상호 연결층(162) 상에 또는 마이크로 전자 장치(164) 상에 형성될 수가 있다고 이해된다. 또한, 도16이 패키징된 플립 칩으로서 마이크로 전자 장치(164)를 도시하더라도, 마이크로 전자 장치는, 로직(CPUs), 메모리(DRAM, SRAM, SADRAM 등), 제어기(칩 세트), 캐패시터, 레지스터 등을 포함하지만 제한되지 않는 임의의 공지된 능동 및 수동 마이크로 전자 장치(164)일 수 있는 것으로 이해된다. 또한, 도16에 도시된 바와 같이, 플립 칩 부착부 이외에, 마이크로 전자 장치(164)의 부착부는 와이어 본딩 또는 당해 기술 분야의 숙련자에게 공지된 다른 방법과 같은 다른 방법에 의해 달성될 수 있다.
도17은 도16의 조립체를 도시하는데, 마이크로 전자 기판(180)은 마이크로 전자 기판(170)(도16 참조)에 대해 설명된 것과 유사한 방식으로 마이크로 전자 기판 코어(102)(도16 참조) 없이 제조된다.
도18에서 도시된 바와 같이, 마이크로 전자 다이(114) 및 마이크로 전자 장치(164)는 다양한 치수 및 형상일 수 있다. 또한, 도19에 도시된 바와 같이, 복수개의 마이크로 전자 다이(114)는 마이크로 전자 기판 코어(102)의 단일 개구 내에 배치될 수 있다. 이 구성에 의해, 당해 기술 분야의 숙련자에 의해 이해될 바와 같이, 상호 작용 마이크로 전자 다이(114)가 그 사이의 전도성 트레이스(도시되지 않음) 길이를 짧게 함으로써 전기 성능을 향상시키기 위해 가능한 한 가깝게 있도록 서로 연통할 수 있다.
본 발명의 상세한 실시예에 설명되었으므로, 그의 많은 명백한 변경예가 그의 기술 사상 또는 범위로부터 벗어나지 않고 가능한 것과 같이, 첨부된 청구의 범위에 의해 한정되는 본 발명은 상기의 설명에 기재된 특정한 상세한 설명에 의해 제한되는 것은 아니라고 이해된다.

Claims (31)

  1. 제1 표면 및 대향하는 제2 표면을 갖고, 상기 제1 표면으로부터 상기 제2 표면으로 연장되고 내부에 한정되는 적어도 하나의 개구를 갖는, 마이크로 전자 기판 코어와,
    적어도 하나의 개구 내에 배치되고 활성 표면을 갖는 적어도 하나의 마이크로 전자 다이와,
    상기 마이크로 전자 기판 코어를 상기 적어도 하나의 마이크로 전자 다이에 부착하는 캡슐화 재료를 포함하는 것을 특징으로 하는 마이크로 전자 기판.
  2. 제1항에 있어서, 상기 캡슐화 재료는 상기 마이크로 전자 다이 활성 표면과 상기 마이크로 전자 기판 코어 제1 표면에 대해 사실상 평면인 적어도 하나의 표면을 더 포함하는 것을 특징으로 하는 마이크로 전자 기판.
  3. 제2항에 있어서, 마이크로 전자 다이 활성 표면, 상기 적어도 하나의 캡슐화 재료 표면 및 상기 마이크로 전자 기판 코어 제1 표면 중 적어도 하나 상에 배치된 상호 연결층을 더 포함하는 것을 특징으로 하는 마이크로 전자 기판.
  4. 제3항에 있어서, 상기 상호 연결층에 부착되는 적어도 하나의 마이크로 전자 장치를 더 포함하는 것을 특징으로 하는 마이크로 전자 기판.
  5. 제3항에 있어서, 상기 상호 연결층은 상기 마이크로 전자 기판 코어 제1 표면, 상기 적어도 하나의 캡슐화 재료 표면, 및 상기 전기 마이크로 전자 다이 활성 표면 중 적어도 하나와 상기 적어도 하나의 유전층 상에 배치된 적어도 하나의 전도성 트레이스와 인접하는 적어도 하나의 유전층을 포함하는 것을 특징으로 하는 마이크로 전자 기판.
  6. 제5항에 있어서, 상기 적어도 하나의 전도성 트레이스는 상기 마이크로 전자 다이 활성 표면 상에 적어도 하나의 전기 접촉부를 접촉시키기 위해 상기 적어도 하나의 유전층을 통해 연장되는 것을 특징으로 하는 마이크로 전자 기판.
  7. 제1항에 있어서, 상기 마이크로 전자 기판 코어는 비스말레이미드 트리아진 수지계 적층 재료, FR4 적층 재료, 폴리이미드 적층물, 세라믹 및 금속으로 구성된 군으로부터 선택되는 것을 특징으로 하는 마이크로 전자 기판.
  8. 활성 표면을 각각 갖는 복수개의 마이크로 전자 다이와,
    상기 복수개의 마이크로 전자 다이 각각 사이에 적어도 배치되는 캡슐화 재료를 포함하고,
    상기 복수개의 마이크로 전자 다이 각각의 상기 활성 표면은 노출되는 것을 특징으로 하는 마이크로 전자 기판.
  9. 제8항에 있어서, 상기 캡슐화 재료는 상기 복수개의 마이크로 전자 다이 활성 표면 각각에 대해 사실상 평면인 적어도 하나의 표면을 더 포함하는 것을 특징으로 하는 마이크로 전자 기판.
  10. 제9항에 있어서, 상기 적어도 하나의 캡슐화 재료 표면 및 상기 복수개의 마이크로 전자 다이 활성 표면 중 적어도 하나 상에 배치되는 상호 연결층을 더 포함하는 것을 특징으로 하는 마이크로 전자 기판.
  11. 제10항에 있어서, 상기 상호 연결층에 부착되는 적어도 하나의 마이크로 전자 장치를 더 포함하는 것을 특징으로 하는 마이크로 전자 기판.
  12. 제10항에 있어서, 상기 상호 연결층은 상기 적어도 하나의 캡슐화 재료 표면 및 상기 마이크로 전자 다이 활성 표면 중 적어도 하나와 인접하는 적어도 하나의 유전층과, 상기 적어도 하나의 유전층 상에 배치되는 적어도 하나의 전도성 트레이스를 포함하는 것을 특징으로 하는 마이크로 전자 기판.
  13. 제12항에 있어서, 상기 적어도 하나의 전도성 트레이스는 상기 마이크로 전자 다이 활성 표면 상에 적어도 하나의 전기 접촉부를 접촉시키기 위해 상기 적어도 하나의 유전층을 통해 연장되는 것을 특징으로 하는 마이크로 전자 기판.
  14. 마이크로 전자 기판을 제조하는 방법이며,
    제1 표면 및 대향하는 제2 표면을 갖고, 상기 제1 표면으로부터 상기 제2 표면으로 연장되고 내부에 한정되는 적어도 하나의 개구를 갖는, 마이크로 전자 기판 코어를 제공하는 단계와,
    상기 적어도 하나의 개구 내에 배치되고 활성 표면을 갖는 적어도 하나의 마이크로 전자 다이를 배치하는 단계와,
    캡슐화 재료로 상기 마이크로 전자 기판 코어를 상기 적어도 하나의 마이크로 전자 다이에 부착하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 캡슐화 재료로 상기 마이크로 전자 기판 코어를 적어도 하나의 마이크로 전자 다이에 부착하는 단계는, 상기 마이크로 전자 다이 활성 표면 및 상기 마이크로 전자 기판 코어 제1 표면에 대해 사실상 평면인 상기 적어도 하나의 캡슐화 재료 표면을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 캡슐화 재료 표면, 상기 마이크로 전자 다이 활성 표면 및 상기 마이크로 전자 기판 코어 제1 표면 상에 상호 연결층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 적어도 하나의 마이크로 전자 장치를 상기 상호 연결층의 표면에 전기적으로 부착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제16항에 있어서, 상호 연결층을 형성하는 단계는, 적어도 하나의 유전 재료층을 상기 마이크로 전자 기판 코어 제1 표면, 상기 적어도 하나의 캡슐화 재료 표면 및 상기 마이크로 전자 다이 활성 표면의 적어도 일부 상에 형성하는 단계와, 상기 마이크로 전자 다이 활성 표면의 일부를 노출하기 위해 상기 적어도 하나의 유전 재료층을 통해 적어도 하나의 비아를 형성하는 단계와, 상기 마이크로 전자 다이 활성 표면을 전기적으로 접촉시키기 위해 상기 적어도 하나의 비아 내로 연장되는 상기 적어도 하나의 유전 재료층 상의 적어도 하나의 전도성 트레이스를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 적어도 하나의 전도성 트레이스 및 상기 적어도 하나의 유전 재료층 위에 배치되는 적어도 하나의 추가 유전 재료층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 적어도 하나의 추가 유전 재료층을 통해 연장되고 그 상에 존재하도록 적어도 하나의 추가 전도성 트레이스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제14항에 있어서, 마이크로 전자 기판 코어를 제공하는 단계는, 비스말레이미드 트리아진 수지계 적층 재료, FR4 적층 재료, 폴리이미드 적층물, 세라믹 및 금속으로 구성된 군으로부터 선택되는 마이크로 전자 기판 코어를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제14항에 있어서, 캡슐화 재료로 상기 마이크로 전자 기판 코어를 상기 적어도 하나의 마이크로 전자 다이에 부착하기 전에, 보호 필름에 대해 상기 마이크로 전자 코어 제1 표면 및 상기 마이크로 전자 다이 활성 표면을 인접시키는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제22항에 있어서, 보호 필름에 대해 상기 마이크로 전자 기판 코어 제1 표면 및 상기 마이크로 전자 다이 활성 표면을 인접시키는 단계는, 캡슐화 재료로 상기 마이크로 전자 기판 코어를 상기 적어도 하나의 마이크로 전자 다이에 부착하기 전에, 상기 보호 필름 상의 접착층에 대해 상기 마이크로 전자 기판 코어 제1 표면 및 상기 마이크로 전자 다이 활성 표면을 인접시키는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 마이크로 전자 기판을 제조하는 방법이며,
    보호 필름을 제공하는 단계와,
    상기 보호 필름에 대해 복수개의 마이크로 전자 다이의 활성 표면을 인접시키는 단계와,
    각각의 상기 복수개의 마이크로 전자 다이 사이에 적어도 캡슐화 재료를 배치하는 단계와,
    상기 보호 필름을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제24항에 있어서, 상기 캡슐화 재료를 배치하는 단계는, 상기 마이크로 전자 다이 활성 표면에 대해 사실상 평면인 적어도 하나의 캡슐화 재료 표면을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  26. 제25항에 있어서, 상기 적어도 하나의 캡슐화 재료 표면 및 상기 복수개의 마이크로 전자 다이 활성 표면 중 적어도 하나 상에 상호 연결층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  27. 제26항에 있어서, 적어도 하나의 마이크로 전자 장치를 상기 상호 연결층의 상부 표면에 전기적으로 부착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  28. 제26항에 있어서, 상호 연결층을 형성하는 단계는, 적어도 하나의 유전 재료층을 상기 적어도 하나의 캡슐화 재료 표면 및 상기 마이크로 전자 다이 활성 표면의 적어도 일부 상에 형성하는 단계와, 상기 마이크로 전자 다이 활성 표면의 일부를 노출하기 위해 상기 적어도 하나의 유전 재료층을 통해 적어도 하나의 비아를형성하는 단계와, 상기 마이크로 전자 다이 활성 표면을 전기적으로 접촉시키기 위해 상기 적어도 하나의 비아 내로 연장되는 상기 적어도 하나의 유전 재료층 상의 적어도 하나의 전도성 트레이스를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제28항에 있어서, 상기 적어도 하나의 전도성 트레이스 및 상기 적어도 하나의 유전 재료층 위에 배치되는 적어도 하나의 추가 유전 재료층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  30. 제29항에 있어서, 상기 적어도 하나의 추가 유전 재료층을 통해 연장되고 그 상에 존재하도록 적어도 하나의 추가 전도성 트레이스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  31. 제24항에 있어서, 상기 필름을 제공하는 단계는, 그 위에 접착제를 갖는 상기 보호 필름을 제공하는 단계를 포함하고, 상기 보호 필름에 대해 복수개의 마이크로 전자 다이의 활성 표면을 인접시키는 단계는 상기 보호 필름의 상기 접착제에 대해 복수개의 마이크로 전자 다이의 활성 표면을 인접시키는 단계를 포함하는 것을 특징으로 하는 방법.
KR1020037005416A 2000-10-19 2001-10-09 집적 장치를 갖는 마이크로 전자 기판 KR100591216B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/692,908 2000-10-19
US09/692,908 US6734534B1 (en) 2000-08-16 2000-10-19 Microelectronic substrate with integrated devices
PCT/US2001/031438 WO2002033751A2 (en) 2000-10-19 2001-10-09 Microelectronic substrate with integrated devices

Publications (2)

Publication Number Publication Date
KR20030060914A true KR20030060914A (ko) 2003-07-16
KR100591216B1 KR100591216B1 (ko) 2006-06-22

Family

ID=24782537

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037005416A KR100591216B1 (ko) 2000-10-19 2001-10-09 집적 장치를 갖는 마이크로 전자 기판

Country Status (11)

Country Link
US (1) US6734534B1 (ko)
EP (1) EP1356520B1 (ko)
JP (2) JP2004530285A (ko)
KR (1) KR100591216B1 (ko)
CN (1) CN100403534C (ko)
AT (1) ATE438925T1 (ko)
AU (1) AU2001296719A1 (ko)
DE (1) DE60139504D1 (ko)
HK (1) HK1056948A1 (ko)
MY (1) MY148046A (ko)
WO (1) WO2002033751A2 (ko)

Families Citing this family (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
JPWO2003007379A1 (ja) * 2001-07-12 2004-11-04 株式会社日立製作所 電子回路部品
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) * 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
DE10221082A1 (de) * 2002-05-11 2003-11-20 Bosch Gmbh Robert Halbleiterbauelement
WO2004001848A1 (en) * 2002-06-19 2003-12-31 Sten Bjorsell Electronics circuit manufacture
US7485489B2 (en) 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
US20040022038A1 (en) * 2002-07-31 2004-02-05 Intel Corporation Electronic package with back side, cavity mounted capacitors and method of fabrication therefor
DE10234951B4 (de) * 2002-07-31 2009-01-02 Qimonda Ag Verfahren zur Herstellung von Halbleiterschaltungsmodulen
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US6998328B2 (en) * 2002-11-06 2006-02-14 Irvine Sensors Corp. Method for creating neo-wafers from singulated integrated circuit die and a device made according to the method
US7135780B2 (en) 2003-02-12 2006-11-14 Micron Technology, Inc. Semiconductor substrate for build-up packages
US6838776B2 (en) 2003-04-18 2005-01-04 Freescale Semiconductor, Inc. Circuit device with at least partial packaging and method for forming
US6921975B2 (en) 2003-04-18 2005-07-26 Freescale Semiconductor, Inc. Circuit device with at least partial packaging, exposed active surface and a voltage reference plane
DE10320646A1 (de) * 2003-05-07 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
JP3813945B2 (ja) * 2003-05-07 2006-08-23 任天堂株式会社 ゲーム装置およびゲームプログラム
DE10320579A1 (de) 2003-05-07 2004-08-26 Infineon Technologies Ag Halbleiterwafer, Nutzen und elektronisches Bauteil mit gestapelten Halbleiterchips, sowie Verfahren zur Herstellung derselben
TWI255538B (en) * 2003-06-09 2006-05-21 Siliconware Precision Industries Co Ltd Semiconductor package having conductive bumps on chip and method for fabricating the same
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7064010B2 (en) * 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
US7459781B2 (en) * 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same
US7015075B2 (en) 2004-02-09 2006-03-21 Freescale Semiconuctor, Inc. Die encapsulation using a porous carrier
US20050242425A1 (en) 2004-04-30 2005-11-03 Leal George R Semiconductor device with a protected active die region and method therefor
FI20041525A (fi) 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
US7442581B2 (en) 2004-12-10 2008-10-28 Freescale Semiconductor, Inc. Flexible carrier and release method for high volume electronic package fabrication
TWI252544B (en) * 2005-02-05 2006-04-01 Phoenix Prec Technology Corp Method for continuously fabricating substrates embedded with semiconductor chips
JP2006253669A (ja) * 2005-02-09 2006-09-21 Ngk Spark Plug Co Ltd 配線基板
TWI414218B (zh) * 2005-02-09 2013-11-01 Ngk Spark Plug Co 配線基板及配線基板內建用之電容器
ATE412251T1 (de) * 2005-03-02 2008-11-15 Koninkl Philips Electronics Nv Herstellungsverfahren für halbleitergehäuse und mit diesem verfahren hergestellte gehäuse
US7326591B2 (en) * 2005-08-31 2008-02-05 Micron Technology, Inc. Interconnecting substrates for microelectronic dies, methods for forming vias in such substrates, and methods for packaging microelectronic devices
US7518236B2 (en) * 2005-10-26 2009-04-14 General Electric Company Power circuit package and fabrication method
TWI293202B (en) * 2005-11-23 2008-02-01 Phoenix Prec Technology Corp Carrier board structure with semiconductor component embedded therein
US7425464B2 (en) 2006-03-10 2008-09-16 Freescale Semiconductor, Inc. Semiconductor device packaging
US8163830B2 (en) * 2006-03-31 2012-04-24 Intel Corporation Nanoclays in polymer compositions, articles containing same, processes of making same, and systems containing same
US7892882B2 (en) 2006-06-09 2011-02-22 Freescale Semiconductor, Inc. Methods and apparatus for a semiconductor device package with improved thermal performance
US7405102B2 (en) 2006-06-09 2008-07-29 Freescale Semiconductor, Inc. Methods and apparatus for thermal management in a multi-layer embedded chip structure
US7834449B2 (en) * 2007-04-30 2010-11-16 Broadcom Corporation Highly reliable low cost structure for wafer-level ball grid array packaging
US8237259B2 (en) * 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
US20080313894A1 (en) * 2007-06-21 2008-12-25 General Electric Company Method for making an interconnect structure and low-temperature interconnect component recovery process
US20080318055A1 (en) * 2007-06-21 2008-12-25 General Electric Company Recoverable electronic component
US9953910B2 (en) * 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
US20080318413A1 (en) * 2007-06-21 2008-12-25 General Electric Company Method for making an interconnect structure and interconnect component recovery process
US20080318054A1 (en) * 2007-06-21 2008-12-25 General Electric Company Low-temperature recoverable electronic component
US9610758B2 (en) * 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
US7872347B2 (en) * 2007-08-09 2011-01-18 Broadcom Corporation Larger than die size wafer-level redistribution packaging process
US7595226B2 (en) 2007-08-29 2009-09-29 Freescale Semiconductor, Inc. Method of packaging an integrated circuit die
US20090072382A1 (en) * 2007-09-18 2009-03-19 Guzek John S Microelectronic package and method of forming same
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US7851905B2 (en) 2007-09-26 2010-12-14 Intel Corporation Microelectronic package and method of cooling an interconnect feature in same
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US8035216B2 (en) * 2008-02-22 2011-10-11 Intel Corporation Integrated circuit package and method of manufacturing same
US8609471B2 (en) 2008-02-29 2013-12-17 Freescale Semiconductor, Inc. Packaging an integrated circuit die using compression molding
US8259454B2 (en) * 2008-04-14 2012-09-04 General Electric Company Interconnect structure including hybrid frame panel
US8466550B2 (en) * 2008-05-28 2013-06-18 Agency For Science, Technology And Research Semiconductor structure and a method of manufacturing a semiconductor structure
US8093704B2 (en) 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
TWI373113B (en) * 2008-07-31 2012-09-21 Unimicron Technology Corp Method of fabricating printed circuit board having semiconductor components embedded therein
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
US20100073894A1 (en) * 2008-09-22 2010-03-25 Russell Mortensen Coreless substrate, method of manufacturing same, and package for microelectronic device incorporating same
JP5161732B2 (ja) * 2008-11-11 2013-03-13 新光電気工業株式会社 半導体装置の製造方法
FR2938976A1 (fr) * 2008-11-24 2010-05-28 St Microelectronics Grenoble Dispositif semi-conducteur a composants empiles
JP5193898B2 (ja) 2009-02-12 2013-05-08 新光電気工業株式会社 半導体装置及び電子装置
JP5535494B2 (ja) 2009-02-23 2014-07-02 新光電気工業株式会社 半導体装置
JP5106460B2 (ja) 2009-03-26 2012-12-26 新光電気工業株式会社 半導体装置及びその製造方法、並びに電子装置
JP5340789B2 (ja) 2009-04-06 2013-11-13 新光電気工業株式会社 電子装置及びその製造方法
US9054111B2 (en) 2009-04-07 2015-06-09 Freescale Semiconductor, Inc. Electronic device and method of packaging an electronic device
JP5372579B2 (ja) * 2009-04-10 2013-12-18 新光電気工業株式会社 半導体装置及びその製造方法、並びに電子装置
JP5330065B2 (ja) 2009-04-13 2013-10-30 新光電気工業株式会社 電子装置及びその製造方法
US8643164B2 (en) * 2009-06-11 2014-02-04 Broadcom Corporation Package-on-package technology for fan-out wafer-level packaging
JP5296636B2 (ja) * 2009-08-21 2013-09-25 新光電気工業株式会社 半導体パッケージの製造方法
JP5541618B2 (ja) 2009-09-01 2014-07-09 新光電気工業株式会社 半導体パッケージの製造方法
JP5588137B2 (ja) * 2009-09-14 2014-09-10 新光電気工業株式会社 半導体装置の製造方法
JP5325736B2 (ja) 2009-10-06 2013-10-23 新光電気工業株式会社 半導体装置及びその製造方法
US8772087B2 (en) * 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer
JP5249173B2 (ja) * 2009-10-30 2013-07-31 新光電気工業株式会社 半導体素子実装配線基板及びその製造方法
JP5543754B2 (ja) 2009-11-04 2014-07-09 新光電気工業株式会社 半導体パッケージ及びその製造方法
US20110108999A1 (en) * 2009-11-06 2011-05-12 Nalla Ravi K Microelectronic package and method of manufacturing same
US8327532B2 (en) 2009-11-23 2012-12-11 Freescale Semiconductor, Inc. Method for releasing a microelectronic assembly from a carrier substrate
JP5581519B2 (ja) 2009-12-04 2014-09-03 新光電気工業株式会社 半導体パッケージとその製造方法
CN102097415B (zh) * 2009-12-10 2013-04-03 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8939347B2 (en) 2010-04-28 2015-01-27 Intel Corporation Magnetic intermetallic compound interconnect
US9847308B2 (en) 2010-04-28 2017-12-19 Intel Corporation Magnetic intermetallic compound interconnect
JP5584011B2 (ja) 2010-05-10 2014-09-03 新光電気工業株式会社 半導体パッケージの製造方法
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8434668B2 (en) 2010-05-12 2013-05-07 Intel Corporation Magnetic attachment structure
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8372666B2 (en) 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
KR101775150B1 (ko) 2010-07-30 2017-09-05 삼성전자주식회사 다층 라미네이트 패키지 및 그 제조방법
US8754516B2 (en) 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8619431B2 (en) * 2010-12-22 2013-12-31 ADL Engineering Inc. Three-dimensional system-in-package package-on-package structure
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US8617935B2 (en) 2011-08-30 2013-12-31 Freescale Semiconductor, Inc. Back side alignment structure and manufacturing method for three-dimensional semiconductor device packages
US8901755B2 (en) * 2012-03-20 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method of forming conductive layer over metal substrate for electrical interconnect of semiconductor die
WO2013172814A1 (en) 2012-05-14 2013-11-21 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
WO2013184145A1 (en) 2012-06-08 2013-12-12 Intel Corporation Microelectronic package having non-coplanar, encapsulated microelectronic devices and a bumpless build-up layer
US9455160B2 (en) 2013-01-14 2016-09-27 Infineon Technologies Ag Method for fabricating a semiconductor chip panel
US9299651B2 (en) 2013-11-20 2016-03-29 Bridge Semiconductor Corporation Semiconductor assembly and method of manufacturing the same
US9396300B2 (en) * 2014-01-16 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices, packaged semiconductor devices, and design methods thereof
US9704794B2 (en) 2014-06-17 2017-07-11 Stmicroelectronics S.R.L. Electronic device with die being sunk in substrate
WO2016043761A1 (en) * 2014-09-18 2016-03-24 Intel Corporation Method of embedding wlcsp components in e-wlb and e-plb
EP3159832B1 (en) * 2015-10-23 2020-08-05 Nxp B.V. Authentication token
US9831147B2 (en) * 2015-11-30 2017-11-28 Infineon Technologies Austria Ag Packaged semiconductor device with internal electrical connections to outer contacts
CN106098630A (zh) * 2016-08-09 2016-11-09 中芯长电半导体（江阴）有限公司 一种扇出型晶圆级封装方法及封装件
CN106601636B (zh) * 2016-12-21 2018-11-09 江苏长电科技股份有限公司 一种贴装预包封金属导通三维封装结构的工艺方法
US10445278B2 (en) * 2016-12-28 2019-10-15 Intel Corporation Interface bridge between integrated circuit die
CN106684050A (zh) * 2017-01-25 2017-05-17 江苏长电科技股份有限公司 一种金属柱导通埋芯片线路板结构及其工艺方法
CN109300794B (zh) * 2017-07-25 2021-02-02 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
KR102595864B1 (ko) * 2018-12-07 2023-10-30 삼성전자주식회사 반도체 패키지

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
US5422513A (en) 1992-10-16 1995-06-06 Martin Marietta Corporation Integrated circuit chip placement in a high density interconnect structure
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5422514A (en) 1993-05-11 1995-06-06 Micromodule Systems, Inc. Packaging and interconnect system for integrated circuits
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
US5527741A (en) 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US5745984A (en) 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
US5821608A (en) * 1995-09-08 1998-10-13 Tessera, Inc. Laterally situated stress/strain relieving lead for a semiconductor chip package
US5696666A (en) * 1995-10-11 1997-12-09 Motorola, Inc. Low profile exposed die chip carrier package
US5567657A (en) 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
KR100237328B1 (ko) * 1997-02-26 2000-01-15 김규현 반도체 패키지의 구조 및 제조방법
JPH10242333A (ja) * 1997-03-01 1998-09-11 Nitto Denko Corp 半導体装置及び半導体装置の製造方法
JP3051700B2 (ja) 1997-07-28 2000-06-12 京セラ株式会社 素子内蔵多層配線基板の製造方法
JP3236818B2 (ja) 1998-04-28 2001-12-10 京セラ株式会社 素子内蔵多層配線基板の製造方法
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
US6127833A (en) * 1999-01-04 2000-10-03 Taiwan Semiconductor Manufacturing Co. Test carrier for attaching a semiconductor device
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
US6288905B1 (en) 1999-04-15 2001-09-11 Amerasia International Technology Inc. Contact module, as for a smart card, and method for making same
US6239482B1 (en) 1999-06-21 2001-05-29 General Electric Company Integrated circuit package including window frame
US6221694B1 (en) * 1999-06-29 2001-04-24 International Business Machines Corporation Method of making a circuitized substrate with an aperture
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
US6707149B2 (en) * 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch
US6586276B2 (en) * 2001-07-11 2003-07-01 Intel Corporation Method for fabricating a microelectronic device using wafer-level adhesion layer deposition

Also Published As

Publication number Publication date
JP2008300877A (ja) 2008-12-11
HK1056948A1 (en) 2004-03-05
EP1356520B1 (en) 2009-08-05
DE60139504D1 (de) 2009-09-17
WO2002033751A2 (en) 2002-04-25
ATE438925T1 (de) 2009-08-15
US6734534B1 (en) 2004-05-11
CN100403534C (zh) 2008-07-16
WO2002033751A3 (en) 2003-08-14
CN1524293A (zh) 2004-08-25
MY148046A (en) 2013-02-28
AU2001296719A1 (en) 2002-04-29
KR100591216B1 (ko) 2006-06-22
JP2004530285A (ja) 2004-09-30
EP1356520A2 (en) 2003-10-29

Similar Documents

Publication Publication Date Title
KR100591216B1 (ko) 집적 장치를 갖는 마이크로 전자 기판
US7078788B2 (en) Microelectronic substrates with integrated devices
US10212818B2 (en) Methods and apparatus for a substrate core layer
EP1356519B1 (en) Integrated core microelectronic package
KR101193416B1 (ko) 3차원 실장 반도체 장치 및 그의 제조 방법
US6495912B1 (en) Structure of ceramic package with integrated passive devices
US20020070443A1 (en) Microelectronic package having an integrated heat sink and build-up layers
US6277672B1 (en) BGA package for high density cavity-up wire bond device connections using a metal panel, thin film and build up multilayer technology
US6331447B1 (en) High density flip chip BGA
JP2003318327A (ja) プリント配線板および積層パッケージ
US6287890B1 (en) Low cost decal material used for packaging
EP0843357B1 (en) Method of manufacturing a grid array semiconductor package
US6739046B1 (en) Method for producing dendrite interconnect for planarization
TWI790880B (zh) 一種封裝機構及其製備方法
CN116259604A (zh) 电子封装件及其制法
CN216288317U (zh) 一种封装机构
US20240096836A1 (en) Chip high-density interconnection package structure and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130603

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150529

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee