JP2008300877A - 集積デバイスを有するマイクロ電子基板 - Google Patents
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Abstract
【課題】好適なマイクロ電子基板を提供すること。
【解決手段】マイクロ電子基板コアの開口部内に配置された少なくとも1つのダイを含むマイクロ電子基板であって、カプセル化材料は、マイクロ電子ダイス、またはマイクロ電子基板コアのない複数のマイクロ電子ダイスによって占有されない開口部の一部内に配置される。次いで、誘電材料および導電トレースの相互接続層は、マイクロ電子ダイ、カプセル化材料、およびマイクロ電子基板コア(もしあれば)上で製造され、マイクロ電子基板を形成する。
【選択図】図1
【解決手段】マイクロ電子基板コアの開口部内に配置された少なくとも1つのダイを含むマイクロ電子基板であって、カプセル化材料は、マイクロ電子ダイス、またはマイクロ電子基板コアのない複数のマイクロ電子ダイスによって占有されない開口部の一部内に配置される。次いで、誘電材料および導電トレースの相互接続層は、マイクロ電子ダイ、カプセル化材料、およびマイクロ電子基板コア(もしあれば)上で製造され、マイクロ電子基板を形成する。
【選択図】図1
Description
(発明の背景)
(関連出願)
本出願は、2000年8月16日に出願された部分継続出願第09/640961号である。
(関連出願)
本出願は、2000年8月16日に出願された部分継続出願第09/640961号である。
(発明の分野)
本発明は、マイクロ電子基板の製造のための装置およびプロセスに関し、特に、本発明は、マイクロ電子基板コア内部の少なくとも1つのマイクロ電子ダイをカプセル化するか、または少なくとも1つのマイクロ電子ダイ(マイクロ電子基板コアなしで)をカプセル化して、マイクロ電子基板を形成する製造技術に関する。
本発明は、マイクロ電子基板の製造のための装置およびプロセスに関し、特に、本発明は、マイクロ電子基板コア内部の少なくとも1つのマイクロ電子ダイをカプセル化するか、または少なくとも1つのマイクロ電子ダイ(マイクロ電子基板コアなしで)をカプセル化して、マイクロ電子基板を形成する製造技術に関する。
(従来の技術)
個々のマイクロ電子デバイスを接続する基板は、実質的に全ての最近の製造電子設備において存在する。概してこれらの基板はプリント回路基板である。プリント回路基板は、誘電体基板内またはその上に形成された金属トレースを有する基本的な誘電体基板である。プリント回路基板の1つのタイプは、単一面基板である。図20に示されるように、単一面基板200は、FR4材料、エポキシ樹脂、ポリイミド、トリアジン樹脂等の誘電体基板202からなる。誘電体基板202は、銅、アルミニウム等の導電トレース204を片面(すなわち第1の表面206)上に有し、導電トレース204は、第1の表面206に取り付けられたマイクロ電子デバイス208(フリップチップとして示される)を電気的に相互接続する。しかし、単一面基板200は、比較的長い導電トレース204を生じ、次いで、より低い速度および性能を生じる。さらに単一面基板200は、生じたアセンブリのサイズを増加させる種々のマイクロ電子デバイス208を相互接続するように、導電トレース204の経路に対してかなりの表面積を要求する。
個々のマイクロ電子デバイスを接続する基板は、実質的に全ての最近の製造電子設備において存在する。概してこれらの基板はプリント回路基板である。プリント回路基板は、誘電体基板内またはその上に形成された金属トレースを有する基本的な誘電体基板である。プリント回路基板の1つのタイプは、単一面基板である。図20に示されるように、単一面基板200は、FR4材料、エポキシ樹脂、ポリイミド、トリアジン樹脂等の誘電体基板202からなる。誘電体基板202は、銅、アルミニウム等の導電トレース204を片面(すなわち第1の表面206)上に有し、導電トレース204は、第1の表面206に取り付けられたマイクロ電子デバイス208(フリップチップとして示される)を電気的に相互接続する。しかし、単一面基板200は、比較的長い導電トレース204を生じ、次いで、より低い速度および性能を生じる。さらに単一面基板200は、生じたアセンブリのサイズを増加させる種々のマイクロ電子デバイス208を相互接続するように、導電トレース204の経路に対してかなりの表面積を要求する。
もちろん、(図21および図22と連続的な)図20の誘電体基板202、導電トレース204、およびマイクロ電子デバイス208は、例示の目的のために示されるに過ぎず、所定の寸法は、これらの正確な細部を示すのではなく、この概念を示すために大幅に誇張されることが理解される。
両面基板210は、比較的長い導電トレースに関する問題を軽減するのに役立つように開発される。図21に示されるように、両面基板210は、誘電体基板の第1の面206および誘電体基板の第2の面212上に導電トレース204を有する誘電体基板202を含む。少なくとも1つの電気導電バイア214は、誘電体基板202を貫通して延びて、第1の表面206上の少なくとも1つの導電トレース204と第2の表面212上の導電トレース204とを接続させる。従って、誘電体基板の第1の表面206および誘電体基板の第2の表面212上のマイクロ電子デバイス208は、電気伝達状態であり得る。電気導電バイア214は、概してメッキされたスルーホールバイアであり、当業者に公知の任意の態様で形成され得る。
図22は、多層回路基板220として公知の別の回路基板設計を示す。多層回路基板220は、その回路基板上に導電トレース204、およびその回路基板間に、第1の誘電材料222および第2の誘電材料224を貫通して形成された電気導電バイア214を有する2つ以上の誘電材料部分(第1の誘電材料222および第2の誘電材料224として示されたように)を含む。この設計は、導電トレース204の経路のためのより短いトレースおよび低減された表面積要求を可能にする。図22は、公知の多層基板の断面図である。
このような基板が過去および現在のマイクロ電子デバイス用途に適切であったが、基板のより高い性能およびより短いトレースの必要性が、マイクロ電子デバイスの速度および性能が増加するにつれて増加する。従って、より高い速度および性能を達成する新しい基板/回路基板を開発することは有利である。
本明細書は、本発明とみなされることを特に示し、明確に主張する特許請求の範囲によって結論付けられるが、本発明の利点は、添付の図面と共に本発明の以下の記載を読むことにより容易に確認され得る。
(例示された実施形態の詳細な説明)
図1〜図19は、本発明の種々の図面を示し、これらの図面はマイクロ電子アセンブリの正確な細部を描写することを意味しない。むしろ、これらの図面は、本発明の概念をより明確に伝える態様でマイクロ電子アセンブリを示す。さらに図面の間の共通の構成要素は同じ参照符号を保持する。
図1〜図19は、本発明の種々の図面を示し、これらの図面はマイクロ電子アセンブリの正確な細部を描写することを意味しない。むしろ、これらの図面は、本発明の概念をより明確に伝える態様でマイクロ電子アセンブリを示す。さらに図面の間の共通の構成要素は同じ参照符号を保持する。
本発明は、マイクロ電子基板コアの少なくとも1つの開口部内に少なくとも1つのマイクロ電子ダイを配置し、1以上の開口部内にマイクロ電子ダイ/ダイスをカプセル化材料を用いて固定し、またはマイクロ電子基板コアなしでカプセル化材料内に少なくとも1つのマイクロ電子ダイをカプセル化する基板製造技術を含む。次いで誘電材料および導電トレースの相互接続層は、マイクロ電子ダイ/ダイス、カプセル化材料、およびマイクロ電子基板コア(もしあれば)上で製造され、マイクロ電子基板を形成する。用語「マイクロ電子基板」は、マザーボード、周辺カード、カートリッジ、マルチチップモジュール基板、および当業者に明らかであるような同様な構造を含むように定義される。
本発明の技術的利点は、マイクロ電子基板がマイクロ電子ダイ/ダイス付近に構築されることを可能にし、マイクロ電子基板内のマイクロ電子ダイスとマイクロ電子基板に取り付けられたマイクロ電子デバイスとの間のより短い相互接続距離を生じる。次いでこれは、より高い速度および性能を生じる。さらに本発明のマイクロ電子基板はまた、モバイルシステム(すなわち、ラップトップコンピュータ、携帯型デバイス、携帯情報端末等)に十分適合するより小さい形態因子を生じ得る。
図1は、マイクロ電子基板を製造するために使用されるマイクロ電子基板コア102を示す。マイクロ電子基板コア102は、好適には実質的に平面である材料を含む。マイクロ電子基板コア102を製造するために使用された材料は、ビスマレイミドトリアジン(Bismaleimide Triazine)(「BT」)樹脂ベースの積層材料、FR4積層材料、(難燃性ガラス/エポキシ材料)、種々のポリイミド積層材料、セラミック材料等、および金属材料(銅等)等を含み得るが、それらに限定されない。マイクロ電子基板コア102は、マイクロ電子基板コア102の第1の表面106からマイクロ電子基板コア102の対向する第2の面108に延びる少なくとも1つの開口部104を有する。図2に示されるように、1以上の開口部104は、矩形/方形104a、丸い角を有する矩形/方形104b、および円形104cを含む任意の形状およびサイズであり得るが、それらに限定されない。1以上の開口部104に関する唯一の制限は、以下に説明されるように、対応するマイクロ電子ダイまたはダイスを開口部に適切に収容するようにサイズ調整および形状調整を行わなければならない。
図3は、保護膜112に隣接するマイクロ電子基板コアの第1の表面106を示す。好ましくは、保護膜112は、Kapton(R)ポリイミドフィルム(E.I.du Pont de Nemours and Company,Wilmington,Delaware)等の実質的に可撓性材料であるが、金属膜を含む任意の適切な材料から作製され得る。好適な実施形態では、保護膜112はマイクロ電子基板コアと実質的に同一の熱膨張係数(CTE)を有する。図4は、マイクロ電子ダイス114を示し、各マイクロ電子ダイス114が有する活性表面116およびその後方の面118は、対応するマイクロ電子基板コア102の開口部104に配置されている。マイクロ電子ダイス114が有する、以下に限定されないが、論理(CPU)、メモリ(DRAM、SRAM、SDRAM等)、コントローラ(チップセット)、キャパシタ、レジスタ、インダクタ等を含む任意の公知の能動または受動マイクロ電子デバイスであり得る。
好適な実施形態(図示された)では、マイクロ電子基板コア102の厚さ117およびマイクロ電子ダイス114の厚さ115は実質的に等しい。各マイクロ電子ダイス114は、隣接活性面116が保護膜112に隣接するように配置される。保護膜112は、シリコーンまたはアクリル等の接着剤を有し得、この接着剤は、マイクロ電子基板コアの第1の表面106およびマイクロ電子ダイの活性表面116に取り付ける。このタイプの接着剤の膜は、マイクロ電子ダイ114およびマイクロ電子基板コア102を型、液体分配カプセル化システム(好ましくは)、またはカプセル化プロセスのために使用された設備の他の部分に配置する前に付与され得る。またこの保護膜112は、ETFE(エチレン−テトラフルオロエチレン)またはTeflon(R)膜等の非接着性膜であり得る。この非接着性膜は、カプセル化プロセスの間に型の内部表面または設備の他の部分によって、マイクロ電子ダイ活性表面およびマイクロ電子基板コアの第1の表面106上に保持される。
次いで、マイクロ電子ダイ114は、プラスチック、樹脂、エポキシ、エラストマー(例えば弾性)材料等のカプセル化材料122を用いてカプセル化される。図5に示されるように、カプセル化材料122は、マイクロ電子ダイ114によって占有されない1以上の開口部104の一部に配置される。マイクロ電子ダイ114のカプセル化は、以下に限定されないが、トランスファー成型および圧縮成型、ならびにディスペンシングを含む任意の公知のプロセスによって達成され得る。カプセル化材料122は、マイクロ電子基板コア102内部にマイクロ電子ダイ114を固定し、生じた構造に機械的剛性を提供し、トレース層の以後の構築のために表面領域を提供する。
図6に示されるように、カプセル化の後に保護膜112が除去され、マイクロ電子ダイ活性表面116を露出する。図6に示されるように、カプセル化材料122は、好ましくは、マイクロ電子基板コアの第1の表面106とマイクロ電子ダイ活性表面116との間の空間を埋めるように成型または分配される。これは、マイクロ電子ダイ活性表面116およびマイクロ電子基板コアの第1の表面106に対して実質的に平面である少なくとも1つの表面124を生じる。このカプセル化材料表面124は、誘電材料層および導電トレース等の相互接続層の形成のためのさらなる表面領域として、マイクロ電子基板コアの第1の表面106と共にさらなる製造ステップにおいて使用され得る。
以下の説明は、相互接続層の形成のためのバンプのない構築された層の技術に関するが、本製造方法はそのように限定されない。この相互接続層は、当業者に公知の種々の技術によって製造され得る。
図7は、マイクロ電子基板コア102内のカプセル化材料122を用いてカプセル化された単一のマイクロ電子ダイ114の図を示す。もちろん、マイクロ電子ダイ114は、マイクロ電子ダイの活性表面116上に配置された複数の電気コンタクト132を含む。電気コンタクト132は、マイクロ電子ダイ114内部の回路(図示せず)に電気的に接続される。4つの電気コンタクト132のみが簡略性および明瞭性のために示される。
図8に示されるように、エポキシ樹脂、ポリイミド、ビスベンゾシクロブテン等の第1の誘電体層136が、マイクロ電子ダイ活性表面116(電気コンタクト132を含む)、マイクロ電子基板コアの第1の表面106、およびカプセル化された材料の表面124上に配置される。本発明の誘電体層は、好適には、Ibiden U.S.A.Corp.,Santa Clara,California,U.S.A.およびAjinomoto U.S.A.,Inc.,Paramus,New Jersey,U.S.A.から入手可能なエポキシ樹脂で満たされる。第1の誘電体層136の形成は、以下に限定されないが、スピンコーティング、ロールコーティング、およびスピンオン堆積を含む任意の公知のプロセスによって達成され得る。
図9に示されるように、次いで複数のバイア138が第1の誘電体層136を貫通して形成される。複数のバイア138は、レーザ穿孔、フォトリソグラフィー(通常後に続くエッチング)を含むが、それらに限定されず、第1の誘電体層136が光活性である場合、フォトレジストマスクが当業者に公知のフォトリソグラフィープロセスにおいて作製されるのと同一の態様で複数のバイア138を形成することを含む当業者に公知の任意の方法によって形成され得る。
複数の導電トレース142が図10に示されるように第1の誘電体層136上で形成され、複数の導電トレース142のそれぞれの一部は少なくとも1つの複数のバイア138(図9を参照)まで延び、コンタクト132と電気的に接触させる。複数の導電トレース142は、銅、アルミニウム、およびそれらの合金等の任意の適切な導電材料から作製され得る。
複数の導電トレース142は、半追加的なメッキ(semi−additive plating)およびフォトリソグラフィー技術を含む任意の公知の技術によって形成され得るが、それらに限定されない。例示的な半追加的なメッキ技術は、第1の誘電体層136上にシード層(スパッタ堆積された金属または無電解堆積された金属)を堆積することを含み得る。次いでレジスト層がシード層(チタン/銅合金等)上にパターニングされ、その後、パターニングされたレジストの開いた領域によって露出されたシード層上に、銅等の金属層を電解メッキする。このパターニングされたレジスト層が除去され、シード層上に金属メッキされた層を有さないシード層の一部がエッチングされる。複数の導電トレース142を形成するための他の方法が当業者に明らかである。
図11を参照すると、第2の誘電体層144が複数の導電トレース142および第1の誘電体層136上に配置される。第2の誘電体層144の形成は、スピンコーティング、ロールコーティング、およびスプレイオン堆積を含む任意の公知のプロセスによって達成され得るが、それらに限定されない。
図12を参照すると、次いで複数の第2のバイア146が第2の誘電体層144を貫通して形成される。複数の第2のバイア146は、レーザ穿孔、第2の誘電体層144が光活性である場合、フォトレジストマスクが当業者に公知のフォトリソグラフィープロセスにおいて作製されるのと同一の態様で複数の第2のバイア146を形成する当業者に公知の任意の方法によって形成され得るが、それらに限定されない。
図10〜図12に示されるように、複数の導電トレース142が複数の第2のバイア146を適切な位置に配置させることを可能にしない場合、導電トレースの他の部分が複数の第2のバイア146においておよび第2の誘電体層144上に形成され、別の誘電体層が第2の誘電体層上に形成され、別の複数のバイアが誘電体層に形成される。誘電体層の層状化および導電トレースの形成は、バイアが適切な位置になるまで繰り返され得、十分な電気接続性が必要とされた電気性能を可能にするように構築される。従って、単一の導電トレースの部分が単一の導電トレースの複数の部分から形成され、異なる誘電体層上に存在し得る。
第2の複数の導電トレース148が形成され得る。各第2の複数の導電トレース148の一部が複数の第2のバイア146の内の少なくとも1つに延びる。第2の複数の導電トレース148のそれぞれは、図13に示されるように、ランディング(landing)パッド150(点線152によって区分されたトレース上の拡大された領域)を含む。
一旦、第2の複数の導電トレース148およびランディングパッド150が形成されると、それらは外部コンポーネント(図示せず)と接続するために、はんだ、バンプ、ハンダボール、ピンなど導電性相互接続の形成において使用され得る。例えば、ハンダマスク材料156は、第2の誘電体層144、第2の複数の導電トレース154、およびランディングパッド150上に配置され得る。図14に示されるように、次いで複数のバイア158は、ハンダマスク材料156内に形成され、ランディングパッド150の少なくともそれぞれの部分を露出する。複数の導電バンプ160(ハンダバンプ等)が、所望ならば、図15に示されるようにランディングパッド154のそれぞれの露出された部分上に、はんだペーストをスクリーンプリントした後、リフロープロセスまたは公知のメッキ技術等によって形成され得るが、それらに限定されない。
図16は、マイクロ電子基板コア102内部にカプセル化材料122を用いてカプセル化された複数のマイクロ電子ダイス114を示し、本発明のマイクロ電子基板170を形成する。少なくとも1つの相互接続層は、マイクロ電子ダイス活性表面116、マイクロ電子基板コアの第1の表面106、およびカプセル化材料表面124上に以前に説明された態様で形成される。相互接続層を含む誘電材料および導電トレースの1以上の層は、図16に相互接続層162として互いに簡単に示される。上述のように、相互接続層162は、マイクロ電子ダイス114と複数の導電性バンプ160との間の接続を形成するだけでなく、マイクロ電子基板コア102内部に配置されたマイクロ電子ダイス114間の電気伝達を可能にする。
一旦、相互接続層162が形成されると、少なくとも1つのマイクロ電子デバイス164が導電性ダンプ160によって相互接続層162の上部表面166に取り付けられ得る。導電性ダンプ160は、少なくとも1つのマイクロ電子デバイス164と少なくとも1つのマイクロ電子ダイ114との間の電気伝達を活性化する。もちろん、導電バンプ160は相互接続層162(図15に示される)またはマイクロ電子デバイス164上に形成され得ることが理解される。さらに、図16は、マイクロ電子デバイス164をパッケージフリップチップとして示すが、マイクロ電子デバイスは、論理(CPU)、メモリ(DRAM、SRAM、SDRAM等)、コントローラ(チップセット)、キャパシタ、レジスタ等を含む任意の公知の能動マイクロ電子デバイスまたは受動マイクロ電子デバイスであり得るが、それらに限定されないことが理解される。さらに、フリップチップ取り付けに加えて、図16に示されたように、マイクロ電子デバイス164の取り付けは、他の方法(ワイヤボンディング等)または他の当業者に公知の他の方法によって達成され得る。
図17は、図16のアセンブリを示し、マイクロ電子基板180は、マイクロ電子基板コア102(図16参照)なしで、マイクロ電子基板170(図16参照)に対して説明されたのと同様な態様で製造される。
図18に示されるように、マイクロ電子ダイス114およびマイクロ電子デバイス164は種々のサイズおよび形状であり得る。さらに、図19に示されるように、複数のマイクロ電子ダイス114は、マイクロ電子基板コア102における単一の開口部に配置され得る。当業者に理解されるように、この構成は、マイクロ電子ダイス114を相互作用させることによって互いにできる限り接近して通信し、導電トレース(図示せず)の長さ短くすることによって電気的性能を改良することを可能にする。
従って、本発明の詳細な実施形態において説明してきたが、上記の特許請求の範囲によって規定された本発明は、本発明の意図または範囲から逸脱することなく本発明の多くの明らかな改変が可能であるために、上記説明において述べられた特定の詳細によって限定されるべきではない。
Claims (1)
- 本願明細書に記載のマイクロ電子基板。
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