KR20070065789A

KR20070065789A - 회로판 및 그 제조방법

Info

Publication number: KR20070065789A
Application number: KR1020060120239A
Authority: KR
Inventors: 싱-루 왕; 시엔 쇼우 왕; 시-핑 츄
Original assignee: 피닉스 프리시젼 테크날로지 코포레이션
Priority date: 2005-12-20
Filing date: 2006-11-30
Publication date: 2007-06-25
Also published as: TWI295550B; KR20110003453A; TW200726353A; JP2007173775A

Abstract

회로판 및 그 제조방법이 제안된다. 상기 회로판은, 내부에 전도성 관통공을 갖는 복수의 개구부를 가진 절연 보호층과, 상기 절연보호층의 일면에 형성되고, 상기 전도성 관통공에 전기적으로 연결된 패턴 회로층과, 상기 패턴 회로층과 상기 절연 보호층에 형성되고, 상기 패턴 회로층의 일부가 노출되게 복수의 개구부가 형성되는 유전층을 포함한다. 따라서, 본 발명은 회로 기판의 두께를 감소시키고, 패키지 사이즈를 감소시키며, 제품 성능을 개선하고, 더 작은 전자 부품에 대한 개발 트렌드를 충족시킨다.

Description

회로판 및 그 제조방법{STRUCTURE OF CIRCUIT BOARD AND METHOD FOR FABRICATING THE SAME}

도 1a 내지 1h는 종래기술에 따라 빌드-업 층을 갖는 종래 회로판 제조방법을 보여주는 단면도.

도 2a 내지 2ff는 본 발명의 제1 실시예에 따른 방법을 보여주는 단면도.

도 2aa는 본 발명의 제1 실시예에 의한 방법에서 그 일면에 절연판이 부착된 금속층인 지지 기판를 보여주는 다른 단면도.

도 3a 내지 3ff는 본 발명의 제2 실시예에 의한 방법을 보여주는 단면도.

도 3aa는 본 발명의 제2 실시예에 의한 방법에서 그 일면에 절연판이 부착된 금속층인 지지 기판를 보여주는 다른 단면도.

본 발명은 회로판 및 그 제조방법에 관한 것이며, 보다 상세히는 코어층이 없는 회로판 및 그 제조방법에 관한 것이다.

반도체 패키지 기술이 발전됨에 따라 반도체 장치에 대하여는 여러 가지 다른 형태의 패키지가 개발되어 왔다. 전형적인 반도체 장치에 있어서, 집적 회로 같은 반도체 소자를 먼저 패키지 기판이나 리드 프레임에 장착한 후 패키지 기판이나 리드프레임에 전기적으로 연결시킨 다음 밀폐시킨다. PBGA, EBGA 및 FCBGA 같은 BGA(볼그리드 어레이, ball grid array)는 가장 발전된 반도체 패키지 기술 중 하나이다. 이는 패키지 기판상에 반도체 소자를 탑재시킴으로서 특징지워지며 패키지 기판의 후면에는 자기-배열(self-alignment)방법에 의해 그리드 내에 배열된 많은 솔더 볼(solder ball)로써 임플란트 되며 이에 따라 동일한 단면적의 반도체 소자용 지지 기판이 반도체 칩의 고집적 요구를 충족시키기 위해 보다 많은 I/C 연결을 가능하게 하고, 상기 솔더볼은 전체 패키지가 함께 납땜 되어지게 하여 외부장치에 전기적으로 접촉되게 한다.

부가적으로, 마이크로프로세서, 칩셋 및 그래픽 칩 같은 고효율 칩을 연산하기 위한 요구에 부응하기 위하여 신호전달, 밴드폭 개선 및 저항제어 같은 와이어링을 갖는 회로판의 기능이 개선되어 보다 고효율의 I/O 접속을 갖는 패키지를 개발하여야 한다. 그러나 반도체칩을 패키지하는 회로판은 현재 소형화, 다기능, 고속 및 고주화의 개발추세에 부응하기 위해 얇은 와이어링과 같은 개구부가 설치되어 있다. 현재의 회로판 생산에서 라인폭, 라인공간 및 어스팩트비(aspect ratio)같은 중요한 치수는 전형적인 크기인 100㎛에서 30㎛로 감소되었다. 오늘날에는 보다 얇은 회로배선의 정밀화를 위해 노력이 계속되고 있다.

반도체 칩 패키지의 회로판에 요구되는 배선 정밀도를 증대시키기 위해 반도체 산업계에서는 빌드-업(build-up)기술을 개발했는데, 이에 의하면 코어 회로판의 표면을 복수의 유전층 및 회로판으로 적층시키며 그 유전층 내에 도전성 바이아스를 형성시킴으로서 상하부 회로층을 전기적으로 접속시키며, 상기 빌드-업 공정은 회로판의 회로 밀도에 결정적으로 중요한 것이다.

도 1a 내지 1h는 빌드-업 회로판을 제조하는 종래방법을 보여준다. 먼저, 도 1a에 도시된 바와 같이, 절연층(100)과 수지코팅된 구리(RCC, resin coated copper)같은 박막금속층(101)을 포함한 코어보드(1)가 제공되며, 그 후, 그 코어보드(1)에는 관통공(102)이 형성된다. 도 1b에 도시된 바와 같이 코어보드(1)의 표면과 관통공(102)의 내벽에는 다른 금속층(103)이 구리전기 도금공정으로 형성된다. 도 1c에 도시된 바와 같이 전도성 또는 비전도성 홀-충전 물질(hole-plugging material)(절연잉크나 구리를 포함한 도전성 페이스트 등과 같은)(11)이 관통공(102) 내에 남은 공간을 채움으로써 절연층(100)의 상하부면에 금속층(103)을 전기적으로 연결시키는 도금 관통공(PTH)(102a)이 형성된다. 도 1d에 도시된 바와 같이 상기 홀-충전 물질(11)의 여유 부분은 연마공정으로 제거되어 코어보드(1) 내의 회로표면을 균일하고 평탄하게 한다. 도 1e에 도시된 바와 같이, 절연층(100)과 금속층(103)의 양면상의 동박(copper foil)을 패터닝하여 양면에 내부 회로층(104)를 갖는 완성된 코어 회로판(10)을 제조하게 된다.

이어서, 도 1f에 도시된 바와 같이, 코어 회로판(10)의 상하면 상에는 내부 회로층(104) 위에 유전층(12)이 형성되며, 그 유전층(12)에는 복수의 개구부(120)가 레이저 제거법에 의해 형성된다. 그 후, 도 1g에 도시된 바와 같이, 유전층(12) 표면과 개구부(120)에 도전층(13)이 무전해 도금으로 형성된 후, 도전층(13)에는 패턴 레지스트층(resistive layer)(14)이 형성되어 회로층(15)를 형성한다. 도 1h에 도시된 바와 같이, 패턴 레지스트층(14)은 제거되고 에칭이 수행되며 이에 따라 패턴 레지스트층(14) 하부에 도전층(13)을 제거하게 된다. 상기 공정이 반복되어 다층회로층을 갖는 회로판 제조에서의 유전층 및 빌드-업 회로층이 형성된다.

그러나 상기 공정에 있어서는 코어로서 박막금속층으로 덮힌 절연층이 사용되며, 그 코어상에 회로를 형성하고 이어서 코어 회로판상에 빌드-업 공정을 수행함으로서 코어 회로판이 형성되며 이에 따라 요구되는 전기적 수요에 부합하는 다층회로판을 제조하게 된다. 그 결과, 완성된 다층회로판의 두께는 감소될 수가 없으며 이는 최근의 소형화 반도체 패키지구조의 경향에 맞지 않는 것이다. 만일 코어 두께가 60㎛이하로 감소된다면, 다층회로판 제조는 크게 훼손될 것이고 그 수율은 크게 감소될 것이다.

또한, 코어 회로판 제조에 홀-충전(hole-plugging), 연마(scrabbing)와 같은 부가적인 단계가 필요하게 되어 원가 상승을 부추기게 된다. 보다 중요한 것은 코 어 회로판에 복수의 PTH를 형성할 필요가 있으며, 천공으로 형성된 전형적인 관통공의 직경이 약 100㎛이상인 반면, 전도성 관통공(Conductive Via)(레이저 브라인드 홀)의 직경은 약 50㎛이다. 비교하면, PTH공정은 보다 미세한 회로를 갖는 구조를 더욱 어렵게 하는 것이다.

더욱이, 상기한 다층 회로판 공정에서는, 유전층 및 회로층을 만들기 전에 코어 회로판을 만들 필요가 있으며, 그 결과, 제조단계를 복잡하게 하고 공정이 길어지고 그 결과 제조단가 인상으로 이어지는 것이다.

결과적으로, 관련업계에서는 회로판 두께의 증대, 낮은 배선밀도, 낮은 수율, 복잡한 제조단계, 긴 공정시간 및 고단가등과 같은 종래기술의 문제점을 해결한 회로판 및 그 제조방법이 시급한 것이다.

상기 종래기술의 문제점을 감안하여, 본 발명의 제1 목적은 회로판의 두께를 감소할 수 있고 이에 따라 소형화 추세에 부합되는 회로판 및 그 제조 방법을 제공하는 것이다.

본 발명의 다른 방법을 회로판의 배선밀도(wiring density)를 증대시킬 수 있는 회로판 및 그 제조방법을 제공하는 것이다.

본 발명의 또 다른 목적은 제조 단계를 단순화시키고, 수율을 증대시킬 뿐만 아니라 제조시간을 줄이고 단가를 낮출 수 있는 회로판 및 그 제조방법을 제공하는 것이다.

상기 및 기타 목적을 달성하기 위한 본 발명의 회로판 제조방법은, 금속으로 이루어진 지지 기판(carrier board)을 제공하는 단계; 상기 지지 기판의 일면에 절연 보호층을 형성하고, 상기 지지 기판의 일부가 노출되게 상기 절연 보호층 상에 복수의 개구부를 형성하는 단계; 상기 절연 보호층의 표면 위와 상기 개구부 내부에 회로 구조(circuit structure)를 형성하는 단계; 상기 절연 보호층과 상기 회로 구조에 유전층을 형성하고, 상기 회로 구조가 노출되게 개구부를 상기 유전층에 형성하는 단계; 및 빌드-업 구조를 형성하고 지지 기판을 제거하여 회로판을 제조하는 단계를 포함한다.

본 발명은 또한, 내부에 전도성 관통공을 갖는 복수의 개구부를 가진 절연 보호층; 상기 절연보호층의 일면에 형성되고, 상기 절연 보호층의 개구부 내의 상기 전도성 관통공에 전기적으로 연결된 패턴 회로층; 및 상기 패턴 회로층과 상기 절연 보호층에 형성되고, 상기 패턴 회로층의 일부가 노출되게 복수의 개구부가 형성되는 유전층을 포함하는 회로판을 개시한다.

종래기술과 비교하여, 본 발명에 의한 회로판 및 그 제조방법은 회로판의 두께를 효과적으로 감소시키고, 패키지 크기를 감소시키며, 전기적 기능을 증진시킨다. 따라서, 본 발명은 전자제품의 소형화 추세에 부응하며, 종래기술의 두꺼운 패키지와 큰 부피제품의 문제점을 제거할 수 있는 것이다.

이하 본 발명의 바람직한 실이예를 도 1a 내지 2ff 및 도 3a 내지 3ff를 참조하여 상세히 설명한다.

실시예 1

도 2a 내지 2ff는 본 발명의 제1 실시예에 따른 방법을 보여주는 단면도이다.

도 2a에 도시된 바와 같이, 지지 기판(20)이 먼저 제공되며, 지지 기판(20)은 금속, 제한되지는 않으나 바람직하게는 구리로 이루어져 있다. 그 후, 감광성 유전체 물질 또는 납땜 마스크층으로 된 절연보호층(21)이 지지 기판(20)에 형성되며, 그 절연보호층(21)에는 복수의 개구부(210)가 형성되어 지지 기판(20)의 부분을 노출시킨다.

도 2b에 도시된 바와 같이, 지지 기판(20)은 전기도금에 의해 회로구조(22) 를 형성시키는 도전통로로서의 역할을 한다. 먼저, 시드층(seed layer)(미도시됨)이 절연보호층(21)과 개구부(210)의 표면에 무전해 도금으로 형성된다. 그 후, 전기 도금에 의해 금속층(미도시됨)과 도전성 관통공(221)이 형성되고, 마지막으로 포토리소그래피 및 에칭에 의해 패턴 회로층(222)이 형성된다.

회로구조(22)를 제조하는 다른 방법이 개시된다. 먼저, 절연보호층(21)과 개구부(210)의 표면에 미도시된 시드층이 무전해 도금으로 형성된다. 그 후, 그 시드층상에는 패턴 레지스트층(미도시됨)이 형성된다. 마지막으로, 상기 패턴 회로층(222)과 도전성 관통공(221)이 전기 도금으로 형성되며, 그 자세한 것은 더 이상 기술하지 않기로 한다.

도 2c에 도시된 바와 같이, 본 발명의 방법은 나아가 상기 절연 보호층(21)과 회로구조(22)상에 유전층(23)을 형성시키는 단계 및 그 유전층(23)에 복수의 개구부(230)를 형성시키는 단계를 포함하며, 이에 따라 패턴 회로층(222)의 부분이 노출된다. 유전층(23)은 유전물질이나 액체 유기수지 물질로 이루어진 유기피막의 조합일수 있으며, 이는 감광성 또는 비감광성 유기수지로서 예를들어 ABF(Ajinomoto Build-up Film), BCB(Benzocyclo-buthene), LCP(액정중합체), PI(폴리-이미드), PPE(폴리(페닐렌 에테르)), PTFE(폴리(테트라-플루오로에틸렌)), FR4, FR5, BT(비스말레이미드 트리아진) 또는 아라미드 등을 들 수 있으며, 기타 에폭시 수지 및 유리섬유와 혼합된 물질로 만들어질 수도 있다. 이와 같이, 기본적인 회로 판이 제조됨으로써 여러 가지 다른 타입의 어셈블리의 요구사항을 충족하게 된다.

도 2d에 도시된 바와 같이, 유전층(23)에 빌드-업 구조(24)가 형성된다. 빌드-업 구조(24)는 적어도 하나의 유전층(241), 그 유전층(241) 상에 적층된 적어도 하나의 회로층, 복수의 연결패드(244) 및 유전층(241)에 형성된 복수의 도전성 관통공(243)을 포함한다. 상기 관통공(243)은 패턴 회로층(222)에 전기적으로 연결된다. 또한 빌드-업 구조(24)의 표면에는 다른 절연보호층(25)이 형성되며, 절연보호층(25) 내에는 복수의 개구부(250)가 형성됨으로써 빌드-업 구조(24)의 연결패드(244)를 노출시킨다. 상기 연결패드(244)는 도전성 범프나 금속 와이어 같은 도전성요소(미도시됨)와 함께 탑재될 수 있으며, 이에 따라 반도체 소자(미도시)에 전기적으로 연결된다.

도 2e에 도시된 바와 같이, 그 후, 지지 기판(20)이 화학 에칭으로 제거되어 도전성 관통공(221)의 저면이 노출되고, 마찬가지로 에칭되어 도 2f에 도시된 바와 같이 약간 함몰된 구조(221')가 형성된다. 선택적으로, 상기 지지 기판(20)은 포토리소그래피 및 에칭과 같은 패터닝 공정(patterning process)을 거칠 수 있으며 또는 지지 기판(20)이 제거된 후 SAP 전기도금이 수행되어 도전성 관통공(221)의 각 저면에 범프(20')를 형성하고, 범프(20')는 도 2ff에 도시된 바와 같이 절연보호층(21)의 표면으로부터 바깥쪽으로 돌출한다.

더욱이, 범프(20')의 표면에는 부착층이 형성되며(미도시됨), 이는 주석, 납, 니켈, 팔라듐, 은, 금, 그 금속합금, 혹은 주석/납, 니켈/금, 니켈/팔라듐/금, 으로된 다층금속 혹은 유기 땜납성 보존재(organic solderability preservatives, OSP)일 수 있으며, 적절한 다른 물질이 사용될 수 있다.

도 2aa에 도시된 바와 같이, 금속으로 이루어진 지지 기판(20)은 나아가 그 지지 기판(20)의 타면에 부착된 절연기판(201)을 포함하며, 이는 상부에 절연보호층(21)이 형성된 표면 반대편이다. 그 후, 다음 도 2a 내지 2 ff에 도시된 바와 같은 단계가 진행된다. 차이점은 지지 기판(20)의 제거 전에 지지 기판(20)에 부착된 절연기판(201)을 화학적 또는 물리적 방법으로 제거하는 것이다.

실시예 2

도 3a 내지 3ff는 본 발명의 제2 실시예에 의한 방법을 나타내는 단면도이다. 제1 실시예와는 달리 제2 실시예는 도전성 관통공(32)과 패턴 회로층을 동시가 아닌 교대로 형성하는 단계를 개시한다.

도 3a에 도시한 바와 같이, 이 방법은 나아가 금속으로 이루어진 지지 기판(30)을 제공하는 단계, 그 지지 기판(30)상에 절연보호층(31)을 형성하는 단계, 그 절연보호층(31)에 복수의 개구부(310)를 형성하여 지지 기판(30)을 노출시키는 단계, 및 절연보호층(31)의 개구부(310)에 도전성 관통공(32)를 형성하는 단계를 포함한다.

도 3b에 도시한 바와 같이, 이 방법은 도전성 관통공(32)의 상부면과 절연보호층(31) 상에 패턴 회로층(33)을 형성하는 단계 및 상기 도전성 관통공(32)에 상기 패턴 회로층(33) 부분을 전기적으로 접속시키는 단계를 더 포함한다. 상기 패턴 회로층(33)을 형성하기 전에, 상기 절연보호층(31)의 표면과 도전성 관통공(32)의 상부면에는 시드층(seed layer)(미도시)이 형성된다. 상기 시드층은 전기를 위한 도전성 통로이다. 상기 시드층상에 패턴 레지스트층(미도시)이 형성됨으로써, 전기도금에 의한 패턴회로층(33)을 형성한다. 또는, 패턴 회로층(33)이 시드층을 전기도금하여 먼저 금속층을 형성한 다음 포토리소그래피 및 에칭같은 패터닝 공정을 수행할 수 있다.

도 3c 내지 3ff에 도시된 바와 같이, 다음 단계들은 앞서 설명한 도 2c 내지 2ff와 같은 단계이며, 더 이상의 상세한 설명은 생략한다. 도 3aa는 도 2aa를 참조하며 이해된다.

또한, 본 발명은 회로판을 개시하고 있는바, 그 회로판은, 복수의 개구부(210)를 갖는 절연 보호층(21), 각 개구부(210)에 형성된 도전성 관통공(221), 절연보호층(21)의 표면에 형성되고 도전성 관통공(221)에 전기적으로 연결된 패턴 회로층(222) 및 상기 절연보호층(21)과 패턴 회로층(222)의 표면에 형성된 절연 층(23)을 포함하며, 상기 유전층(23)에 복수의 개구부(230)가 형성됨으로써, 도 2e에 도시된 바와 같이 패턴 회로층(222)의 부분을 노출시킨다. 도전성 관통공(221) 각각의 저면은 나아가 에칭하여 약간 함몰된 구조(221')(도 2f)를 만들 수 있으며, 혹은 패터닝 공정을 수행하여 도전성 관통공(221) 각각의 저면에 범프(20')를 형성하고, 그 범프(20')는 도 2ff에 도시된 바와 같이, 절연 보호층(21)의 표면으로부터 바깥쪽으로 돌출되어있다.

따라서, 본 발명의 회로판 및 그 제조방법에 의하며, 코어가 없는 회로판을 제조할 수 있으며, 이에 따라 회로판 두께를 효과적으로 감소시키고 패키지 제품에 대한 크기 축소를 용이하게 하여 전기적 기능을 증진시킴으로써 전자 제품의 소형화 추세에 부응할 수 있다.

더욱이 본 발명의 회로판은 각층 회로 사이에 전기적 접속을 위한 PTH를 필요로 하지 않으며, 이는 유전층 내에 형성된 도전성 관통공을 통해 이루어지며, 이와 같이 하여 회로판 표면의 배선밀도가 개선될 수 있는 것이다.

이상 본 발명의 바람직한 실시예에 대하여 기술하였으나 이는 본 발명이 속하는 분야에서 통상의 지식을 가진자라면 본 발명의 범위 내에서 그 변형이 가능할 것이다.

Claims

금속으로 이루어진 지지 기판(carrier board)을 제공하는 단계;

상기 지지 기판의 일면에 절연 보호층을 형성하고, 상기 지지 기판의 일부가 노출되게 상기 절연 보호층 상에 복수의 개구부를 형성하는 단계;

상기 절연 보호층의 표면 위와 상기 개구부 내부에 회로 구조(circuit structure)를 형성하는 단계; 및

상기 절연 보호층과 상기 회로 구조에 유전층을 형성하고, 상기 회로 구조가 노출되게 개구부를 상기 유전층에 형성하는 단계

를 포함하는 회로판 제조방법.
제1항에 있어서,

상기 지지 기판의 일면에 절연 보호층을 형성하기 이전에, 상기 지지 기판의 타면에 절연 기판을 부착하는 단계를 더 포함하는 것을 특징으로 하는 회로판 제조방법.
제1항에 있어서,

상기 회로 구조는, 상기 절연 보호층의 표면에 형성된 패턴 회로 층(patterned circuit layer)과 상기 절연 보호층의 개구부에 형성된 전도성 관통공(conductive vias)을 포함하는 것을 특징으로 하는 회로판 제조방법.
제3항에 있어서, 상기 회로 구조는,

무전해 도금(electroless plating)에 의해 시드층(seed layer)을 형성하는 단계와, 상기 절연 보호층을 전기도금하여 금속층과 상기 전도성 관통공을 형성하는 단계와, 포토리소그래피 및 에칭에 의해 상기 패턴 회로층을 형성하는 단계에 의하여 제조되는 것을 특징으로 하는 회로판 제조방법.
제3항에 있어서, 상기 회로 구조는,

무전해 도금(electroless plating)에 의해 시드층(seed layer)을 형성하는 단계와, 전기도금에 의해 상기 패턴 회로층 및 상기 전도성 관통공을 형성하는 단계에 의해 제조되는 것을 특징으로 하는 회로판 제조방법.
제3항에 있어서,

상기 전도성 관통공 각각의 하부면은 상기 지지 기판이 제거된 후에 에칭됨으로써, 약간 함몰된 구조를 형성하는 것을 특징으로 하는 회로판 제조방법.
제3항에 있어서,

패터닝 공정(patterning process)에 의해 상기 전도성 관통공 각각의 하부면에 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로판 제조방법.
제1항에 있어서,

적어도 하나의 유전층과, 적어도 하나의 빌드-업 회로층과, 복수의 연결 패드 및 상기 패턴 회로층에 전기적으로 연결된 복수의 전도성 관통공을 포함하는 빌드-업 구조(build-up struture)를 상기 유전층에 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로판 제조방법.
제8항에 있어서,

상기 빌드-업 구조의 일면에 다른 절연 보호층을 형성하는 단계; 및

상기 빌드-업 구조의 연결패드가 노출되게 복수의 개구부를 상기 절연 보호층에 형성하는 단계

를 더 포함하는 것을 특징으로 하는 회로판 제조방법.
금속으로 이루어진 지지 기판을 제공하는 단계;

상기 지지 기판의 일면에 절연 보호층을 형성하고, 상기 지지 기판의 일부가 노출되게 상기 절연 보호층 상의 복수의 개구부를 형성하는 단계;

상기 절연 보호층의 개구부 각각에 전도성 관통공을 형성하는 단계;

상기 상기 전도성 관통공에 전기적으로 연결되도록 절연 보호층의 표면과 상기 전도성 관통공의 상부면에 패턴 회로층을 형성하는 단계; 및

상기 패턴 회로층의 일부가 노출되게 개구부가 형성된 유전층을 상기 절연 보호층과 상기 패턴 회로층에 형성하는 단계

를 포함하는 회로판 제조방법.
제10항에 있어서,

상기 지지 기판의 일면에 절연 보호층을 형성하기 이전에, 상기 지지 기판의 타면에 절연 기판을 부착하는 단계를 더 포함하는 것을 특징으로 하는 회로판 제조방법.
제10항에 있어서, 상기 패턴 회로층은,

무전해 도금에 의해 시드층을 형성하는 단계와, 전기도금에 의해 금속층을 형성하는 단계와 포토리소그래피 및 에칭에 의하여 상기 패턴 회로층을 형성하는 단계에 의하여 형성되는 것을 특징으로 하는 회로판 제조방법.
제10항에 있어서, 상기 패턴 회로층은,

무전해 도금에 의해 시드층을 형성하는 단계와, 상기 시드층에 패턴 레지스트층을 형성하는 단계와, 전기도금에 의하여 패턴 회로층을 형성하는 단계에 의하여 형성되는 것을 특징으로 하는 회로판 제조방법.
제10항에 있어서,

적어도 하나의 유전층과, 적어도 하나의 빌드-업 회로층과, 복수의 연결 패드 및 상기 패턴 회로층에 전기적으로 연결된 복수의 전도성 관통공을 포함하는 빌드-업 구조(build-up struture)를 상기 유전층에 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로판 제조방법.
제14항에 있어서,

상기 빌드-업 구조의 일면에 다른 절연 보호층을 형성하는 단계; 및

상기 빌드-업 구조의 연결패드가 노출되게 복수의 개구부를 상기 절연 보호 층에 형성하는 단계

를 더 포함하는 것을 특징으로 하는 회로판 제조방법.
제10항에 있어서,

상기 전도성 관통공 각각의 하부면은 상기 지지 기판이 제거된 후에 에칭됨으로써, 약간 함몰된 구조를 형성하는 것을 특징으로 하는 회로판 제조방법.
제10항에 있어서,

패터닝 공정에 의해 상기 전도성 관통공 각각의 하부면에 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로판 제조방법.
내부에 전도성 관통공을 갖는 복수의 개구부를 가진 절연 보호층;

상기 절연보호층의 일면에 형성되고, 상기 전도성 관통공에 전기적으로 연결된 패턴 회로층; 및

상기 패턴 회로층과 상기 절연 보호층에 형성되고, 상기 패턴 회로층의 일부가 노출되게 복수의 개구부가 형성되는 유전층

을 포함하는 회로판.
제18항에 있어서,

상기 유전층에 형성되고, 적어도 하나의 유전층과, 적어도 하나의 빌드-업 회로층과, 복수의 연결 패드 및 상기 패턴 회로층에 전기적으로 연결된 복수의 전도성 관통공을 포함하는 빌드-업 구조를 더 포함하는 것을 특징으로 하는 회로판.
제19항에 있어서,

상기 빌드-업 구조의 일면에 형성되고, 상기 빌드-업 구조의 연결패드를 노출시키는 복수의 개구부가 형성된 다른 절연 보호층을 더 포함하는 것을 특징으로 하는 회로판.
제18항에 있어서,

상기 전도성 관통공 각각의 노출된 면은 약간 함몰된 구조인 것을 특징으로 하는 회로판.
제18항에 있어서,

상기 전도성 관통공의 노출된 면에 형성된 범프를 더 포함하는 것을 특징으로 하는 회로판.