KR100895820B1 - 반도체 패키지용 회로 기판, 이의 제조 방법 및 이를 갖는반도체 패키지 - Google Patents

반도체 패키지용 회로 기판, 이의 제조 방법 및 이를 갖는반도체 패키지 Download PDF

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Abstract

반도체 패키지용 회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지가 개시되어 있다. 반도체 패키지용 회로 기판은 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖고 유동성 절연 물질을 경화시켜 형성된 절연 몸체, 제1 도전면, 상기 제1 도전면과 대향 하는 제2 도전면 및 상기 제1 및 제2 도전면들을 연결하는 측면을 갖고, 상기 제2 도전면 및 상기 측면은 상기 절연 몸체의 상기 제1 면을 통해 상기 절연 몸체 내에 배치되고 상기 제1 도전면은 상기 절연 몸체의 외부로 노출되는 회로 패턴 및 상기 제2 면 상에 배치된 인식 패턴을 포함한다.

Description

반도체 패키지용 회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지{CIRCUIT SUBSTRATE FOR SEMICONDUCTOR PACKAGE, AND METHOD OF MANUFACTURING THE SAME AND SEMICONDUCTOR PACKAGE HAVING THE CIRCUIT SUBSTRATE}
본 발명은 반도체 패키지용 회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지에 관한 것이다.
최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 기판상에 배치하는 다이 어탯치 공정 및 반도체 칩과 기판을 전기적으로 연결하는 본딩 공정 등을 통해 제조된다.
일반적으로, 반도체 칩을 지지하는 기판은 유리섬유를 포함하는 코어, 코어의 표면에 형성된 회로 패턴 및 회로 패턴을 덮는 솔더 레지스트 패턴을 포함한다.
그러나, 종래 기술에 따른 기판은 코어의 두께 및 코어의 표면으로부터 돌출 된 회로 패턴에 의하여 기판의 두께를 감소시키기 어려운 문제점을 갖는다.
본 발명의 하나의 목적은 두께를 보다 감소시키기 위하여 코어를 사용하지 않은 반도체 패키지용 회로 기판을 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지용 회로 기판의 제조 방법을 제공한다.
본 발명의 또 다른 목적은 상기 반도체 패키지용 회로 기판을 포함하는 반도체 패키지를 제공한다.
본 발명의 일실시예에 의한 반도체 패키지용 회로 기판은 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖고 유동성 절연 물질을 경화시켜 형성된 절연 몸체, 제1 도전면, 상기 제1 도전면과 대향 하는 제2 도전면 및 상기 제1 및 제2 도전면들을 연결하는 측면을 갖고, 상기 제2 도전면 및 상기 측면은 상기 절연 몸체의 상기 제1 면을 통해 상기 절연 몸체 내에 배치되고 상기 제1 도전면은 상기 절연 몸체의 외부로 노출되는 회로 패턴 및 상기 제2 면 상에 배치된 인식 패턴을 포함한다.
반도체 패키지용 회로 기판은 상기 제1 면 및 상기 제1 도전면은 실질적으로 동일 평면상에 배치된다.
반도체 패키지용 회로 기판의 상기 절연 몸체는 유기물을 포함한다.
반도체 패키지용 회로 기판의 상기 회로 패턴은 박막 패턴 및 상기 박막 패턴 상에 배치된 도금 패턴을 포함한다.
반도체 패키지용 회로 기판의 상기 회로 패턴은 구리를 포함한다.
반도체 패키지용 회로 기판의 상기 인식 패턴은 상기 절연 몸체의 상기 제2 면의 에지를 따라 배치된다.
상기 절연 몸체의 휨을 방지하기 위해 상기 인식 패턴의 부피 및 면적은 상기 회로 패턴의 부피 및 면적과 실질적으로 동일하다.
반도체 패키지용 회로 기판의 상기 절연 몸체는 상기 제1 면 및 상기 제2 면을 관통하는 관통공을 포함한다.
반도체 패키지용 회로 기판의 상기 절연 몸체는 BT(Bismalemide-Triazine) 레진을 포함한다.
반도체 패키지용 회로 기판은 상기 제1 면상에 배치되며 상기 회로 패턴의 일부를 노출하는 개구를 갖는 제1 솔더 레지스트 패턴 및 상기 제2 면 상에 배치되며 상기 인식 패턴을 덮는 제2 솔더 레지스트 패턴을 더 포함한다.
본 발명에 따른 반도체 패키지용 회로 기판의 제조 방법은 버퍼 기판상에 회로 패턴을 형성하는 단계, 유동성 절연 물질을 상기 버퍼 기판상에 제공하여 상기 회로 패턴을 덮는 평탄한 절연 몸체를 형성하는 단계 및 상기 회로 패턴 및 상기 절연 몸체로부터 상기 버퍼 기판을 분리하는 단계를 포함한다.
상기 회로 패턴을 형성하는 단계는 상기 버퍼 기판상에 접착제를 이용해 금속막을 배치하는 단계, 상기 금속막 상에 포토레지스트 패턴을 형성하는 단계 및 상기 금속막을 상기 포토레지스트 패턴을 이용하여 패터닝 하는 단계를 포함한다.
상기 금속막을 패터닝 하는 단계 이후, 상기 패터닝 된 결과물 상에 도금 패턴을 형성하는 단계를 포함한다.
상기 절연 몸체를 형성하는 단계에서, 상기 유동성 절연 물질은 BT(Bismalemide-Triazine) 레진을 포함한다.
상기 절연 몸체의 상면에 더미 금속막을 형성하는 단계를 더 포함한다.
상기 더미 금속막을 형성하는 단계 이후, 상기 더미 금속막을 포토 공정을 이용하여 패터닝 하여 인식 패턴을 형성하는 단계를 포함한다.
반도체 패키지용 회로 기판의 제조 방법에서, 상기 회로 패턴 및 상기 더미 금속막은 각각 구리를 포함한다.
상기 버퍼 기판을 분리하는 단계 이후, 상기 회로 패턴의 두께를 감소시키는 단계를 더 포함한다.
상기 버퍼 기판을 상기 절연 몸체로부터 분리하는 단계 이후, 상기 회로 패턴이 형성된 상기 절연 몸체의 제1 면에 상기 회로 패턴의 일부를 노출하는 개구를 갖는 제1 솔더 레지스트 패턴을 형성하는 단계 및 상기 제1 면과 대향 하는 상기 절연 몸체의 제2 면 상에 제2 솔더 레지스트 패턴을 형성하는 단계를 더 포함한다.
본 발명에 따른 반도체 패키지는 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖고, 상기 제1 및 제2면들을 관통하는 관통공을 갖고 유동성 절연 물질을 경화시켜 형성된 절연 몸체, 제1 도전면, 상기 제1 도전면과 대향 하는 제2 도전면 및 상기 제1 및 제2 도전면들을 연결하는 측면을 갖고, 상기 제2 도전면 및 상기 측면 은 상기 절연 몸체의 상기 제1 면을 통해 상기 절연 몸체에 묻히고 상기 제1 도전면은 상기 절연 몸체의 외부로 노출되는 회로 패턴 및 상기 제2 면 상에 배치된 인식 패턴을 포함하는 회로 기판, 상기 제2 면 상에 배치되며 상기 관통공을 통해 노출되는 본딩 패드들을 갖는 반도체 칩 및 상기 본딩 패드 및 상기 회로 패턴을 전기적으로 연결하는 도전성 와이어를 포함한다.
본 발명에 의하면, 반도체 패키지에 사용되는 회로 기판의 두께를 크게 감소 시켜 반도체 패키지의 부피 및 두께를 크게 감소 시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지용 회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지용 회로 기판을 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2들을 참조하면, 반도체 패키지용 회로 기판(400)은 절연 몸체(100), 회로 패턴(200) 및 인식 패턴(300)을 포함한다. 이에 더하여, 반도체 패키지용 회로 기판(400)은 솔더 레지스트 패턴(450)을 더 포함할 수 있다.
절연 몸체(100)는, 예를 들어, 플레이트 형상을 갖는다. 플레이트 형상을 갖 는 절연 몸체(100)는 제1 면(110) 및 제1 면(110)과 대향 하는 제2 면(120)을 포함한다. 이에 더하여, 평면상에서 보았을 때, 절연 몸체(100)의 중앙부에는 제1 면(110) 및 제2 면(120)을 관통하는 관통부(130)가 배치된다. 관통부(130)는 절연 몸체(100)의 중앙부에 긴 슬릿 형상으로 형성된다.
절연 몸체(100)는, 예를 들어, 유동성 절연 물질을 경화시켜 형성될 수 있다. 본 실시예에서, 절연 몸체(100)는 유기물을 포함할 수 있다. 절연 몸체(100)로서 사용될 수 있는 절연 물질의 예로서는 BT(Bismalemide-Triazine) 레진을 들 수 있다.
유동성 절연 물질을 경화시켜 절연 몸체(100)를 형성할 경우, 절연 몸체(100)는 코어(core)로 사용되는 CCL(Copper Clay Lamination)을 포함하는 인쇄회로기판에 비하여 상대적으로 매우 얇은 두께를 갖고, 이로 인해 반도체 패키지의 부피 및 두께를 보다 감소시킬 수 있다.
회로 패턴(200)은, 예를 들어, 절연 몸체(100)의 제1 면(110) 상에 배치된다. 회로 패턴(200)은 제1 도전면(210), 제2 도전면(220) 및 측면(230)을 포함한다. 본 실시예에서, 회로 패턴(200)으로서 사용할 수 있는 물질의 예로서는 구리 등을 들 수 있다.
본 실시예에서, 회로 패턴(200)은 회로 패턴 상에 배치된 도금 패턴을 더 포함할 수 있다.
반도체 패키지용 회로 기판(400)의 부피 및/또는 두께를 보다 감소시키기 위하여 회로 패턴(200)의 제2 도전면(220) 및 측면(230)은 절연 몸체(100)의 내부에 배치되며, 회로 패턴(200)의 제1 도전면(210)은 절연 몸체(100)의 제1 면(110)으로부터 노출된다.
본 실시예에서, 반도체 패키지용 회로 패턴(400)의 두께를 보다 감소시키기 위하여 회로 패턴(200)의 제1 도전면(210) 및 절연 몸체(100)의 제1 면(110)은 실질적으로 동일한 평면상에 배치될 수 있다.
회로 패턴(200)의 제1 도전면(210)이 절연 몸체(100)의 제1 면(110)과 실질적으로 동일한 평면상에 배치될 경우, 코어로 사용되는 상기 CCL을 포함하는 인쇄회로기판에 비하여 추가적으로 두께를 감소시킬 수 있고, 이로 인해 반도체 패키지의 부피 및/또는 두께를 추가적으로 감소시킬 수 있다.
기능적 측면에서, 절연 몸체(100)의 제1 면(110) 상에 배치된 회로 패턴(200)은, 예를 들어, 접속 패드부(202), 연결부(204) 및 볼 랜드 패턴부(206)를 포함한다. 본 실시예에서, 접속 패드부(202), 연결부(204) 및 볼 랜드 패턴부(206)는, 예를 들어, 일체로 형성된다.
복수개의 접속 패드부(202)는, 예를 들어, 절연 몸체(100)의 관통부(130)의 주변을 따라 배치되고, 연결부(204)의 제1 단부에는 각 접속 패드부(202)가 전기적으로 접속되며, 연결부(204)의 제1 단부와 대향 하는 제2 단부에는 볼 랜드 패턴부(206)가 전기적으로 접속된다.
도 2를 참조하면, 인식 패턴(300)은 절연 몸체(100)의 제2 면(120) 상에 배치된다. 인식 패턴(300)은 정렬 키 및 절연 몸체(100)의 휨을 방지한다.
도 1을 다시 참조하면, 인식 패턴(300)은 절연 몸체(100)의 제2 면(120)의 에지를 따라 바(bar) 형태로 배치될 수 있다. 인식 패턴(300)은 절연 몸체(100)의 4 개의 에지들 중 적어도 하나의 에지에 형성될 수 있다.
이와 같이 도 2에 도시된 인식 패턴(300)의 부피 및/또는 면적과 회로 패턴(200)의 부피 및/또는 면적을 실질적으로 동일하게 조절할 경우, 절연 몸체(100)의 휨(warpage)을 억제할 수 있다.
도 2를 다시 참조하면, 절연 몸체(100)는 솔더 레지스트 패턴(450)을 더 포함할 수 있다.
솔더 레지스트 패턴(450)은 제1 솔더 레지스트 패턴(420) 및 제2 솔더 레지스트 패턴(430)을 포함한다.
제1 솔더 레지스트 패턴(420)은 절연 몸체(100)의 제1 면(110) 상에 배치되고, 제1 솔더 레지스트 패턴(420)은 각 회로 패턴(200)의 각 접속 패드부(202) 및 각 볼 랜드 패턴(206)을 노출하는 개구(422)를 포함할 수 있다.
본 실시예에서, 회로 패턴(200)의 제1 도전면(210)이 절연 몸체(100)의 제1 면(110)과 실질적으로 동일한 평면상에 배치되기 때문에 제1 솔더 레지스트 패턴(420)은 절연 몸체(100)의 제1 면(110) 상에 평탄하게 형성되고, 이 결과 반도체 패키지용 회로 기판(400)의 부피 및/또는 두께를 추가적으로 감소시킬 수 있다.
제2 솔더 레지스트 패턴(430)은 절연 몸체(100)의 제2 면(120) 상에 배치되고, 제2 솔더 레지스트 패턴(430)은 인식 패턴(300)을 덮는다. 절연 몸체(100)의 제2 면(120) 상에 배치된 제2 솔더 레지스트패턴(430)은 제1 솔더 레지스트 패턴(420)과 함께 절연 몸체(100)의 휨(warpage)을 방지한다.
도 2를 다시 참조하면, 제1 솔더 레지스트 패턴(420)의 개구(422)에 의하여 노출된 절연 몸체(100)의 제1 면(110)에 형성된 회로 패턴(200)의 각 접속 패드부(202) 및 각 볼 랜드 패턴(206) 상에는 접속 패드(202) 및 볼 랜드 패턴(206)의 산화를 방지하기 위한 산화 방지층(480)이 형성된다.
산화 방지층(480)은 볼 랜드 패턴(206) 상에 배치된 니켈층(460) 및 니켈층(460) 상에 배치된 금층(470)을 포함할 수 있다. 이와 다르게, 산화 방지층(480)은 볼 랜드 패턴(206) 상에 배치된 금층(470)만을 포함하여도 무방하다.
도 3 내지 도 12들은 본 발명의 일실시예에 의한 반도체 패키지용 회로 기판의 제조 방법을 도시한 단면도들이다.
도 3은 버퍼 기판상에 금속 박막 및 포토레지스트 패턴이 형성된 것을 도시한 단면도이다.
도 3을 참조하면, 반도체 패키지용 회로 기판을 제조하기 위하여, 버퍼 기판(buffer substrate;101) 상에는 금속막(200a)이 배치된다. 금속막(200a)은, 예를 들어, 구리막을 포함할 수 있다. 금속막(200a) 및 버퍼 기판(101)은, 예를 들어, 접착제(200b)에 의하여 임시적으로 부착될 수 있다.
본 실시예에서, 버퍼 기판(101)은 합성 수지 기판, 유리 기판, 금속 기판 등 다양한 기판을 포함할 수 있다.
접착제(200b)를 매개로 금속막(200a)이 버퍼 기판(101) 상에 부착된 후, 금속막(200a) 상에는 감광 물질(photosensitive substance)을 포함하는 포토레지스트 패턴(200c)이 형성된다. 포토레지스트 패턴(200c)은, 평면상에서 보았을 때, 도 1 에 도시된 회로 패턴(200)과 실질적으로 동일한 형상을 가질 수 있다.
도 4는 버퍼 기판상에 회로 패턴이 형성된 것을 도시한 단면도이다.
도 4를 참조하면, 도 3에 도시된 금속막(200a)은 포토레지스트 패턴(200c)을 식각 마스크로 이용하여 패터닝 되어, 회로 패턴(200)이 버퍼 기판(101) 상에 형성된다. 이어서, 회로 패턴(200) 상에 배치된 포토레지스트 패턴(200c)은 애싱 공정(ashing process) 또는 스트립 공정(strip process)에 의하여 회로 패턴(200)으로부터 제거된다.
본 실시에에서, 회로 패턴(200)은 버퍼 기판(101)과 접촉하는 제1 도전면(210), 제1 도전면(210)과 대향 하는 제2 도전면(220) 및 제1 및 제2 도전면(210,220)들을 연결하는 측면(230)을 갖는다.
한편, 금속막(200a)을 패터닝 하여 회로 패턴(200)이 형성된 후, 도금 공정을 이용하여 회로 패턴(200) 상에 추가적으로 도금 패턴(미도시)을 더 형성할 수 있다.
도 5는 도 4에 도시된 회로 패턴 상에 절연 몸체 및 더미 금속막을 형성한 것을 도시한 단면도이다.
회로 패턴(200)이 버퍼 기판(101) 상에 형성된 후, 버퍼 기판(101) 상에는 회로 패턴(200)을 덮는 절연 몸체(100)가 형성된다.
절연 몸체(100)를 형성하기 위해서, 버퍼 기판(101) 상에는 유동성 절연 물질(미도시)이 도포 된다. 본 실시예에서, 유동성 절연 물질은, 예를 들어, 유기물을 포함할 수 있다. 유동성 절연 물질의 예로서는 유동성을 갖는 BT(Bismalemide- Triazine) 레진을 들 수 있다.
버퍼 기판(101) 상에 유동성 절연 물질이 도포 됨에 따라, 회로 패턴(200)의 제2 도전면(220) 및 측면(230)들은 유동성 절연막에 의하여 덮이고, 유동성 절연 물질은 경화되어 절연 몸체(100)가 버퍼 기판(101) 상에 형성된다.
본 실시예에서, 절연 몸체(100)는 버퍼 기판(101)과 접촉하는 제1 면(110) 및 제1 면(120)과 대향 하는 제2 면(120)을 포함하고, 절연 몸체(100)의 제1 면(110) 및 제2 면(120)은 각각 평탄면을 갖는다.
도 5를 다시 참조하면, 절연 몸체(110)가 버퍼 기판(101) 상에 배치된 후, 절연 몸체(110)의 제2 면(120) 상에는 더미 금속막(301)이 배치된다. 본 실시예에서, 더미 금속막(301)은, 예를 들어, 구리막일 수 있다.
본 실시예에서, 더미 금속막(301)은 절연 몸체(100)를 이루는 유동성 절연 물질이 경화되기 이전에 유동성 절연 물질로 이루어진 유동성 절연막 상에 배치될 수 있다. 이와 다르게, 더미 금속막(301)은 절연 몸체(100)이 형성된 후 제2 면(120) 상에 배치될 수 있다.
도 6은 도 5에 도시된 더미 금속막 상에 형성된 마스크 필름을 도시한 단면도이다.
도 6을 참조하면, 절연 몸체(100) 상에 배치된 더미 금속막(301) 상에는 마스크 필름(305)이 배치된다. 마스크 필름(305)은 감광 물질을 포함하는 드라이 필름(dry film) 또는 감광 물질을 포함하는 포토레지스트 필름일 수 있다.
도 7은 도 6에 도시된 마스크 필름을 패터닝 하여 마스크 패턴을 형성한 것 을 도시한 단면도이다.
도 7을 참조하면, 마스크 필름(305)은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 더미 금속막(301) 상에는 마스크 패턴(306)이 형성된다.
마스크 패턴(306)은 더미 금속막(301)의 에지를 따라 바(bar) 형상으로 배치될 수 있다. 이와 다르게, 마스크 패턴(306)은 더미 금속막(301) 상에 스트라이프 형상으로 배치될 수 있다. 이와 다르게, 마스크 패턴(306)은 더미 금속막(301) 상에 격자 형상으로 배치될 수 있다. 이와 다르게, 마스크 패턴(306)은 더미 금속막(301) 상에 플레이트 형상으로 배치될 수 있다. 플레이트 형상을 갖는 마스크 패턴(306)은 복수개가 매트릭스 형태로 배치될 수 있다.
도 8은 도 7에 도시된 마스크 패턴을 이용하여 더미 금속막을 패터닝 하여 인식 패턴을 형성한 것을 도시한 단면도이다.
도 8을 참조하면, 마스크 패턴(306)이 형성된 후, 더미 금속막(301)은 마스크 패턴(306)을 식각 마스크로 이용하여 패터닝 되어, 절연 몸체(100)의 제2 면(120) 상에는 인식 패턴(300)이 형성된다.
인식 패턴(300)은 절연 몸체(100)의 에지를 따라 바(bar) 형상으로 배치될 수 있다. 이와 다르게, 인식 패턴(300)은 절연 몸체(100) 상에 스트라이프 형상으로 배치될 수 있다. 이와 다르게, 인식 패턴(300)은 절연 몸체(100) 상에 격자 형상으로 배치될 수 있다. 이와 다르게, 인식 패턴(300)은 절연 몸체(100) 상에 플레이트 형상으로 배치될 수 있다. 플레이트 형상을 갖는 인식 패턴(300)은 복수개가 매트릭스 형태로 배치될 수 있다.
인식 패턴(300)이 형성된 후, 인식 패턴(300) 상에 배치된 마스크 패턴(306)은 인식 패턴(300)으로부터 제거된다.
도 9는 절연 몸체로부터 버퍼 기판을 제거한 것을 도시한 단면도이다.
도 9를 참조하면, 절연 몸체(100)는 버퍼 기판(101)으로부터 분리된다. 절연 몸체(100)를 버퍼 기판(101)으로부터 분리하기 위하여 버퍼 기판(101) 및 절연 몸체(101) 사이에 개재된 접착제는 에천트 등에 의하여 제거될 수 있다.
버퍼 기판(101)으로부터 분리된 절연 몸체(100)의 제1 면(110)은, 예를 들어, 연마 공정에 의하여 연마되어 절연 몸체(100)의 두께를 추가적으로 감소시킬 수 있다.
도 10은 도 9에 도시된 절연 몸체에 솔더 레지스트막을 형성한 것을 도시한 단면도이다.
도 10을 참조하면, 절연 몸체(100)의 제1 면(110) 및 제2 면(120)에는 각각 솔더 레지스트막(455)이 배치된다. 절연 몸체(100)의 제1 면(110) 상에는 제1 솔더 레지스트막(425)이 배치되고, 절연 몸체(100)의 제2 면(120) 상에는 제2 솔더 레지스트막(435)이 배치된다.
도 11은 도 10에 도시된 솔더 레지스트막을 패터닝 하여 제1 및 제2 솔더 레지스트 패턴을 형성한 것을 도시한 단면도이다.
도 11을 참조하면, 절연 몸체(100)의 제1 면(110) 상에 형성된 제1 솔더 레지스트막(425)은 패터닝 되고, 이로 인해 절연 몸체(100)의 제1 면(110) 상에는 제 1 솔더 레지스트 패턴(420)이 배치된다. 제1 솔더 레지스트 패턴(420)은 회로 패턴(200)의 일부를 노출하는 개구(422)를 갖는다. 제2 솔더 레지스트 패턴(430)은 제2 면(120) 상에 배치된다.
도 12는 도 11에 도시된 개구에 형성된 산화 방지막 및 관통공을 도시한 단면도이다.
도 12를 참조하면, 제1 솔더 레지스트 패턴(420)의 개구(422)에 의하여 노출된 회로 패턴(200) 상에는 산화 방지막(480)이 형성된다. 산화 방지막(480)은 니켈층(460) 및 금층(470)을 포함할 수 있다. 예를 들어, 니켈층(460)은 회로 패턴(200) 상에 배치되고, 니켈층(460) 상에는 금층(470)이 형성될 수 있다. 이와 다르게 회로 패턴(200) 상에는 금층(470)이 선택적으로 배치되어도 무방하다.
한편, 절연 몸체(100) 및 솔더 레지스트 패턴(450)의 중앙은 펀칭 공정 등에 의하여 관통공(130)이 형성될 수 있다. 관통공(130)은, 평면상에서 보았을 때, 장공 형상을 가질 수 있다.
도 13은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다. 도 13에 도시된 반도체 패키지의 회로 기판은 도 2에 도시된 반도체 패키지용 회로 기판과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 참조부호 및 동일한 명칭을 부여하기로 한다.
도 13을 참조하면, 반도체 패키지(700)는 회로 기판(400), 반도체 칩(500) 및 도전성 와이어(600)를 포함한다. 이에 더하여 반도체 패키지(700)는 몰딩 부재(650)를 포함할 수 있다.
반도체 칩(500)은 반도체 칩 몸체(510) 및 복수개의 본딩 패드(520)들을 포함한다. 반도체 칩 몸체(510)는 데이터 저장부(미도시) 및 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함하고, 본딩 패드(520)들은 회로부와 전기적으로 연결된다. 본 실시예에서, 본딩 패드(520)들은, 예를 들어, 반도체 칩 몸체(510)의 중앙부를 따라 배치된다.
반도체 칩(500)은 회로 기판(400)의 제2 솔더 레지스트 패턴(430) 상에 배치되며, 반도체 칩(500)의 본딩 패드(520)들은 회로 기판(400)의 관통부(130)와 대응하는 위치에 배치된다.
반도체 칩(500) 및 제2 솔더 레지스트 패턴(430) 사이에는 접착 부재가 개재될 수 있다.
도전성 와이어(600)는 반도체 칩(500)의 각 본딩 패드(520) 및 회로 패턴(200)을 전기적으로 연결한다.
몰딩 부재(650)는 관통홀(130)을 통해 노출된 도전성 와이어(600) 및 본딩 패드(520)를 몰딩한다.
이상에서 상세하게 설명한 바에 의하면, 반도체 패키지에 사용되는 회로 기판의 두께를 크게 감소 시켜 반도체 패키지의 부피 및 두께를 크게 감소 시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로 부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지용 회로 기판을 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3 내지 도 12들은 본 발명의 일실시예에 의한 반도체 패키지용 회로 기판의 제조 방법을 도시한 단면도들이다.
도 13은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.

Claims (20)

  1. 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖고 유동성 절연 물질을 경화시켜 형성된 절연 몸체;
    제1 도전면, 상기 제1 도전면과 대향 하는 제2 도전면 및 상기 제1 및 제2 도전면들을 연결하는 측면을 갖고, 상기 제2 도전면 및 상기 측면은 상기 절연 몸체의 상기 제1 면을 통해 상기 절연 몸체 내에 배치되고 상기 제1 도전면은 상기 절연 몸체의 외부로 노출되는 회로 패턴; 및
    상기 제2 면 상에 배치된 인식 패턴을 포함하는 반도체 패키지용 회로 기판.
  2. 제1항에 있어서,
    상기 제1 면 및 상기 제1 도전면은 실질적으로 동일 평면상에 배치되는 것을 특징으로 하는 반도체 패키지용 회로 기판.
  3. 제1항에 있어서,
    상기 절연 몸체는 유기물을 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판.
  4. 제1항에 있어서,
    상기 회로 패턴은 박막 패턴 및 상기 박막 패턴 상에 배치된 도금 패턴을 포 함하는 것을 특징으로 하는 반도체 패키지용 회로 기판.
  5. 제1항에 있어서,
    상기 회로 패턴은 구리를 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판.
  6. 제1항에 있어서,
    상기 인식 패턴은 상기 절연 몸체의 상기 제2 면의 에지를 따라 배치된 것을 특징으로 하는 반도체 패키지용 회로 기판.
  7. 제1항에 있어서,
    상기 절연 몸체의 휨을 방지하기 위해 상기 인식 패턴의 부피 및 면적은 상기 회로 패턴의 부피 및 면적과 실질적으로 동일한 것을 특징으로 하는 반도체 패키지용 회로 기판.
  8. 제1항에 있어서,
    상기 절연 몸체는 상기 제1 면 및 상기 제2 면을 관통하는 관통공을 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판.
  9. 제1항에 있어서,
    상기 절연 몸체는 BT(Bismalemide-Triazine) 레진을 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판.
  10. 제1항에 있어서,
    상기 제1 면상에 배치되며 상기 회로 패턴의 일부를 노출하는 개구를 갖는 제1 솔더 레지스트 패턴 및 상기 제2 면 상에 배치되며 상기 인식 패턴을 덮는 제2 솔더 레지스트 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판.
  11. 버퍼 기판상에 회로 패턴을 형성하는 단계;
    유동성 절연 물질을 상기 버퍼 기판상에 제공하여 상기 회로 패턴을 덮는 평탄한 절연 몸체를 형성하는 단계; 및
    상기 회로 패턴 및 상기 절연 몸체로부터 상기 버퍼 기판을 분리하는 단계를 포함하는 반도체 패키지용 회로 기판의 제조 방법.
  12. 제11항에 있어서, 상기 회로 패턴을 형성하는 단계는
    상기 버퍼 기판상에 접착제를 이용해 금속막을 배치하는 단계;
    상기 금속막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 금속막을 상기 포토레지스트 패턴을 이용하여 패터닝 하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판의 제조 방법.
  13. 제12항에 있어서, 상기 금속막을 패터닝 하는 단계 이후,
    상기 패터닝 된 결과물 상에 도금 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판의 제조 방법.
  14. 제11항에 있어서,
    상기 절연 몸체를 형성하는 단계에서, 상기 유동성 절연 물질은 BT(Bismalemide-Triazine) 레진을 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판의 제조 방법.
  15. 제11항에 있어서,
    상기 절연 몸체의 상면에 더미 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판의 제조 방법.
  16. 제15항에 있어서, 상기 더미 금속막을 형성하는 단계 이후,
    상기 더미 금속막을 포토 공정을 이용하여 패터닝 하여 인식 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판의 제조 방법.
  17. 제15항에 있어서,
    상기 회로 패턴 및 상기 더미 금속막은 각각 구리를 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판의 제조 방법.
  18. 제11항에 있어서, 상기 버퍼 기판을 분리하는 단계 이후,
    상기 회로 패턴의 두께를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판의 제조 방법.
  19. 제11항에 있어서, 상기 버퍼 기판을 상기 절연 몸체로부터 분리하는 단계 이후,
    상기 회로 패턴이 형성된 상기 절연 몸체의 제1 면에 상기 회로 패턴의 일부를 노출하는 개구를 갖는 제1 솔더 레지스트 패턴을 형성하는 단계; 및
    상기 제1 면과 대향 하는 상기 절연 몸체의 제2 면 상에 제2 솔더 레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지용 회로 기판의 제조 방법.
  20. 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖고, 상기 제1 및 제2면들을 관통하는 관통공을 갖고 유동성 절연 물질을 경화시켜 형성된 절연 몸체, 제1 도전면, 상기 제1 도전면과 대향 하는 제2 도전면 및 상기 제1 및 제2 도전면들을 연결하는 측면을 갖고, 상기 제2 도전면 및 상기 측면은 상기 절연 몸체의 상기 제1 면을 통해 상기 절연 몸체에 묻히고 상기 제1 도전면은 상기 절연 몸체의 외부로 노출되는 회로 패턴 및 상기 제2 면 상에 배치된 인식 패턴을 포함하는 회로 기판;
    상기 제2 면 상에 배치되며 상기 관통공을 통해 노출되는 본딩 패드들을 갖는 반도체 칩; 및
    상기 본딩 패드 및 상기 회로 패턴을 전기적으로 연결하는 도전성 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
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