KR100979818B1 - 인쇄회로기판 제조방법 - Google Patents

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Abstract

솔더 볼을 가지는 인쇄회로기판 제조방법이다. 이 제조방법은 제1 캐리어의 일면에 홀이 형성된 제2 캐리어를 적층하는 단계, 홀의 내부를 전도성 물질로 채워 솔더를 형성하는 단계, 제2 캐리어에 솔더와 전기적으로 연결되는 회로패턴층을 형성하는 단계, 제1 캐리어 및 제2 캐리어를 제거하여 솔더를 노출시키는 단계가 있다. 이 솔더 볼을 가지는 인쇄회로기판 제조방법은 기판의 제조 공정의 일환으로 미세 피치의 균일한 반구상의 솔더볼을 형성할 수 있다. 즉, 제조 기판을 제조할 때 솔더 볼을 붙이는 필요는 없다. 또, 이 공법은 캐리어가 기판의 제조 공정상 지지하는 역할을 하여 기판의 변형을 방지하는 방법이기도 하다.
솔더볼, BGA(Ball Grid Array)패키지, 캐리어

Description

인쇄회로기판 제조방법{Manufacturing method of PCB}
본 발명은 인쇄회로기판 제조방법에 관한 것이다.
일반적으로 전자 제품, 통신 기기, 컴퓨터 등 반도체 패키지가 실장되는 전자 제품들이 소형화되어 가고 있는 추세에 따라 반도체 패키지의 크기를 기능 저하 없이 소형화시키기 위한 연구가 활발하다. 이러한 반도체 패키지는 인쇄회로 기판(PCB; Print Circuit Board)의 일 측면에 다수의 랜드가 형성되고, 이 랜드에 각각 솔더볼을 융착 구비하여 신호 인출단자의 기능을 갖도록 한 것이다.
특히 볼 그리드 어레이(Ball Grid Array) 반도체 장치는 이차원적 평면에 격자 형식으로 분포된 솔더볼을 통하여 칩을 다음 레벨 패키지인 PCB 등과 전기적으로 연결하는 것을 의미하며, 전기적으로 성능이 높고 열 특성도 우수한 반도체 패키지 구현이 가능하다.
최근 점점 고밀도화가 진행되면서 멀티스택이 요구되고 실장되는 반도체 칩의 증가로 인해 I/O 접속단자의 수가 증가되었으며, 이에 따라 미세피치 범프 및 균일한 형상의 솔더볼의 요구가 증가되고 있는 실정이다.
또한 고밀도 초박형 패키지 구현을 위해 패키지의 두께가 얇아짐에 따라 제 조 공정상 기판을 어떻게 해서 핸들링 할 것인지가 큰 문제이고, 휨이 발생하기 쉬워 휨을 방지하는 기술이 요구되고 있다.
본 발명은 캐리어를 이용하여 미세피치 구현이 가능하면서 균일한 사이즈의 솔더볼을 적층기판 제조의 일환으로서 형성할 수 있고, 제조하는 적층 기판이 얇아 Handling이 어려운 경우 제조공정상 변형을 줄일 수 있는 인쇄회로기판의 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 제1 캐리어의 일면에 홀이 형성된 제2 캐리어를 적층하는 단계, 홀의 내부를 전도성 물질로 채워 솔더를 형성하는 단계, 제2 캐리어에 솔더와 전기적으로 연결되는 회로패턴층을 형성하는 단계, 제1 캐리어 및 제2 캐리어를 제거하여 솔더를 노출시키는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.
제2 캐리어를 적층하는 단계 전에 제1 캐리어는 일면에 금속층을 적층하는 단계가 있으며, 솔더를 형성할 때에는, 이 금속층을 시드층으로 하여 솔더를 도금으로 형성할 수 있다. 금속층은 니켈(Ni)이나 주석(Sn) 등 동(Cu)과 선택 Etching이 가능한 금속 등을 사용할 수 있다.
제2 캐리어를 적층한 후에 제2 캐리어의 홀을 형성하는 캐리어의 표층에만 코팅층을 적층한다. 코팅층의 재질은 폴리이미드 등의 유기재료를 사용할 수 있다.
솔더를 형성한 후에 솔더의 노출 면에 구리도금을 추가할 수 있다. 솔더를 노출시킨 후에 솔더를 리플로우 하여 솔더볼을 형성할 수 있다.
제1 캐리어는 스테인리스강(Stainless Steel, STS)나 유기수지재를 함유하는 캐리어를 사용할 수 있고, 제2 캐리어는 금속물질로 형성될 수 있다.
회로패턴층을 형성하는 단계는, 제2 캐리어 및 솔더에 절연층을 형성하는 단계, 절연층을 선택적으로 식각하여 솔더가 노출되도록 비아홀을 형성하는 단계, 절연층에 솔더와 전기적으로 연결된 회로패턴을 형성하는 단계를 포함한다. 또한 비아홀을 형성하는 단계 이후에 절연층의 표면 및 비아홀의 벽면에 시드층을 형성하는 단계, 시드층 위에 비아 및 회로패턴이 형성될 부분이 제거된 포토레지스트를 적층하는 단계를 포함한다. 회로패턴 형성은 전해 도금에 의해 수행될 수 있다.
이렇게 형성하는 회로패턴층을 반복하여 형성함에 따라 다층 인쇄회로기판을 제조할 수 있다.
본 발명의 실시예에 따르면 별도로 솔더볼을 붙이는 단계 없이 기판의 제조 공정의 일환으로 미세 피치의 균일한 반구상의 솔더볼을 형성할 수 있고, 캐리어가 기판의 제조 공정상 지지부의 역할을 하여 기판의 변형을 방지 할 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 인쇄회로기판의 제조방법에 관한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명에 따른 인쇄회로기판의 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하 는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도이고, 도 2 내지 도 12는 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 단면도이다. 도 2 내지 도 12를 참조하면, 제1 캐리어(10), 금속층(11), 제2 캐리어(12), 코팅층(13), 홀(14), 솔더(15), 절연층(16), 비아홀(17), 시드층(18), 레지스트(19), 회로패턴(20), 회로패턴층(21), 에칭 레지스트(22), 솔더볼(23)이 도시되어 있다.
본 발명의 실시예에 따르면 별도로 솔더볼을 붙이는 단계 없이 기판의 제조 공정의 일환으로 미세 피치의 균일한 반구상의 솔더볼을 형성할 수 있고, 캐리어가 기판의 제조 공정상 지지부의 역할을 하여 기판의 변형을 방지 할 수 있다.
먼저, 제1 캐리어(10)의 일면에, 홀(14)이 형성된 제2 캐리어(12)를 적층한다(S10).
제1 캐리어(10)는 기판을 적층 해 나가는 과정에서 지지부로서 역할을 하는 부재로, 그 재질의 예로써 스테인리스강(Stainless Steel, STS)이나 유기수지재를 함유하는 캐리어가 사용될 수 있다. 스테인리스강(Stainless Steel, STS)을 사용하면, 후에 제1 캐리어를 분리하는 공정에서 기판과의 분리가 수월하다는 이점이 있다.
제2 캐리어(12)는 솔더(15)가 형성될 위치에 상응하는 홀(14)이 형성된 층으로 솔더(15)를 형성하기 위한 주형으로서의 기능을 하는 부재이다. 최종단계에서는 제거됨으로써 솔더(15)가 표면으로 드러나게 된다. 제2 캐리어(12)의 재질은 금속재질을 사용할 수 있으며, 금속재질은 열에 강하고 역학적인 힘에 대해서도 강성이 있으므로 제조공정에서 가해지는 열 및 압력에 의해 변형되지 아니하여 솔더(15)를 정확한 위치에 정확한 형상으로 형성되도록 할 수 있다. 예로써, 구리 재질의 제2 캐리어(12)를 들 수 있다.
제1 캐리어(10)에 제2 캐리어(12)를 적층하기 이전에 제1 캐리어(10)의 일면에 금속층(11)을 형성할 수 있다. 이러한 금속층(11)은 시드층(18)으로써의 역할을 하여, 제2 캐리어(12) 및 솔더(15)를 도금의 방식으로 형성 가능하도록 하는 역할을 함과 동시에 제1 캐리어(10)와 쉽게 분리 될 수 있도록 하는 경계로써의 역할도 한다.
금속층(11)의 형성 방법으로 전주법(electroforming)을 들 수 있는데, 전주법이란 박리피막을 부여한 모형상에 금속을 전착시킨 후 그 전착금속을 분리하여 모형 표면과 반대의 요철의 제품을 얻든가 그의 전착 금속 표면에 다시 분리피막 처리를 하여 금속을 전착시켜서 분리하면 최초의 모형과 같은 요철을 갖는 제품을 얻는 방법이다.
전기 도금이 가능한 금속이나 합금이면 원칙적으로 전주의 대상이 되는데 니켈(Ni)을 사용할 수 있고, 니켈을 사용하는 경우 스테인리스강(Stainless Steel, STS)로 된 제1 캐리어(10)와의 분리가 용이하다.
다음으로 제2 캐리어(12)의 표층에 홀(14)이 형성된 코팅층(13)을 적층한다(S20). 도 2를 참조하면 제1 캐리어(10)에 금속층(11), 제2 캐리어(12) 및 코팅 층(13)이 적층된 형상이 도시되어 있다. 코팅층(13)은 솔더(15)를 형성할 때 제2 캐리어(12)에 형성된 홀(14)에만 채워지고 다른 부분에 형성되지 아니하도록 솔더(15) 형성위치를 제어하는 역할을 한다. 솔더(15) 형성 시 도금레지스트 역할을 하며, 또 한편으로 캐리어를 제거한 후에 표면에 드러나게 되면 솔더레지스트로서의 역할도 하므로, 다시 솔더레지스트를 도포할 필요가 없는 바, 공정의 수를 줄일 수도 있다.
코팅층(13)은 솔더(15) 형성 시 도금레지스트 역할을 하므로, 절연성 물질을 이용함이 바람직하며, 예로써 폴리이미드(Polyimide, PI)를 들 수 있다. 폴리이미드는 주사슬 중 이미드(imide) 결합을 갖는 중합체를 총칭하며, 프라스틱 종류 중 장점이 많아 엔지니어링 프라스틱으로 많이 사용된다. 장점으로 기계적 강도가 높고, 충격강도가 높으며, 치수안정성이 좋다. 또한, 전기절연성이 좋고, 난연성, 내마모성, 내약품성 성질이 있어, 기판 제조공정상의 가해지는 열에 대해서도 변형이 적으며, 캐리어 제거 시 사용되는 에칭액에 의해서도 견딜 수 있는 특징이 있다.
다음으로 홀(14)의 내부에 솔더(15)를 형성한다(S30). 솔더(15)는 반도체 패키지에서 반도체 칩과의 연결부위가 되므로 전도성 물질을 이용하고, 융점이 450℃ 이하인 주석(Sn)- 납(Pb)합금을 말한다. 조성에 따라 융점이 변화할 뿐만 아니라 기계적 특성(경도, 강도), 전기적 특성(도전성, 열기전력), 화학적 특성(부식성, 마이그레이션), 물리적 특성(밀도, 열팽창)이 바뀐다.
솔더(15) 페이스트를 제2 캐리어(12)의 홀(14)에 채우는 방법도 가능하며, 금속층(11)이 존재하여 전해 도금이 가능하므로 전해 도금 방식으로 솔더(15)를 형 성하여 보다 더 정밀도 높은 솔더(15)를 형성할 수 있다. 도 3에 도시된 바와 같이 코팅층(13)에 의해 솔더(15)는 홀(14)에만 채워진다.
솔더(15)를 형성한 후에 솔더(15)가 노출된 부위에 구리로 도금을 할 수 있다. 구리도금은 반드시 필요한 것은 아니나, 회로패턴(20)과의 접속 신뢰도를 높일 수 있고, 리플로우를 통하여 솔더볼(23)을 형성하는 공정에서 솔더볼(23)이 맺히는 랜드로서의 역할을 하므로, 정확한 위치에 솔더볼(23)을 형성할 수 있다.
다음으로, 제2 캐리어(12)에 상기 솔더(15)와 전기적으로 연결되는 회로패턴층(21)을 형성한다(S40). 회로패턴층(21)은 절연층(16)과 회로패턴(20)을 포함하는 층으로 각 층간에 전기적 연결이 되는 다층으로 구성하여 다층인쇄회로기판의 제조가 가능하다.
회로패턴층(21)을 형성하는 방법에 대하여 구체적으로 살펴보면, 먼저 제2 캐리어(12) 및 솔더(15)에 절연층(16)을 형성한다(S41). 도 4에 도시된 바와 같이 제2 캐리어(12)와 솔더(15)를 덮어서 절연층(16)을 적층한다.
다음으로, 도 5와 같이 절연층(16)을 선택적으로 식각하여 솔더(15)가 노출되도록 비아홀(17)을 형성한다(S42). 비아홀(17)은 전도성 물질을 채워 솔더(15)와 회로패턴(20)이 전기적으로 연결한다. 따라서 솔더(15)와 상응하는 위치에 비아홀(17)을 형성하여야 한다.
다음으로, 절연층(16)의 표면 및 비아홀(17)의 벽면에 시드층(18)을 형성하고(S43), 시드층(18) 위에 비아를 포함한 회로패턴(20)이 형성될 부분이 제거된 포토레지스트(19)를 적층한다(S44). 도 6과 도 7에 도시되어 있다.
다음으로, 시드층(18)을 전극으로 하여 전해도금을 하여 절연층(16)에 솔더(15)와 전기적으로 연결된 회로패턴(20)을 형성한다(S45). 즉, 도 8에 도시된 바와 같이 비아홀(17)까지 채워 솔더(15)와 연결된 회로패턴(20)을 형성하고, 도 9에 도시된 바와 같이 포토레지스트(19)를 제거하고, 노출된 시드층(18)을 제거하여 회로패턴(20) 이외의 부분이 전기적으로 연결되지 아니하도록 한다.
그 결과 회로패턴층(21)이 형성되며, 본 실시예에서는 애디티브 방식으로 회로패턴(20)을 형성하는 것을 설명하였다. 이러한 회로패턴층(21)을 형성하는 과정을 2회 이상 반복하면 그 결과 도 10과 같은 다층 인쇄회로기판을 형성할 수 있다.
다음으로, 솔더(15)를 형성하는 과정을 살펴본다.
도 11에서 도시된 바와 같이 제1 캐리어(10) 및 제2 캐리어(12)를 제거하여 솔더(15)를 노출시킨다(S50) 제1 캐리어(10)를 스테인리스강(Stainless Steel, STS)를 사용하고 니켈 금속층(11)이 제1 캐리어(10)와 제2 캐리어(12) 사이에 개재 된 경우 제1 캐리어(10)는 금속층(11)과 쉽게 분리가 가능하다.
금속층(11)을 에칭액을 이용하여 부식하여 제거하고, 제2 캐리어(12)도 금속재질인 경우 에칭액을 이용할 수 있다. 이때, 기판의 테두리 부위에는 제거 하지 아니하고 남겨 둔다면, 기판의 지지부로써의 역할을 할 수 있다. 제2 캐리어(12)까지 제거되면 코팅층(13)과 솔더(15)가 드러나고 코팅층(13)은 상술한 바와 같이, 솔더레지스트로서의 역할도 가능하다.
다음으로, 도 12에 도시된 바와 같이 리플로우 하여 솔더볼(23)을 형성한다(S60). 리플로우란 솔더(15)를 가열 용융시켜 반구형으로 맺히게 하여 솔더 볼(23)을 형성하는 것이다.
본 실시예에서 상술한 바와 같이, 별도로 솔더볼을 붙이는 단계 없이 기판의 제조 공정의 일환으로 미세 피치의 균일한 반구상의 솔더볼을 형성할 수 있고, 캐리어가 기판의 제조 공정상 지지부의 역할을 하여 기판의 변형을 방지 할 수 있다. 특히 코팅층을 형성하는 경우에는 솔더를 형성 시 도금레지스트 역할 및 캐리어 제거 후 솔더레지스트로서의 역할도 할 수 있어 자재를 절약할 수 있으며, 공정수도 줄일 수 있다.
이상 본 발명의 여러 측면에 따른 인쇄회로기판 회로형성방법의 실시예에 대하여 설명하였으며, 전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제1 캐리어
11 : 금속층
12 : 제2 캐리어
13 : 코팅층
14 : 홀
15 : 솔더
16 : 절연층
17 : 비아홀
18 : 시드층
19 : 포토레지스트
20 : 회로패턴
21 : 회로패턴층
22 : 에칭 레지스트
23 : 솔더볼

Claims (12)

  1. 제1 캐리어의 상측에, 홀이 형성된 제2 캐리어를 적층하는 단계;
    상기 홀의 내부를 전도성 물질로 채워 솔더를 형성하는 단계;
    상기 제2 캐리어의 상측에 절연층을 적층하는 단계;
    상기 절연층에 비아홀을 형성하는 단계;
    상기 절연층에 상기 비아홀을 통해 상기 솔더와 전기적으로 연결되는 회로패턴을 형성하는 단계; 및
    상기 제1 캐리어 및 상기 제2 캐리어를 제거하여 상기 솔더를 노출시키는 단계를 포함하는 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 제2 캐리어를 적층하는 단계 전에
    상기 제1 캐리어의 일면에 금속층을 적층하는 단계를 더 포함하며,
    상기 솔더를 형성하는 단계는,
    상기 금속층을 시드층으로 하여 상기 솔더를 도금으로 형성하는 단계인 것을 특징으로 하는 인쇄회로기판 제조방법.
  3. 제2항에 있어서,
    상기 금속층은 니켈(Ni) 또는 주석(Sn)인 것을 특징으로 하는 인쇄회로기판 제조방법.
  4. 제1항에 있어서,
    상기 제2 캐리어를 적층하는 단계 이후에
    상기 제2 캐리어에 상기 홀에 상응하는 개구부가 형성된 코팅층을 적층하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  5. 제4항에 있어서,
    상기 코팅층은 폴리이미드인 것을 특징으로 하는 인쇄회로기판 제조방법.
  6. 제1항에 있어서
    상기 솔더를 형성하는 단계 이후에
    상기 솔더의 노출 면에 구리도금을 하는 것을 더 포함하는 인쇄회로기판 제조방법.
  7. 제1항에 있어서
    상기 솔더를 노출시키는 단계 이후에
    상기 솔더를 리플로우 하여 솔더볼을 형성하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  8. 제1항에 있어서,
    상기 제1 캐리어는 스테인리스강(Stainless Steel, STS) 또는 유기수지재를 함유하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  9. 제1항에 있어서,
    상기 제2 캐리어는 금속성물질로 형성된 것을 특징으로 하는 인쇄회로기판 제조방법.
  10. 삭제
  11. 제1항에 있어서,
    상기 비아홀을 형성하는 단계 이후에
    상기 절연층의 표면 및 비아홀의 벽면에 시드층을 형성하는 단계;
    상기 시드층 위에 상기 비아 및 상기 회로패턴이 형성될 부분이 제거된 포토레지스트를 적층하는 단계를 더 포함하고,
    상기 회로패턴을 형성하는 단계는
    전해 도금을 하여 수행되는 것을 특징으로 하는 인쇄회로기판 제조방법.
  12. 제1항에 있어서,
    절연층을 적층하는 단계와, 비아홀을 형성하는 단계 및 회로패턴을 형성하는 단계를 반복하여 수행함으로써, 다층 인쇄회로기판을 형성하는 것을 특징으로 하는 인쇄회로기판 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101022873B1 (ko) * 2009-09-14 2011-03-16 삼성전기주식회사 인쇄회로기판의 제조방법
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
CN105870026B (zh) * 2016-03-07 2019-03-19 武汉光谷创元电子有限公司 载体、其制造方法及使用载体制造无芯封装基板的方法
TWI719241B (zh) * 2017-08-18 2021-02-21 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
US11637060B2 (en) 2019-07-18 2023-04-25 Unimicron Technology Corp. Wiring board and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050120747A (ko) * 2003-04-09 2005-12-23 다이니폰 인사츠 가부시키가이샤 배선기판 및 그 제조방법
KR20070037323A (ko) * 2005-09-30 2007-04-04 미쓰이 긴조꾸 고교 가부시키가이샤 배선 기판의 제조 방법 및 배선 기판
KR100714774B1 (ko) 2005-12-14 2007-05-04 삼성전기주식회사 합금 솔더 범프를 구비하는 인쇄회로기판 및 그 제작방법
JP2007173775A (ja) 2005-12-20 2007-07-05 Phoenix Precision Technology Corp 回路基板構造及びその製法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3764587B2 (ja) * 1998-06-30 2006-04-12 富士通株式会社 半導体装置の製造方法
US7232755B1 (en) * 2005-08-02 2007-06-19 Asat Ltd. Process for fabricating pad frame and integrated circuit package
JP2007103840A (ja) * 2005-10-07 2007-04-19 Nec Electronics Corp 電子回路装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050120747A (ko) * 2003-04-09 2005-12-23 다이니폰 인사츠 가부시키가이샤 배선기판 및 그 제조방법
KR20070037323A (ko) * 2005-09-30 2007-04-04 미쓰이 긴조꾸 고교 가부시키가이샤 배선 기판의 제조 방법 및 배선 기판
KR100714774B1 (ko) 2005-12-14 2007-05-04 삼성전기주식회사 합금 솔더 범프를 구비하는 인쇄회로기판 및 그 제작방법
JP2007173775A (ja) 2005-12-20 2007-07-05 Phoenix Precision Technology Corp 回路基板構造及びその製法

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