JP5269563B2 - 配線基板とその製造方法 - Google Patents

配線基板とその製造方法 Download PDF

Info

Publication number
JP5269563B2
JP5269563B2 JP2008305154A JP2008305154A JP5269563B2 JP 5269563 B2 JP5269563 B2 JP 5269563B2 JP 2008305154 A JP2008305154 A JP 2008305154A JP 2008305154 A JP2008305154 A JP 2008305154A JP 5269563 B2 JP5269563 B2 JP 5269563B2
Authority
JP
Japan
Prior art keywords
wiring board
pad
external connection
wiring
plating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008305154A
Other languages
English (en)
Other versions
JP2010129899A (ja
JP2010129899A5 (ja
Inventor
健太郎 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008305154A priority Critical patent/JP5269563B2/ja
Priority to US12/626,025 priority patent/US8183467B2/en
Publication of JP2010129899A publication Critical patent/JP2010129899A/ja
Publication of JP2010129899A5 publication Critical patent/JP2010129899A5/ja
Priority to US13/427,235 priority patent/US8754336B2/en
Application granted granted Critical
Publication of JP5269563B2 publication Critical patent/JP5269563B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09845Stepped hole, via, edge, bump or conductor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0147Carriers and holders
    • H05K2203/0152Temporary metallic carrier, e.g. for transferring material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0369Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1184Underetching, e.g. etching of substrate under conductors or etching of conductor under dielectrics; Means for allowing or controlling underetching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、配線基板に関し、より詳しく言えば、本発明は、一方の面に半導体チップなどを搭載するためのパッドが設けられ、他方の面に別の実装基板に接続するためのパッドが設けられるタイプの配線基板に関する。
半導体チップや他の電子部品などをパッケージ化する際などに用いられる配線基板には、一方の面に半導体チップ、電子部品などの搭載のためのパッドが設けられ、他方の面に別の実装基板に接続するためのパッドが設けられる。これらの外部接続用パッドの表面には、半導体チップなどとの接続、及び実装基板への接続に使用されるはんだバンプとの接合のために、表面めっき層が施される。表面めっき層は、パッド側からニッケル(Ni)、金(Au)などを薄くめっきして形成される。
図27に、通常のビルドアップ技術で作製した配線基板における外部接続用パッドの例を示す。この図の外部接続用パッド101は、配線基板の一番外側の絶縁層102の上に銅(Cu)などの導体材料で形成され、外部接続用パッド101に対応する位置で、下層の配線103の一端に形成されたパッド104に、絶縁層102を貫通するビア105を介して接続される。基板の最表面には、ソルダレジスト層106が設けられ、この層には外部接続用パッド101の上面の一部を露出させる開口部107が形成される。露出した外部接続用パッド101の上面に、表面めっき層108が配置される。
配線基板の製造方法として、ビルドアップ技術により表裏両面に配線層と絶縁層を交互に形成するためのコア基板を使用せずに、銅板などの支持体上に最初に外部接続用パッドを表面めっき層とともに形成してから、その上にビルドアップ技術により絶縁層と配線層を必要な数だけ形成し、次いで反対側の外部接続用パッドを形成後に支持体を除去して、配線基板を製造する方法も知られている(例えば、特許文献1)。
この方法で製造した配線基板における一方の面の(支持体上に最初に形成した)外部接続用パッドの例を、図28に示す。この図の外部接続用パッド121の片側は表面めっき層122で覆われ、この表面めっき層の表面は、一番外側の絶縁層123の表面に露出されている。外部接続用パッド121は、絶縁層123を貫通するビア124を介して、下層の配線125の一端に設けられたパッド126に接続されている。基板の他方の面の外部接続用パッドは、図27で説明したものと同様である。
再表2003/039219号公報
図27で説明した従来の配線基板における外部接続用パッド101は、それを形成後に基板の全面を覆って形成したソルダレジスト層106に開口部107を形成して、その一部が半導体チップあるいは外部回路との接続のために露出される。そのため、パッド101は、ソルダレジスト層の開口部107よりも大きく形成する必要があり、配線の微細化の妨げとなっている。
また、外部接続用パッド101が大きく形成されるために、下層配線のパッド104との間に存在する樹脂(詳しく言えば、図27中に示した縦の破線Aと、パッド101の下面と、パッド104の上面と、ビア105の側面との間に存在する樹脂)の量が多く、その加熱収縮によって引き起こされるストレスのためパッドとビアとの接続部にクラックが発生する等により、ビアの接続信頼性が低下しかねない。
図28で説明した従来の配線基板における外部接続用パッド121の場合は、上述の問題は解消可能である。しかし、表面めっき層122とその下のパッド121とが同じ大きさであるため、図29に示したように、表面めっき層122と絶縁層123の間でストレスのために発生したクラック131が、パッド121の側面に沿って絶縁層123の内部に向かって浸透しやすく、配線の断線が発生する等、配線基板の性能劣化の原因となりやすい。
本発明の目的は、配線の微細化の妨げとならず、ビアの接続信頼性を維持することができ、且つ配線基板の性能劣化の原因となりにくい外部接続用パッドを一方の面に有する配線基板を提供することである。
本発明の配線基板は、所定数の配線層と各配線層の間の絶縁層を有し、且つ、外部の回路に接続するための、表面めっき層を備えた外部接続用パッドを有する配線基板であって、当該配線基板の一方の面における外部接続用パッドの外周縁が、表面めっき層の外周縁より、パッド中心に向け後退していることを特徴とする。
前記一方の面における表面めっき層の表面は、配線基板の表面と同じ平面に位置することができる。
前記一方の面における表面めっき層は、配線基板表面の凹部に位置していてもよい。この凹部は、配線基板に例えば半導体チップをフリップチップ接続する際に、半導体チップのバンプを凹部に位置させることで、配線基板とバンプとの接続を容易にするとともに、チップの位置決めも容易にすることができる。あるいは、前記一方の面における表面めっき層が配線基板表面から突出していてもよい。どちらの場合においても、前記一方の面における表面めっき層の周縁部は配線基板の絶縁層により被覆されていてもよく、これにより表面めっき層の配線基板への密着強度を向上させることができる。
前記一方の面における外部接続用パッドは、配線基板に半導体素子又はその他の電子部品を搭載するためのパッドであってもよく、あるいは配線基板を別の基板に実装するためのパッドであってもよい。
本発明の配線基板は、
(a)エッチングにより除去可能な支持体上に表面めっき層と外部接続用パッドを順次形成する工程、
(b)当該外部接続用パッドの外周縁を、表面めっき層の外周縁よりパッド中心に向け後退させる加工を施す工程、
(c)当該外部接続用パッドを形成した支持体上に所定数の絶縁層と配線層を形成する工程、
(d)上記支持体を除去する工程、
を含む配線基板製造方法により製造することができる。
好ましくは、前記工程(a)における表面めっき層と外部接続用パッドの形成は、前記支持体上に設けたマスクパターンを使用する電解めっきにより行う。
外部接続用パッドの外周縁を表面めっき層の外周縁よりパッド中心に向け後退させる加工を施す前記工程(b)は、例えば、前記マスクパターンを使用する外部接続用パッドの選択エッチングにより行うことができ、前記マスクパターンはその後除去することができる。あるいは、前記工程(b)は、前記工程(a)において外部接続用パッドを支持体の材料と同じ材料で形成し、そして工程(a)後に前記マスクパターンを除去してから、外部接続用パッドの選択エッチングにより行うこともできる。この方法によれば、パッドの選択エッチング時に同じ材料の支持体もエッチングされることを利用して、前記凹部を設けることができ、且つ表面パッドの周縁部が絶縁層で被覆された配線基板を得ることができる。また、前記工程(b)は、前記工程(a)において外部接続用パッドを支持体の材料と異なる材料で形成し、そして工程(a)後に前記マスクパターンを除去してから、外部接続用パッドの選択エッチングにより行うこともできる。
前記工程(a)においては、支持体上に犠牲層を形成してから、表面めっき層と外部接続用パッドを形成してもよい。この場合、支持体の除去時に犠牲層も除去することにより、凹部を設けた配線基板を得ることができる。犠牲層の形成と、マスクパターン除去後に支持体を外部接続用パッドとともに選択エッチングすることにより前記工程(b)を行うのとを組み合わせることによって、より深い凹部の形成が可能になる。
前記工程(a)においては、マスクパターンを使用するエッチングにより支持体に凹部を形成してから、表面めっき層と外部接続用パッドを形成することもでき、これにより、表面めっき層が配線基板表面から突出している配線基板を得ることができる。
本発明によれば、配線の微細化に有利であり、ビアの接続信頼性を維持でき、且つ配線基板の性能劣化の抑制にも有益である外部接続用パッドを一方の面に有する配線基板を提供することが可能となる。
本発明の配線基板における特徴は、一方の面の外部接続用パッドの外周縁が、その表面めっき層の外周面よりもパッド中心に向けて後退していることである。
図1に、そのような外部接続用パッド1を示す。パッド1は、外部回路との接続に当てられる側に表面めっき層2を有し、このパッド1は、その外周縁1aが、表面めっき層2の外周縁2aよりもパッド中心に向けて後退し、表面めっき層2の外周縁2aの内側に位置する。本発明の目的のためには、パッド1は小さいほどよいが、その下限は、主に、パッド1を基板内部の配線4に接続するビア3との接合を確保するのに必要とされる製造工程上の精度に依存する。一方、パッド1に接合する表面めっき層2の大きさは、接続するバンプ(図示せず)の大きさに依存する。パッド1の実際の大きさは、これらを勘考して決定すべきである。一例を挙げれば、標準的な配線基板において、パッド1の外周縁1aと表面めっき層2の外周縁2aとの水平方向の距離(図1のDで表示した長さ)が0.1〜5μm程度、好適には1〜3μm程度となるようにすることができる。
図1において、ビア3は、外部接続用パッド1に対応する位置にあって配線4の一端に位置するパッド5を介して配線4に接続される。また、外部接続用パッド1、表面めっき層2、ビア3、配線4、配線4に接続するパッド5は、表面めっき層2の上面を除いて、絶縁層7中に存在する。
図27を参照して先に説明した従来技術の場合には、外部回路との接続用のパッド101に通じるソルダレジスト層106の開口部107の大きさが、そこに位置する表面めっき層108の大きさを規定しており、そしてそれは接続するバンプの大きさに左右される。パッド101を覆うソルダレジスト層106を形成してからこの層に開口部107を形成する必要から、パッド101は開口部107より大きく、すなわち表面めっき層より大きく形成しなければならない。この場合、必然的に、パッド101の外周縁の方が表面めっき層108の外周縁のより外側に位置することになる。
それに対し、本発明の場合、外部接続用パッド1の外周縁1aは表面めっき層2の外周縁2aよりもパッド中心に向け後退して、前者は後者より内側に位置している(図1)。この外部接続用パッド1の外周縁1aのパッド中心に向けての後退によって、本発明の配線基板では、配線の微細化が可能となるとともに、外部接続用パッド1と、内部配線4につながるパッド5との間に存在する樹脂、すなわち図1中に示した縦の破線Bと、パッド1の下面と、パッド5の上面と、ビア3の側面との間に存在する樹脂の量が、図27を参照して先に説明した従来技術の場合よりも少なくなって、その樹脂の加熱収縮に伴うストレスに起因するビアの接続信頼性を維持することが可能になる。
図28を参照して先に説明した従来技術の場合には、図29に示したように、表面めっき層122と絶縁層123の間でストレスのために発生したクラック131が、パッド121の側面に沿って絶縁層123の内部に向かって浸透しやすく、配線基板の性能劣化の原因となりやすいという問題がある。
それに対し、本発明の場合は、図2に示したように、表面めっき層2と絶縁層7の間で発生したクラック9は、表面めっき層2の側面に沿って進んだところで停止し、絶縁層7中にそれほど深くは進入しない。これにより、クラックによる配線基板の性能劣化の問題は回避される。
本発明において、「外部回路」とは、配線基板の外部にあって、当該配線基板がそれに接続する回路を指す。例えば、本発明における「外部回路」としては、配線基板に接続される半導体チップやその他の電子部品の回路、そのような半導体チップ等を搭載した配線基板が接続される実装基板の回路、などが挙げられる。
本発明の配線基板を構成する各部材の材料は、通常の配線基板における同等の部材の材料と同様でよい。例えば、外部接続用パッドの材料としては、銅(Cu)あるいはその合金といったような、一般的な配線材料を挙げることができる。外部接続用パッドの上に設けられる表面めっき層の材料としては、(1)NiとAuの組み合わせ、(2)NiとPdとAuの組み合わせ、(3)Sn、(4)SnとAgとの組み合わせ、などを挙げることができる。(1)、(2)、(4)の各組み合わせの場合、Au層又はAg層が外部に露出するように、めっき層は順に積層される。
本発明の配線基板は、銅板や銅箔等の金属からなる支持体上に最初に外部接続用パッドを表面めっき層とともに形成してから、その上にビルドアップ法により所定数の絶縁層と配線層を形成し、次いで反対側の外部接続用パッドを形成後に支持体を除去する方法により製造することができる。配線基板の一方の面における外部接続用パッドの外周縁を表面めっき層のそれよりパッド中心に向け後退させるための加工は、ビルドアップ法による最初の絶縁層の形成の前に行うことができる。
こうして製造した本発明の配線基板において、支持体上に最初に形成した外部接続用パッドが、その外周縁が表面めっき層のそれよりもパッド中心に向け後退したパッドとなる一方、反対側の外部接続用パッド(ビルドアップ法で形成した最後のパッド)は、表面めっき層より大きくなる。主として、前者のパッドは配線基板に半導体チップやその他の電子部品などを搭載するのに用いることができ、後者のパッドは配線基板を実装基板に実装するのに用いることができる。とは言え、場合によっては、その逆の使用の仕方も可能である。
次に、実施例により本発明を更に説明することにする。とは言え、本発明はここに示す実施例に限定されるものではない。
〔実施例1〕
この例では、表面めっき層の表面と配線基板の表面が同一平面にある配線基板を、その製造方法とともに説明する。
図3(a)に示したように、支持体11としてのCu板の表面に、マスクパターンとなるめっきレジストパターン12を形成する。図3(a)では、簡単にするため支持体11の片面のめっきレジストパターン12を示しているだけであるが、実際は、支持体11の反対面もめっきレジストで覆われている。支持体11としては、Cu板以外に、Cu箔、あるいは通常のエッチング液で除去可能なその他の金属又は合金の板や箔を利用することができる。めっきレジストパターン12の開口部12a(図3(a))(直径100μm)の底部に露出している支持体11の上に、電解めっきにより、図3(b)に示したように表面めっき層13と外部接続用パッド14を順次形成する。表面めっき層13は、ここでは、厚さがそれぞれ0.5μm、5μmのAu層とNi層により形成する(Au層とNi層は、この順番で形成する)。外部接続用パッド14は、Cuで、10μmの厚さに形成する。
次に、Cuのみ溶解するエッチング液を使用して、外部接続用パッド14を選択的にエッチングし、その外周縁を表面めっき層13の外周縁より1〜3μm程度小さくする(図3(c))。エッチング後、めっきレジストパターン12を除去し(図3(d))、そしてパッド14を覆うように全面に樹脂フィルムを積層して、絶縁層15を形成する(図3(e))。樹脂フィルムとしては、エポキシやポリイミド等のフィルムを用いることができる。
次に、図4(a)に示したように、レーザ加工により絶縁層15にビア孔15aを形成する。このビア孔15aは、直径が、絶縁層15の表面で60μmであり、パッド14を露出させる底部では50μm程度になり、開口部側が大径の円錐台形状の孔となる。次いで、パッド14に接続するビア16aと、これに接続する配線層16bの配線パターンを形成する(図4(b))。そのためには、例えばセミアディティブ法などの通常の方法を利用することができる。
絶縁層の形成とビア・配線層の形成を繰り返して、図4(c)に示したように所定の数の絶縁層15と配線層16bを形成し、一番上の絶縁層15の上の配線パターンとともに外部接続用パッド17(直径200〜1000μm)を形成後、パッド17に通じる開口部18aを有するソルダレジスト層18を形成する。更に、開口部18aに露出したパッド17の上に、表面めっき層19を無電解めっきにより形成する。その後、支持体11をエッチングにより除去して、図4(d)に示したように配線基板10を完成する。完成した配線基板10において、支持体11を除去した面10aのパッド14が半導体チップなどとの接続用のパッドとなり、反対面のパッド17が実装基板との接続用のパッドとなる。
図5に、半導体チップ21を搭載した配線基板10を示す。半導体チップ21は、半導体チップ21に予め設けたバンプをリフローさせたはんだ接合部材22により配線基板10のパッド14に接続される。配線基板10と半導体チップ21との間には、アンダーフィル樹脂23が充填される。
図6に示したように、半導体チップ21は、配線基板10の支持体11を除去した面10aと反対の面のパッド17に接続してもよい。この場合、配線基板10の支持体11を除去した面10aのパッド14が、実装基板(図示せず)との接続用のパッドとなる。
〔実施例2〕
ここでは、表面めっき層の表面と配線基板の表面が同一平面にある配線基板を、そのもう一つの製造方法とともに説明する。
図7(a)に示したように、支持体31としてのCu板の表面にめっきレジストパターン32を形成する(支持体31の裏面にもレジスト層(図示せず)を形成する)。支持体31としては、Cu板以外に、Cu箔、あるいは通常のエッチング液で除去可能なその他の金属又は合金の板や箔を利用することができる。めっきレジストパターン32の開口部32a(図7(a))(直径100μm)の底部に露出している支持体31の上に、電解めっきにより、図7(b)に示したように表面めっき層33と外部接続用パッド34を順次形成する。表面めっき層33としては、厚さがそれぞれ0.5μm、5μmのAu層とNi層をこの順番で形成する。外部接続用パッド34は、Niで、10μmの厚さに形成する。
次に、めっきレジストパターン32を剥離して除去し、続いてNi製の外部接続用パッド34を選択的にエッチングして、その外周縁をめっき層33の外周縁よりより1〜3μm程度小さくする(図7(c))。その後、図7(d)に示したように、外部接続用パッド34を覆うように全面に樹脂フィルムを積層して、絶縁層35を形成する。絶縁層35の形成には、エポキシやポリイミド等の樹脂フィルムを用いることができる。
次に、図8(a)に示したように、レーザ加工により絶縁層35にビア孔35aを形成する。このビア孔35aの直径は、絶縁層35の表面で60μm、パッド34を露出させる底部で50μm程度である。次いで、パッド34に接続するビア36aと、これに接続する配線層36bを、例えばセミアディティブ法などにより、形成する(図8(b))。
続いて、絶縁層の形成とビア・配線層の形成を繰り返して、図8(c)に示したように所定の数の絶縁層35と配線層36bを形成し、一番上の絶縁層35の上の配線パターンとともに外部接続用パッド37(直径200〜1000μm)を形成後、パッド37に通じる開口部38aを有するソルダレジスト層38を形成する。更に、開口部38aに露出したパッド37の上に、表面めっき層39を無電解めっきにより形成する。そして図8(d)に示したように、支持体31をエッチングにより除去して、配線基板30を完成する。完成した配線基板30において、支持体31を除去した面30aのパッド34が半導体チップなどとの接続用のパッドとなり、反対面のパッド37が実装基板との接続用のパッドとなる。この場合の配線基板30に半導体チップを接続したところは、実施例1の配線基板10の場合と同じであり、図5に例示したとおりである。
実施例1の配線基板10の場合と同様に、実施例2の配線基板30の場合も、半導体チップは配線基板30の支持体31を除去した面30aと反対の面のパッド37に接続してもよい。この場合、図6に示したように、配線基板30の支持体31を除去した面30aのパッド34が、実装基板(図示せず)との接続用のパッドとなる。
〔実施例3〕
ここでは、表面めっき層が配線基板の凹部に位置している配線基板の例を、その製造方法とともに説明する。なお、以下の実施例で使用する部材の材質や寸法、処理方法などは、特に断らない限り、実施例1、2で説明したとおりである。
図9(a)に示したように、支持体41としてのCu板の表面に、開口部42aを有するめっきレジストパターン42を形成する(支持体41の裏面にもレジスト層(図示せず)を形成する)。開口部42aの底部に露出している支持体41の上に、電解めっきにより、図9(b)に示したように表面めっき層43(Au層とNi層で形成)とCuの外部接続用パッド44を順次形成する。
めっきレジストパターン42を除去(図9(c))後、Cu材料を選択的にエッチングして、図9(d)に示したように、パッド44の外周縁を表面めっき層43の外周縁より1〜3μm程度小さくするとともに、表面めっき層43のマスク効果によるサイドエッチングとアンダーカットでCu材料の支持体41の一部を溶解除去して、表面めっき層43の支持体41に接している側の周縁部を露出させる。これにより、支持体41に、高さ1〜3μm程度の突起部41aが形成され、この突起部41aの上に表面めっき層43とパッド44が配置されることとなる。エッチング後、パッド44を覆うように全面に樹脂フィルムを積層して、絶縁層45を形成する(図9(e))。
次に、図10(a)に示したように、レーザ加工により絶縁層45にビア孔45aを形成する。その後、図10(b)に示したように、パッド44に接続するビア46aと、これに接続する配線層46bの配線パターンを形成する。
絶縁層の形成とビア・配線層の形成を繰り返して、図10(c)に示したように所定の数の絶縁層45と配線層46bを形成し、一番上の絶縁層45の上の配線パターンとともに外部接続用パッド47を形成後、パッド47に通じる開口部48aを有するソルダレジスト層48を形成する。次に、開口部48aに露出したパッド47の上に、表面めっき層49を無電解めっきにより形成する。その後、エッチングにより、支持体41をその突起部41aとともに除去して、図10(d)に示したように配線基板40を完成する。完成した配線基板40において、支持体41を除去した面40aのパッド44が半導体チップなどとの接続用のパッドとなり、反対面のパッド47が実装基板との接続用のパッドとなる。
この例の配線基板40には、エッチングでの支持体41の除去により、支持体41に接していた絶縁層45に、支持体41の突起部41aの形状にならって面40a側の開口部が大径となる凹部45bが形成されている。この凹部45bは、配線基板40に半導体チップをフリップチップ接続する際に、半導体チップのバンプを凹部45bに位置させることで、配線基板とバンプとの接続を容易にするとともに、チップの位置決めも容易にする。更に、表面めっき層43の周縁部が絶縁層45で被覆されていることによって、表面めっき層43の配線基板40への密着強度が向上する。
図11に、半導体チップ21を搭載した配線基板40を示す。半導体チップ21は、半導体チップ21に予め設けたバンプをリフローさせたはんだ接合部材22により、配線基板40の凹部45b(図10(d))に位置するパッド44に接続される。配線基板40と半導体チップ21との間には、アンダーフィル樹脂23が充填される。
図12に示したように、半導体チップ21は、配線基板40の支持体41を除去した面40aと反対の面のパッド47に接続してもよい。この場合、配線基板40の支持体41を除去した面40aのパッド44が、実装基板(図示せず)との接続用のパッドとなる。
〔実施例4〕
ここでは、表面めっき層が配線基板の凹部に位置している配線基板のもう一つの例を、その製造方法とともに説明する。
図13(a)に示したように、支持体51としてのCu板の表面に、開口部52aを有するめっきレジストパターン52を形成する(支持体51の裏面にもレジスト層(図示せず)を形成する)。開口部52aの底部に露出している支持体51の上に、支持体51と同じ材質のCuの犠牲層51’(厚さ1〜30μm)を電解めっきにより形成する(図13(b))。犠牲層51’は、後に支持体51をエッチングにより除去する際に一緒に除去するので、支持体51と同じ材質であるのが好ましい。その後、同じく電解めっきにより、図13(c)に示したように表面めっき層53(Au層とNi層で形成)とCuの外部接続用パッド54を順次形成する。
次に、Cuの選択エッチングにより、図13(d)に示したように、パッド54の外周縁を表面めっき層53の外周縁より1〜3μm程度小さくしてから、めっきレジストパターン52を除去し(図13(e))、そしてパッド54を覆うように全面に樹脂フィルムを積層して、絶縁層55を形成する(図13(f))。
次に、図14(a)に示したように、レーザ加工により絶縁層55にビア孔55aを形成する。その後、図14(b)に示したように、パッド54に接続するビア56aと、これに接続する配線層56bの配線パターンを形成する。
絶縁層の形成とビア・配線層の形成を繰り返して、図14(c)に示したように所定の数の絶縁層55と配線層56bを形成し、一番上の絶縁層55の上の配線パターンとともに外部接続用パッド57を形成後、パッド57に通じる開口部58aを有するソルダレジスト層58を形成する。次に、開口部58aに露出したパッド57の上に、表面めっき層59を無電解めっきにより形成する。その後、エッチングにより、支持体51を犠牲層51’とともに除去して、図14(d)に示したように配線基板50を完成する。完成した配線基板50において、支持体51を除去した面50aのパッド54が半導体チップなどとの接続用のパッドとなり、反対面のパッド57が実装基板との接続用のパッドとなる。
この例の配線基板50には、エッチングでの支持体51の除去により、支持体51に接していた絶縁層55に、犠牲層51’の形状にならって面50a側の開口部が大径となる凹部55bが形成されている。この凹部55bは、配線基板に半導体チップをフリップチップ接続する際に、半導体チップのバンプを凹部55bに位置させることで、配線基板とバンプとの接続を容易にするとともに、チップの位置決めも容易にする。
図15に、半導体チップ21を搭載した配線基板50を示す。半導体チップ21は、半導体チップ21に予め設けたバンプをリフローさせたはんだ接合部材22により、配線基板50の凹部55b(図14(d))に位置するパッド54に接続される。配線基板50と半導体チップ21との間には、アンダーフィル樹脂23が充填される。
図16に示したように、半導体チップ21は、配線基板50の支持体51を除去した面50aと反対の面のパッド57に接続してもよい。この場合、配線基板50の支持体51を除去した面50aのパッド54が、実装基板(図示せず)との接続用のパッドとなる。
〔実施例5〕
ここでは、表面めっき層が配線基板の凹部に位置している配線基板の別の例を、その製造方法とともに説明する。
図17(a)に示したように、支持体61としてのCu板の表面に、開口部62aを有するめっきレジストパターン62を形成する(支持体61の裏面にもレジスト層(図示せず)を形成する)。開口部62aの底部に露出している支持体61の上に、支持体61と同じ材質のCuの犠牲層61’(厚さ1〜30μm)を電解めっきにより形成する(図17(b))。その後、同じく電解めっきにより、図17(c)に示したように表面めっき層63(Au層とNi層で形成)とCuの外部接続用パッド64を順次形成する。
めっきレジストパターンを除去(図17(d))後、Cu材料を選択的にエッチングして、図17(e)に示したように、パッド64の外周縁を表面めっき層63の外周縁より1〜3μm程度小さくするとともに、表面めっき層63のマスク効果によるサイドエッチングとアンダーカットでCu材料の支持体61の一部、及び犠牲層61’の一部を溶解除去して、表面めっき層63の支持体61に接している側の周縁部を露出させる。これにより、支持体61に、高さ1〜3μm程度の突起部61aが形成され、この突起部61aの上に犠牲層61’、表面めっき層63、パッド64が配置されることとなる。エッチング後、パッド64を覆うように全面に樹脂フィルムを積層して、絶縁層65を形成する(図17(f))。
次に、図18(a)に示したように、レーザ加工で絶縁層65にビア孔65aを形成し、そして図18(b)に示したように、パッド64に接続するビア66aと、これに接続する配線層66bの配線パターンを形成する。
絶縁層の形成とビア・配線層の形成を繰り返して、図18(c)に示したように所定の数の絶縁層65と配線層66bを形成し、一番上の絶縁層65の上の配線パターンとともに外部接続用パッド67を形成後、パッド67に通じる開口部68aを有するソルダレジスト層68を形成する。次に、開口部68aに露出したパッド67の上に、表面めっき層69を無電解めっきで形成する。その後、エッチングにより、支持体61を突起部61a及び犠牲層61’とともに除去して、図18(d)に示したように配線基板60を完成する。完成した配線基板60において、支持体61を除去した面60aのパッド64が半導体チップなどとの接続用のパッドとなり、反対面のパッド67が実装基板との接続用のパッドとなる。
この例の配線基板60には、エッチングでの支持体61の除去により、支持体61に接していた絶縁層65に支持体61の突起部61a及び犠牲層61’の形状にならった凹部65bが形成されている。この凹部65bは、配線基板60に半導体チップをフリップチップ接続する際に、半導体チップのバンプを凹部65bに位置させることで、配線基板とバンプとの接続を容易にするとともに、チップの位置決めも容易にする。また、エッチングによる凹部65bの形成時に犠牲層61’も除去されるため、より深い凹部を形成できる。更に、表面めっき層63の周縁部が絶縁層65で被覆されていることによって、表面めっき層63の配線基板60への密着強度が向上する。
実施例5の配線基板60に半導体チップを接続したところは、実施例3の配線基板40の場合と基本的に同じであり、図11に例示したとおりである。また、実施例3の配線基板40の場合と同様に、実施例5の配線基板60の場合も、半導体チップは配線基板60の支持体61を除去した面60aと反対の面のパッド67に接続してもよい。この場合、図12に示したように、配線基板60の支持体61を除去した面60aのパッド64が、実装基板(図示せず)との接続用のパッドとなる。
〔実施例6〕
ここでは、表面めっき層が配線基板表面から突出している配線基板の例を、その製造方法とともに説明する。
図19(a)に示したように、支持体71としてのCu板の表面に、開口部72aを有するめっきレジストパターン72を形成する(支持体71の裏面にもレジスト層(図示せず)を形成する)。レジストパターン72をマスクに、支持体71をエッチングして、支持体71に半球状の凹部71aを形成する(図19(b))。続いて、図19(c)に示したように、凹部71aに、電解めっきにより表面めっき層73(Au層とNi層で形成)とCuの外部接続用パッド74を順次形成する。
次に、Cuの選択エッチングにより、図19(d)に示したように、パッド74の外周縁を表面めっき層73の外周縁より1〜3μm程度小さくしてから、めっきレジストパターン72を除去し(図19(e))、そしてパッド74を覆うように全面に樹脂フィルムを積層して、絶縁層75を形成する(図19(f))。
次に、図20(a)に示したように、レーザ加工により絶縁層75にビア孔75aを形成する。次いで、図20(b)に示したように、パッド74に接続するビア76aと、これに接続する配線層76bの配線パターンを形成する。
絶縁層の形成とビア・配線層の形成を繰り返して、図20(c)に示したように所定の数の絶縁層75と配線層76bを形成し、一番上の絶縁層75の上の配線パターンとともに外部接続用パッド77を形成後、パッド77に通じる開口部78aを有するソルダレジスト層78を形成する。次に、開口部78aに露出したパッド77の上に、表面めっき層79を無電解めっきにより形成する。その後、エッチングにより、支持体71を除去して、図20(d)に示したように配線基板70を完成する。完成した配線基板70において、支持体71を除去した面70aのパッド74が半導体チップなどとの接続用のパッドとなり、反対面のパッド77が実装基板との接続用のパッドとなる。
図21に、半導体チップ21を搭載した配線基板70を示す。半導体チップ21は、半導体チップ21に予め設けたバンプをリフローさせたはんだ接合部材22により、配線基板70の突出パッド74に接続される。パッド74が突出しているため、微細で小径のはんだ接合部材22でも、好適に接続できる。配線基板70と半導体チップ21との間には、アンダーフィル樹脂23が充填される。
図22に示したように、半導体チップ21は、配線基板70の支持体71を除去した面70aと反対の面のパッド77に接続してもよい。この場合、配線基板70の支持体71を除去した面70aの突出パッド74が、実装基板(図示せず)との接続用のパッドとなる。
〔実施例7〕
ここでは、表面めっき層が配線基板表面から突出している配線基板のもう一つの例を、その製造方法とともに説明する。
図23(a)に示したように、支持体81としてのCu板の表面に、開口部82aを有するめっきレジストパターン82を形成する(支持体81の裏面にもレジスト層(図示せず)を形成する)。レジストパターン82をマスクに支持体81をエッチングして、支持体81に半球状の凹部81aを形成する(図23(b))。続いて、図23(c)に示したように、凹部81aに、電解めっきにより表面めっき層83(Au層とNi層で形成)とCuの外部接続用パッド84を順次形成する。
めっきレジストパターン82を除去(図23(d))後、Cu材料を選択的にエッチングして、図23(e)に示したように、パッド84の外周縁を1〜3μm程度小さくするとともに、エッチング液によるサイドエッチングとアンダーカットによりCu材料の支持体81の一部を溶解除去して、支持体81に接している側の表面めっき層83の周縁部を露出させる。その後、パッド84を覆うように全面に樹脂フィルムを積層して、絶縁層85を形成する(図23(f))。
次に、図24(a)に示したように、レーザ加工により絶縁層85にビア孔85aを形成する。次いで、図24(b)に示したように、パッド84に接続するビア86aと、これに接続する配線層86bの配線パターンを形成する。
絶縁層の形成とビア・配線層の形成を繰り返して、図24(c)に示したように所定の数の絶縁層85と配線層86bを形成し、一番上の絶縁層85の上の配線パターンとともに外部接続用パッド87を形成後、パッド87に通じる開口部88aを有するソルダレジスト層88を形成する。次に、開口部88aに露出したパッド87の上に、表面めっき層89を無電解めっきにより形成する。その後、エッチングにより、支持体81を除去して、図24(d)に示したように配線基板80を完成する。この配線基板80においては、表面めっき層83の周縁部が絶縁層85で被覆されており、そのため表面めっき層83の配線基板80への密着強度が向上する。また、この配線基板80において、支持体81を除去した面80aのパッド84が半導体チップなどとの接続用のパッドとなり、反対面のパッド87が実装基板との接続用のパッドとなる。
図25に、半導体チップ21を搭載した配線基板80を示す。半導体チップ21は、半導体チップ21に予め設けたバンプをリフローさせたはんだ接合部材22により、配線基板80の突出パッド84に接続される。配線基板80と半導体チップ21との間には、アンダーフィル樹脂23が充填される。
図26に示したように、半導体チップ21は、配線基板80の支持体81を除去した面80aと反対の面のパッド87に接続してもよい。この場合、配線基板80の支持体81を除去した面80aのパッド84が、実装基板(図示せず)との接続用のパッドとなる。
本発明の配線基板における、外周縁が表面めっき層の外周縁よりパッド中心に向け後退している外部接続用パッドを説明する図である。 本発明の配線基板における表面めっき層と絶縁層の間で発生したクラックについて説明する図である。 実施例1の配線基板の製造を説明する第1の図である。 実施例1の配線基板の製造を説明する第2の図である。 半導体チップを搭載した実施例1と2の配線基板を示す図である。 図6の配線基板と反対側の面に半導体チップを搭載した実施例1と2の配線基板を示す図である。 実施例2の配線基板の製造を説明する第1の図である。 実施例2の配線基板の製造を説明する第2の図である。 実施例3の配線基板の製造を説明する第1の図である。 実施例3の配線基板の製造を説明する第2の図である。 半導体チップを搭載した実施例3と5の配線基板を示す図である。 図11の配線基板と反対側の面に半導体チップを搭載した実施例3と5の配線基板を示す図である。 実施例4の配線基板の製造を説明する第1の図である。 実施例4の配線基板の製造を説明する第2の図である。 半導体チップを搭載した実施例4の配線基板を示す図である。 図15の配線基板と反対側の面に半導体チップを搭載した実施例4の配線基板を示す図である。 実施例5の配線基板の製造を説明する第1の図である。 実施例5の配線基板の製造を説明する第2の図である。 実施例6の配線基板の製造を説明する第1の図である。 実施例6の配線基板の製造を説明する第2の図である。 半導体チップを搭載した実施例6の配線基板を示す図である。 図21の配線基板と反対側の面に半導体チップを搭載した実施例6の配線基板を示す図である。 実施例7の配線基板の製造を説明する第1の図である。 実施例7の配線基板の製造を説明する第2の図である。 半導体チップを搭載した実施例7の配線基板を示す図である。 図25の配線基板と反対側の面に半導体チップを搭載した実施例7の配線基板を示す図である。 ビルドアップ技術で作製した従来の配線基板における外部接続用パッドを説明する図である。 もう一つの従来の配線基板における外部接続用パッドを説明する図である。 図28に示したパッド部分において表面めっき層と絶縁層の間で発生したクラックについて説明する図である。
符号の説明
1 外部接続用パッド
2 表面めっき層
10、30、40、50、60、70、80 配線基板
11、31、41、51、61、71、81 支持体
13、33、43、53、63、73、83 表面めっき層
14、34、44、54、64、74、84 外部接続用パッド
15、35、45、55、65、75、85 絶縁層
16a、36a、46a、56a、66a、76a、86a ビア
16b、36b、46b、56b、66b、76b、86b 配線層
17、37、47、57、67、77、87 外部接続用パッド
18、38、48、58、68、78、88 ソルダレジスト層
19、39、49、59、69、79、89 表面めっき層

Claims (11)

  1. 所定数の配線層と各配線層の間の絶縁層を有し、且つ、外部の回路に接続するための、表面めっき層を備えた外部接続用パッドを有する配線基板であって、
    当該配線基板の一方の面における外部接続用パッドの外周縁が、表面めっき層の外周縁より、パッド中心に向け後退していること、
    前記一方の面における前記表面めっき層の表面が前記配線基板の表面と同じ平面に位置すること、
    前記一方の面における前記外部接続用パッドが、当該配線基板に半導体素子又はその他の電子部品を搭載するためのパッドであること、
    前記一方の面となる絶縁層内に、表面めっき層を備えた外部接続用パッドが埋設され、それにより表面めっき層を備えた外部接続用パッドの外周縁と裏面が当該絶縁層に取り囲まれていること、
    前記一方の面となる絶縁層の裏面に設けられた配線パターンと一体に形成されて当該配線パターンに接続するとともに、前記表面めっき層を備えた外部接続用パッドの裏面に接続しているビアを有すること、
    前記ビアが、前記表面めっき層を備えた外部接続用パッドの裏面に接続する部分よりも前記配線パターンに接続する部分の径が大きい円錐台形状であること、
    を特徴とする配線基板。
  2. 前記外部接続用パッドが前記表面めっき層を介して半導体素子をバンプによりフリップチップ接続するためのパッドである、請求項1記載の配線基板。
  3. 前記表面めっき層の材料が、(1)NiとAuの組み合わせ、(2)NiとPdとAuの組み合わせ、(3)Sn、及び(4)SnとAgとの組み合わせ、のうちの一つである、請求項1又は2記載の配線基板。
  4. 当該配線基板の他方の面に、当該配線基板を別の基板に実装するためのパッドが設けられている、請求項1〜のいずれか一つに記載の配線基板。
  5. 所定数の配線層と各配線層の間の絶縁層を有し、且つ、外部の回路に接続するための、表面めっき層を備えた外部接続用パッドを有する配線基板であり、配線基板の一方の面における外部接続用パッドの外周縁が、表面めっき層の外周縁より、パッド中心に向け後退していて、前記一方の面における前記表面めっき層の表面が前記配線基板の表面と同じ平面に位置し、前記一方の面における前記外部接続用パッドが、当該配線基板に半導体素子又はその他の電子部品を搭載するためのパッドであり、前記一方の面となる絶縁層内に、表面めっき層を備えた外部接続用パッドが埋設され、それにより表面めっき層を備えた外部接続用パッドの外周縁と裏面が当該絶縁層に取り囲まれており、当該配線基板は、前記一方の面となる絶縁層の裏面に設けられた配線パターンと一体に形成されて当該配線パターンに接続するとともに、前記表面めっき層を備えた外部接続用パッドの裏面に接続しているビアを有し、前記ビアが、前記表面めっき層を備えた外部接続用パッドの裏面に接続する部分よりも前記配線パターンに接続する部分の径が大きい円錐台形状である配線基板を製造する方法であって、
    (a)エッチングにより除去可能な支持体上に表面めっき層と外部接続用パッドを順次形成する工程、
    (b)当該外部接続用パッドの外周縁を、表面めっき層の外周縁よりパッド中心に向け後退させる加工を施す工程、
    (c)前記支持体上に、前記外部接続用パッドを覆う絶縁層を形成する工程、
    (d)工程(c)で形成した絶縁層にビア孔を形成し,当該ビア孔は、当該絶縁層の表面における開口部の径が前記外部接続用パッドを露出させる底部における径より大きい円錐台形状のとして形成する工程、
    (e)前記外部接続用パッドに接続するビアと、工程(c)で形成した絶縁層上に当該ビアと一体に形成された配線パターンとからなる配線層を形成する工程、
    (f)工程(e)で配線層を形成した支持体上に所定数の絶縁層と配線層を形成する工程、
    (g)上記支持体を除去する工程、
    を含むことを特徴とする配線基板製造方法。
  6. 前記工程(a)における前記表面めっき層と外部接続用パッドの形成を、前記支持体上に開口部を有するマスクパターンを設け、当該開口部に露出する前記支持体に電解めっきを施して行う、請求項記載の配線基板製造方法。
  7. 前記工程(b)を、前記マスクパターンを使用する外部接続用パッドの選択エッチングにより行い、前記マスクパターンをその後除去する、請求項記載の配線基板製造方法。
  8. 前記工程(a)において前記外部接続用パッドを前記支持体の材料と異なる材料で形成し、そして前記工程(a)後に前記マスクパターンを除去してから、前記工程(b)を前記外部接続用パッドの選択エッチングにより行う、請求項記載の配線基板製造方法。
  9. 前記外部接続用パッドを前記表面めっき層を介して半導体素子をバンプによりフリップチップ接続するためのパッドとして形成する、請求項のいずれか一つに記載の配線基板製造方法。
  10. 前記表面めっき層の材料が、(1)NiとAuの組み合わせ、(2)NiとPdとAuの組み合わせ、(3)Sn、及び(4)SnとAgとの組み合わせ、のうちの一つである、請求項のいずれか一つに記載の配線基板製造方法。
  11. 前記配線基板の他方の面に、当該配線基板を別の基板に実装するためのパッドを設ける、請求項10のいずれか一つに記載の配線基板製造方法。
JP2008305154A 2008-11-28 2008-11-28 配線基板とその製造方法 Active JP5269563B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008305154A JP5269563B2 (ja) 2008-11-28 2008-11-28 配線基板とその製造方法
US12/626,025 US8183467B2 (en) 2008-11-28 2009-11-25 Wiring board and method of producing the same
US13/427,235 US8754336B2 (en) 2008-11-28 2012-03-22 Wiring board and method of producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008305154A JP5269563B2 (ja) 2008-11-28 2008-11-28 配線基板とその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013097979A Division JP5701333B2 (ja) 2013-05-07 2013-05-07 配線基板とその製造方法

Publications (3)

Publication Number Publication Date
JP2010129899A JP2010129899A (ja) 2010-06-10
JP2010129899A5 JP2010129899A5 (ja) 2011-10-27
JP5269563B2 true JP5269563B2 (ja) 2013-08-21

Family

ID=42221771

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008305154A Active JP5269563B2 (ja) 2008-11-28 2008-11-28 配線基板とその製造方法

Country Status (2)

Country Link
US (2) US8183467B2 (ja)
JP (1) JP5269563B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461036B2 (en) * 2009-12-22 2013-06-11 Intel Corporation Multiple surface finishes for microelectronic package substrates
US9362236B2 (en) * 2013-03-07 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
KR20160010960A (ko) * 2014-07-21 2016-01-29 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6358431B2 (ja) * 2014-08-25 2018-07-18 新光電気工業株式会社 電子部品装置及びその製造方法
KR102340053B1 (ko) * 2015-06-18 2021-12-16 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP2017050313A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JPWO2020090601A1 (ja) * 2018-10-30 2021-09-24 凸版印刷株式会社 半導体パッケージ用配線基板及び半導体パッケージ用配線基板の製造方法
US11164814B2 (en) * 2019-03-14 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
JP7266454B2 (ja) * 2019-04-25 2023-04-28 新光電気工業株式会社 配線基板、積層型配線基板、及び配線基板の製造方法
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JP2550915B2 (ja) * 1994-06-21 1996-11-06 日本電気株式会社 印刷配線板の表面保護剤および表面保護膜の形成方法
CN1080981C (zh) * 1995-06-06 2002-03-13 揖斐电株式会社 印刷电路板
JP3618176B2 (ja) * 1996-06-20 2005-02-09 日本特殊陶業株式会社 配線基板
US6225569B1 (en) * 1996-11-15 2001-05-01 Ngk Spark Plug Co., Ltd. Wiring substrate and method of manufacturing the same
US5900674A (en) * 1996-12-23 1999-05-04 General Electric Company Interface structures for electronic devices
US6043990A (en) * 1997-06-09 2000-03-28 Prototype Solutions Corporation Multiple board package employing solder balis and fabrication method and apparatus
JP3976954B2 (ja) 1999-08-27 2007-09-19 新光電気工業株式会社 多層配線基板の製造方法及び半導体装置
US6306751B1 (en) * 1999-09-27 2001-10-23 Lsi Logic Corporation Apparatus and method for improving ball joints in semiconductor packages
US6485843B1 (en) * 2000-09-29 2002-11-26 Altera Corporation Apparatus and method for mounting BGA devices
JP2003039219A (ja) 2001-07-30 2003-02-12 Tohoku Sogo Kenkyusha:Kk ドリル
CN1224305C (zh) * 2001-10-31 2005-10-19 新光电气工业株式会社 半导体器件用多层电路基板的制造方法
KR100396787B1 (ko) * 2001-11-13 2003-09-02 엘지전자 주식회사 반도체 패키지용 인쇄회로기판의 와이어 본딩패드 형성방법
KR100439407B1 (ko) * 2002-04-11 2004-07-09 삼성전기주식회사 반도체소자 패키지 제조방법
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
TWI229436B (en) * 2003-07-10 2005-03-11 Advanced Semiconductor Eng Wafer structure and bumping process
US20050208749A1 (en) * 2004-03-17 2005-09-22 Beckman Michael W Methods for forming electrical connections and resulting devices
JP2005276892A (ja) * 2004-03-23 2005-10-06 Kyocera Corp 配線基板
US7626829B2 (en) * 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
JP2006186321A (ja) * 2004-12-01 2006-07-13 Shinko Electric Ind Co Ltd 回路基板の製造方法及び電子部品実装構造体の製造方法
WO2006064863A1 (ja) * 2004-12-17 2006-06-22 Ibiden Co., Ltd. プリント配線板
US7041591B1 (en) * 2004-12-30 2006-05-09 Phoenix Precision Technology Corporation Method for fabricating semiconductor package substrate with plated metal layer over conductive pad
TWI288447B (en) * 2005-04-12 2007-10-11 Siliconware Precision Industries Co Ltd Conductive bump structure for semiconductor device and fabrication method thereof
JP2005229138A (ja) * 2005-05-11 2005-08-25 Kyocera Corp 配線基板
JP2007067147A (ja) * 2005-08-31 2007-03-15 Shinko Electric Ind Co Ltd プリント配線基板およびその製造方法
TWI295550B (en) * 2005-12-20 2008-04-01 Phoenix Prec Technology Corp Structure of circuit board and method for fabricating the same
TWI278263B (en) * 2006-02-15 2007-04-01 Phoenix Prec Technology Corp Circuit board structure and method for fabricating the same
WO2008001915A1 (fr) * 2006-06-30 2008-01-03 Nec Corporation Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication
JP4354469B2 (ja) * 2006-08-11 2009-10-28 シャープ株式会社 半導体装置および半導体装置の製造方法
JP4800253B2 (ja) * 2007-04-04 2011-10-26 新光電気工業株式会社 配線基板の製造方法
US8314474B2 (en) * 2008-07-25 2012-11-20 Ati Technologies Ulc Under bump metallization for on-die capacitor

Also Published As

Publication number Publication date
US20120175157A1 (en) 2012-07-12
US20100132995A1 (en) 2010-06-03
JP2010129899A (ja) 2010-06-10
US8183467B2 (en) 2012-05-22
US8754336B2 (en) 2014-06-17

Similar Documents

Publication Publication Date Title
JP5269563B2 (ja) 配線基板とその製造方法
JP5101169B2 (ja) 配線基板とその製造方法
JP4271590B2 (ja) 半導体装置及びその製造方法
JP5421254B2 (ja) ピン・インタフェースを有する多層配線エレメント
JP4619223B2 (ja) 半導体パッケージ及びその製造方法
US7185429B2 (en) Manufacture method of a flexible multilayer wiring board
JP5693977B2 (ja) 配線基板及びその製造方法
JP5886617B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP6247032B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP4489821B2 (ja) 半導体装置及びその製造方法
JP4769056B2 (ja) 配線基板及びその製法方法
JP2014072372A (ja) プリント配線板の製造方法及びプリント配線板
KR101011339B1 (ko) 배선기판 제조방법
JP5701333B2 (ja) 配線基板とその製造方法
JP6220799B2 (ja) 配線基板及びその製造方法
JP4856410B2 (ja) 半導体装置
JP3874669B2 (ja) 配線基板の製造方法
JP2010067888A (ja) 配線基板及びその製造方法
JP5511922B2 (ja) 配線基板とその製造方法
JP5315447B2 (ja) 配線基板及びその製造方法
TWI498068B (zh) A surface mounting method for an electronic component, and a printed circuit board produced by the method
JP4591098B2 (ja) 半導体素子搭載用基板の製造方法
JP2010103290A (ja) 半導体装置の製造方法
JP2005093930A (ja) 多層基板とその製造方法
JP2000208917A (ja) 回路基板の製造方法および基板材料

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110908

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110908

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121030

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130508

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5269563

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150