JP5701333B2 - 配線基板とその製造方法 - Google Patents
配線基板とその製造方法 Download PDFInfo
- Publication number
- JP5701333B2 JP5701333B2 JP2013097979A JP2013097979A JP5701333B2 JP 5701333 B2 JP5701333 B2 JP 5701333B2 JP 2013097979 A JP2013097979 A JP 2013097979A JP 2013097979 A JP2013097979 A JP 2013097979A JP 5701333 B2 JP5701333 B2 JP 5701333B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- wiring board
- layer
- wiring
- external connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Description
(a)エッチングにより除去可能な支持体上に表面めっき層と外部接続用パッドを順次形成する工程、
(b)当該外部接続用パッドの外周縁を、表面めっき層の外周縁よりパッド中心に向け後退させる加工を施す工程、
(c)当該外部接続用パッドを形成した支持体上に所定数の絶縁層と配線層を形成する工程、
(d)上記支持体を除去する工程、
を含む配線基板製造方法により製造することができる。
この例では、表面めっき層の表面と配線基板の表面が同一平面にある配線基板を、その製造方法とともに説明する。
ここでは、表面めっき層の表面と配線基板の表面が同一平面にある配線基板を、そのもう一つの製造方法とともに説明する。
〔例3〕(実施例)
ここでは、表面めっき層が配線基板の凹部に位置している配線基板の例を、その製造方法とともに説明する。なお、以下の例で使用する部材の材質や寸法、処理方法などは、特に断らない限り、例1、2で説明したとおりである。
ここでは、表面めっき層が配線基板の凹部に位置している配線基板のもう一つの例を、その製造方法とともに説明する。
ここでは、表面めっき層が配線基板の凹部に位置している配線基板の別の例を、その製造方法とともに説明する。
ここでは、表面めっき層が配線基板表面から突出している配線基板の例を、その製造方法とともに説明する。
ここでは、表面めっき層が配線基板表面から突出している配線基板のもう一つの例を、その製造方法とともに説明する。
2 表面めっき層
10、30、40、50、60、70、80 配線基板
11、31、41、51、61、71、81 支持体
13、33、43、53、63、73、83 表面めっき層
14、34、44、54、64、74、84 外部接続用パッド
15、35、45、55、65、75、85 絶縁層
16a、36a、46a、56a、66a、76a、86a ビア
16b、36b、46b、56b、66b、76b、86b 配線層
17、37、47、57、67、77、87 外部接続用パッド
18、38、48、58、68、78、88 ソルダレジスト層
19、39、49、59、69、79、89 表面めっき層
Claims (15)
- 所定数の配線層と各配線層の間の絶縁層を有し、且つ、外部の回路に接続するための、
表面めっき層を備えた外部接続用パッドを有する配線基板であって、
当該配線基板の一方の面となる絶縁層に、当該一方の面に開口する凹部が設けられ、
前記凹部内に、表面めっき層を備えた外部接続用パッドが位置し、
前記表面めっき層の表面は前記凹部内に露出し、
前記凹部内の外部接続用パッドは、その外周縁と裏面が前記絶縁層に取り囲まれ、且つ、その外周縁は、前記表面めっき層の外周縁より、パッド中心に向け後退しており、
前記一方の面となる絶縁層の裏面に設けられた配線パターンと一体に形成されて当該配線パターンに接続するとともに、前記表面めっき層を備えた外部接続用パッドの裏面に接続しているビアを有し、
前記ビアが、前記表面めっき層を備えた外部接続用パッドの裏面に接続する部分よりも前記配線パターンに接続する部分の径が大きい円錐台形状であり、
前記一方の面における前記表面めっき層の周縁部が、前記一方の面となる絶縁層に被覆されていること、
を特徴とする配線基板。 - 前記凹部が、前記一方の面側の開口部が大径となる凹部に形成されていることを特徴とする、請求項1記載の配線基板。
- 前記表面めっき層の材料が、(1)NiとAuの組み合わせ、(2)NiとPdとAuの組み合わせ、(3)Sn、及び(4)SnとAgとの組み合わせ、のうちの一つである、請求項1又は2記載の配線基板。
- 前記外部接続用パッドが、前記表面めっき層を介して当該配線基板に半導体素子又はその他の電子部品を搭載するためのパッドである、請求項1〜3のいずれか一つに記載の配線基板。
- 前記外部接続用パッドが、前記表面めっき層を介して当該配線基板を別の基板に実装するためのパッドである、請求項1〜3のいずれか一つに記載の配線基板。
- 当該配線基板の他方の面に、他のパッドが設けられている、請求項1〜4のいずれか一つに記載の配線基板。
- 所定数の配線層と各配線層の間の絶縁層を有し、且つ、外部の回路に接続するための、表面めっき層を備えた外部接続用パッドを有する配線基板を製造する方法であって、
(a)エッチングにより除去可能な支持体上に、犠牲層と、表面めっき層と、外部接続用パッドを順次形成する工程、
(b)当該外部接続用パッドの外周縁を、表面めっき層の外周縁よりパッド中心に向け後退させる加工を施して、前記犠牲層の一部を除去し、表面めっき層の支持体側の表面の周縁部を露出させる工程、
(c)前記支持体上に、前記外部接続用パッドを覆う絶縁層を形成する工程、
(d)工程(c)で形成した絶縁層にビア孔を形成し,当該ビア孔は、当該絶縁層の表面における開口部の径が前記外部接続用パッドを露出させる底部における径より大きい円錐台形状の孔として形成する工程、
(e)前記外部接続用パッドに接続するビアと、工程(c)で形成した絶縁層上に当該ビアと一体に形成された配線パターンとからなる配線層を形成する工程、
(f)工程(e)で配線層を形成した支持体上に所定数の絶縁層と配線層を形成する工程、
(g)上記支持体と犠牲層を除去し、当該支持体が除去された前記絶縁層の一方の面に、前記一方の面に開口する凹部を形成するとともに、該凹部内に表面めっき層の表面を露出させる工程、
を含むことを特徴とする配線基板製造方法。 - 前記工程(a)における前記犠牲層と、表面めっき層と、外部接続用パッドの形成を、前記支持体上に開口部を有するマスクパターンを設け、当該開口部に露出する前記支持体に電解めっきを施して行う、請求項7記載の配線基板製造方法。
- 前記工程(b)を、前記マスクパターンを使用する外部接続用パッドの選択エッチングにより行い、前記マスクパターンをその後除去する、請求項8記載の配線基板製造方法。
- 前記工程(a)後に前記マスクパターンを除去してから、前記工程(b)を前記外部接続用パッドの選択エッチングにより行う、請求項8記載の配線基板製造方法。
- 工程(g)において、前記犠牲層を除去することで、前記一方の面側の開口が大径となる前記凹部を形成することを特徴とする、請求項7〜10のいずれか一つに記載の配線基板製造方法。
- 所定数の配線層と各配線層の間の絶縁層を有し、且つ、外部の回路に接続するための、表面めっき層を備えた外部接続用パッドを有する配線基板を製造する方法であって、
(a)エッチングにより除去可能な支持体上に表面めっき層と外部接続用パッドを順次形成する工程、
(b)当該外部接続用パッドの外周縁を、表面めっき層の外周縁よりパッド中心に向け後退させる加工を施すとともに、前記支持体の一部を除去し、表面めっき層の支持体側の表面の周縁部を露出させる工程、
(c)前記支持体上に、前記外部接続用パッドを覆う絶縁層を形成する工程、
(d)工程(c)で形成した絶縁層にビア孔を形成し,当該ビア孔は、当該絶縁層の表面における開口部の径が前記外部接続用パッドを露出させる底部における径より大きい円錐台形状の孔として形成する工程、
(e)前記外部接続用パッドに接続するビアと、工程(c)で形成した絶縁層上に当該ビアと一体に形成された配線パターンとからなる配線層を形成する工程、
(f)工程(e)で配線層を形成した支持体上に所定数の絶縁層と配線層を形成する工程、
(g)上記支持体を除去し、当該支持体が除去された前記絶縁層の一方の面に、前記一方の面に開口する凹部を形成するとともに、該凹部内に表面めっき層の表面を露出させる工程、
を含むことを特徴とする配線基板製造方法。 - 前記工程(a)における前記表面めっき層と外部接続用パッドの形成を、前記支持体上に開口部を有するマスクパターンを設け、当該開口部に露出する前記支持体に電解めっきを施して行う、請求項12記載の配線基板製造方法。
- 前記工程(a)後に前記マスクパターンを除去してから、前記工程(b)を前記外部接続用パッドと支持体の選択エッチングにより行う、請求項12記載の配線基板製造方法。
- 工程(g)において、前記支持体を除去することで、前記一方の面側の開口が大径となる前記凹部を形成することを特徴とする、請求項12〜14のいずれか一つに記載の配線基板製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013097979A JP5701333B2 (ja) | 2013-05-07 | 2013-05-07 | 配線基板とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013097979A JP5701333B2 (ja) | 2013-05-07 | 2013-05-07 | 配線基板とその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008305154A Division JP5269563B2 (ja) | 2008-11-28 | 2008-11-28 | 配線基板とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013191866A JP2013191866A (ja) | 2013-09-26 |
JP5701333B2 true JP5701333B2 (ja) | 2015-04-15 |
Family
ID=49391761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013097979A Active JP5701333B2 (ja) | 2013-05-07 | 2013-05-07 | 配線基板とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5701333B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3976954B2 (ja) * | 1999-08-27 | 2007-09-19 | 新光電気工業株式会社 | 多層配線基板の製造方法及び半導体装置 |
US7911038B2 (en) * | 2006-06-30 | 2011-03-22 | Renesas Electronics Corporation | Wiring board, semiconductor device using wiring board and their manufacturing methods |
-
2013
- 2013-05-07 JP JP2013097979A patent/JP5701333B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013191866A (ja) | 2013-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5269563B2 (ja) | 配線基板とその製造方法 | |
JP5101169B2 (ja) | 配線基板とその製造方法 | |
JP4271590B2 (ja) | 半導体装置及びその製造方法 | |
JP5421254B2 (ja) | ピン・インタフェースを有する多層配線エレメント | |
JP5886617B2 (ja) | 配線基板及びその製造方法、半導体パッケージ | |
JP5415632B2 (ja) | 配線基板 | |
JP6247032B2 (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
US20030161129A1 (en) | Flexible multilayer wiring board and manufacture method thereof | |
JP6210777B2 (ja) | バンプ構造、配線基板及び半導体装置並びにバンプ構造の製造方法 | |
JP4769056B2 (ja) | 配線基板及びその製法方法 | |
JP4489821B2 (ja) | 半導体装置及びその製造方法 | |
JP2016046418A (ja) | 電子部品装置及びその製造方法 | |
TWI505756B (zh) | 印刷電路板及其製造方法 | |
US9334576B2 (en) | Wiring substrate and method of manufacturing wiring substrate | |
JP6228785B2 (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP2014072372A (ja) | プリント配線板の製造方法及びプリント配線板 | |
JP2017017048A (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP5701333B2 (ja) | 配線基板とその製造方法 | |
JP6220799B2 (ja) | 配線基板及びその製造方法 | |
JP3874669B2 (ja) | 配線基板の製造方法 | |
JP5511922B2 (ja) | 配線基板とその製造方法 | |
KR101167791B1 (ko) | 반도체 칩 패키징 구조와 이의 제조 방법 | |
TWI498068B (zh) | A surface mounting method for an electronic component, and a printed circuit board produced by the method | |
JP2014216478A (ja) | プリント配線板、プリント配線板の製造方法 | |
JP2005093930A (ja) | 多層基板とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140107 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140812 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140908 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150120 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150217 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5701333 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |