JP2017017048A - 配線基板、半導体装置及び配線基板の製造方法 - Google Patents

配線基板、半導体装置及び配線基板の製造方法 Download PDF

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Abstract

【課題】補強パターンから絶縁層が剥離することを抑制できる配線基板を提供する。【解決手段】配線基板１０は、絶縁層３１と、絶縁層３１の下面に積層された配線層２２と、外周領域Ａ２における絶縁層３１の下面に積層された補強パターン４２と、配線層２２を被覆するように絶縁層３１の下面に積層された絶縁層３２とを有する。配線基板１０は、絶縁層３２を厚さ方向に貫通し、補強パターン４２に接して形成された補強ビアＶ１２と、補強ビアＶ１２を介して補強パターン４２と接続され、絶縁層３２の下面に積層された補強パターン５１とを有する。補強ビアＶ１２の底部の外周部は、絶縁層３１に食い込んで形成されている。【選択図】図１

Description

本発明は、配線基板、半導体装置及び配線基板の製造方法に関するものである。
従来、半導体素子等の電子部品が搭載される配線基板として、配線パターンを高密度化するため、ビルドアップ法により複数の配線層及び絶縁層を交互に積層したビルドアップ配線基板が知られている。
この種の配線基板において、複数の配線層及び絶縁層が交互に積層された配線形成領域の周囲に設けられた外周領域に、配線基板の各辺に沿って連続して延在された補強パターンと、補強パターンに挟まれた絶縁層に埋め込まれた補強柱とを設ける技術が提案されている（例えば、特許文献１参照）。
図１６は、従来の配線基板の一例を示している。配線基板２００では、外周領域において、絶縁層２０１の下面に、絶縁層２０１に形成された複数の補強柱２０２を互いに接続するように、基板平面内に連続して延在された補強パターン２０３が形成されている。また、配線基板２００では、絶縁層２０１の下面に絶縁層２０４が積層され、その絶縁層２０４に複数の補強柱２０５が形成されている。絶縁層２０４の下面には、複数の補強柱２０５を互いに接続するように、基板平面内に連続して延在された補強パターン２０６が形成されている。さらに、配線基板２００では、絶縁層２０４の下面に絶縁層２０７が積層され、その絶縁層２０７に複数の補強柱２０８が形成されている。そして、絶縁層２０７の下面には、複数の補強柱２０８を互いに接続するように、基板平面内に連続して延在された補強パターン２０９が形成されている。このような配線基板２００では、補強パターン２０３，２０６，２０９及び補強柱２０２，２０５，２０８によって剛性を高めることができ、配線基板２００に生じる反りを低減することができる。
特許第４９９３７３９号公報
ところで、配線基板２００では、補強パターン２０３，２０６，２０９（例えば、銅）と絶縁層２０１，２０４，２０７（樹脂）との熱膨張係数の相違に起因した応力（熱ストレス）や外部からの衝撃等によって、強度の弱い絶縁層２０１，２０４，２０７にクラック等の破損が発生する場合がある。このような破損は、基板平面内に連続して延在した補強パターン２０３，２０６，２０９と絶縁層２０１，２０４，２０７との界面で進行しやすい。このため、クラック等の破損が配線基板２００の各辺に沿って連続して発生し、補強パターン２０３，２０６，２０９から絶縁層２０１，２０４，２０７が剥離しやすくなるという問題がある。
本発明の一観点によれば、第１絶縁層と、前記第１絶縁層の下面に積層された第１配線層と、前記第１絶縁層の下面に積層され、前記第１配線層が形成される配線形成領域よりも外側に位置する外周領域に形成された第１補強パターンと、前記第１配線層を被覆するように前記第１絶縁層の下面に積層された第２絶縁層と、前記第２絶縁層を厚さ方向に貫通し、前記第１補強パターンに接して形成された第１補強ビアと、前記第１補強ビアを介して前記第１補強パターンと接続され、前記第２絶縁層の下面に積層された第２補強パターンと、を有し、前記第１補強ビアの底部の一部が、前記第１絶縁層に食い込んで形成されている。
本発明の一観点によれば、補強パターンから絶縁層が剥離することを抑制できるという効果を奏する。
（ａ）は、第１実施形態の配線基板を示す概略断面図、（ｂ）は、（ａ）に示した配線基板の一部を拡大した拡大断面図、（ｃ）は、第１実施形態の補強パターンとビアホールとの関係を示す概略平面図。 第１実施形態の配線基板を示す概略平面図。 第１実施形態の半導体装置を示す概略断面図。 （ａ）〜（ｄ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｄ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、第１実施形態の半導体装置の製造方法を示す概略断面図。 （ａ）は、第２実施形態の配線基板の一部を示す概略断面図、（ｂ）は、（ａ）に示した配線基板の一部を拡大した拡大断面図。 第２実施形態の補強パターンとビアホールとの関係を示す概略平面図。 （ａ），（ｃ），（ｄ）は、第２実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、第２実施形態の配線基板の製造方法を示す概略平面図。 （ａ）は、第３実施形態の配線基板の一部を示す概略断面図、（ｂ）は、（ａ）に示した配線基板の一部を拡大した拡大断面図。 第３実施形態の補強パターンとビアホールとの関係を示す概略平面図。 変形例の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略断面図。 （ａ）は、変形例の配線基板を示す概略平面図、（ｂ）は、（ａ）に示した配線基板の一部を拡大した拡大平面図。 従来の配線基板を示す概略断面図。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
（第１実施形態）
以下、図１〜図７に従って第１実施形態を説明する。なお、本明細書において、「平面視」とは、対象物を図１（ａ）等の鉛直方向（図中上下方向）から視ることを言い、「平面形状」とは、対象物を図１（ａ）等の鉛直方向から視た形状のことを言う。
図２に示すように、配線基板１０は、例えば、平面視矩形状に形成されている。配線基板１０は、平面視略中央部に形成された配線形成領域Ａ１と、その配線形成領域Ａ１を囲むように形成された外周領域Ａ２とを有している。配線形成領域Ａ１は、例えば、平面視矩形状に形成されている。例えば、配線形成領域Ａ１の中央部には、半導体チップ１５（図３参照）が実装される実装領域Ａ３が画定されている。外周領域Ａ２は、平面視矩形状の配線形成領域Ａ１を囲むように平面視環状に形成されている。なお、本明細書における「平面視矩形状」とは、厳密に矩形である場合のみならず、おおよそ矩形である場合も含むものとする。
図１（ａ）に示すように、配線形成領域Ａ１における配線基板１０は、配線層２１と、絶縁層３１と、配線層２２と、絶縁層３２と、配線層２３と、絶縁層３３と、配線層２４と、絶縁層３４と、配線層２５と、絶縁層３５と、配線層２６とが順に積層された構造を有している。このように、本実施形態の配線基板１０は、一般的なビルドアップ法を用いて作製される配線基板（支持基材としてのコア基板の両面又は片面に所要数のビルドアップ層を順次形成して積層したもの）とは異なり、支持基材を含まない「コアレス基板」の形態を有している。
ここで、配線層２２〜２６の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。また、絶縁層３１〜３５の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの絶縁性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層３１〜３５の材料としては、熱硬化性を有する絶縁性樹脂や感光性を有する絶縁性樹脂を用いることができる。また、絶縁層３１〜３５の材料としては、例えば、ガラス、アラミド、ＬＣＰ（Liquid Crystal Polymer）繊維の織布や不織布などの補強材に、エポキシ系やポリイミド系の熱硬化性樹脂を含浸させた補強材入りの絶縁性樹脂を用いることもできる。
配線層２１は、配線基板１０の最外層（ここでは、最上層）に形成されている。絶縁層３１は、配線層２１の下面及び側面を被覆し、配線層２１の上面を露出するように形成されている。絶縁層３１から露出された配線層２１の上面は、半導体チップ１５（図３参照）等と電気的に接続される接続パッドＰ１として機能する。すなわち、本実施形態では、接続パッドＰ１が形成されている面がチップ搭載面となっている。本例では、配線層２１の上面と絶縁層３１の上面とは略面一に形成されている。なお、配線層２１の上面は、絶縁層３１の上面よりも配線層２２側に凹むように形成されていてもよい。
ここで、配線層２１としては、例えば、第１導電層（例えば、Ｃｕ層）と、第２導電層（例えば、ニッケル（Ｎｉ）層と金（Ａｕ）層とが順に積層された金属層）とが積層された構造を採用することができる。この場合の配線層２１では、Ａｕ層が絶縁層３１から露出するように形成されている。なお、第２導電層の他の例としては、Ｎｉ層とパラジウム（Ｐｄ）層とＡｕ層とが順に積層された金属層を挙げることができる。また、配線層２１を、例えば、Ｃｕ層の単一層のみで構成するようにしてもよい。
配線層２２は、絶縁層３１の下面に積層されている。配線層２２は、絶縁層３１を厚さ方向に貫通するビアホールＶＨ１を充填するビア配線Ｖ１を介して配線層２１と電気的に接続されている。配線層２３は、絶縁層３２の下面に積層されている。配線層２３は、絶縁層３２を厚さ方向に貫通するビアホールＶＨ２を充填するビア配線Ｖ２を介して配線層２２と電気的に接続されている。配線層２４は、絶縁層３３の下面に積層されている。配線層２４は、絶縁層３３を厚さ方向に貫通するビアホールＶＨ３を充填するビア配線Ｖ３を介して配線層２３と電気的に接続されている。配線層２５は、絶縁層３４の下面に積層されている。配線層２５は、絶縁層３４を厚さ方向に貫通するビアホールＶＨ４を充填するビア配線Ｖ４を介して配線層２４と電気的に接続されている。配線層２６は、絶縁層３５の下面に積層されている。配線層２６は、絶縁層３５を厚さ方向に貫通するビアホールＶＨ５を充填するビア配線Ｖ５を介して配線層２５と電気的に接続されている。
なお、ビアホールＶＨ１〜ＶＨ５及びビア配線Ｖ１〜Ｖ５は、図１（ａ）において上側（接続パッドＰ１（チップ搭載面）側）から下側（配線層２６側）に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、ビアホールＶＨ１〜ＶＨ５は、上側の開口端の開口径が下側の開口端の開口径よりも小さくなる略円錐台形状に形成されている。同様に、ビア配線Ｖ１〜Ｖ５は、上面が下面よりも小さくなる略円錐台形状に形成されている。また、ビア配線Ｖ１〜Ｖ５の材料としては、例えば、銅や銅合金を用いることができる。
また、配線層２１，２２の層間には絶縁層３１、配線層２２，２３の層間には絶縁層３２、配線層２３，２４の層間には絶縁層３３、配線層２４，２５の層間には絶縁層３４、配線層２５，２６の層間には絶縁層３５がそれぞれ挟まれるように形成されている。
外周領域Ａ２における配線基板１０は、補強パターン４０，５０，６０，７０，８１と、補強ビアＶ１２，Ｖ１３，Ｖ１４，Ｖ１５とを有している。ここで、補強パターン４０，５０，６０，７０，８１及び補強ビアＶ１２〜Ｖ１５の材料としては、例えば、配線層２２〜２６と同様に、銅や銅合金を用いることができる。
補強パターン４０は、絶縁層３１の下面に積層されている。補強パターン４０は、例えば、配線層２２と同一平面上に形成されている。補強パターン４０は、複数の補強パターン４１と、その補強パターン４１と離間して形成された複数の補強パターン４２とを有している。
各補強パターン４１は、例えば、平面視円形状に形成されている。各補強パターン４２の平面形状は、補強パターン４１の平面形状よりも小さく形成されている。各補強パターン４２は、例えば、平面視円形状に形成されている。なお、本明細書における「平面視円形状」とは、厳密に円形である場合のみならず、おおよそ円形である場合も含むものとする。
各補強パターン４２は、補強ビアＶ１２と接続されている。各補強パターン４２は、他の補強パターン４２や補強パターン４１とは独立して設けられたパッド部である。具体的には、各補強パターン４２は、１つの補強ビアＶ１２と接続されるパッド部のみで構成されている。換言すると、１つの補強ビアＶ１２と接続される補強パターン４２は、他の補強ビアＶ１２と接続される補強パターン４２と分断されて形成されている。
絶縁層３２は、絶縁層３１の下面に、配線層２２の表面（下面及び側面）及び補強パターン４１の表面（下面及び側面）を被覆するように形成されている。絶縁層３２には、外周領域Ａ２における所定の箇所に、当該絶縁層３２を厚さ方向に貫通して補強パターン４２の下面及び側面を露出するビアホールＶＨ１２が形成されている。ビアホールＶＨ１２は、その一部が補強パターン４２と平面視で重なる位置に形成されるとともに、補強パターン４１と平面視で重ならない位置に形成されている。
図１（ｂ）に示すように、ビアホールＶＨ１２は、絶縁層３２の下面から、その絶縁層３２の上層の絶縁層である絶縁層３１の厚さ方向の中途位置まで形成されている。すなわち、ビアホールＶＨ１２は、絶縁層３２を厚さ方向に貫通するとともに、その絶縁層３２の直上に形成された絶縁層３１の一部を薄化するように形成されている。
ビアホールＶＨ１２は、絶縁層３２を厚さ方向に貫通する貫通孔３２Ｘと、補強パターン４２の周囲に位置する絶縁層３１の下面に形成された凹部３１Ｘとが連通されて構成されている。貫通孔３２Ｘは、補強パターン４２の下面全面及び側面全面を露出させるように、その平面形状が補強パターン４２の平面形状よりも大きく形成されている。具体的には、貫通孔３２Ｘの底部（図中上側の開口部）における平面形状は、補強パターン４２の平面形状よりも大きな面積を有する平面形状（ここでは、円形状）に形成されている。より具体的には、図１（ｃ）に示すように、貫通孔３２Ｘの底部における開口径Φ１は、補強パターン４２の直径Φ２よりも大きく設定されている。例えば、補強パターン４２の直径Φ２は２０〜３０μｍ程度とすることができ、貫通孔３２Ｘの底部における開口径Φ１は５０〜６０μｍ程度とすることができる。
図１（ｂ）に示すように、凹部３１Ｘは、貫通孔３２Ｘと連通するように形成されている。凹部３１Ｘは、補強パターン４２の周囲に位置する絶縁層３１を薄化するように形成されている。凹部３１Ｘは、平面視において、円形状の補強パターン４２の外周部を囲むように形成されている。凹部３１Ｘは、例えば、平面視円環状（リング状）に形成されている。さらに、凹部３１Ｘは、補強パターン４２の上面の一部（ここでは、外周部）を露出させるように、補強パターン４２の上面を被覆する絶縁層３１を薄化するように形成されている。すなわち、凹部３１Ｘの内縁側の側壁Ｅ１は、補強パターン４２の側面から補強パターン４２の内側に後退するように形成されている。このため、凹部３１Ｘの側壁Ｅ１は、補強パターン４２と平面視で重なる位置であって、補強パターン４２の上部に配置されている。これらにより、補強パターン４２の外周部が上層の絶縁層３１から外側にはみ出した構造、いわゆるオーバーハング構造が形成される。なお、凹部３１Ｘの幅Ｗ１は、例えば、１０〜２０μｍ程度とすることができる。
本例のビアホールＶＨ１２は、上述したビアホールＶＨ２（図１（ａ）参照）と同様に、図１（ｂ）において上側から下側に向かうに連れて径が大きくなるテーパ状に形成されている。但し、凹部３１Ｘの内縁側の側壁Ｅ１は、例えば、補強パターン４２の上面の法線方向と略平行に延びるように形成されている。
ビアホールＶＨ１２内には補強ビアＶ１２が形成されている。補強ビアＶ１２は、貫通孔３２Ｘを充填するとともに、凹部３１Ｘを充填するように形成されている。補強ビアＶ１２は、補強パターン４２の下面全面及び側面全面に直接接し、それら下面全面及び側面全面を被覆するように形成されている。すなわち、補強ビアＶ１２は、補強パターン４２を囲むように形成されている。換言すると、補強パターン４２は、補強ビアＶ１２に埋設されている。このため、補強パターン４２は、隣り合う補強パターン４２と分断されて形成されている。
補強ビアＶ１２は、凹部３１Ｘに充填されることにより、当該補強ビアＶ１２の底部の外周部が絶縁層３１に食い込んで形成されている。さらに、補強ビアＶ１２の底部は、凹部３１Ｘから露出される補強パターン４２の上面に直接接し、その上面を被覆するように形成されている。すなわち、凹部３１Ｘに充填された補強ビアＶ１２の側壁には、平面視において補強パターン４２の上面の一部（外周部）を覆うように、補強パターン４２の内側に向かってリング状に突出する突出部Ｆ１が形成されている。換言すると、ビアホールＶＨ１２内において、補強パターン４２の外周部が絶縁層３１から外側にはみ出したオーバーハング構造が形成され、そのオーバーハング構造の上に補強ビアＶ１２（突出部Ｆ１）が入り込むように形成されている。なお、突出部Ｆ１の幅は、例えば、２〜５μｍ程度とすることができる。
図１（ａ）に示すように、補強パターン５０は、絶縁層３２の下面に積層されている。補強パターン５０は、例えば、配線層２３と同一平面上に形成されている。補強パターン５０は、複数の補強パターン５１と、それら補強パターン５１と離間して設けられた複数の補強パターン５２とを有している。
各補強パターン５１は、補強ビアＶ１２を介して補強パターン４２と接続されている。各補強パターン５１は、例えば、補強ビアＶ１２と一体に形成されている。各補強パターン５１は、他の補強パターン５１や補強パターン５２とは独立して設けられたパッド部である。具体的には、各補強パターン５１は、１つの補強ビアＶ１２と接続されるパッド部のみで構成されている。換言すると、１つの補強ビアＶ１２と接続される補強パターン５１は、他の補強ビアＶ１２と接続される補強パターン５１と分断されて形成されている。
各補強パターン５１は、補強パターン４２及び補強ビアＶ１２と平面視で重なる位置に形成されている。そして、補強パターン５１の平面形状は、補強パターン４２の平面形状よりも大きく形成され、補強ビアＶ１２の平面形状よりも大きく形成されている。例えば、各補強パターン５１は平面視円形状に形成されている。この補強パターン５１の直径は、例えば、９０〜１００μｍ程度とすることができる。
各補強パターン５２は、補強ビアＶ１３と接続されている。各補強パターン５２は、補強パターン４２と同様の構造を有している。各補強パターン５２は、１つの補強ビアＶ１３と接続されるパッド部のみで構成されている。
絶縁層３３は、絶縁層３２の下面に、配線層２３の下面及び側面と補強パターン５１の下面及び側面とを被覆するように形成されている。外周領域Ａ２に位置する絶縁層３３には、当該絶縁層３３を厚さ方向に貫通して補強パターン５２の下面及び側面を露出するとともに、補強パターン５２の周囲に位置する絶縁層３２の下面を薄化するビアホールＶＨ１３が形成されている。このビアホールＶＨ１３は、図１（ｂ）に示したビアホールＶＨ１２と同様の構造を有しているため、ここでは詳細な説明を省略する。
ビアホールＶＨ１３には補強ビアＶ１３が形成されている。補強ビアＶ１３は、ビアホールＶＨ１３を充填するように形成され、補強パターン５２の下面全面及び側面全面に直接接し、それら下面全面及び側面全面を被覆するように形成されている。補強ビアＶ１３の底部の外周部は、絶縁層３２に食い込んで形成されている。なお、補強ビアＶ１３は、図１（ｂ）に示した補強ビアＶ１２と同様の構造を有しているため、ここでは詳細な説明を省略する。
補強パターン６０は、絶縁層３３の下面に積層されている。補強パターン６０は、例えば、配線層２４と同一平面上に形成されている。補強パターン６０は、複数の補強パターン６１と、その補強パターン６１と離間して設けられた複数の補強パターン６２とを有している。補強パターン６１は補強パターン５１と同様の構造を有し、補強パターン６２は補強パターン５２と同様の構造を有している。
各補強パターン６１は、補強ビアＶ１３を介して補強パターン５２と接続されている。各補強パターン６１は、例えば、補強ビアＶ１３と一体に形成されている。各補強パターン６１は、１つの補強ビアＶ１３と接続されるパッド部のみで構成されている。また、各補強パターン６２は、補強ビアＶ１４と接続されている。各補強パターン６２は、１つの補強ビアＶ１４と接続されるパッド部のみで構成されている。
補強ビアＶ１３及び補強パターン６１は、補強ビアＶ１２及び補強パターン５１と平面視で重ならない位置に形成されている。具体的には、補強ビアＶ１３は、その底部が補強パターン５１と平面視で重ならないように形成されている。これにより、補強ビアＶ１３の底部の外周部を確実に絶縁層３２に食い込ませることができる。
絶縁層３４は、絶縁層３３の下面に、配線層２４の下面及び側面及び補強パターン６１の下面及び側面を被覆するように形成されている。外周領域Ａ２に位置する絶縁層３４には、当該絶縁層３４を厚さ方向に貫通して補強パターン６２の下面及び側面を露出するとともに、補強パターン６２の周囲に位置する絶縁層３３の下面を薄化するビアホールＶＨ１４が形成されている。このビアホールＶＨ１４には補強ビアＶ１４が形成されている。補強ビアＶ１４は、ビアホールＶＨ１４を充填するように形成されている。これらビアホールＶＨ１４及び補強ビアＶ１４は、図１（ｂ）に示したビアホールＶＨ１２及び補強ビアＶ１２と同様の構造を有しているため、ここでは詳細な説明を省略する。
補強パターン７０は、絶縁層３４の下面に積層されている。補強パターン７０は、例えば、配線層２５と同一平面上に形成されている。補強パターン７０は、複数の補強パターン７１と、その補強パターン７１と離間して設けられた複数の補強パターン７２とを有している。なお、補強パターン７１は補強パターン５１と同様の構造を有し、補強パターン７２は補強パターン５２と同様の構造を有している。
各補強パターン７１は、補強ビアＶ１４を介して補強パターン６２と接続されている。各補強パターン７１は、例えば、補強ビアＶ１４と一体に形成されている。各補強パターン７１は、１つの補強ビアＶ１４と接続されるパッド部のみで構成されている。また、各補強パターン７２は、補強ビアＶ１５と接続されている。各補強パターン７２は、１つの補強ビアＶ１５と接続されるパッド部のみで構成されている。
補強ビアＶ１４及び補強パターン７１は、補強ビアＶ１３及び補強パターン６１と平面視で重ならない位置に形成されている。具体的には、補強ビアＶ１４は、その底部が補強パターン６１と平面視で重ならないように形成されている。一方、本例の補強ビアＶ１４及び補強パターン７１は、１層の絶縁層３３を挟んで離間した補強ビアＶ１２及び補強パターン５１と平面視で重なるように形成されている。
絶縁層３５は、絶縁層３４の下面に、配線層２５の下面及び側面と補強パターン７１の下面及び側面とを被覆するように形成されている。外周領域Ａ２に位置する絶縁層３５には、当該絶縁層３５を厚さ方向に貫通して補強パターン７２の下面及び側面を露出するとともに、補強パターン７２の周囲に位置する絶縁層３４の下面を薄化するビアホールＶＨ１５が形成されている。このビアホールＶＨ１５には補強ビアＶ１５が形成されている。補強ビアＶ１５は、例えば、ビアホールＶＨ１５を充填するように形成されている。これらビアホールＶＨ１５及び補強ビアＶ１５は、図１（ｂ）に示したビアホールＶＨ１２及び補強ビアＶ１２と同様の構造を有しているため、ここでは詳細な説明を省略する。
複数の補強パターン８１は、絶縁層３５の下面に積層されている。補強パターン８１は、例えば、配線層２６と同一平面上に形成されている。各補強パターン８１は、補強ビアＶ１５を介して補強パターン７２と接続されている。各補強パターン８１は、例えば、補強ビアＶ１５と一体に形成されている。各補強パターン８１は、１つの補強ビアＶ１５と接続されるパッド部のみで構成されている。この補強パターン８１は、補強パターン５１と同様の構造を有している。
補強ビアＶ１５及び補強パターン８１は、補強ビアＶ１４及び補強パターン７１と平面視で重ならない位置に形成されている。具体的には、補強ビアＶ１５は、その底部が補強パターン７１と平面視で重ならないように形成されている。一方、本例の補強ビアＶ１５及び補強パターン８１は、１層の絶縁層３４を挟んで離間した補強ビアＶ１３及び補強パターン６１と平面視で重なるように形成されている。
図２に示すように、補強パターン５１，６１，７１，８１は、例えば外周領域Ａ２において、配線基板１０の外形をなす各辺に沿って並んで設けられている。このとき、上述したように、上下方向に隣接する補強パターン５１，６１，７１，８１は、互いに平面視で重ならないように設けられている。例えば、上下方向に隣接する補強パターン６１と補強パターン５１，７１とは、互いに平面視で重ならないように設けられている。同様に、上下方向に隣接する補強パターン７１と補強パターン８１とは、互いに平面視で重ならないように設けられている。そして、本例では、上下方向に隣接する補強パターン６１と補強パターン５１，７１（及び上下方向に隣接する補強パターン８１と補強パターン７１）とは、平面視において千鳥状（ジグザグ状）に配置されている。これら上下方向に隣接する補強パターン６１と補強パターン５１，７１との間のピッチは、例えば、１００〜１５０μｍ程度とすることができる。なお、各補強パターン５１，６１，７１，８１のピッチは、例えば、２００〜３００μｍ程度とすることができる。
図１（ａ）に示すように、最外層（ここでは、最下層）の絶縁層３５の下面には、配線層２６及び補強パターン８１を被覆するソルダレジスト層３６が積層されている。ソルダレジスト層３６の材料としては、例えば、エポキシ樹脂やアクリル樹脂などの絶縁性樹脂を用いることができる。
ソルダレジスト層３６は、補強パターン８１の表面（下面及び側面）全面を被覆するように形成されている。ソルダレジスト層３６には、最下層の配線層２６の下面の一部を外部接続用パッドＰ２として露出させるための開口部３６Ｘが形成されている。この外部接続用パッドＰ２には、配線基板１０をマザーボード等の実装基板に実装する際に使用されるはんだボールやリードピン等の外部接続端子が接続される。すなわち、本実施形態では、外部接続用パッドＰ２の形成されている面が外部接続端子面となっている。
なお、必要に応じて、外部接続用パッドＰ２の表面に表面処理層を形成するようにしてもよい。表面処理層の例としては、Ａｕ層、Ｎｉ層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／Ｐｄ層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＮｉ層、Ａｕ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき金属層）を用いることができる。また、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。また、外部接続用パッドＰ２の表面に、ＯＳＰ処理（Organic Solderability Preservative）などの酸化防止処理を施して表面処理層を形成するようにしてもよい。例えば、ＯＳＰ処理を施した場合には、外部接続用パッドＰ２の表面に、アゾール化合物やイミダゾール化合物等の有機被膜による表面処理層が形成される。なお、開口部３６Ｘから露出する配線層２６（又は、配線層２６上に表面処理層が形成されている場合には、その表面処理層）自体を、外部接続端子としてもよい。
次に、図３に従って、半導体装置１１の構造について説明する。
半導体装置１１は、配線基板１０と、半導体チップ１５と、アンダーフィル樹脂１６とを有している。
半導体チップ１５は、配線基板１０にフリップチップ実装されている。すなわち、半導体チップ１５の回路形成面（ここでは、下面）に配設されたバンプ１５Ａを配線基板１０の接続パッドＰ１に接合することにより、半導体チップ１５は、バンプ１５Ａを介して、配線基板１０の配線層２１と電気的に接続されている。
半導体チップ１５としては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体チップ１５としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることもできる。
バンプ１５Ａとしては、例えば、金バンプやはんだバンプを用いることができる。はんだバンプの材料としては、例えば、鉛（Ｐｂ）を含む合金、錫（Ｓｎ）とＡｕの合金、ＳｎとＣｕの合金、Ｓｎと銀（Ａｇ）の合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
アンダーフィル樹脂１６は、配線基板１０と半導体チップ１５との隙間を充填するように設けられている。アンダーフィル樹脂１６の材料としては、例えば、エポキシ樹脂などの絶縁性樹脂を用いることができる。
本実施形態において、配線層２２は第１配線層の一例、配線層２３は第２配線層の一例、絶縁層３１は第１絶縁層の一例、絶縁層３２は第２絶縁層の一例、絶縁層３３は第３絶縁層の一例である。また、補強パターン４２は第１補強パターンの一例、補強パターン５１は第２補強パターンの一例、補強パターン５２は第３補強パターンの一例、補強パターン６１は第４補強パターンの一例、補強ビアＶ１２は第１補強ビアの一例、補強ビアＶ１３は第２補強ビアの一例である。また、貫通孔３２Ｘは貫通孔の一例、凹部３１Ｘは凹部の一例、ビアホールＶＨ１２はビアホールの一例である。
次に、配線基板１０の製造方法について説明する。なお、以下の図４〜図７では、配線基板１０の一部を拡大して示している。また、説明の便宜上、最終的に配線基板１０の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
図４（ａ）に示すように、まず、支持基板１００を準備する。支持基板１００としては、例えば、金属板や金属箔を用いることができ、本実施形態では、例えば銅箔を用いる。支持基板１００の厚さは、例えば３５〜１００μｍである。
次に、支持基板１００の下面に、開口パターン１０１Ｘを有するレジスト層１０１を形成する。開口パターン１０１Ｘは、配線層２１（図１（ａ）参照）の形成領域に対応する部分の支持基板１００の下面を露出するように形成される。レジスト層１０１の材料としては、例えば、感光性のドライフィルム又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。例えば、感光性のドライフィルムを用いる場合には、支持基板１００の下面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングしてレジスト層１０１を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層１０１を形成することができる。
続いて、図４（ｂ）に示す工程では、レジスト層１０１の開口パターン１０１Ｘから露出された支持基板１００上に配線層２１を形成する。例えば、レジスト層１０１をめっきマスクとして、開口パターン１０１Ｘから露出された支持基板１００の下面に、その支持基板１００をめっき給電層に利用する電解めっき法を施すことにより、支持基板１００上に配線層２１を形成する。例えば、配線層２１が、Ｃｕ層である第１導電層と、Ｎｉ層／Ａｕ層である第２導電層とが積層された構造である場合には、まず、支持基板１００をめっき給電層に利用する電解めっき法により、Ａｕ層、Ｎｉ層を順に積層して第２導電層を形成する。次いで、支持基板１００をめっき給電層に利用する電解めっき法により、第２導電層上にＣｕ層を形成して第１導電層を形成する。
次いで、レジスト層１０１を、例えば、アルカリ性の剥離液により除去する。
次に、図４（ｃ）に示す工程では、支持基板１００の下面に、配線層２１を覆うように絶縁層３１を形成する。絶縁層３１として樹脂フィルムを用いる場合には、例えば、支持基板１００上に樹脂フィルムをラミネートした後に、樹脂フィルムを押圧しながら１３０〜１９０℃程度の温度で熱処理して硬化させることにより絶縁層３１を形成することができる。また、絶縁層３１として液状又はペースト状の絶縁性樹脂を用いる場合には、支持基板１００上に液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布し、その塗布した絶縁性樹脂を１３０〜１９０℃程度の温度で熱処理して硬化させることにより絶縁層３１を形成することができる。
続いて、図４（ｄ）に示す工程では、絶縁層３１にビアホールＶＨ１を形成する。ビアホールＶＨ１は、配線層２１の下面の一部を露出するように形成される。ビアホールＶＨ１は、例えば、ＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によって形成することができる。なお、絶縁層３１が感光性樹脂を用いて形成されている場合には、例えば、フォトリソグラフィ法により所要のビアホールＶＨ１を形成するようにしてもよい。
次いで、ビアホールＶＨ１をレーザ加工法によって形成した場合には、デスミア処理を行って、ビアホールＶＨ１の底部に露出する配線層２１の露出面に付着した樹脂スミア（樹脂残渣）を除去する。
次に、図５（ａ）に示す工程では、ビアホールＶＨ１にビア導体を充填してビア配線Ｖ１を形成するとともに、そのビア配線Ｖ１を介して配線層２１と電気的に接続される配線層２２を絶縁層３１の下面に積層する。また、本工程では、外周領域Ａ２における絶縁層３１の下面に、補強パターン４１と補強パターン４２とを形成する。このとき、補強パターン４２の平面形状は、後工程で形成される貫通孔３２Ｘの底部における開口径よりも小さい直径を有する円形状に形成される。これらビア配線Ｖ１、配線層２２及び補強パターン４１，４２は、例えば、セミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。また、配線層２２と補強パターン４１，４２とは、同一の工程により同時に形成することができる。
続いて、図５（ｂ）に示す工程では、図４（ｃ）に示した工程と同様に、絶縁層３１の下面に、配線層２２及び補強パターン４１，４２を覆うように絶縁層３２を形成する。次いで、レーザ加工法により、配線形成領域Ａ１における絶縁層３２にビアホールＶＨ２を形成するとともに、外周領域Ａ２における絶縁層３２にビアホールＶＨ１２を形成する。ビアホールＶＨ２は、配線層２２の下面の一部を露出するように形成される。ビアホールＶＨ１２は、補強パターン４２の下面及び側面を露出するように形成される。具体的には、絶縁層３２を厚さ方向に貫通して補強パターン４２の下面全面及び側面全面を露出する貫通孔３２Ｘを形成するとともに、補強パターン４２の周囲に位置する絶縁層３１の下面を薄化して凹部３１Ｘを形成する。このとき、貫通孔３２Ｘの底部の平面形状が補強パターン４２の平面形状よりも大きく形成されている。このため、貫通孔３２Ｘが形成される際に、補強パターン４２の周囲に位置する絶縁層３１の下面にもレーザが照射されることになる。このレーザによって絶縁層３１の下面の一部が除去（薄化）される。これにより、貫通孔３２Ｘの底部の一部（外周部）が絶縁層３１に侵入するように形成され、貫通孔３２Ｘと連通する凹部３１Ｘが形成される。そして、これら貫通孔３２Ｘと凹部３１ＸとによってビアホールＶＨ１２が形成される。なお、ビアホールＶＨ２とビアホールＶＨ１２とは、同一の工程により形成することができる。
次いで、デスミア処理を行って、ビアホールＶＨ２及びビアホールＶＨ１２に露出する配線層２２及び補強パターン４２の露出面に付着した樹脂スミアを除去する。本工程のデスミア処理としては、例えば、アルカリ性過マンガン酸塩水溶液を用いるウェットデスミア法を用いることができる。このようなデスミア処理では、樹脂スミアと合わせて、補強パターン４２から露出された絶縁層３１，３２もエッチング除去される。これにより、図５（ｃ）に示すように、凹部３１Ｘの内縁側の側壁Ｅ１が補強パターン４２の側面から補強パターン４２の内側に向かって後退され、補強パターン４２の上面の外周部が絶縁層３１から露出される。換言すると、本工程では、樹脂スミアの除去と合わせて、補強パターン４２の上面の外周部を露出させるように絶縁層３１の一部をエッチング除去する。
次に、図５（ｄ）に示す工程では、ビアホールＶＨ２にビア導体を充填してビア配線Ｖ２を形成するとともに、そのビア配線Ｖ２を介して配線層２２と電気的に接続される配線層２３を絶縁層３２の下面に積層する。また、本工程では、ビアホールＶＨ１２にビア導体を充填して、補強パターン４２の上面の一部と側面全面及び下面全面を被覆する補強ビアＶ１２を形成するとともに、その補強ビアＶ１２を介して補強パターン４２と接続される補強パターン５１を絶縁層３２の下面に積層する。さらに、本工程では、外周領域Ａ２における絶縁層３２の下面であって、補強パターン５１から離間した位置に、補強パターン５２を形成する。これらビア配線Ｖ２、配線層２３、補強パターン５１，５２及び補強ビアＶ１２は、例えば、セミアディティブ法によって形成することができる。具体的には、まず、無電解めっき法（例えば、無電解銅めっき法）やスパッタ法により、ビアホールＶＨ２の内側面と、ビアホールＶＨ２に露出した配線層２２の下面と、絶縁層３２の下面と、ビアホールＶＨ１２の内側面と、ビアホールＶＨ１２に露出した補強パターン４２の表面とを連続して被覆するシード層を形成する。次に、シード層上に、配線層２３及び補強パターン５１，５２の形状に対応した開口部を有するレジスト層を形成する。続いて、シード層を給電層とする電解めっき法（例えば、電解銅めっき法）により、レジスト層の開口部から露出するシード層上に、配線層２３及び補強パターン５１，５２となるめっき金属を析出させる。このとき、ビアホールＶＨ２，ＶＨ１２内には、ビア配線Ｖ２及び補強ビアＶ１２となるめっき金属が充填される。次いで、レジスト層を除去した後、めっき金属をマスクとしてシード層をエッチング除去する。これにより、ビアホールＶＨ２，ＶＨ１２内にそれぞれビア配線Ｖ２及び補強ビアＶ１２を形成することができ、ビア配線Ｖ２、補強ビアＶ１２及び絶縁層３２の下面に配線層２３及び補強パターン５１，５２を形成することができる。このように、ビア配線Ｖ２及び配線層２２と、補強ビアＶ１２及び補強パターン５１，５２とは、同一の工程により同時に形成することができる。なお、ビア配線Ｖ２、配線層２３、補強パターン５１，５２及び補強ビアＶ１２の形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を採用することもできる。
続いて、図６（ａ）に示す工程では、図５（ｂ）及び図５（ｃ）に示した工程と同様に、絶縁層３２の下面に、ビアホールＶＨ３及びビアホールＶＨ１３を有する絶縁層３３を積層する。次いで、図５（ｄ）に示す工程と同様に、ビアホールＶＨ３を充填するビア配線Ｖ３を形成するとともに、配線層２４を絶縁層３３の下面に積層する。また、ビアホールＶＨ１３を充填する補強ビアＶ１３を形成するとともに、補強パターン６１，６２を絶縁層３３の下面に積層する。
次に、図６（ｂ）に示す工程では、図５（ｂ）〜図５（ｄ）に示した工程を繰り返し実行する。すなわち、まず、絶縁層３３の下面に、ビアホールＶＨ４及びビアホールＶＨ１４を有する絶縁層３４を積層する。続いて、ビアホールＶＨ４及びビアホールＶＨ１４をそれぞれ充填するビア配線Ｖ４及び補強ビアＶ１４を形成するとともに、絶縁層３４の下面に配線層２５及び補強パターン７１，７２を積層する。次いで、絶縁層３４の下面に、ビアホールＶＨ５及びビアホールＶＨ１５を有する絶縁層３５を積層する。続いて、ビアホールＶＨ５及びビアホールＶＨ１５をそれぞれ充填するビア配線Ｖ５及び補強ビアＶ１５を形成するとともに、絶縁層３５の下面に配線層２６及び補強パターン８１を積層する。
次に、図６（ｃ）に示す工程では、絶縁層３５の下面に、配線層２６の所要の箇所に画定される外部接続用パッドＰ２を露出させるための開口部３６Ｘを有するソルダレジスト層３６を形成する。ソルダレジスト層３６は、例えば、感光性のソルダレジストフィルムをラミネートし、又は液状のソルダレジストを塗布し、当該レジストを所要の形状にパターニングすることにより形成することができる。なお、必要に応じて、外部接続用パッドＰ２上に、例えば、Ｎｉ層やＡｕ層をこの順番で積層した金属層を形成するようにしてもよいし、ＯＳＰ膜を形成するようにしてもよい。Ｎｉ層やＡｕ層は、例えば、無電解めっき法により形成することができる。
以上の製造工程により、支持基板１００の下面に、配線基板１０に対応する構造体が製造される。
続いて、図７（ａ）に示す工程では、仮基板として用いた支持基板１００（図６（ｃ）参照）を除去する。これにより、絶縁層３１の上面が外部に露出されるとともに、配線層２１の上面が接続パッドＰ１として外部に露出される。例えば支持基板１００として銅箔を用いる場合には、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより、支持基板１００の除去を行うことができる。この際、絶縁層３１から露出する配線層２１の最表層はＡｕ層等であるため、銅箔である支持基板１００のみを選択的にエッチング除去することができる。但し、配線層２６の最表面が銅層である場合には、開口部３６Ｘの底部に露出する配線層２６が支持基板１００とともにエッチングされることを防止するため、配線層２６をマスクして上記ウェットエッチングを行う必要がある。
以上の製造工程により、本実施形態の配線基板１０を製造することができる。
次に、半導体装置１１の製造方法を説明する。
図７（ｂ）に示す工程では、配線基板１０に半導体チップ１５を実装する。具体的には、配線基板１０の接続パッドＰ１上に、半導体チップ１５のバンプ１５Ａをフリップチップ接合する。続いて、フリップチップ接合された半導体チップ１５と配線基板１０との間に、アンダーフィル樹脂１６（図３参照）を充填し、そのアンダーフィル樹脂１６を硬化する。
以上の製造工程により、図３に示した半導体装置１１を製造することができる。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）外周領域Ａ２における絶縁層３２を厚さ方向に貫通し、補強パターン４２の下面及び側面に接して接続された補強ビアＶ１２を形成した。さらに、補強ビアＶ１２の底部の外周部を、絶縁層３２の直上に形成された絶縁層３１に食い込ませるように形成した。このため、従来の配線基板２００（図１６参照）に比べて、絶縁層３１，３２と補強パターン４２及び補強ビアＶ１２との界面を複雑にすることができる。すなわち、補強柱２０５の底部が補強パターン２０３（図１６参照）の下面に形成される場合に比べて、絶縁層３１，３２と補強パターン４２及び補強ビアＶ１２との界面を複雑にすることができる。これにより、外部からの衝撃や熱ストレスの伝搬経路を複雑にすることができ、衝撃や熱ストレスを吸収又は緩和することができる。これによって、補強パターン４２及び補強ビアＶ１２と絶縁層３１，３２との界面でクラックが発生することを好適に抑制できる。また、補強パターン４２及び補強ビアＶ１２と絶縁層３１，３２との界面を起点としてクラックが発生した場合であっても、そのクラックが補強パターン４２及び補強ビアＶ１２と絶縁層３１，３２との界面で進行するのを好適に抑制できる。この結果、補強パターン４２及び補強ビアＶ１２から絶縁層３２が剥離することを好適に抑制できる。
（２）また、補強ビアＶ１２の底部の外周部を絶縁層３１に食い込ませるようにしたため、従来のように補強柱２０５の底部が補強パターン２０３（図１６参照）の下面に形成される場合に比べて、補強ビアＶ１２と絶縁層３１，３２との密着性を向上させることができる。これにより、補強ビアＶ１２と絶縁層３１，３２との熱膨張係数の差に起因した引っ張り力に対して強くなるため、補強ビアＶ１２がビアホールＶＨ１２から抜けることを抑制することができる。
（３）補強パターン４２の側面全面及び下面全面が露出されるように、貫通孔３２Ｘの底部の平面形状を補強パターン４２の平面形状よりも大きく形成した。そして、補強パターン４２の側面全面及び下面全面と接し、それら側面全面及び下面全面を被覆した補強ビアＶ１２を形成した。これにより、従来のように補強柱２０５の底部が補強パターン２０３（図１６参照）の下面に形成される場合に比べて、補強ビアＶ１２と補強パターン４２との接触面積を増加させることができる。したがって、従来に比べて、補強ビアＶ１２と絶縁層３１，３２との相違に起因して発生する応力を分散させることができるため、補強ビアＶ１２と補強パターン４２との間に断線やクラック等が発生することを好適に抑制できる。
（４）補強パターン４２の上面の外周部を露出させるように凹部３１Ｘを形成し、その凹部３１Ｘから露出された補強パターン４２の上面と接し、その上面を被覆した補強ビアＶ１２を形成した。このため、補強ビアＶ１２が、補強パターン４２の上に食い込むように形成される。これにより、補強ビアＶ１２と補強パターン４２との密着性をより向上させることができる。また、絶縁層３１，３２と補強パターン４２及び補強ビアＶ１２との界面をより複雑にすることができる。これによって、補強パターン４２及び補強ビアＶ１２と絶縁層３１，３２との界面でクラックが発生することをより好適に抑制することができる。
（５）補強ビアＶ１２によって接続される補強パターン４２及び補強パターン５１を、他の補強パターン及び補強ビアから独立して形成するようにした。すなわち、補強パターン４２を１つの補強ビアＶ１２と接続されるパッド部のみで構成し、各補強パターン５１を１つの補強ビアＶ１２と接続されるパッド部のみで構成した。このため、各補強パターン４２，５１は、隣り合う補強パターン４２，５１とそれぞれ分断（分離）されて形成されており、基板平面内で連続して延在されていない。これにより、従来のように補強パターン２０６が基板平面内で連続して延在される場合と比べて、補強パターン４２，５１と絶縁層３２，３３との熱膨張係数の相違に起因して発生する応力を緩和させることができる。このため、補強パターン４２，５１と絶縁層３２，３３との界面でクラック等が発生することを好適に抑制できる。
（６）ところで、図１６に示した従来の配線基板２００のように、補強柱２０２，２０５，２０８がスタックビア構造となっている場合には、補強柱２０２，２０５，２０８と絶縁層２０１，２０４，２０７との界面でクラックが発生しやすい。このようなクラックは、以下のような理由で発生すると考えられる。詳述すると、同程度の径を有する複数の補強柱２０２，２０５，２０８がスタックされる場合には、補強柱２０２，２０５，２０８同士が積層方向に沿って直線状に積み重ねられた構造を有している。さらに、補強柱２０２，２０５，２０８と絶縁層２０１，２０４，２０７との界面も積層方向に沿って直線状に配設された構造を有している。すなわち、補強柱２０２，２０５，２０８と絶縁層２０１，２０４，２０７との熱膨張係数の相違により応力が発生した場合に、その応力を緩和させにくい構造になっている。このため、補強柱２０２，２０５，２０８と絶縁層２０１，２０４，２０７との界面でクラックが発生しやすくなる、と考えられる。
これに対し、本実施形態の配線基板１０では、上下方向に隣接する補強ビアＶ１２，Ｖ１３を平面視で重ならないように形成した。これにより、補強ビアＶ１２と絶縁層３１，３２との界面と、補強ビアＶ１３と絶縁層３２，３３との界面とが積層方向に沿って直線状に配設されない。したがって、補強ビアＶ１２，Ｖ１３と絶縁層３１〜３３との熱膨張係数の相違により応力が発生した場合に、その応力を好適に緩和することができる。この結果、補強ビアＶ１２，Ｖ１３と絶縁層３１〜３３との界面でクラックが発生することを好適に抑制できる。
（７）外周領域Ａ２に補強パターン４０，５０，６０，７０，８１及び補強ビアＶ１２〜Ｖ１５を設けた。ここで、金属からなる補強パターン４０，５０，６０，７０，８１及び補強ビアＶ１２〜Ｖ１５は、樹脂からなる絶縁層３１〜３５よりも高い剛性を有する。このため、補強パターン４０，５０，６０，７０，８１及び補強ビアＶ１２〜Ｖ１５を設けたことにより、外周領域Ａ２における剛性を高めることができる。これにより、配線基板１０に生じる反りを低減することができる。さらに、補強パターン４０，５０，６０，７０，８１及び補強ビアＶ１２〜Ｖ１５を設けない場合に比べて、外周領域Ａ２における絶縁層３１〜３５の厚さのばらつきを低減することができる。
（第２実施形態）
以下、図８〜図１０に従って第２実施形態を説明する。この実施形態の配線基板１０Ａは、補強パターンと補強ビアの構造が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。図８は、第１実施形態と異なる部分（外周領域Ａ２）の断面構造を拡大して示している。なお、図８では、ソルダレジスト層３６の図示を省略している。先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図８（ａ）に示すように、配線基板１０Ａの外周領域Ａ２では、図１（ａ）に示した平面視円形状の補強パターン４２，５２，６２，７２に代えて、リング状の補強パターン４３，５３，６３，７３が形成されている。これら補強パターン４３，５３，６３，７３は、絶縁層３１，３２，３３，３４の下面にそれぞれ積層されている。また、配線基板１０Ａでは、図１（ａ）に示したビアホールＶＨ１２，ＶＨ１３，ＶＨ１４，ＶＨ１５及び補強ビアＶ１２，Ｖ１３，Ｖ１４，Ｖ１５に代えて、ビアホールＶＨ２２，ＶＨ２３，ＶＨ２４，ＶＨ２５及び補強ビアＶ２２，Ｖ２３，Ｖ２４，Ｖ２５が形成されている。なお、補強パターン４３，５３，６３，７３及び補強ビアＶ２２，Ｖ２３，Ｖ２４，Ｖ２５の材料としては、例えば、銅や銅合金を用いることができる。
図９に示すように、補強パターン４３の平面形状は、例えば、平面視中央部に貫通穴４３Ｘを有するリング状（枠状）に形成されている。例えば、補強パターン４３は、平面視円環状に形成されている。具体的には、本例の補強パターン４３の平面形状は、円形状のパターンの平面視略中央部に、円形状の貫通穴４３Ｘが設けられた円環状に形成されている。
図８（ｂ）に示すように、ビアホールＶＨ２２は、絶縁層３２を厚さ方向に貫通して補強パターン４３の下面の一部及び側面の一部（貫通穴４３Ｘの内側面）を露出するように形成されている。ビアホールＶＨ２２は、絶縁層３２を厚さ方向に貫通するとともに、その絶縁層３２の直上に形成された絶縁層３１の一部を薄化するように形成されている。
ビアホールＶＨ２２は、絶縁層３２を厚さ方向に貫通する貫通孔３２Ｙと、補強パターン４３の貫通穴４３Ｘと、その貫通穴４３Ｘに露出する絶縁層３１の下面に形成された凹部３１Ｙとが連通されて構成されている。
貫通孔３２Ｙは、貫通穴４３Ｘと連通するように形成されている。貫通孔３２Ｙは、その一部が補強パターン４３の一部と平面視で重なる位置に形成されている。具体的には、貫通孔３２Ｙは、補強パターン４３の貫通穴４３Ｘの全てと平面視で重なるように、且つ貫通穴４３Ｘの周囲に位置する補強パターン４３の一部（内周部）と平面視で重なるように形成されている。これにより、貫通穴４３Ｘの周囲に位置する補強パターン４３の上面と貫通穴４３Ｘの内側面とが貫通孔３２Ｙに露出されている。その一方で、補強パターン４３の外周部は、貫通孔３２Ｙ（ビアホールＶＨ２２）に露出されておらず、絶縁層３２によって被覆されている。
貫通孔３２Ｙの底部（図中上側の開口部）における平面形状は、例えば、貫通穴４３Ｘの平面形状よりも大きく、且つ補強パターン４３の平面形状よりも小さい平面形状（ここでは、円形状）に形成されている。具体的には、貫通孔３２Ｙの底部における開口径Φ５は、補強パターン４３の外径Φ３よりも小さく設定され、且つ貫通穴４３Ｘの開口径Φ４よりも大きく設定されている。
凹部３１Ｙは、貫通孔３２Ｙ及び貫通穴４３Ｘと連通するように形成されている。凹部３１Ｙは、補強パターン４３の貫通穴４３Ｘから露出された絶縁層３１を薄化するように形成されている。凹部３１Ｙは、貫通穴４３Ｘと同様に、平面視円形状に形成されている。さらに、凹部３１Ｙの開口径Φ６は、補強パターン４３の上面の一部（ここでは、内周部）を露出させるように、貫通穴４３Ｘの開口径Φ４よりも大径に形成されている。すなわち、凹部３１Ｙの外縁側の側壁Ｅ２は、貫通穴４３Ｘの内側面から補強パターン４３の内側に後退するように形成されている。このため、凹部３１Ｙの側壁Ｅ２は、補強パターン４３と平面視で重なる位置であって、補強パターン４３の上部に配置されている。これらにより、凹部３１Ｙの下部において、貫通穴４３Ｘの内側面を構成する補強パターン４３の一部（内周部）がビアホールＶＨ２２の内側にリング状に突出する構造、いわゆるオーバーハング構造が形成される。
ここで、ビアホールＶＨ２２のうち貫通孔３２Ｙは、例えば、図８（ｂ）において上側から下側に向かうに連れて径が大きくなるテーパ状に形成されている。一方、凹部３１Ｙの側壁Ｅ２は、例えば、補強パターン４３の上面の法線方向と略平行に延びるように形成されている。
ビアホールＶＨ２２内には補強ビアＶ２２が形成されている。補強ビアＶ２２は、貫通孔３２Ｙを充填し、貫通穴４３Ｘを充填し、凹部３１Ｙを充填するように形成されている。補強ビアＶ２２は、凹部３１Ｙに充填されることにより、当該補強ビアＶ２２の底部の中央部が絶縁層３１に食い込んで形成されている。そして、補強ビアＶ２２は、ビアホールＶＨ２２内に突出する補強パターン４３の表面全面に接し、その表面全面を被覆するように形成されている。具体的には、補強ビアＶ２２は、補強パターン４３の内周部における上面及び下面と、貫通穴４３Ｘの内側面全面とを被覆するように形成されている。すなわち、ビアホールＶＨ２２の側壁から突出された補強パターン４３は、補強ビアＶ２２内に食い込むように形成されている。換言すると、ビアホールＶＨ２２内では、補強パターン４３の内周部がビアホールＶＨ２２の側壁から内側にリング状に突出するオーバーハング構造が形成され、そのオーバーハング構造の上下に補強ビアＶ２２が入り込むように形成されている。
図８（ａ）に示すように、絶縁層３２の下面には、補強パターン５１と補強パターン５３とが積層されている。補強パターン５１は、補強ビアＶ２２を介して補強パターン４３と接続されている。補強パターン５１は、例えば、補強ビアＶ２２と一体に形成されている。
ここで、補強パターン５３，６３，７３は補強パターン４３と同様の構造を有し、ビアホールＶＨ２３〜ＶＨ２５はビアホールＶＨ２２と同様の構造を有し、補強ビアＶ２３〜Ｖ２５は補強ビアＶ２２と同様の構造を有しているため、ここでは詳細な説明を省略する。
本実施形態において、凹部３１Ｙは凹部の一例、貫通孔３２Ｙは貫通孔の一例、ビアホールＶＨ２２はビアホールの一例、補強ビアＶ２２は第１補強ビアの一例、補強ビアＶ２３は第２補強ビアの一例である。また、補強パターン４３は第１補強パターンの一例、補強パターン５１は第２補強パターンの一例、補強パターン５３は第３補強パターンの一例、補強パターン６１は第４補強パターンの一例である。
次に、図１０に従って、配線基板１０Ａの製造方法について説明する。ここでは、補強パターン４３、補強ビアＶ２２及び補強パターン５１の製造方法について説明する。なお、図１０では、配線基板１０Ａの外周領域Ａ２の一部を拡大して示している。
図１０（ａ）に示す工程では、図４（ａ）〜図５（ａ）に示した工程により、支持基板１００の下面に積層された絶縁層３１の下面に、補強パターン４１と補強パターン４３とを形成する。このとき、図１０（ｂ）に示すように、補強パターン４３の平面形状は、後工程で形成される貫通孔３２Ｙの底部における開口径よりも大きい外径を有する円環状に形成される。また、補強パターン４３の平面視略中央部には、後工程で形成される貫通孔３２Ｙの底部における開口径よりも小さい直径を有する貫通穴４３Ｘが形成される。
続いて、図１０（ｃ）に示す工程では、図５（ｂ）に示した工程と同様に、絶縁層３１の下面に、補強パターン４１，４３を覆うように絶縁層３２を形成する。次いで、レーザ加工法により、外周領域Ａ２における絶縁層３２に、貫通孔３２Ｙと貫通穴４３Ｘと凹部３１Ｙとが連通してなるビアホールＶＨ２２を形成する。貫通孔３２Ｙは、補強パターン４３の下面の一部を露出するように、且つ貫通穴４３Ｘと連通するように、底部の開口径が補強パターン４３の外径よりも小径であって貫通穴４３Ｘの開口径よりも大径となるように設定されている。このように設定されると、貫通孔３２Ｙが形成される際に、貫通穴４３Ｘから露出する絶縁層３１の下面にもレーザが照射されることになる。このレーザによって絶縁層３１の下面の一部が除去（薄化）される。これにより、貫通穴４３Ｘから露出する絶縁層３１の下面に凹部３１Ｙが形成され、凹部３１Ｙと貫通穴４３Ｘと貫通孔３２Ｙとが連通されてビアホールＶＨ２２が形成される。続いて、デスミア処理を行って、ビアホールＶＨ２２内に露出する補強パターン４３の露出面に付着した樹脂スミアを除去する。このデスミア処理により、凹部３１Ｙの外縁側の側壁Ｅ２が貫通穴４３Ｘの内側面から補強パターン４３の外側に向かって後退され、補強パターン４３の上面の内周部が絶縁層３１から露出される。換言すると、本工程では、樹脂スミアの除去と合わせて、補強パターン４３の上面の内周部を露出させるように絶縁層３１の一部をエッチング除去する。これにより、補強パターン４３の内周部がビアホールＶＨ２２内に突出される。
次に、図１０（ｄ）に示す工程では、図５（ｄ）に示した工程と同様に、ビアホールＶＨ２２にビア導体を充填して、ビアホールＶＨ２２内に突出する補強パターン４３の表面全面を被覆する補強ビアＶ２２を形成する。さらに、補強ビアＶ２２を介して補強パターン４３と接続される補強パターン５１を絶縁層３２の下面に積層する。
以上の製造工程により、補強パターン４３、補強ビアＶ２２及び補強パターン５１を製造することができる。
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏することができる。
（第３実施形態）
以下、図１１及び図１２に従って第３実施形態を説明する。この実施形態の配線基板１０Ｂは、補強ビアの構造が上記第２実施形態と異なっている。以下、第２実施形態との相違点を中心に説明する。図１１は、第２実施形態と異なる部分（外周領域Ａ２）の断面構造を拡大して示している。なお、図１１では、ソルダレジスト層３６の図示を省略している。先の図１〜図１０に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図１１（ａ）に示すように、配線基板１０Ｂの外周領域Ａ２では、図８（ａ）に示したビアホールＶＨ２２，ＶＨ２３，ＶＨ２４，ＶＨ２５及び補強ビアＶ２２，Ｖ２３，Ｖ２４，Ｖ２５に代えて、ビアホールＶＨ３２，ＶＨ３３，ＶＨ３４，ＶＨ３５及び補強ビアＶ３２，Ｖ３３，Ｖ３４，Ｖ３５が形成されている。
ビアホールＶＨ３２は、絶縁層３２を厚さ方向に貫通して補強パターン４３の下面全面及び側面全面を露出するように形成されている。ビアホールＶＨ３２は、絶縁層３２を厚さ方向に貫通するとともに、その絶縁層３２の直上に形成された絶縁層３１の一部を薄化するように形成されている。
図１１（ｂ）に示すように、ビアホールＶＨ３２は、絶縁層３２を厚さ方向に貫通する貫通孔３２Ｚと、補強パターン４３の貫通穴４３Ｘと、補強パターン４３の周囲に位置する絶縁層３１の下面に形成された凹部３１Ｘと、貫通穴４３Ｘから露出する絶縁層３１の下面に形成された凹部３１Ｙとが連通されて形成されている。
貫通孔３２Ｚは、その一部が補強パターン４３と平面視で重なるように形成されている。貫通孔３２Ｚは、補強パターン４３の下面全面及び側面全面を露出させるように、その平面形状が補強パターン４３の平面形状よりも大きく形成されている。
具体的には、図１２に示すように、貫通孔３２Ｚの底部における平面形状は、例えば、補強パターン４３の平面形状よりも大きな面積を有する平面形状（例えば、円形状）に形成されている。より具体的には、貫通孔３２Ｚの底部における開口径Φ７は、貫通穴４３Ｘの開口径Φ４よりも大きく設定され、且つ補強パターン４３の外径Φ３よりも大きく設定されている。そして、図１１（ｂ）に示すように、貫通孔３２Ｚが貫通穴４３Ｘと連通され、それら貫通孔３２Ｚ及び貫通穴４３Ｘに補強パターン４３の下面全面及び側面全面が露出されている。
凹部３１Ｘは、貫通孔３２Ｚと連通するように形成されている。この凹部３１Ｘは、上記第１実施形態の凹部３１Ｘと同様の構造を有する。凹部３１Ｘは、補強パターン４３の上面の一部（ここでは、外周部）を露出させるように、補強パターン４３の上面を被覆する絶縁層３１を薄化するように形成されている。すなわち、凹部３１Ｘの内縁側の側壁Ｅ１は、補強パターン４３の外側面から補強パターン４３の内側に後退するように形成されている。
凹部３１Ｙは、貫通孔３２Ｚ及び貫通穴４３Ｘと連通するように形成されている。この凹部３１Ｙは、上記第２実施形態の凹部３１Ｙと同様の構造を有する。凹部３１Ｙは、補強パターン４３の上面の一部（ここでは、内周部）を露出させるように、補強パターン４３の上面を被覆する絶縁層３１を薄化するように形成されている。すなわち、凹部３１Ｙの外縁側の側壁Ｅ２は、貫通穴４３Ｘの内側面から補強パターン４３の内側に後退するように形成されている。
ビアホールＶＨ３２内には補強ビアＶ３２が形成されている。補強ビアＶ３２は、貫通孔３２Ｚを充填し、貫通穴４３Ｘを充填し、凹部３１Ｘを充填し、凹部３１Ｙを充填するように形成されている。補強ビアＶ３２は、凹部３１Ｘに充填されることにより、当該補強ビアＶ３２の底部の外周部が絶縁層３１に食い込んで形成されている。また、補強ビアＶ３２は、凹部３１Ｙに充填されることにより、当該補強ビアＶ３２の底部の中央部が絶縁層３１に食い込んで形成されている。そして、補強ビアＶ３２は、ビアホールＶＨ３２内に露出する補強パターン４３の表面全面に直接接し、その表面全面を被覆するように形成されている。具体的には、補強ビアＶ３２は、貫通孔３２Ｚ及び貫通穴４３Ｘから露出する、補強パターン４３の下面全面及び側面全面を被覆するように形成されている。さらに、補強ビアＶ３２は、凹部３１Ｘ，３１Ｙから露出する補強パターン４３の上面を被覆するように形成されている。換言すると、ビアホールＶＨ３２内では、補強パターン４３の内周部及び外周部が絶縁層３１から外側にはみ出したオーバーハング構造が形成され、そのオーバーハング構造の上に補強ビアＶ３２が入り込むように形成されている。
図１１（ａ）に示すように、絶縁層３２の下面には、補強パターン５１と補強パターン５３とが積層されている。補強パターン５１は、補強ビアＶ３２を介して補強パターン４３と接続されている。補強パターン５１は、例えば、補強ビアＶ３２と一体に形成されている。
ここで、ビアホールＶＨ３３〜ＶＨ３５はビアホールＶＨ３２と同様の構造を有し、補強ビアＶ３３〜Ｖ３５は補強ビアＶ３２と同様の構造を有しているため、ここでは詳細な説明を省略する。
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏することができる。
なお、本実施形態において、凹部３１Ｘは第１凹部の一例、凹部３１Ｙは第２凹部の一例、貫通孔３２Ｚは貫通孔の一例、ビアホールＶＨ３２はビアホールの一例、補強ビアＶ３２は第１補強ビアの一例、補強ビアＶ３３は第２補強ビアの一例である。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態の配線基板１０，１０Ａ，１０Ｂでは、補強パターン４２，４３の上面の一部を露出させるように凹部３１Ｘ，３１Ｙを形成した。すなわち、配線基板１０，１０Ｂでは、凹部３１Ｘの側壁Ｅ１を、補強パターン４２の側面から補強パターン４２の内側に向かって後退させた位置に設けた。また、配線基板１０Ａ，１０Ｂでは、凹部３１Ｙの側壁Ｅ２を、補強パターン４３の貫通穴４３Ｘの内側面から補強パターン４３の内側に向かって後退させた位置に設けた。これに限らず、例えば、凹部３１Ｘの側壁Ｅ１を、補強パターン４２の側面と略面一になるように形成してもよいし、凹部３１Ｙの側壁Ｅ２を、補強パターン４３の貫通穴４３Ｘの内側面と略面一になるように形成してもよい。
・上記各実施形態の配線基板１０，１０Ａ，１０Ｂの絶縁層３１の上面に、ソルダレジスト層を形成するようにしてもよい。このソルダレジスト層には、配線層２１の上面を接続パッドＰ１として露出させるための開口部が形成される。
・上記各実施形態の配線基板１０，１０Ａ，１０Ｂでは、接続パッドＰ１が形成されている側の面をチップ搭載面とし、外部接続用パッドＰ２が形成されている側の面を外部接続端子面としたが、これに限定されない。
例えば図１３に示すように、外部接続用パッドＰ２が形成されている側の面をチップ搭載面とし、半導体チップ１５のバンプ１５Ａを外部接続用パッドＰ２にフリップチップ接合するようにしてもよい。この場合には、接続パッドＰ１が形成されている面を外部接続端子面とする。
・上記各実施形態の配線基板１０，１０Ａ，１０Ｂでは、コアレス基板の形態を有する配線基板に具体化した。これに限らず、例えば、配線基板１０，１０Ａ，１０Ｂを、コア基板を有するビルドアップ配線基板に具体化してもよい。以下に、ビルドアップ配線基板に具体化した一例を説明する。
例えば図１４に示す配線基板１０Ｃは、コア基板９０と、コア基板９０の上面に積層された配線構造９１と、コア基板９０の下面に積層された配線構造９２とを有している。コア基板９０は、例えば、補強材であるガラスクロス（ガラス織布）にエポキシ樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ基板を用いることができる。補強材としてはガラスクロスに限らず、例えば、ガラス不織布、アラミド織布、アラミド不織布、ＬＣＰ織布やＬＣＰ不織布を用いることができる。また、熱硬化性の絶縁性樹脂としてはエポキシ樹脂に限らず、例えば、ポリイミド樹脂やシアネート樹脂などの樹脂材を用いることができる。コア基板９０は、他の絶縁層よりも厚く形成されている。コア基板９０の厚さは、例えば、４０〜４００μｍ程度とすることができる。
コア基板９０には、所定の箇所（図１４では２箇所）に貫通孔９０Ｘが形成されている。貫通孔９０Ｘ内には、貫通電極９３が形成されている。貫通電極９３は、例えば、貫通孔９０Ｘの内側面を被覆するように形成されたスルーホールめっきである。また、貫通電極９３よりも内側に形成された貫通孔９０Ｘの孔は樹脂で充填されている。なお、貫通電極９３を、貫通孔９０Ｘを充填する貫通電極に変更してもよい。
配線構造９１，９２は、上記第１実施形態の配線基板１０（図１（ａ）参照）と同様の構造を有している。このため、ここでは、先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
配線構造９１では、コア基板９０の上面に、貫通電極９３と電気的に接続された配線層２１と、絶縁層３１と、配線層２２と、絶縁層３２と、配線層２３と、絶縁層３３と、配線層２４と、絶縁層３４と、配線層２５と、絶縁層３５と、配線層２６と、ソルダレジスト層３６とが順に積層されている。同様に、配線構造９２では、コア基板９０の下面に、貫通電極９３と電気的に接続された配線層２１と、絶縁層３１と、配線層２２と、絶縁層３２と、配線層２３と、絶縁層３３と、配線層２４と、絶縁層３４と、配線層２５と、絶縁層３５と、配線層２６と、ソルダレジスト層３６とが順に積層されている。
外周領域Ａ２における配線構造９１，９２では、配線基板１０と同様に、補強パターン４１，４２，５１，５２，６１，６２，７１，７２，８１及び補強ビアＶ１２〜Ｖ１５が形成されている。さらに、配線構造９１では、外周領域Ａ２のコア基板９０の上面に積層された補強パターン９４と、絶縁層３１を厚さ方向に貫通して底部の外周部がコア基板９０に食い込んで形成された補強ビアＶ１１とが形成されている。補強ビアＶ１１は、補強ビアＶ１２と同様の構造を有し、補強パターン４１と一体に形成され、補強パターン９４の上面全面及び側面全面を被覆するように形成されている。同様に、外周領域Ａ２における配線構造９２では、外周領域Ａ２のコア基板９０の下面に積層された補強パターン９５と、絶縁層３１を厚さ方向に貫通して底部の外周部がコア基板９０に食い込んで形成された補強ビアＶ１１とが形成されている。
以上説明した構造を有する配線基板１０Ｃであっても、上記第１実施形態の（１）〜（７）の効果と同様の効果を奏することができる。なお、ここでは、配線基板１０の変形例を示したが、配線基板１０Ａ，１０Ｂについても同様に適用することができる。
さらに、図１４に示すように、配線基板１０Ｃの配線構造９１に形成された外部接続用パッドＰ２に、半導体チップ１５のバンプ１５Ａをフリップチップ接合した半導体装置１１Ａに具体化してもよい。半導体装置１１Ａでは、半導体チップ１５と配線構造９１のソルダレジスト層３６との隙間を充填するようにアンダーフィル樹脂１６が設けられている。
・上記各実施形態では、単数個取り（一個取り）の製造方法に具体化したが、多数個取りの製造方法に具体化してもよい。
・図１５（ａ）に示すように、多数の配線基板１０を有するシート状の配線基板１０Ｄに具体化してもよい。配線基板１０Ｄは、例えば、平面視矩形状に形成されている。配線基板１０Ｄは、複数（ここでは、２つ）のブロック１１０と、複数のブロック１１０を囲むように形成された外枠１２０とを有している。複数のブロック１１０は互いに分離して画定されている。各ブロック１１０には、配線基板１０がマトリクス状（ここでは、４×４）に配列されている。配線基板１０Ｄは、最終的に配線基板１０毎に切断されて個片化され、個々の配線基板１０となる。なお、複数の配線基板１０は、図１５に示すように所定の間隔を介して配列されてもよいし、互いに接するように配列されてもよい。また、外枠１２０は、個片化の際に廃棄される部分である。
配線基板１０Ｄにおける各配線基板１０の外周領域Ａ２には、上記第１実施形態と同様に、図１（ａ）に示した補強パターン４１，４２，５１，５２，６１，６２，７１，７２，８１及び補強ビアＶ１２〜Ｖ１５（以下、これらを総称して「補強構造１３０」という。）が形成されている。
外枠１２０は、各配線基板１０と同様の層構造を有している。すなわち、本例の外枠１２０は、絶縁層３１〜３５が積層された層構造を有している。外枠１２０には、複数（ここでは、４個）の貫通孔１２０Ｘが形成されている。貫通孔１２０Ｘは、外枠１２０における絶縁層３１〜３５を厚さ方向に貫通するように形成されている。この貫通孔１２０Ｘは、例えば、位置決め（位置合わせ）のための貫通孔として機能したり、搬送用の貫通孔として機能したりする。
外枠１２０では、例えば、当該外枠１２０の外周部に、配線基板１０Ｄの外形をなす各辺に沿って補強構造１３０が形成されている。また、図１５（ｂ）に示すように、貫通孔１２０Ｘの周囲にも補強構造１３０が形成されている。補強構造１３０は、例えば、貫通孔１２０Ｘを囲むように設けられている。
このように、外枠１２０では、補強構造１３０を、欠け等の破損が発生しやすい外周部や貫通孔１２０Ｘの周囲に密集させて設けるようにした。これにより、製造過程における外枠１２０の破損を好適に抑制することができる。
なお、上記変形例では、多数の配線基板１０を有する配線基板１０Ｄに具体化したが、多数の配線基板１０Ａを有する配線基板１０Ｄに具体化してもよい。また、多数の配線基板１０Ｂを有する配線基板１０Ｄや、多数の配線基板１０Ｃを有する配線基板１０Ｄに具体化してもよい。
・上記変形例の配線基板１０Ｄにおいて、配線基板１０，１０Ａ〜１０Ｃにおける補強構造１３０を省略してもよい。すなわち、外枠１２０のみに補強構造１３０を形成するようにしてもよい。
・上記各実施形態の配線基板１０，１０Ａ〜１０Ｃでは、外周領域Ａ２のみに補強構造１３０（補強パターン４１，４２，５１，５２，６１，６２，７１，７２，８１及び補強ビアＶ１２〜Ｖ１５）を設けるようにした。これに限らず、例えば配線基板１０，１０Ａ〜１０Ｃの配線形成領域Ａ１の配線層２１〜２６が形成されていない箇所にも補強構造１３０を設けるようにしてもよい。
・上記各実施形態の補強パターン４０，５０，６０，７０，８１及び補強ビアＶ１２〜Ｖ１５，Ｖ２２〜Ｖ２５，Ｖ３２〜Ｖ３５の平面配置は特に限定されない。
・上記各実施形態の配線基板１０，１０Ａ〜１０Ｃでは、同一平面上に形成された補強ビアＶ１２〜Ｖ１５，Ｖ２２〜Ｖ２５，Ｖ３２〜Ｖ３５を独立して形成するようにした。すなわち、隣り合う補強ビアＶ１２〜Ｖ１５，Ｖ２２〜Ｖ２５，Ｖ３２〜Ｖ３５を分断して形成するようにした。これに限らず、例えば、補強ビアＶ１２〜Ｖ１５の一部において、補強パターン５１，６１，７１，８１等を介して隣り合う補強ビアＶ１２〜Ｖ１５を接続するようにしてもよい。
・上記各実施形態の配線基板１０，１０Ａ〜１０Ｃにおける全ての絶縁層３１〜３５に、補強パターン及び補強ビアを形成する必要はない。例えば、配線基板１０において、補強パターン８１，７１，７２，６２及び補強ビアＶ１５，Ｖ１４を省略してもよい。
・上記各実施形態の配線基板１０，１０Ａ〜１０Ｃにおける補強パターン４１を省略してもよい。
・上記各実施形態の配線基板１０，１０Ａ〜１０Ｃにおけるソルダレジスト層３６を省略してもよい。
・上記各実施形態の配線基板１０，１０Ａ〜１０Ｃにおける配線層２１〜２６及び絶縁層３１〜３５の層数や配線の取り回しなどは様々に変形・変更することが可能である。
・上記実施形態では、配線基板１０，１０Ａ〜１０Ｃに半導体チップ１５を実装する場合について説明したが、被実装体としては半導体チップ１５に限定されない。例えば、配線基板１０，１０Ａ〜１０Ｃの上に別の配線基板を積み重なる構造を有するパッケージ（パッケージ・オン・パッケージ）にも、本発明を適用することができる。
・上記実施形態における配線基板１０，１０Ａ〜１０Ｃに実装される半導体チップの数や、その半導体チップの実装の形態（例えば、フリップチップ実装、ワイヤボンディング実装、又はこれらの組み合わせ）などは様々に変形・変更することが可能である。
１０，１０Ａ〜１０Ｃ 配線基板
１１，１１Ａ 半導体装置
１５ 半導体チップ
２１〜２６ 配線層
３１〜３５ 絶縁層
３１Ｘ，３１Ｙ 凹部
３２Ｘ，３２Ｙ，３２Ｚ 貫通孔
４２，５１，５２，６１，６２，７１，７２，８１ 補強パターン
Ｖ１２〜Ｖ１５，Ｖ２２〜Ｖ２５，Ｖ３２〜Ｖ３５ 補強ビア
ＶＨ１２〜ＶＨ１５ ビアホール
ＶＨ２２〜ＶＨ２５ ビアホール
ＶＨ３２〜ＶＨ３５ ビアホール
Ａ１ 配線形成領域
Ａ２ 外周領域

Claims (10)

  1. 第１絶縁層と、
    前記第１絶縁層の下面に積層された第１配線層と、
    前記第１絶縁層の下面に積層され、前記第１配線層が形成される配線形成領域よりも外側に位置する外周領域に形成された第１補強パターンと、
    前記第１配線層を被覆するように前記第１絶縁層の下面に積層された第２絶縁層と、
    前記第２絶縁層を厚さ方向に貫通し、前記第１補強パターンに接して形成された第１補強ビアと、
    前記第１補強ビアを介して前記第１補強パターンと接続され、前記第２絶縁層の下面に積層された第２補強パターンと、を有し、
    前記第１補強ビアの底部の一部が、前記第１絶縁層に食い込んで形成されていることを特徴とする配線基板。
  2. 前記第２絶縁層を厚さ方向に貫通し、底部の平面形状が前記第１補強パターンの平面形状よりも大きく形成された貫通孔と、平面視において前記第１補強パターンの外周部を囲むように前記第１絶縁層の下面に形成された凹部とが連通して形成されたビアホールを有し、
    前記第１補強ビアは、前記ビアホールに充填され、前記第１補強パターンの下面全面及び側面全面を被覆するように形成され、
    前記第１補強ビアの底部の外周部が前記第１絶縁層に食い込んで形成されていることを特徴とする請求項１に記載の配線基板。
  3. 前記第１補強パターンの平面形状は、平面視中央部に貫通穴を有するリング状に形成され、
    当該配線基板は、
    前記第２絶縁層を厚さ方向に貫通し、底部の平面形状が前記第１補強パターンの平面形状よりも小さく、且つ前記貫通穴の平面形状よりも大きく形成された貫通孔と、前記貫通穴と、前記貫通穴から露出する前記第１絶縁層の下面に形成された凹部とが連通して形成されたビアホールを有し、
    前記第１補強ビアは、前記ビアホールに充填され、前記第１補強パターンの下面の一部及び前記貫通穴の内側面全面を被覆するように形成され、
    前記第１補強ビアの底部の中央部が前記第１絶縁層に食い込んで形成されていることを特徴とする請求項１に記載の配線基板。
  4. 前記凹部は、前記第１補強パターンの上面の一部を露出するように形成され、
    前記第１補強ビアは、前記凹部に露出された前記第１補強パターンの上面を被覆するように形成されていることを特徴とする請求項２又は３に記載の配線基板。
  5. 前記第１補強パターンの平面形状は、平面視中央部に貫通穴を有するリング状に形成され、
    当該配線基板は、
    前記第２絶縁層を厚さ方向に貫通し、底部の平面形状が前記第１補強パターンの平面形状よりも大きく形成された貫通孔と、前記貫通穴と、平面視において前記第１補強パターンの外周部を囲むように前記第１絶縁層の下面に形成された第１凹部と、前記貫通穴から露出する前記第１絶縁層の下面に形成された第２凹部とが連通して形成されたビアホールを有し、
    前記第１補強ビアは、前記ビアホールに充填され、前記第１補強パターンの下面全面及び側面全面を被覆するように形成され、
    前記第１補強ビアの底部の外周部及び中央部が前記第１絶縁層に食い込んで形成されていることを特徴とする請求項１に記載の配線基板。
  6. 前記第１凹部は、前記第１補強パターンの上面の外周部を露出するように形成され、
    前記第２凹部は、前記第１補強パターンの上面の内周部を露出するように形成され、
    前記第１補強ビアは、前記第１凹部及び前記第２凹部に露出された前記第１補強パターンの上面を被覆するように形成されていることを特徴とする請求項５に記載の配線基板。
  7. 前記第１補強パターン及び前記第２補強パターンは、１つの前記第１補強ビアと接続されるパッド部のみから構成されていることを特徴とする請求項１〜６のいずれか一項に記載の配線基板。
  8. 前記第２絶縁層の下面に積層された第２配線層と、
    前記第２絶縁層の下面に積層され、前記第２補強パターンと離間して形成された第３補強パターンと、
    前記第２配線層及び前記第２補強パターンを被覆するように前記第２絶縁層の下面に積層された第３絶縁層と、
    前記第３絶縁層を厚さ方向に貫通し、前記第３補強パターンの下面及び側面に接し、前記第３補強パターンの下面及び側面を被覆するように形成された第２補強ビアと、
    前記第２補強ビアを介して前記第３補強パターンと接続され、前記第３絶縁層の下面に積層された第４補強パターンと、を有し、
    前記第２補強ビアの底部の一部が、前記第２絶縁層に食い込んで形成され、
    前記第１補強ビアと前記第２補強ビアとは互いに平面視で重ならない位置に形成されていることを特徴とする請求項１〜７のいずれか一項に記載の配線基板。
  9. 請求項１〜８のいずれか一項に記載の配線基板と、
    前記配線基板の前記配線形成領域に実装された半導体チップと、
    を有することを特徴とする半導体装置。
  10. 配線形成領域における第１絶縁層の下面に第１配線層を積層するとともに、前記配線形成領域よりも外側に位置する外周領域における前記第１絶縁層の下面に第１補強パターンを積層する工程と、
    前記第１配線層及び前記第１補強パターンを被覆するように前記第１絶縁層の下面に第２絶縁層を積層する工程と、
    前記第２絶縁層を厚さ方向に貫通する貫通孔を形成し、前記第１絶縁層の下面に前記貫通孔と連通する凹部を形成し、前記貫通孔と前記凹部とを有するビアホールを形成する工程と、
    前記ビアホールにビア導体を充填して、前記第１補強パターンと接し、且つ底部の一部が前記第１絶縁層に食い込んだ第１補強ビアを形成するとともに、前記第１補強ビアを介して前記第１補強パターンと接続される第２補強パターンを前記第２絶縁層の下面に積層する工程と、
    を有することを特徴とする配線基板の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6332330B2 (ja) * 2016-05-20 2018-05-30 日亜化学工業株式会社 配線基体の製造方法及びそれを用いた発光装置の製造方法並びに配線基体及びそれを用いた発光装置。
US11545455B2 (en) 2019-05-28 2023-01-03 Apple Inc. Semiconductor packaging substrate fine pitch metal bump and reinforcement structures
DE102019215471B4 (de) * 2019-10-09 2022-05-25 Vitesco Technologies GmbH Elektronisches Bauteil mit einer Kontaktieranordnung und Verfahren zur Herstellung eines elektronischen Bauteils

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076634A (ja) * 2000-08-25 2002-03-15 Kyocera Corp 配線基板およびこれを用いた電子部品モジュール
JP2009141305A (ja) * 2007-12-03 2009-06-25 Samsung Electro Mech Co Ltd 印刷回路基板及びその製造方法
JP2009141121A (ja) * 2007-12-06 2009-06-25 Shinko Electric Ind Co Ltd 配線基板、その製造方法及び電子部品装置
JP2011096998A (ja) * 2009-10-30 2011-05-12 Samsung Electro-Mechanics Co Ltd 凹凸パターン付きビアパッドを含む印刷回路基板及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014075515A (ja) * 2012-10-05 2014-04-24 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076634A (ja) * 2000-08-25 2002-03-15 Kyocera Corp 配線基板およびこれを用いた電子部品モジュール
JP2009141305A (ja) * 2007-12-03 2009-06-25 Samsung Electro Mech Co Ltd 印刷回路基板及びその製造方法
JP2009141121A (ja) * 2007-12-06 2009-06-25 Shinko Electric Ind Co Ltd 配線基板、その製造方法及び電子部品装置
JP2011096998A (ja) * 2009-10-30 2011-05-12 Samsung Electro-Mechanics Co Ltd 凹凸パターン付きビアパッドを含む印刷回路基板及びその製造方法

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