JP4800253B2 - 配線基板の製造方法 - Google Patents

配線基板の製造方法 Download PDF

Info

Publication number
JP4800253B2
JP4800253B2 JP2007098458A JP2007098458A JP4800253B2 JP 4800253 B2 JP4800253 B2 JP 4800253B2 JP 2007098458 A JP2007098458 A JP 2007098458A JP 2007098458 A JP2007098458 A JP 2007098458A JP 4800253 B2 JP4800253 B2 JP 4800253B2
Authority
JP
Japan
Prior art keywords
support plate
electrode pad
layer
insulating layer
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007098458A
Other languages
English (en)
Other versions
JP2008258373A (ja
Inventor
幸太郎 小谷
健太郎 金子
和弘 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007098458A priority Critical patent/JP4800253B2/ja
Priority to KR1020080030604A priority patent/KR101392950B1/ko
Priority to US12/062,018 priority patent/US7582551B2/en
Priority to CN2008100899017A priority patent/CN101281872B/zh
Publication of JP2008258373A publication Critical patent/JP2008258373A/ja
Application granted granted Critical
Publication of JP4800253B2 publication Critical patent/JP4800253B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/44—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09436—Pads or lands on permanent coating which covers the other conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0376—Etching temporary metallic carrier substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、電極パッドと、該電極パッドに接続される導電パターンを有する配線基板に関する。
例えば、半導体チップなどの実装部品を実装するための配線基板（電子部品）は、様々な形状・構造のものが提案されている。近年は、半導体チップの薄型化・小型化に伴い、半導体チップが実装される配線基板も薄型化・小型化の要求が著しくなっている。
例えば、上記の配線基板を薄型化して形成する方法としては、いわゆるビルドアップ法が知られている。ビルドアップ法とは、例えばエポキシ系の樹脂材料よりなるビルドアップ層（ビルドアップ樹脂）をコア基板上に積層することで、配線の層間絶縁層を形成し、多層配線基板を製造する方法である。
例えば、上記のコア基板は、プリプレグ材料などよりなり、配線基板の製造工程において、硬化される前の柔らかいビルドアップ層を支持し、また、ビルドアップ層の硬化に伴う反りを抑制する。しかし、上記のビルドアップ法において、さらに配線基板を薄型化しようとすると、配線基板のベースとなるコア基板の厚さが問題となる。
そこで、ビルドアップ法においてさらに配線基板を薄型化するために、配線基板（ビルドアップ層）を支持する支持板上にビルドアップ法にて配線基板を形成した後、当該支持板を除去する方法が提案されていた（例えば特許文献１参照）。
図１は、支持板を用いて形成される配線基板の構造の一部を示した図である。図１を参照するに、例えばエッチングにより除去される支持板（図示せず）に面して電極パッド１が形成され、電極パッド１の周囲を覆うように、例えば樹脂材料よりなる絶縁層２が形成されている。また、電極パッド１には、例えばビアプラグなどよりなる導電パターン３が接続されている。例えば、電極パッド１は、Ａｕ層１ＡとＮｉ層１Ｂより構成される。
上記の構造においては、例えば絶縁層２の表面と電極パッド１の表面が実質的に同一平面上に形成される。このため、電極パッド１の側面と絶縁層２との境界面（図中Ａ部で示す）に、デラミネーションとよばれる剥離が発生し、電子部品の信頼性が低下してしまう問題があった。
上記のデラミネーションの対策としては、例えば、電極パッドの形状を変更して、電極パッドの露出面の反対側に延伸する壁部を形成する構造が提案されていた（例えば特許文献２参照）。
特開２００５−５７４２号公報 特開２００５−２４４１０８号公報 特開２００４−６４０８２号公報 特開２００３−２２９５１２号公報
しかし、上記の特許文献２に記載されたように、電極パッドの形状を複雑にしてしまうと、電極パッドを形成するための工程数が増加してしまい、配線基板の製造コストが増大してしまう問題があり、現実的な方法ではない。
また、電極パッドを、層間絶縁層に対して凹ませて設置する構造が提案されているが（例えば、特許文献３、特許文献４参照）、電極パッドと層間絶縁層の境界面の剥離に対しては、充分な効果を奏することは期待できず、配線基板の信頼性の低下に対して有効な方法とはなっていない。
このため、本発明では、上記の問題を解決した、新規で有用な配線基板を提供することを統括的課題としている。
本発明の具体的な課題は、電極パッドと絶縁層の剥離が抑制された、信頼性の高い配線基板を提供することである。
本発明は、上記の課題を、支持板上に金属からなる電極パッドを形成する第１の工程と、前記支持板が、前記電極パッドに接する突起部を有する形状となるように前記支持板をエッチングする第２の工程と、前記電極パッドを覆う絶縁層を前記支持板の表面に形成する第３の工程と、前記電極パッドに接続される導電パターンを前記絶縁層の表面に形成する第４の工程と、前記支持板を除去する第５の工程と、を有することを特徴とする配線基板の製造方法により、解決する。
また、本発明の第２の観点では、上記の課題を、電極パッドと、前記電極パッドに接続される導電パターンと、前記電極パッドが埋設されるとともに、前記電極パッドの主面の一部が露出する開口部を有する層間絶縁層と、を有し、前記主面の端部が、前記層間絶縁層で覆われていることを特徴とする配線基板により、解決する。
本発明によれば、電極パッドと絶縁層の剥離が抑制された、信頼性の高い配線基板を提供することが可能となる。
図２は、本発明による、支持板を用いて形成される配線基板の構造の一部を示した図である。図２を参照するに、例えばエッチングにより除去される支持板（図示せず）に面して電極パッド１１が形成され、電極パッド１１の周囲を覆うように、例えば樹脂材料よりなる絶縁層（層間絶縁層）１２が形成されている。また、電極パッド１１には、例えばビアプラグなどよりなる導電パターン１３が接続されている。例えば、電極パッド１１は、Ａｕ層１１ＡとＮｉ層１１Ｂより構成される。また、Ａｕ層１１ＡとＮｉ層１１Ｂの間にＰｄ層を設けてもよい。
上記の構造においては、電極パッド１１が、絶縁層１２に埋設されており、さらに、絶縁層１２が、電極パッド１１の主面（Ａｕ層１１Ａの外側の面）の一部が露出する開口部１２Ａを有するように構成されており、電極パッド１１の主面の端部（周縁部）が、絶縁層１２で覆われていることを特徴としている。
このため、絶縁層１２が電極パッド１１から剥離することが抑制され、電子部品の構造の信頼性が良好となっている。従来は、電極パッドの側壁と絶縁層の間でデラミネーションと呼ばれる剥離が発生する場合があったが、上記の構造においては、電極パッドを埋設する層間絶縁膜が、電極パッド上方にも延伸し、電極パッドの主面（露出面）の端部を覆う構造となっており、デラミネーションの発生を効果的に抑制することが可能となっている。
また、例えば従来は層間絶縁層上にソルダーレジスト層を形成して電極パッドの周縁部を覆う構造をとる場合があったが、本発明の場合には、電極パッドを埋設するように（層間）絶縁層が形成され、電極パッドの露出面の端部を当該絶縁層で覆っている点で相違している。すなわち、本発明に係る構造では、電極パッドを埋設する絶縁層と電極パッドの露出面の端部を覆う絶縁層が一体的に形成されており、デラミネーションを抑制する効果が大きくなっていることが特徴である。
例えば、上記の開口部１２Ａは、電極パッド１１に接する側から、離れる方向に向かって大きくなるテーパー形状を有している。すなわち、開口部１２Ａは、電極パッドに接する側の開口径Ａ２よりも、絶縁層１２の上面側の開口径Ａ１の方が大きくなるように形成されている。
上記のような構造は、例えば、支持板上に電極パッド１１を形成した後に、当該支持板をエッチングし、該支持板が、電極パッド１１に接する突起部を有する形状となるようにした後で絶縁層１２を形成することで構成することができる。以下に、支持板をエッチングして配線基板（電子部品）を製造する方法の概略について説明する。
図３Ａ〜図３Ｄは、支持板をエッチングして電子部品を製造する方法の概略を示す図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する場合がある（以下の図、文中においても同様）。
まず、図３Ａに示す工程において、例えばＣｕよりなる支持板２０上に、例えば、Ａｕ層２１ＡとＮｉ層２１Ｂの積層構造（Ａｕ層２１Ａが支持板２０側）よりなる電極パッド２１を、支持板２０を給電経路とする電解メッキ法により、形成する。
次に、図３Ｂに示す工程において、例えばアルカリ系の薬液を用いたウェットエッチングによって、電極パッド２１と支持板２０のうち、支持板２０を電極パッド２１が形成された面側から選択的にエッチングする。この結果、支持板２０は、電極パッド２１に接する突起部２０Ｂと、平板状の支持板本体２０Ａとを有する形状となる。また、上記のエッチングによって、支持板２０と電極パッド２１とが接触する接触面積が小さくなる。また、突起部２０Ｂは、電極パッド２１に接触する側から、支持板本体２０Ａと接続される側にかけて断面積が大きくなるようなテーパー形状に形成される。
次に、図３Ｃに示す工程において、電極パッド２１を覆う、例えば樹脂材料よりなる絶縁層（層間絶縁層）２２を支持板２０上に形成する。さらに、電極パッド２１に接続される、ビアプラグなどの導電パターン２３を形成する。この後、必要に応じて絶縁層を積層し、さらに導電パターンを形成して多層配線構造を形成してもよい（これらの多層配線構造の形成については後述）。
次に、図３Ｄに示す工程において、支持板２０を薬液によるウェットエッチングにより除去して、テーパー状の開口部２２Ａを有する配線基板（電子部品）を製造することができる。
また、支持板と電極パッドの間に、実質的に支持板と同じ材料よりなる高さ調整パッドを形成することで、絶縁層に形成される開口部の深さを深くすることができる。この場合、上記の高さ調整パッドは、支持板と一緒に除去される。以下に、高さ調整パッドを用いた電子部品の製造方法の概略について説明する。
まず、図４Ａに示す工程において、例えばＣｕよりなる支持板３０上に、支持板３０と実質的に同一の材料（Ｃｕ）よりなる高さ調整パッド３１Ｃを、支持板２０を給電経路とする電解メッキ法により、形成する。さらに、高さ調整パッド３１Ｃ上に、Ａｕ層３１ＡとＮｉ層３１Ｂの積層構造（Ａｕ層３１Ａが高さ調整パッド３１Ｃ側）よりなる電極パッド３１を、支持板３０、高さ調整パッド３１Ｃを給電経路とする電解メッキ法により、形成する。
次に、図４Ｂに示す工程において、例えばアルカリ系の薬液を用いたウェットエッチングによって、支持板３０と高さ調整パッド３１Ｃをエッチングする。この結果、支持板３０は、電極パッド３１に接する突起部３０Ｂと、平板状の支持板本体３０Ａとを有する形状となる。この場合、突起部３０Ｂは、高さ調整パッド３１Ｃを含む構造となる。また、上記のエッチングによって、高さ調整パッド３１Ｃと電極パッド３１とが接触する接触面積が小さくなる。また、突起部３０Ｂは、電極パッド３１に接触する側から、支持板本体３０Ａと接続される側にかけて断面積が大きくなるようなテーパー形状に形成される。
次に、図４Ｃに示す工程において、電極パッド３１を覆う、例えば樹脂材料よりなる絶縁層（層間絶縁層）３２を支持板３０上に形成する。さらに、電極パッド３１に接続される、ビアプラグなどの導電パターン３３を形成する。
次に、図４Ｄに示す工程において、支持板３０と高さ調整パッド３１Ｃを、薬液によるウェットエッチングにより除去して、テーパー状の開口部３２Ａを有する配線基板（電子部品）を製造することができる。
上記の方法によれば、絶縁層３２に形成される開口部３２Ａの深さを深くすることが可能となる。また、図４Ｂに示した工程におけるエッチング時間を、図３Ｂに示した工程にくらべて短くすることが可能となる効果を奏する。
次に、上記の図３Ａ〜図３Ｄに示す方法のさらに具体的な例を実施例１に、図４Ａ〜図４Ｄに示す方法のさらに具体的な例を実施例２に示し、図面に基づき説明する。
図５Ａ〜図５Ｊは、本発明の実施例１による配線基板（電子部品）の製造方法を、手順を追って示す図である。
まず、図５Ａに示す工程において、例えばＣｕなどの金属材料よりなる支持板１００上に、レジストを用いたフォトリソグラフィ法により、開口部１００Ａを有するマスクパターン１００Ｒを形成する。
次に、図５Ｂに示す工程において、開口部１００Ａから露出する支持板１００の表面に、支持板１００を給電経路とする電解メッキ法により、例えば、Ａｕ層１０１ＡとＮｉ層１０１Ｂの積層構造（Ａｕ層１０１Ａが支持板１００側）よりなる電極パッド１０１を形成する。
また、電極パッド１０１は、例えば、Ａｕ層とＮｉ層の積層構造で構成されるが、これに限定されず、例えばＡｕ層とＮｉ層とＣｕ層（Ａｕ層が支持板１００側）や、またはＡｕ層とＣｕ層の積層構造（Ａｕ層が支持板１００側）で構成するなど、様々な構造で構成することができる。また、Ａｕ層とＮｉ層の間にＰｄ層を設けた３層構造であってもよい。
次に、図５Ｃに示す工程において、支持板１００上のマスクパターン１００Ｒを除去する。
次に、図５Ｄに示す工程において、例えばアルカリ系の薬液を用いたウェットエッチングによって、電極パッド１０１と支持板１００のうち、支持板１００を選択的にエッチングする。この結果、支持板１００は、電極パッド１０１に接する突起部１００Ｂと、平板状の支持板本体１００Ａとを有する形状となる。また、上記のエッチングによって、支持板１００と電極パッド１０１とが接触する接触面積が小さくなることになる。また、突起部１００Ｂは、電極パッド１０１に接触する側から、支持板本体１００Ａと接続される側にかけて断面積が大きくなるようなテーパー形状に形成される。
例えば、上記の構造においては、ウェットエッチングにおける選択比が大きくなるように電極パッド１０１を構成する金属を選択すればよい。また、ウェットエッチングにおける選択比が大きくなるように薬液を選択すればよい。また、電極パッド１０１上に、例えば電極パッド１０１と異なる金属材料よりなるＳｎ層等の金属層（メタルマスク）を設けてもよい。
次に、図５Ｅに示す工程において、電極パッド１０１を覆う、例えばエポキシ系の樹脂材料を主成分とする絶縁層（ビルドアップ層）１０２を支持板１００上に形成する。さらに、絶縁層１０２に、例えばレーザにより、電極パッド１０１に到達するビアホール１０２Ａを形成する。この場合、電極パッド１０１の周縁部は露出させず、絶縁層１０２で覆われた状態となるようにする。
次に、図５Ｆに示す工程において、まず、Ｃｕの無電解メッキ法によって、絶縁層１０２の表面にシード層（図示せず）を形成した後、当該シード層上にレジストパターン（図示せず）を形成する。さらに、上記のシード層を給電経路とするＣｕの電解メッキ法により、ビアホール１０２Ａを埋設するビアプラグと当該ビアプラグに接続されるパターン配線よりなる導電パターン１０３を形成する。導電パターン１０３の形成後にレジストパターンを剥離し、レジストパターンの剥離によって露出したシード層をエッチングにより除去する。
次に、図５Ｇに示す工程において、図５Ｅ〜図５Ｆで先に説明した工程を繰り返して、絶縁層１０２上に、絶縁層層１０２に相当する絶縁層１０４，１０６を順に積層し、導電パターン１０３に相当する導電パターン１０５，１０７を形成する。
さらに、絶縁層１０６上に、導電パターン１０７の一部が露出する開口部１０８Ａを有する、ソルダーレジストよりなる絶縁層１０８を形成する。
次に、図５Ｈに示す工程において、Ｃｕよりなる支持板１０１を、例えば薬液を用いたウェットエッチングにより除去する。このようにして、多層配線基板（電子部品）１５０を形成することができる。
また、上記の電子部品１５０に、以下に示すように接続部を形成して、半導体チップなどの実装部品を実装してもよい。
例えば、図５Ｉに示すように、例えば印刷法または半田ボールの振り込みと、当該半田のリフローによって、電極パッド１０１上に、半田よりなる接続部（半田バンプ）１０９を形成する。
さらに、図５Ｊに示す工程において、接続部１０９に接続されるように、例えば半導体チップよりなる実装部品１１０を実装してもよい。
また、実装部品１１０は、絶縁層１０８の開口部１０８Ａから露出する導電パターン１０７に接続されるように実装してもよい。
また、図６Ａ〜図６Ｄは、本発明の実施例２による多層配線基板（電子部品）の製造方法を、手順を追って示す図である。
まず、図６Ａに示す工程において、例えばＣｕなどの金属材料よりなる支持板２００上に、レジストを用いたフォトリソグラフィ法により、開口部２００Ａを有するマスクパターン２００Ｒを形成する。
次に、図６Ｂに示す工程において、まず、開口部２００Ａから露出する支持板２００の表面に、支持板２００と実質的に同じ材料（Ｃｕ）よりなる高さ調整パッド２０１Ｃを、支持板２００を給電経路とする電解メッキ法により、形成する。さらに、高さ調整パッド２０１Ｃ上に、Ａｕ層２０１ＡとＮｉ層２０１Ｂの積層構造（Ａｕ層２０１Ａが高さ調整パッド２０１Ｃ側）よりなる電極パッド２０１を、支持板２００、高さ調整パッド２０１Ｃを給電経路とする電解メッキ法により、形成する。
次に、図６Ｃに示す工程において、支持板２００上のマスクパターン２００Ｒを除去する。
次に、図６Ｄに示す工程において、例えばアルカリ系の薬液を用いたウェットエッチングによって、電極パッド２０１、高さ調整パッド２０１Ｃ、および支持板２００のうち、支持板２００と高さ調整パッド２０１Ｃを選択的にエッチングする。この結果、支持板２００は、電極パッド２０１に接する突起部２００Ｂと、平板状の支持板本体２００Ａとを有する形状となる。この場合、突起部２００Ｂは、実質的に高さ調整パッド２０１Ｃを含む構造となる。また、上記のエッチングによって、突起部２００Ｂと電極パッド２０１とが接触する接触面積が小さくなる。また、突起部２００Ｂは、電極パッド２０１に接触する側から、支持板本体２００Ａと接続される側にかけて断面積が大きくなるようなテーパー形状に形成される。
後は、実施例１の図５Ｅ以降の工程と同様の工程を実施することで、実施例１に示した絶縁層１０２，１０４，１０６，１０８，導電パターン１０３，１０５，１０７、さらに、必要に応じて接続部１０９を形成して実装部品を実装することで、多層配線基板（電子部品）を製造することができる。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、電極パッドと絶縁層の剥離が抑制された、信頼性の高い配線基板を提供することが可能となる。
従来の電子部品の構造を模式的に示す図である。 本発明による電子部品の構造を模式的に示す図である。 本発明による電子部品の製造方法の一例を示す図（その１）である。 本発明による電子部品の製造方法の一例を示す図（その２）である。 本発明による電子部品の製造方法の一例を示す図（その３）である。 本発明による電子部品の製造方法の一例を示す図（その４）である。 本発明による電子部品の製造方法の別の一例を示す図（その１）である。 本発明による電子部品の製造方法の別の一例を示す図（その２）である。 本発明による電子部品の製造方法の別の一例を示す図（その３）である。 本発明による電子部品の製造方法の別の一例を示す図（その４）である。 実施例１による電子部品の製造方法を示す図（その１）である。 実施例１による電子部品の製造方法を示す図（その２）である。 実施例１による電子部品の製造方法を示す図（その３）である。 実施例１による電子部品の製造方法を示す図（その４）である。 実施例１による電子部品の製造方法を示す図（その５）である。 実施例１による電子部品の製造方法を示す図（その６）である。 実施例１による電子部品の製造方法を示す図（その７）である。 実施例１による電子部品の製造方法を示す図（その８）である。 実施例１による電子部品の製造方法を示す図（その９）である。 実施例１による電子部品の製造方法を示す図（その１０）である。 実施例２による電子部品の製造方法を示す図（その１）である。 実施例２による電子部品の製造方法を示す図（その２）である。 実施例２による電子部品の製造方法を示す図（その３）である。 実施例２による電子部品の製造方法を示す図（その４）である。
符号の説明
２０，３０，１００，２００ 支持板
１１，２１，３１，１０１，２０１ 電極パッド
１２，２２，３２，１０２，１０４，１０６，１０８ 絶縁層
１０３，１０５，１０７ 導電パターン

Claims (5)

  1. 支持板上に金属からなる電極パッドを形成する第１の工程と、
    前記支持板が、前記電極パッドに接する突起部を有する形状となるように前記支持板を
    エッチングする第２の工程と、
    前記電極パッドを覆う絶縁層を前記支持板の表面に形成する第３の工程と、
    前記電極パッドに接続される導電パターンを前記絶縁層の表面に形成する第４の工程と、
    前記支持板を除去する第５の工程と、を有することを特徴とする配線基板の製造方法。
  2. 前記電極パッドと前記支持板は異なる金属材料により構成され、前記第２の工程では、
    前記電極パッドと前記支持板のうち、該支持板が選択的にエッチングされることを特徴と
    する請求項１記載の配線基板の製造方法。
  3. 前記支持板と前記電極パッドの間に、該支持板と実質的に同じ材料により構成される高さ調整パッドを形成する工程をさらに有することを特徴とする請求項１または２に記載の配線基板の製造方法。
  4. 前記第５の工程では、ウェットエッチングにより、前記高さ調整パッドが前記支持板とともに除去されることを特徴とする請求項３記載の配線基板の製造方法。
  5. 前記第２の工程では、前記突起部がテーパー状となるように前記支持板がエッチングされることを特徴とする請求項１乃至４のいずれか１項記載の配線基板の製造方法。
JP2007098458A 2007-04-04 2007-04-04 配線基板の製造方法 Active JP4800253B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007098458A JP4800253B2 (ja) 2007-04-04 2007-04-04 配線基板の製造方法
KR1020080030604A KR101392950B1 (ko) 2007-04-04 2008-04-02 배선기판 및 배선기판 제조방법
US12/062,018 US7582551B2 (en) 2007-04-04 2008-04-03 Wiring substrate and wiring substrate manufacturing method
CN2008100899017A CN101281872B (zh) 2007-04-04 2008-04-03 布线基板和布线基板的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007098458A JP4800253B2 (ja) 2007-04-04 2007-04-04 配線基板の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011138089A Division JP5468572B2 (ja) 2011-06-22 2011-06-22 配線基板

Publications (2)

Publication Number Publication Date
JP2008258373A JP2008258373A (ja) 2008-10-23
JP4800253B2 true JP4800253B2 (ja) 2011-10-26

Family

ID=39826237

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007098458A Active JP4800253B2 (ja) 2007-04-04 2007-04-04 配線基板の製造方法

Country Status (4)

Country Link
US (1) US7582551B2 (ja)
JP (1) JP4800253B2 (ja)
KR (1) KR101392950B1 (ja)
CN (1) CN101281872B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9049807B2 (en) * 2008-06-24 2015-06-02 Intel Corporation Processes of making pad-less interconnect for electrical coreless substrate
JP5101451B2 (ja) * 2008-10-03 2012-12-19 新光電気工業株式会社 配線基板及びその製造方法
JP5269563B2 (ja) * 2008-11-28 2013-08-21 新光電気工業株式会社 配線基板とその製造方法
JP5479073B2 (ja) * 2009-12-21 2014-04-23 新光電気工業株式会社 配線基板及びその製造方法
JP2012009586A (ja) * 2010-06-24 2012-01-12 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
JP2012033875A (ja) * 2010-06-30 2012-02-16 Canon Inc 積層型半導体装置
JP5675443B2 (ja) * 2011-03-04 2015-02-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9177899B2 (en) 2012-07-31 2015-11-03 Mediatek Inc. Semiconductor package and method for fabricating base for semiconductor package
US10991669B2 (en) 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
CN102867759B (zh) * 2012-08-17 2015-04-29 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
TWI527173B (zh) 2013-10-01 2016-03-21 旭德科技股份有限公司 封裝載板
FR3011850B1 (fr) 2013-10-15 2018-04-06 Cfl Biotech Vaccin therapeutique contre le cancer a base de proteines de stress rendues immunogenes
US9478472B2 (en) * 2014-05-19 2016-10-25 Dyi-chung Hu Substrate components for packaging IC chips and electronic device packages of the same
JP6626687B2 (ja) * 2015-10-28 2019-12-25 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6608108B2 (ja) 2015-12-25 2019-11-20 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
CN110545637B (zh) * 2018-05-29 2021-08-24 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
CN110545635B (zh) * 2018-05-29 2021-09-14 鹏鼎控股(深圳)股份有限公司 多层电路板的制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1267395A (zh) * 1997-08-21 2000-09-20 时至准钟表股份有限公司 半导体装置及其制造方法
JP4819304B2 (ja) 2000-10-18 2011-11-24 日本電気株式会社 半導体パッケージ
JP4087080B2 (ja) * 2001-05-17 2008-05-14 株式会社日立製作所 配線基板の製造方法およびマルチップモジュールの製造方法
US7071024B2 (en) * 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
JP3664720B2 (ja) 2001-10-31 2005-06-29 新光電気工業株式会社 半導体装置用多層回路基板の製造方法
JP3666591B2 (ja) 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
JP2005070360A (ja) * 2003-08-22 2005-03-17 Sony Corp 電気回路基板
JP4445777B2 (ja) 2004-02-27 2010-04-07 日本特殊陶業株式会社 配線基板、及び配線基板の製造方法
US7902678B2 (en) * 2004-03-29 2011-03-08 Nec Corporation Semiconductor device and manufacturing method thereof
CN100446229C (zh) * 2004-06-10 2008-12-24 三洋电机株式会社 半导体装置及其制造方法
JP4559163B2 (ja) * 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置

Also Published As

Publication number Publication date
JP2008258373A (ja) 2008-10-23
KR101392950B1 (ko) 2014-05-09
CN101281872B (zh) 2011-08-17
KR20080090308A (ko) 2008-10-08
US7582551B2 (en) 2009-09-01
US20080246146A1 (en) 2008-10-09
CN101281872A (zh) 2008-10-08

Similar Documents

Publication Publication Date Title
JP4800253B2 (ja) 配線基板の製造方法
US7954234B2 (en) Method of manufacturing a wiring board
TWI437668B (zh) 佈線板、半導體裝置、佈線板之製造方法及半導體裝置之製造方法
JP5101451B2 (ja) 配線基板及びその製造方法
JP4703680B2 (ja) 埋込型印刷回路基板の製造方法
KR101077380B1 (ko) 인쇄회로기판 및 그 제조방법
JP4558413B2 (ja) 基板、半導体装置、基板の製造方法、及び半導体装置の製造方法
JP2008282842A (ja) 配線基板及びその製造方法
CN103179809A (zh) 布线基板的制造方法
JP2007250900A (ja) 多層配線基板の製造方法
JP4256454B2 (ja) 配線基板の製造方法及び配線基板
JP4975581B2 (ja) 配線基板及びその製造方法
JP5468572B2 (ja) 配線基板
KR100803960B1 (ko) 패키지 온 패키지 기판 및 그 제조방법
JP2007067147A (ja) プリント配線基板およびその製造方法
KR101574019B1 (ko) 인쇄회로기판의 제조 방법
JP5263830B2 (ja) 印刷回路基板及びその製造方法
JP4580752B2 (ja) 半導体装置の製造方法
KR101340349B1 (ko) 패키지 기판 및 이의 제조 방법
TWI626871B (zh) Circuit board manufacturing method
KR101730468B1 (ko) 범프가 포함된 인쇄회로기판 및 그 제조방법
JP5223213B2 (ja) 多層配線板、半導体装置パッケージ及び電子機器
JP2010040625A (ja) 配線基板及びその製造方法
JP2006128445A (ja) プリント配線板の製造方法
JP2005244069A (ja) 多層配線基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110726

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110803

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140812

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4800253

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150