JP2004530285A - 集積デバイスを有するマイクロ電子基板 - Google Patents

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microelectronic
microelectronic substrate
die
substrate core
active surface
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ジアン リ，
クアット ヴ，
スティーブン トウル，
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インテル コーポレイション
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Abstract

マイクロ電子基板コアの開口部内に配置された少なくとも１つのダイを含むマイクロ電子基板であって、カプセル化材料は、マイクロ電子ダイス、またはマイクロ電子基板コアのない複数のマイクロ電子ダイスによって占有されない開口部の一部内に配置される。次いで、誘電材料および導電トレースの相互接続層は、マイクロ電子ダイ、カプセル化材料、およびマイクロ電子基板コア（もしあれば）上で製造され、マイクロ電子基板を形成する。
【選択図】図１

Description

【０００１】
（発明の背景）
（関連出願）
本出願は、２０００年８月１６日に出願された部分継続出願第０９／６４０９６１号である。
【０００２】
（発明の分野）
本発明は、マイクロ電子基板の製造のための装置およびプロセスに関し、特に、本発明は、マイクロ電子基板コア内部の少なくとも１つのマイクロ電子ダイをカプセル化するか、または少なくとも１つのマイクロ電子ダイ（マイクロ電子基板コアなしで）をカプセル化して、マイクロ電子基板を形成する製造技術に関する。
【０００３】
（従来の技術）
個々のマイクロ電子デバイスを接続する基板は、実質的に全ての最近の製造電子設備において存在する。概してこれらの基板はプリント回路基板である。プリント回路基板は、誘電体基板内またはその上に形成された金属トレースを有する基本的な誘電体基板である。プリント回路基板の１つのタイプは、単一面基板である。図２０に示されるように、単一面基板２００は、ＦＲ４材料、エポキシ樹脂、ポリイミド、トリアジン樹脂等の誘電体基板２０２からなる。誘電体基板２０２は、銅、アルミニウム等の導電トレース２０４を片面（すなわち第１の表面２０６）上に有し、導電トレース２０４は、第１の表面２０６に取り付けられたマイクロ電子デバイス２０８（フリップチップとして示される）を電気的に相互接続する。しかし、単一面基板２００は、比較的長い導電トレース２０４を生じ、次いで、より低い速度および性能を生じる。さらに単一面基板２００は、生じたアセンブリのサイズを増加させる種々のマイクロ電子デバイス２０８を相互接続するように、導電トレース２０４の経路に対してかなりの表面積を要求する。
【０００４】
もちろん、（図２１および図２２と連続的な）図２０の誘電体基板２０２、導電トレース２０４、およびマイクロ電子デバイス２０８は、例示の目的のために示されるに過ぎず、所定の寸法は、これらの正確な細部を示すのではなく、この概念を示すために大幅に誇張されることが理解される。
【０００５】
両面基板２１０は、比較的長い導電トレースに関する問題を軽減するのに役立つように開発される。図２１に示されるように、両面基板２１０は、誘電体基板の第１の面２０６および誘電体基板の第２の面２１２上に導電トレース２０４を有する誘電体基板２０２を含む。少なくとも１つの電気導電バイア２１４は、誘電体基板２０２を貫通して延びて、第１の表面２０６上の少なくとも１つの導電トレース２０４と第２の表面２１２上の導電トレース２０４とを接続させる。従って、誘電体基板の第１の表面２０６および誘電体基板の第２の表面２１２上のマイクロ電子デバイス２０８は、電気伝達状態であり得る。電気導電バイア２１４は、概してメッキされたスルーホールバイアであり、当業者に公知の任意の態様で形成され得る。
【０００６】
図２２は、多層回路基板２２０として公知の別の回路基板設計を示す。多層回路基板２２０は、その回路基板上に導電トレース２０４、およびその回路基板間に、第１の誘電材料２２２および第２の誘電材料２２４を貫通して形成された電気導電バイア２１４を有する２つ以上の誘電材料部分（第１の誘電材料２２２および第２の誘電材料２２４として示されたように）を含む。この設計は、導電トレース２０４の経路のためのより短いトレースおよび低減された表面積要求を可能にする。
【０００７】
このような基板が過去および現在のマイクロ電子デバイス用途に適切であったが、基板のより高い性能およびより短いトレースの必要性が、マイクロ電子デバイスの速度および性能が増加するにつれて増加する。従って、より高い速度および性能を達成する新しい基板／回路基板を開発することは有利である。
【０００８】
本明細書は、本発明とみなされることを特に示し、明確に主張する特許請求の範囲によって結論付けられるが、本発明の利点は、添付の図面と共に本発明の以下の記載を読むことにより容易に確認され得る。
【０００９】
（例示された実施形態の詳細な説明）
図１〜図１９は、本発明の種々の図面を示し、これらの図面はマイクロ電子アセンブリの正確な細部を描写することを意味しない。むしろ、これらの図面は、本発明の概念をより明確に伝える態様でマイクロ電子アセンブリを示す。さらに図面の間の共通の構成要素は同じ参照符号を保持する。
【００１０】
本発明は、マイクロ電子基板コアの少なくとも１つの開口部内に少なくとも１つのマイクロ電子ダイを配置し、１以上の開口部内にマイクロ電子ダイ／ダイスをカプセル化材料を用いて固定し、またはマイクロ電子基板コアなしでカプセル化材料内に少なくとも１つのマイクロ電子ダイをカプセル化する基板製造技術を含む。次いで誘電材料および導電トレースの相互接続層は、マイクロ電子ダイ／ダイス、カプセル化材料、およびマイクロ電子基板コア（もしあれば）上で製造され、マイクロ電子基板を形成する。用語「マイクロ電子基板」は、マザーボード、周辺カード、カートリッジ、マルチチップモジュール基板、および当業者に明らかであるような同様な構造を含むように定義される。
【００１１】
本発明の技術的利点は、マイクロ電子基板がマイクロ電子ダイ／ダイス付近に構築されることを可能にし、マイクロ電子基板内のマイクロ電子ダイスとマイクロ電子基板に取り付けられたマイクロ電子デバイスとの間のより短い相互接続距離を生じる。次いでこれは、より高い速度および性能を生じる。さらに本発明のマイクロ電子基板はまた、モバイルシステム（すなわち、ラップトップコンピュータ、携帯型デバイス、携帯情報端末等）に十分適合するより小さい形態因子を生じ得る。
【００１２】
図１は、マイクロ電子基板を製造するために使用されるマイクロ電子基板コア１０２を示す。マイクロ電子基板コア１０２は、好適には実質的に平面である材料を含む。マイクロ電子基板コア１０２を製造するために使用された材料は、ビスマレイミドトリアジン（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）（「ＢＴ」）樹脂ベースの積層材料、ＦＲ４積層材料、（難燃性ガラス／エポキシ材料）、種々のポリイミド積層材料、セラミック材料等、および金属材料（銅等）等を含み得るが、それらに限定されない。マイクロ電子基板コア１０２は、マイクロ電子基板コア１０２の第１の表面１０６からマイクロ電子基板コア１０２の対向する第２の面１０８に延びる少なくとも１つの開口部１０４を有する。図２に示されるように、１以上の開口部１０４は、矩形／方形１０４ａ、丸い角を有する矩形／方形１０４ｂ、および円形１０４ｃを含む任意の形状およびサイズであり得るが、それらに限定されない。１以上の開口部１０４に関する唯一の制限は、以下に説明されるように、対応するマイクロ電子ダイまたはダイスを開口部に適切に収容するようにサイズ調整および形状調整を行わなければならない。
【００１３】
図３は、保護膜１１２に隣接するマイクロ電子基板コアの第１の表面１０６を示す。好ましくは、保護膜１１２は、Ｋａｐｔｏｎ（Ｒ）ポリイミドフィルム（Ｅ．Ｉ．ｄｕ Ｐｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏｍｐａｎｙ，Ｗｉｌｍｉｎｇｔｏｎ，Ｄｅｌａｗａｒｅ）等の実質的に可撓性材料であるが、金属膜を含む任意の適切な材料から作製され得る。好適な実施形態では、保護膜１１２はマイクロ電子基板コアと実質的に同一の熱膨張係数（ＣＴＥ）を有する。図４は、マイクロ電子ダイス１１４を示し、各マイクロ電子ダイス１１４が有する活性表面１１６およびその後方の面１１８は、対応するマイクロ電子基板コア１０２の開口部１０４に配置されている。マイクロ電子ダイス１１４が有する、以下に限定されないが、論理（ＣＰＵ）、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ等）、コントローラ（チップセット）、キャパシタ、レジスタ、インダクタ等を含む任意の公知の能動または受動マイクロ電子デバイスであり得る。
【００１４】
好適な実施形態（図示された）では、マイクロ電子基板コア１０２の厚さ１１７およびマイクロ電子ダイス１１４の厚さ１１５は実質的に等しい。各マイクロ電子ダイス１１４は、隣接活性面１１６が保護膜１１２に隣接するように配置される。保護膜１１２は、シリコーンまたはアクリル等の接着剤を有し得、この接着剤は、マイクロ電子基板コアの第１の表面１０６およびマイクロ電子ダイの活性表面１１６に取り付ける。このタイプの接着剤の膜は、マイクロ電子ダイ１１４およびマイクロ電子基板コア１０２を型、液体分配カプセル化システム（好ましくは）、またはカプセル化プロセスのために使用された設備の他の部分に配置する前に付与され得る。またこの保護膜１１２は、ＥＴＦＥ（エチレン−テトラフルオロエチレン）またはＴｅｆｌｏｎ（Ｒ）膜等の非接着性膜であり得る。この非接着性膜は、カプセル化プロセスの間に型の内部表面または設備の他の部分によって、マイクロ電子ダイ活性表面およびマイクロ電子基板コアの第１の表面１０６上に保持される。
【００１５】
次いで、マイクロ電子ダイ１１４は、プラスチック、樹脂、エポキシ、エラストマー（例えば弾性）材料等のカプセル化材料１２２を用いてカプセル化される。図５に示されるように、カプセル化材料１２２は、マイクロ電子ダイ１１４によって占有されない１以上の開口部１０４の一部に配置される。マイクロ電子ダイ１１４のカプセル化は、以下に限定されないが、トランスファー成型および圧縮成型、ならびにディスペンシングを含む任意の公知のプロセスによって達成され得る。カプセル化材料１２２は、マイクロ電子基板コア１０２内部にマイクロ電子ダイ１１４を固定し、生じた構造に機械的剛性を提供し、トレース層の以後の構築のために表面領域を提供する。
【００１６】
図６に示されるように、カプセル化の後に保護膜１１２が除去され、マイクロ電子ダイ活性表面１１６を露出する。図６に示されるように、カプセル化材料１２２は、好ましくは、マイクロ電子基板コアの第１の表面１０６とマイクロ電子ダイ活性表面１１６との間の空間を埋めるように成型または分配される。これは、マイクロ電子ダイ活性表面１１６およびマイクロ電子基板コアの第１の表面１０６に対して実質的に平面である少なくとも１つの表面１２４を生じる。このカプセル化材料表面１２４は、誘電材料層および導電トレース等の相互接続層の形成のためのさらなる表面領域として、マイクロ電子基板コアの第１の表面１０６と共にさらなる製造ステップにおいて使用され得る。
【００１７】
以下の説明は、相互接続層の形成のためのバンプのない構築された層の技術に関するが、本製造方法はそのように限定されない。この相互接続層は、当業者に公知の種々の技術によって製造され得る。
【００１８】
図７は、マイクロ電子基板コア１０２内のカプセル化材料１２２を用いてカプセル化された単一のマイクロ電子ダイ１１４の図を示す。もちろん、マイクロ電子ダイ１１４は、マイクロ電子ダイの活性表面１１６上に配置された複数の電気コンタクト１３２を含む。電気コンタクト１３２は、マイクロ電子ダイ１１４内部の回路（図示せず）に電気的に接続される。４つの電気コンタクト１３２のみが簡略性および明瞭性のために示される。
【００１９】
図８に示されるように、エポキシ樹脂、ポリイミド、ビスベンゾシクロブテン等の第１の誘電体層１３６が、マイクロ電子ダイ活性表面１１６（電気コンタクト１３２を含む）、マイクロ電子基板コアの第１の表面１０６、およびカプセル化された材料の表面１２４上に配置される。本発明の誘電体層は、好適には、Ｉｂｉｄｅｎ Ｕ．Ｓ．Ａ．Ｃｏｒｐ．，Ｓａｎｔａ Ｃｌａｒａ，Ｃａｌｉｆｏｒｎｉａ，Ｕ．Ｓ．Ａ．およびＡｊｉｎｏｍｏｔｏ Ｕ．Ｓ．Ａ．，Ｉｎｃ．，Ｐａｒａｍｕｓ，Ｎｅｗ Ｊｅｒｓｅｙ，Ｕ．Ｓ．Ａ．から入手可能なエポキシ樹脂で満たされる。第１の誘電体層１３６の形成は、以下に限定されないが、スピンコーティング、ロールコーティング、およびスピンオン堆積を含む任意の公知のプロセスによって達成され得る。
【００２０】
図９に示されるように、次いで複数のバイア１３８が第１の誘電体層１３６を貫通して形成される。複数のバイア１３８は、レーザ穿孔、フォトリソグラフィー（通常後に続くエッチング）を含むが、それらに限定されず、第１の誘電体層１３６が光活性である場合、フォトレジストマスクが当業者に公知のフォトリソグラフィープロセスにおいて作製されるのと同一の態様で複数のバイア１３８を形成することを含む当業者に公知の任意の方法によって形成され得る。
【００２１】
複数の導電トレース１４２が図１０に示されるように第１の誘電体層１３６上で形成され、複数の導電トレース１４２のそれぞれの一部は少なくとも１つの複数のバイア１３８（図９を参照）まで延び、コンタクト１３２と電気的に接触させる。複数の導電トレース１４２は、銅、アルミニウム、およびそれらの合金等の任意の適切な導電材料から作製され得る。
【００２２】
複数の導電トレース１４２は、半追加的なメッキ（ｓｅｍｉ−ａｄｄｉｔｉｖｅ ｐｌａｔｉｎｇ）およびフォトリソグラフィー技術を含む任意の公知の技術によって形成され得るが、それらに限定されない。例示的な半追加的なメッキ技術は、第１の誘電体層１３６上にシード層（スパッタ堆積された金属または無電解堆積された金属）を堆積することを含み得る。次いでレジスト層がシード層（チタン／銅合金等）上にパターニングされ、その後、パターニングされたレジストの開いた領域によって露出されたシード層上に、銅等の金属層を電解メッキする。このパターニングされたレジスト層が除去され、シード層上に金属メッキされた層を有さないシード層の一部がエッチングされる。複数の導電トレース１４２を形成するための他の方法が当業者に明らかである。
【００２３】
図１１を参照すると、第２の誘電体層１４４が複数の導電トレース１４２および第１の誘電体層１３６上に配置される。第２の誘電体層１４４の形成は、スピンコーティング、ロールコーティング、およびスプレイオン堆積を含む任意の公知のプロセスによって達成され得るが、それらに限定されない。
【００２４】
図１２を参照すると、次いで複数の第２のバイア１４６が第２の誘電体層１４４を貫通して形成される。複数の第２のバイア１４６は、レーザ穿孔、第２の誘電体層１４４が光活性である場合、フォトレジストマスクが当業者に公知のフォトリソグラフィープロセスにおいて作製されるのと同一の態様で複数の第２のバイア１４６を形成する当業者に公知の任意の方法によって形成され得るが、それらに限定されない。
【００２５】
図１０〜図１２に示されるように、複数の導電トレース１４２が複数の第２のバイア１４６を適切な位置に配置させることを可能にしない場合、導電トレースの他の部分が複数の第２のバイア１４６においておよび第２の誘電体層１４４上に形成され、別の誘電体層が第２の誘電体層上に形成され、別の複数のバイアが誘電体層に形成される。誘電体層の層状化および導電トレースの形成は、バイアが適切な位置になるまで繰り返され得、十分な電気接続性が必要とされた電気性能を可能にするように構築される。従って、単一の導電トレースの部分が単一の導電トレースの複数の部分から形成され、異なる誘電体層上に存在し得る。
【００２６】
第２の複数の導電トレース１４８が形成され得る。各第２の複数の導電トレース１４８の一部が複数の第２のバイア１４６の内の少なくとも１つに延びる。第２の複数の導電トレース１４８のそれぞれは、図１３に示されるように、ランディング（ｌａｎｄｉｎｇ）パッド１５０（点線１５２によって区分されたトレース上の拡大された領域）を含む。
【００２７】
一旦、第２の複数の導電トレース１４８およびランディングパッド１５０が形成されると、それらは外部コンポーネント（図示せず）と接続するために、はんだ、バンプ、ハンダボール、ピンなど導電性相互接続の形成において使用され得る。例えば、ハンダマスク材料１５６は、第２の誘電体層１４４、第２の複数の導電トレース１５４、およびランディングパッド１５０上に配置され得る。図１４に示されるように、次いで複数のバイア１５８は、ハンダマスク材料１５６内に形成され、ランディングパッド１５０の少なくともそれぞれの部分を露出する。複数の導電バンプ１６０（ハンダバンプ等）が、所望ならば、図１５に示されるようにランディングパッド１５４のそれぞれの露出された部分上に、はんだペーストをスクリーンプリントした後、リフロープロセスまたは公知のメッキ技術等によって形成され得るが、それらに限定されない。
【００２８】
図１６は、マイクロ電子基板コア１０２内部にカプセル化材料１２２を用いてカプセル化された複数のマイクロ電子ダイス１１４を示し、本発明のマイクロ電子基板１７０を形成する。少なくとも１つの相互接続層は、マイクロ電子ダイス活性表面１１６、マイクロ電子基板コアの第１の表面１０６、およびカプセル化材料表面１２４上に以前に説明された態様で形成される。相互接続層を含む誘電材料および導電トレースの１以上の層は、図１６に相互接続層１６２として互いに簡単に示される。上述のように、相互接続層１６２は、マイクロ電子ダイス１１４と複数の導電性バンプ１６０との間の接続を形成するだけでなく、マイクロ電子基板コア１０２内部に配置されたマイクロ電子ダイス１１４間の電気伝達を可能にする。
【００２９】
一旦、相互接続層１６２が形成されると、少なくとも１つのマイクロ電子デバイス１６４が導電性ダンプ１６０によって相互接続層１６２の上部表面１６６に取り付けられ得る。導電性ダンプ１６０は、少なくとも１つのマイクロ電子デバイス１６４と少なくとも１つのマイクロ電子ダイ１１４との間の電気伝達を活性化する。もちろん、導電バンプ１６０は相互接続層１６２（図１５に示される）またはマイクロ電子デバイス１６４上に形成され得ることが理解される。さらに、図１６は、マイクロ電子デバイス１６４をパッケージフリップチップとして示すが、マイクロ電子デバイスは、論理（ＣＰＵ）、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ等）、コントローラ（チップセット）、キャパシタ、レジスタ等を含む任意の公知の能動マイクロ電子デバイスまたは受動マイクロ電子デバイスであり得るが、それらに限定されないことが理解される。さらに、フリップチップ取り付けに加えて、図１６に示されたように、マイクロ電子デバイス１６４の取り付けは、他の方法（ワイヤボンディング等）または他の当業者に公知の他の方法によって達成され得る。
【００３０】
図１７は、図１６のアセンブリを示し、マイクロ電子基板１８０は、マイクロ電子基板コア１０２（図１６参照）なしで、マイクロ電子基板１７０（図１６参照）に対して説明されたのと同様な態様で製造される。
【００３１】
図１８に示されるように、マイクロ電子ダイス１１４およびマイクロ電子デバイス１６４は種々のサイズおよび形状であり得る。さらに、図１９に示されるように、複数のマイクロ電子ダイス１１４は、マイクロ電子基板コア１０２における単一の開口部に配置され得る。当業者に理解されるように、この構成は、マイクロ電子ダイス１１４を相互作用させることによって互いにできる限り接近して通信し、導電トレース（図示せず）の長さ短くすることによって電気的性能を改良することを可能にする。
【００３２】
従って、本発明の詳細な実施形態において説明してきたが、上記の特許請求の範囲によって規定された本発明は、本発明の意図または範囲から逸脱することなく本発明の多くの明らかな改変が可能であるために、上記説明において述べられた特定の詳細によって限定されるべきではない。
【図面の簡単な説明】
【図１】
図１は、本発明によるマイクロ電子基板コアの斜視図である。
【図２】
図２は、本発明によるマイクロ電子基板コアの開口部の他の例を有するマイクロ電子基板コアの上面図である。
【図３】
図３は、本発明による保護膜に隣接するマイクロ電子基板コアの横断面図である。
【図４】
図４は、本発明による、保護膜にさらに隣接するマイクロ電子基板コアの開口部内に配置されたマイクロ電子ダイスの横断面図である。
【図５】
図５は、本発明によるカプセル化の後の図４のアセンブリの横断面図である。
【図６】
図６は、本発明による保護膜が除去された後の図５のアセンブリの横断面図である。
【図７】
図７は、本発明による、マイクロ電子ダイ上の相互接続層、カプセル化材料、およびマイクロ電子基板コアを形成するプロセスの横断面図である。
【図８】
図８は、本発明による、マイクロ電子ダイ上の相互接続層、カプセル化材料、およびマイクロ電子基板コアを形成するプロセスの横断面図である。
【図９】
図９は、本発明による、マイクロ電子ダイ上の相互接続層、カプセル化材料、およびマイクロ電子基板コアを形成するプロセスの横断面図である。
【図１０】
図１０は、本発明による、マイクロ電子ダイ上の相互接続層、カプセル化材料、およびマイクロ電子基板コアを形成するプロセスの横断面図である。
【図１１】
図１１は、本発明による、マイクロ電子ダイ上の相互接続層、カプセル化材料、およびマイクロ電子基板コアを形成するプロセスの横断面図である。
【図１２】
図１２は、本発明による、マイクロ電子ダイ上の相互接続層、カプセル化材料、およびマイクロ電子基板コアを形成するプロセスの横断面図である。
【図１３】
図１３は、本発明による、マイクロ電子ダイ上の相互接続層、カプセル化材料、およびマイクロ電子基板コアを形成するプロセスの横断面図である。
【図１４】
図１４は、本発明による、マイクロ電子ダイ上の相互接続層、カプセル化材料、およびマイクロ電子基板コアを形成するプロセスの横断面図である。
【図１５】
図１５は、本発明による、マイクロ電子ダイ上の相互接続層、カプセル化材料、およびマイクロ電子基板コアを形成するプロセスの横断面図である。
【図１６】
図１６は、本発明による、配置された相互接続層およびはんだボールを有する図６のアセンブリの横断面図である。
【図１７】
図１７は、本発明による、マイクロ電子基板コアのない図１６のアセンブリの横断面図である。
【図１８】
図１８は、マイクロ電子ダイスおよび種々のサイズのデバイスの横断面図である。
【図１９】
図１９は、単一コア開口部内の複数のマイクロ電子ダイスの横断面図である。
【図２０】
図２０は、公知の単一面基板の断面図である。
【図２１】
図２１は、公知の両面基板の断面図である。
【図２２】
図２２は、公知の多層基板の断面図である。

Claims (31)

  1. 第１の表面および反対側の第２の表面を有するマイクロ電子基板コアであって、該マイクロ電子基板コアは、該マイクロ電子基板コア内に規定された少なくとも１つの開口部を有し、該少なくとも１つの開口部は、該マイクロ電子基板コアの第１の表面から該マイクロ電子基板コアの第２の表面に延びる、マイクロ電子基板コアと、
    該少なくとも１つの開口部内に配置された少なくとも１つのマイクロ電子ダイであって、活性表面を有する少なくとも１つのマイクロ電子ダイと、
    該マイクロ電子基板コアを該少なくとも１つのマイクロ電子ダイに接着するカプセル化材料と
    を含む、マイクロ電子基板。
  2. 前記カプセル化材料は、前記マイクロ電子ダイの活性表面および該マイクロ電子基板コアの第１の表面に対して実質的に平面である少なくとも１つの表面をさらに含む、請求項１に記載のマイクロ電子基板。
  3. 前記少なくとも１つのマイクロ電子ダイの活性表面、前記少なくとも１つのカプセル化材料表面、および前記マイクロ電子基板コアの第１の表面上に配置された相互接続層をさらに含む、請求項２に記載のマイクロ電子基板。
  4. 前記相互接続層に取り付けられた少なくとも１つのマイクロ電子デバイスをさらに含む、請求項３に記載のマイクロ電子基板。
  5. 前記相互接続層は、前記少なくとも１つのマイクロ電子ダイの活性表面に隣接する前記少なくとも１つの誘電体層、前記少なくとも１つのカプセル化材料の表面、および前記マイクロ電子基板コアの第１の表面、該少なくとも１つの誘電体層上に配置された少なくとも１つ導電トレースとを含む、請求項３に記載のマイクロ電子基板。
  6. 前記少なくとも１つの導電トレースは、前記少なくとも１つの誘電体層を介して延びて、前記マイクロ電子ダイの活性表面上の少なくとも１つの電気コンタクトに接触する、請求項５に記載のマイクロ電子基板。
  7. 前記マイクロ電子基板コアは、ビスマレイミドトリアジン樹脂ベースの積層材料、ＦＲ４積層材料、ポリイミド積層体、セラミック、および金属からなる群から選択される、請求項１に記載のマイクロ電子基板。
  8. 活性表面をそれぞれ有する複数のマイクロ電子ダイスと、
    該複数のマイクロ電子ダイスのそれぞれの間に少なくとも配置されたカプセル化材料であって、該複数のマイクロ電子ダイスのそれぞれの活性表面が露出される、カプセル化材料と
    を含むマイクロ電子基板。
  9. 前記カプセル化材料は、前記複数のマイクロ電子ダイの活性表面のそれぞれに対して実質的に平面である少なくとも１つの表面をさらに含む、請求項８に記載のマイクロ電子基板。
  10. 前記複数のマイクロ電子ダイの活性表面の内の少なくとも１つおよび前記少なくとも１つのカプセル化材料表面上に配置された相互接続層をさらに含む、請求項９に記載のマイクロ電子基板。
  11. 前記相互接続層に取り付けられた少なくとも１つのマイクロ電子デバイスをさらに含む、請求項１０に記載のマイクロ電子基板。
  12. 前記相互接続層は、前記少なくとも１つのマイクロ電子ダイの活性表面および前記少なくとも１つのカプセル化材料の表面に隣接する前記少なくとも１つの誘電体層と、該少なくとも１つの誘電体層上に配置された少なくとも１つ導電トレースとを含む、請求項１０に記載のマイクロ電子基板。
  13. 前記少なくとも１つの導電トレースは、前記少なくとも１つの誘電体層を介して延びて、前記マイクロ電子ダイの活性表面上の少なくとも１つの電気コンタクトに接触する、請求項１２に記載のマイクロ電子基板。
  14. 第１の表面および反対側の第２の表面を有するマイクロ電子基板コアを提供するステップであって、該マイクロ電子基板コアは、該マイクロ電子基板コア内において規定される少なくとも１つの開口部を有し、該少なくとも１つの開口部は、該マイクロ電子基板コアの第１の表面から該マイクロ電子基板コアの第２の表面に延びる、ステップと、
    該少なくとも１つの開口部内に少なくとも１つのマイクロ電子ダイを配置するステップであって、該少なくとも１つのマイクロ電子基板ダイが活性表面を有する、ステップと、
    カプセル化材料を用いて該マイクロ電子基板コアを該少なくとも１つのマイクロ電子ダイに接着するステップと
    を含む、マイクロ電子基板を製造する方法。
  15. 前記カプセル化材料を用いて前記マイクロ電子基板コアを前記少なくとも１つのマイクロ電子ダイに接着するステップは、該マイクロ電子ダイの活性表面および該マイクロ電子基板コアの第１の表面に対して実質的に平面である少なくとも１つのカプセル化材料の表面を形成するステップをさらに含む、請求項１４に記載のマイクロ電子基板を製造する方法。
  16. 前記カプセル化材料表面、前記マイクロ電子ダイの活性表面、および前記マイクロ電子基板コアの第１の表面上に相互接続層を形成するステップをさらに含む、請求項１５に記載のマイクロ電子基板を製造する方法。
  17. 前記相互接続層の上部表面に少なくとも１つのマイクロ電子デバイスを電気的に取り付けるステップをさらに含む、請求項１６に記載のマイクロ電子基板を製造する方法。
  18. 前記相互接続層を形成するステップは、
    前記マイクロ電子ダイの活性表面、前記少なくとも１つのカプセル化材料表面、および前記マイクロ電子基板コアの第１の表面の少なくとも一部上に少なくとも１つの誘電材料層を形成するステップと、
    該少なくとも１つの誘電材料層を貫通する少なくとも１つのバイアを形成し、該マイクロ電子ダイの活性表面の一部を露出するステップと、
    前記少なくとも１つのバイア内まで延びて、該マイクロ電子ダイの活性表面に電気的に接触する少なくとも１つの導電トレースを該少なくとも１つの誘電材料層上に形成するステップと
    を含む、請求項１６に記載のマイクロ電子基板を製造する方法。
  19. 前記少なくとも１つの導電トレースおよび前記少なくとも１つの誘電材料層上に配置された少なくとも１つのさらなる誘電材料層を形成するステップをさらに含む、請求項１８に記載のマイクロ電子基板を製造する方法。
  20. 前記少なくとも１つのさらなる誘電材料層を貫通し、該少なくとも１つのさらなる誘電材料層上に存在するように延びる少なくとも１つのさらなる導電トレースを形成するステップをさらに含む、請求項１９に記載のマイクロ電子基板を製造する方法。
  21. 前記マイクロ電子基板コアを提供するステップは、ビスマレイミドトリアジン樹脂ベースの積層材料、ＦＲ４積層材料、ポリイミド積層材料、セラミック、および金属からなる群から選択されたマイクロ電子基板コアを提供するステップを含む、請求項１４に記載のマイクロ電子基板を製造する方法。
  22. 前記マイクロ電子基板コアをカプセル化材料を用いて前記少なくとも１つのマイクロ電子ダイに接着する前に、保護膜に対して前記マイクロ電子基板コアの第１の表面および前記マイクロ電子ダイの活性表面を隣接させるステップをさらに含む、請求項１４に記載のマイクロ電子基板を製造する方法。
  23. 保護膜に対して前記マイクロ電子基板コアの第１の表面および前記マイクロ電子ダイの活性表面を隣接させるステップは、前記マイクロ電子基板コアをカプセル化材料を用いて前記少なくとも１つのマイクロ電子ダイに接着する前に、該保護膜上において、接着層に対して前記マイクロ電子基板コアの第１の表面および前記マイクロ電子ダイの活性表面を隣接させるステップを含む、請求項２２に記載のマイクロ電子基板を製造する方法。
  24. 保護膜を提供するステップと、
    該保護膜に対して複数のマイクロ電子ダイスの活性表面に隣接させるステップと、
    少なくとも該複数のマイクロ電子ダイスのそれぞれの間にカプセル化材料を配置するステップと、
    該保護膜を除去するステップと
    を含む、マイクロ電子基板を製造する方法。
  25. 前記カプセル化材料を配置するステップは、前記マイクロ電子ダイの活性表面に対して実質的に平面である少なくとも１つのカプセル化材料の表面を形成するステップを含む、請求項２４に記載のマイクロ電子基板を製造する方法。
  26. 前記複数のマイクロ電子ダイの活性表面および前記少なくとも１つのカプセル化材料の表面の内の少なくとも１つの上に相互接続層を形成するステップをさらに含む、請求項２５に記載のマイクロ電子基板を製造する方法。
  27. 少なくとも１つのマイクロ電子デバイスを前記相互接続層の上部表面に電気的に取り付けるステップをさらに含む、請求項２６に記載のマイクロ電子基板を製造する方法。
  28. 相互接続層を形成するステップは、
    前記複数のマイクロ電子ダイの活性表面および前記少なくとも１つのカプセル化材料の表面の内の少なくとも一部の上に少なくも１つの誘電材料層を形成するステップと、
    該少なくとも１つの誘電材料層を貫通する少なくとも１つのバイアを形成し、該マイクロ電子ダイの活性表面の一部を露出するステップと、
    前記少なくとも１つのバイア内まで延びて該マイクロ電子ダイの活性表面に電気的に接触する少なくとも１つの導電トレースを該少なくとも１つの誘電材料層上に形成するステップと
    を含む、請求項２６に記載のマイクロ電子基板を製造する方法。
  29. 前記少なくとも１つの導電トレースおよび前記少なくとも１つの誘電材料層上に配置された少なくとも１つのさらなる誘電材料層を形成するステップをさらに含む、請求項２８に記載のマイクロ電子基板を製造する方法。
  30. 前記少なくとも１つのさらなる誘電材料層を貫通し、該少なくとも１つのさらなる誘電材料層上に存在するように延びる少なくとも１つのさらなる導電トレースを形成するステップをさらに含む、請求項２９に記載のマイクロ電子基板を製造する方法。
  31. 前記保護膜を提供するステップは、該保護膜上に接着剤を有する該保護膜を提供するステップを含み、該保護膜に対して複数のマイクロ電子ダイスの活性表面を隣接させるステップは、該保護膜の該接着剤に対して複数のマイクロ電子ダイスの活性表面を隣接させるステップを含む、請求項２４に記載のマイクロ電子基板を製造する方法。
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