JP5289832B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5289832B2 JP5289832B2 JP2008158241A JP2008158241A JP5289832B2 JP 5289832 B2 JP5289832 B2 JP 5289832B2 JP 2008158241 A JP2008158241 A JP 2008158241A JP 2008158241 A JP2008158241 A JP 2008158241A JP 5289832 B2 JP5289832 B2 JP 5289832B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- wiring pattern
- layer
- pattern layer
- carrier tape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 123
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000011347 resin Substances 0.000 claims description 127
- 229920005989 resin Polymers 0.000 claims description 127
- 238000000034 method Methods 0.000 claims description 68
- 239000004020 conductor Substances 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000011888 foil Substances 0.000 claims description 27
- 238000007789 sealing Methods 0.000 claims description 17
- 238000010030 laminating Methods 0.000 claims description 14
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 10
- 238000001020 plasma etching Methods 0.000 claims description 10
- 239000000654 additive Substances 0.000 claims description 9
- 239000003522 acrylic cement Substances 0.000 claims description 6
- 238000009832 plasma treatment Methods 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 36
- 239000011889 copper foil Substances 0.000 description 28
- 229910000679 solder Inorganic materials 0.000 description 25
- 239000000853 adhesive Substances 0.000 description 16
- 230000001070 adhesive effect Effects 0.000 description 16
- 238000007747 plating Methods 0.000 description 16
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 229920002799 BoPET Polymers 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01018—Argon [Ar]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Description
図15、図16に従来の従来技術における半導体装置の構成例を示す。図15は、スルーホール110を経由して基板Kの一方側の面に形成された接続パッド112と他方側の面に形成された外部接続端子114とを電気的に接続する配線パターン116を有する配線基板において、配線基板の一方側の面に半導体素子120を搭載し、半導体素子120に形成された電極パッド122と配線基板の接続パッド112間とをボンディングワイヤ130により電気的に接続した後、封止樹脂140により半導体素子120およびボンディングワイヤ130を樹脂封止するいわゆるワイヤボンディング接続方式により形成された半導体装置200の構造を示す断面図である。また、図16は、配線基板の一方側の面に形成された接続パッド112に半導体素子120の電極126(電極パッド122とバンプ124)を接合し、接続パッド112と電極126との間にアンダーフィル樹脂150を注入した、いわゆるフリップチップ接続方式により形成された半導体装置200の構造を示す断面図である。
これらのような半導体装置200については、例えば特許文献1(ワイヤボンディング接続方式)および特許文献2(フリップチップ接続方式)において開示されている。
近年における半導体装置には更なる薄型化が望まれており、フリップチップ接続形式の半導体装置における薄型化は限界に達しつつある。
すなわち、第1の絶縁層と、該第1の絶縁層に積層された第2の絶縁層と、該第2の絶縁層の前記第1の絶縁層側の面に、表面が前記第2の絶縁層の表面と面一となるように前記第2の絶縁層に埋め込まれた第1の配線パターン層と、前記第2の絶縁層の前記第1の絶縁層と反対側の面に、表面が前記第2の絶縁層の表面と面一となるように前記第2の絶縁層に埋め込まれた第2の配線パターン層と、前記第2の絶縁層の前記第1の絶縁層と反対側の面に、アンダーフィル樹脂を介してフェースダウンで搭載されると共に樹脂封止された半導体素子と、を有し、前記第1の絶縁層に前記第1の配線パターン層の一部を露出させる開口部が形成され、当該第1の配線パターン層の露出部には外部接続端子が取り付けられていて、前記第2の絶縁層には、前記第1の配線パターン層の一部を露出させる複数のヴィア穴が形成されていて、前記複数のヴィア穴のうち、一部のヴィア穴には、前記第1の配線パターン層と前記第2の配線パターン層とを電気的にするための導電体が充填されていて、前記複数のヴィア穴のうち、他のヴィア穴には、前記半導体素子に取り付けられた電極と前記アンダーフィル樹脂がそれぞれ挿入され、前記電極により前記半導体素子と前記第1の配線パターン層とが電気的に接続されていることを特徴とする半導体装置である。
すなわち、金属箔に第1のキャリアテープを接着する工程と、前記金属箔の前記第1のキャリアテープと反対側の面に第1の絶縁層を積層し、該第1の絶縁層に開口部を形成する工程と、前記第1の絶縁層の表面に前記第1の絶縁層を覆って第2のキャリアテープを積層する工程と、前記第1のキャリアテープを除去する工程と、前記金属箔をエッチングし、第1の配線パターン層を形成する工程と、前記第1の配線パターン層を覆う配置に第2の絶縁層を積層する工程と、第2の配線パターン層が予め形成された第3のキャリアテープを前記第2の配線パターン層形成面を前記第2の絶縁層に積層し、前記第2の配線パターン層を前記第2の絶縁層の表面と面一となるように前記第2の絶縁層内に埋没させる工程と、前記第3のキャリアテープを除去する工程と、前記第2の絶縁層に前記第1の配線パターンの一部を露出させるヴィア穴を複数形成する工程と、前記ヴィア穴の一部に前記第1の配線パターン層と前記第2の配線パターン層とを電気的に接続するための導電体を充填する工程と、前記導電体が充填されなかったヴィア穴および前記導電体の表面を含む前記第2の絶縁層の表面にアンダーフィル樹脂を配設する工程と、電極が形成された半導体素子を前記アンダーフィル樹脂を介して前記第2の絶縁層上にフェースダウンで搭載すると共に、前記電極を前記アンダーフィル樹脂を押しのけるようにして前記ヴィア穴に進入させ、前記電極により前記半導体素子と前記第1の配線パターン層とを電気的に接続する工程と、前記半導体素子を樹脂封止する工程と、前記第2のキャリアテープを除去する工程と、前記第2のキャリアテープを除去したことで前記開口部から露出した前記第1の配線パターン層に外部接続端子を取り付ける工程と、を有していることを特徴とする。
また、前記金属箔から前記第1のキャリアテープを剥離する工程と、前記第1のキャリアテープを剥離したことにより前記開口部から露出した部位に外部接続端子を接合する工程との間に、前記露出部位をプラズマ処理する工程をさらに有していることを特徴とする。
また、プラズマ処理する工程は、アルゴンプラズマエッチング工程または酸素プラズマエッチング工程のいずれかであることを特徴とする。
これらにより、外部接続端子の取り付けを確実に行うことができ、外部接続端子の接続信頼性を向上させることができる。
また、前記金属箔は、サブトラクティブ法またはセミアディティブ法のいずれかによりパターニングされることを特徴とする。これにより、必要な配線パターンの微細度に応じて適切に配線パターンを形成することができる。
以下、本発明にかかる半導体装置の実施形態について、図面に基づいて説明する。図1〜図5は、本実施形態における半導体装置の製造方法における各段階の状態を示す断面図である。なお、図1〜図5においては単体の半導体装置が示されているが、複数個の半導体素子を搭載し、半導体装置を同時に複数個製造することももちろん可能である。
本実施形態における第1のキャリアテープ20には、PETフィルムからなる基材の片側面にアクリル系接着剤が塗布されたものが用いられている。接着剤にアクリル系接着剤を用いていることに加え、銅箔10のシャイニー面12を接着面にしたので、第1のキャリアテープ20を後工程において除去する際に、容易にピールすることができ、接着剤が銅箔10に残存することが防止でき好都合である。
次に、図1(c)に示すように、ソルダーレジスト30の表面に第2のキャリアテープ40を積層する。第2のキャリアテープ40の積層は、例えばロールラミネータを用いることができる。第2のキャリアテープ40をローラで押圧することで、第2のキャリアテープ40をソルダーレジスト30の表面形状に倣った状態でラミネートすることができる。したがって、図1(c)に示すように、第2のキャリアテープ40は、開口部32に入り込んだ状態(充填された状態)となる。本実施形態においては、第1のキャリアテープ20の構成と同様の構成を有する第2のキャリアテープ40を用いた。第2のキャリアテープ40をソルダーレジスト30の表面にラミネートした後、図1(d)に示すように、第1のキャリアテープ20を除去する。第1のキャリアテープ20は手でピールして除去することができる。
次に、図2(b)に示すように、第1の配線パターン層14を被覆するように第2の絶縁層として、絶縁樹脂42を積層する。絶縁樹脂42にはレーザ加工に容易で硬化収縮が小さい材料が好適に用いられる。本実施形態においてはエポキシ樹脂を用いた。また、この時点においては絶縁樹脂42を未硬化の状態に維持している。絶縁樹脂42は最終製品に残存し、複数の配線パターン層からなる配線層を絶縁した状態で固定する。
第2の配線パターン層16を絶縁樹脂42に埋め込んだ状態を図3(a)に示す。絶縁樹脂42の層厚寸法は、第1の配線パターン層14の高さ寸法と第2の配線パターン層16の高さ寸法の和よりも十分高く形成されているので、この状態においては絶縁樹脂42内において第1の配線パターン層14と第2の配線パターン層16とは電気的に接続されていない状態になっている。図3(b)からも明らかであるが、第2の配線パターン層16の上面高さ位置と絶縁樹脂42の上面高さ位置は面一状態に形成されている。次に図3(b)に示すように、第3のキャリアテープ41を除去し、絶縁樹脂42を硬化処理する。絶縁樹脂42を硬化させた後、レーザ光照射装置によりレーザ光を照射し、絶縁樹脂42の表面における所要箇所にヴィア穴44を形成する。図3(c)にあるようにヴィア穴44は第1の配線パターン層14の上面の深さ位置まで形成されている。
アンダーフィル樹脂50を硬化させた後、図4(c)に示すように、半導体素子60の搭載側の面を覆うように封止樹脂72により樹脂成形し、封止樹脂部70を形成する。封止樹脂部70を形成する際は、トランスファーモールド装置を用いればよい。
開口部32から露出する第1の配線パターン層14の表面の洗浄を終えた後、第1の配線パターン層14の露出部にはんだバンプ等の外部接続端子80を取り付けることにより、図5(c)に示すような半導体装置100を得ることができる。半導体装置100は必要に応じてダイサー等により個片化する。
第1実施形態においては、半導体素子60の電極62は第1の配線パターン層14の上側面に電気的に接続されているが、この形態に限定されるものではない。例えば、図6に示すように、ソルダーレジスト30に形成した開口部32から電極62が露出する半導体装置100の形態を採用することもできる。
この構成を採用した場合、ヴィア穴44を形成する際に、絶縁樹脂42の表面からソルダーレジスト30の下側表面に貫通するスルーホール45を形成し、導電体46を充填する際には、スルーホール45を被覆する開口パターンに形成されたマスクプレートを用いてスキージ等を用いた印刷法を適用する。導電体46の充填を終えた後、マスクプレートを除去し、アンダーフィル樹脂50を供給した後、半導体素子60に形成された電極62をスルーホール45に差し込むことで図6に示す半導体装置100を得ることができる。スルーホール45には電極62と共にアンダーフィル樹脂50も入り込み、ソルダーレジスト30側の開口部32から電極62とアンダーフィル樹脂50が露出することになる。開口部32からはみ出した余分なアンダーフィル樹脂50は適宜取り除けばよい。
第1実施形態および第2実施形態においては、第1の配線パターン層14と第2の配線パターン層16とをサブトラクティブ法を用いてパターニングする形態について説明しているが、使用する銅箔10の膜厚寸法によっては、セミアディティブ法により第1の配線パターン層14および第2の配線パターン層16とを形成することができる。本実施形態においては、第1実施形態の第1および第2の配線パターン層14,16の形成工程において、サブトラクティブ法に代えてセミアディティブ法を適用した場合の実施形態を説明する。図7〜図11は第3実施形態にかかる半導体装置の製造方法における各工程での状態を示す断面図である。
次に第3のキャリアテープ41を除去すると共に絶縁樹脂42を硬化処理した後、レーザ光照射装置によりレーザ光を照射し、絶縁樹脂42の表面における所要箇所にヴィア穴44を形成する。ヴィア穴44は第1の配線パターン層14の上面の深さ位置まで形成する。
アンダーフィル樹脂50を硬化した後、図10(c)に示すように、半導体素子60の搭載側の面を覆うように封止樹脂72により樹脂成形し、封止樹脂部70を形成する。樹脂封止部70を形成する際は、トランスファーモールド装置を用いればよい。
開口部32から露出する第1の配線パターン層14の表面の洗浄を終えた後、第1の配線パターン層14の露出部にはんだバンプ等の外部接続端子80を取り付けることにより、図11(b)に示すような半導体装置100を得ることができる。半導体装置100は必要に応じてダイサー等により個片化する。
以上の実施形態においては、ソルダーレジスト30と半導体素子60との間に形成された配線層は2層の配線パターン層により構成されている形態について説明しているが、配線層を構成する配線パターン層の層数は2層に限定されるものではない。ソルダーレジスト30と半導体素子60との間に形成された配線層は3層以上の配線パターン層により構成することもできる。本実施形態においては、3層の配線パターン層により配線層が構成された半導体装置100の実施形態について説明を行う。本実施形態においては、第1実施形態における配線パターン層の層数を3層にした形態を例示するが、第2実施形態や第3実施形態においても適用可能であることはもちろんである。図12は、本実施形態における半導体装置の配線層の形成工程における断面図である。
図12(b)に示すように、第4のキャリアテープ47は、第3の配線パターン層17が形成された側の面を他の絶縁樹脂43の表面に対向させて押圧することにより、未硬化状態の他の絶縁樹脂43に第3の配線パターン層17を埋設させる。第3の配線パターン層17の上面高さ位置は、埋設させた他の絶縁樹脂43の上面高さ位置と面一になるのは、第2の配線パターン層16と同様である。図12(c)は他の絶縁樹脂43に第3の配線パターン層17を埋設した状態を示す。第3の配線パターン層17が他の絶縁樹脂43に埋設させた後に、第4のキャリアテープ47をピールして除去する。
図13(a)において形成されたヴィア穴44に導電体46を充填し、第1〜第3の配線パターン層14,16,17のそれぞれを適宜電気的に接続する(図13(b))。ヴィア穴44への導電体46の充填方法は、先の実施形態において説明した方法を採用することができる。
次に、第2のキャリアテープ40を除去し、ソルダーレジスト30の開口部32から第1の配線パターン層14の下面を露出させる。トランスファーモールド成形により、第2のキャリアテープ40の接着剤が変質しているおそれがある場合には、開口部32から露出している第1の配線パターン層14の下側表面をプラズマ処理することで接続パッド面である開口部32から露出する第1の配線パターン層14の下側表面を洗浄処理することができる。プラズマ処理としては、先に説明した実施形態と同様に、アルゴンプラズマエッチングや酸素プラズマエッチングを適用することができる。
また、第2実施形態は、第1実施形態の変形例を示したものであるが、第3実施形態および第4実施形態に第2実施形態の構成を適用することも可能である。
12 シャイニー面
14 第1の配線パターン層
16 第2の配線パターン層
17 第3の配線パターン層
18 銅めっき層
20 第1のキャリアテープ
25 めっきレジスト
27 めっきマスク
30 ソルダーレジスト(第1の絶縁層)
32 開口部
40 第2のキャリアテープ
41 第3のキャリアテープ
42 絶縁樹脂(第2の絶縁層)
43 他の絶縁樹脂(他の絶縁層)
44 ヴィア穴
45 スルーホール
46 導電体
47 第4のキャリアテープ
50 アンダーフィル樹脂
60 半導体素子
62 電極
70 封止樹脂部
72 封止樹脂
80 外部接続端子
100 半導体装置
110 スルーホール
112 接続パッド
114 外部接続端子
116 配線パターン
120 半導体素子
122 電極パッド
124 バンプ
126 電極
130 ボンディングワイヤ
140 封止樹脂
150 アンダーフィル樹脂
200 半導体装置
K 基板
Claims (11)
- 第1の絶縁層と、
該第1の絶縁層に積層された第2の絶縁層と、
該第2の絶縁層の前記第1の絶縁層側の面に、表面が前記第2の絶縁層の表面と面一となるように前記第2の絶縁層に埋め込まれた第1の配線パターン層と、
前記第2の絶縁層の前記第1の絶縁層と反対側の面に、表面が前記第2の絶縁層の表面と面一となるように前記第2の絶縁層に埋め込まれた第2の配線パターン層と、
前記第2の絶縁層の前記第1の絶縁層と反対側の面に、アンダーフィル樹脂を介してフェースダウンで搭載されると共に樹脂封止された半導体素子と、を有し、
前記第1の絶縁層に前記第1の配線パターン層の一部を露出させる開口部が形成され、当該第1の配線パターン層の露出部には外部接続端子が取り付けられていて、
前記第2の絶縁層には、前記第1の配線パターン層の一部を露出させる複数のヴィア穴が形成されていて、
前記複数のヴィア穴のうち、一部のヴィア穴には、前記第1の配線パターン層と前記第2の配線パターン層とを電気的にするための導電体が充填されていて、
前記複数のヴィア穴のうち、他のヴィア穴には、前記半導体素子に取り付けられた電極と前記アンダーフィル樹脂がそれぞれ挿入され、前記電極により前記半導体素子と前記第1の配線パターン層とが電気的に接続されていることを特徴とする半導体装置。 - 第1の絶縁層と、
該第1の絶縁層に積層された第2の絶縁層と、
該第2の絶縁層の前記第1の絶縁層側の面に、表面が前記第2の絶縁層の表面と面一となるように前記第2の絶縁層に埋め込まれた第1の配線パターン層と、
前記第2の絶縁層の前記第1の絶縁層と反対側の面に、表面が前記第2の絶縁層の表面と面一となるように前記第2の絶縁層に埋め込まれた第2の配線パターン層と、
前記第2の絶縁層の前記第1の絶縁層と反対側の面に、アンダーフィル樹脂を介してフェースダウンで搭載されると共に樹脂封止された半導体素子と、を有し、
前記第1の絶縁層に前記第1の配線パターン層の一部を露出させる開口部が形成され、当該第1の配線パターン層の露出部には外部接続端子が取り付けられていて、
前記第2の絶縁層には、前記第1の配線パターン層の一部を露出させるヴィア穴と、前記第1の絶縁層および前記第2の絶縁層を貫通するスルーホールが形成されていて、
前記ヴィア穴には、前記第1の配線パターン層と前記第2の配線パターン層とを電気的に接続するための導電体が充填されていて、
前記スルーホールには、前記半導体素子に形成された電極がアンダーフィル樹脂と共に挿入され、前記電極が前記第1の絶縁層の表面に露出していることを特徴とする半導体装置。 - 第1の絶縁層と、
該第1の絶縁層に積層された第2の絶縁層と、
該第2の絶縁層に積層された他の絶縁層と、
前記第2の絶縁層の前記第1の絶縁層側の面に、表面が前記第2の絶縁層の表面と面一となるように前記第2の絶縁層に埋め込まれた第1の配線パターン層と、
前記第2の絶縁層の前記第1の絶縁層と反対側の面に、表面が前記第2の絶縁層の表面と面一となるように前記第2の絶縁層に埋め込まれた第2の配線パターン層と、
前記他の絶縁層の前記第2の絶縁層と反対側の面に、表面が前記他の絶縁層の表面と面一となるように前記他の絶縁層に埋め込まれた第3の配線パターン層と、
前記他の絶縁層の前記第2の絶縁層と反対側の面に、アンダーフィル樹脂を介してフェースダウンで搭載されると共に樹脂封止された半導体素子と、を有し、
前記第1の絶縁層に、前記第1の配線パターン層の一部を露出させる開口部が形成され、当該当該第1の配線パターン層の露出部には外部接続端子が取り付けられていて、
前記第2の絶縁層および前記他の絶縁層には、前記第1の配線パターン層の一部を露出させる複数のヴィア穴が形成されていて、
前記複数のヴィア穴のうち、一部のヴィア穴には、前記第1の配線パターン層、前記第2の配線パターン層、前記第3の配線パターン層をそれぞれ電気的に接続するための導電体が充填されていて、
前記複数のヴィア穴のうち、他のヴィア穴には、前記半導体素子に取り付けられた電極と前記アンダーフィル樹脂がそれぞれ挿入され、前記電極により前記半導体素子と前記第1の配線パターン層とが電気的に接続されていることを特徴とする半導体装置。 - 前記ヴィア穴に充填された導電体は、導電性ペーストであることを特徴とする請求項1〜3のうちのいずれか一項に記載の半導体装置。
- 金属箔に第1のキャリアテープを接着する工程と、
前記金属箔の前記第1のキャリアテープと反対側の面に第1の絶縁層を積層し、該第1の絶縁層に開口部を形成する工程と、
前記第1の絶縁層の表面に前記第1の絶縁層を覆って第2のキャリアテープを積層する工程と、
前記第1のキャリアテープを除去する工程と、
前記金属箔をエッチングし、第1の配線パターン層を形成する工程と、
前記第1の配線パターン層を覆う配置に第2の絶縁層を積層する工程と、
第2の配線パターン層が予め形成された第3のキャリアテープを前記第2の配線パターン層形成面を前記第2の絶縁層に積層し、前記第2の配線パターン層を前記第2の絶縁層の表面と面一となるように前記第2の絶縁層内に埋没させる工程と、
前記第3のキャリアテープを除去する工程と、
前記第2の絶縁層に前記第1の配線パターンの一部を露出させるヴィア穴を複数形成する工程と、
前記ヴィア穴の一部に前記第1の配線パターン層と前記第2の配線パターン層とを電気的に接続するための導電体を充填する工程と、
前記導電体が充填されなかったヴィア穴および前記導電体の表面を含む前記第2の絶縁層の表面にアンダーフィル樹脂を配設する工程と、
電極が形成された半導体素子を前記アンダーフィル樹脂を介して前記第2の絶縁層上にフェースダウンで搭載すると共に、前記電極を前記アンダーフィル樹脂を押しのけるようにして前記ヴィア穴に進入させ、前記電極により前記半導体素子と前記第1の配線パターン層とを電気的に接続する工程と、
前記半導体素子を樹脂封止する工程と、
前記第2のキャリアテープを除去する工程と、
前記第2のキャリアテープを除去したことで前記開口部から露出した前記第1の配線パターン層に外部接続端子を取り付ける工程と、を有していることを特徴とする半導体装置の製造方法。 - 金属箔に第1のキャリアテープを接着する工程と、
前記金属箔の前記第1のキャリアテープと反対側の面に第1の絶縁層を積層し、該第1の絶縁層に開口部を形成する工程と、
前記第1の絶縁層の表面に前記第1の絶縁層を覆って第2のキャリアテープを積層する工程と、
前記第1のキャリアテープを除去する工程と、
前記金属箔をエッチングし、第1の配線パターン層を形成する工程と、
前記第1の配線パターン層を覆う配置に第2の絶縁層を積層する工程と、
第2の配線パターン層が予め形成された第3のキャリアテープを前記第2の配線パターン層形成面を前記第2の絶縁層に積層し、前記第2の配線パターン層を前記第2の絶縁層の表面と面一となるように前記第2の絶縁層内に埋没させる工程と、
前記第3のキャリアテープを除去する工程と、
前記第2の絶縁層に前記第1の配線パターンの一部を露出させるヴィア穴と前記第1の絶縁層および前記第2の絶縁層をそれぞれ貫通するスルーホールを形成する工程と、
前記ヴィア穴に前記第1の配線パターン層と前記第2の配線パターン層とを電気的に接続するための導電体を充填する工程と、
前記導電体の表面を含む前記第2の絶縁層の表面と前記スルーホールにアンダーフィル樹脂を配設する工程と、
電極が形成された半導体素子を前記アンダーフィル樹脂を介して前記第2の絶縁層上にフェースダウンで搭載すると共に、前記電極を前記アンダーフィル樹脂を押しのけるようにして前記スルーホールに進入させ、前記電極を前記第1の絶縁層の表面に露出させる工程と、
前記半導体素子を樹脂封止する工程と、
前記第2のキャリアテープを除去する工程と、
前記第2のキャリアテープを除去したことで前記開口部から露出した前記第1の配線パターン層に外部接続端子を取り付ける工程と、を有していることを特徴とする半導体装置の製造方法。 - 前記金属箔に前記第1のキャリアテープを接着する工程においては、前記金属箔のシャイニー面にアクリル系接着剤を用いて接着していることを特徴とする請求項5または6記載の半導体装置の製造方法。
- 前記金属箔から前記第1のキャリアテープを剥離する工程と、前記第1のキャリアテープを剥離したことにより前記開口部から露出した部位に外部接続端子を接合する工程との間に、前記露出部位をプラズマ処理する工程をさらに有していることを特徴とする請求項5〜7のうちのいずれか一項に記載の半導体装置の製造方法。
- 前記プラズマ処理する工程は、アルゴンプラズマエッチング工程または酸素プラズマエッチング工程のいずれかであることを特徴とする請求項8記載の半導体装置の製造方法。
- 前記金属箔は、サブトラクティブ法によりパターニングされることを特徴とする請求項5〜9のうちのいずれか一項に記載の半導体装置の製造方法。
- 前記金属箔は、セミアディティブ法によりパターニングされることを特徴とする請求項5〜9のうちのいずれか一項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008158241A JP5289832B2 (ja) | 2008-06-17 | 2008-06-17 | 半導体装置および半導体装置の製造方法 |
US12/485,601 US7936061B2 (en) | 2008-06-17 | 2009-06-16 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008158241A JP5289832B2 (ja) | 2008-06-17 | 2008-06-17 | 半導体装置および半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009302476A JP2009302476A (ja) | 2009-12-24 |
JP2009302476A5 JP2009302476A5 (ja) | 2011-04-28 |
JP5289832B2 true JP5289832B2 (ja) | 2013-09-11 |
Family
ID=41413985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008158241A Active JP5289832B2 (ja) | 2008-06-17 | 2008-06-17 | 半導体装置および半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7936061B2 (ja) |
JP (1) | JP5289832B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110291687A1 (en) * | 2008-12-12 | 2011-12-01 | Hynix Semiconductor Inc. | Probe card for testing semiconductor device and probe card built-in probe system |
KR20100110613A (ko) * | 2009-04-03 | 2010-10-13 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
US20120286416A1 (en) * | 2011-05-11 | 2012-11-15 | Tessera Research Llc | Semiconductor chip package assembly and method for making same |
US9576873B2 (en) * | 2011-12-14 | 2017-02-21 | STATS ChipPAC Pte. Ltd. | Integrated circuit packaging system with routable trace and method of manufacture thereof |
JP6095903B2 (ja) | 2012-06-15 | 2017-03-15 | 浜松ホトニクス株式会社 | 固体撮像装置の製造方法及び固体撮像装置 |
JP2014072494A (ja) * | 2012-10-01 | 2014-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
TWI517775B (zh) * | 2014-03-06 | 2016-01-11 | 相互股份有限公司 | 印刷電路板及其製法 |
US9786574B2 (en) * | 2015-05-21 | 2017-10-10 | Globalfoundries Inc. | Thin film based fan out and multi die package platform |
JP6856444B2 (ja) | 2017-05-12 | 2021-04-07 | 新光電気工業株式会社 | 配線基板、配線基板の製造方法 |
US10541209B2 (en) * | 2017-08-03 | 2020-01-21 | General Electric Company | Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof |
US10804115B2 (en) | 2017-08-03 | 2020-10-13 | General Electric Company | Electronics package with integrated interconnect structure and method of manufacturing thereof |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3847839B2 (ja) | 1995-06-12 | 2006-11-22 | シチズン時計株式会社 | 半導体装置 |
JP3250519B2 (ja) * | 1998-05-08 | 2002-01-28 | 関西日本電気株式会社 | 配線基板の製造方法 |
JP3994262B2 (ja) * | 1999-10-04 | 2007-10-17 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2001237339A (ja) * | 2000-02-21 | 2001-08-31 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US6963649B2 (en) * | 2000-10-24 | 2005-11-08 | Adaptive Technologies, Inc. | Noise cancelling microphone |
JP2003152001A (ja) | 2001-11-15 | 2003-05-23 | Matsushita Electric Ind Co Ltd | 半導体装置、cspおよびそれらの製造方法 |
JP4070470B2 (ja) * | 2002-01-24 | 2008-04-02 | 新光電気工業株式会社 | 半導体装置用多層回路基板及びその製造方法並びに半導体装置 |
JP2003347454A (ja) * | 2002-05-24 | 2003-12-05 | Kyocera Corp | 多層配線基板 |
JP4129166B2 (ja) * | 2002-10-29 | 2008-08-06 | 京セラ株式会社 | 電解銅箔、電解銅箔付きフィルム及び多層配線基板と、その製造方法 |
JP4457943B2 (ja) * | 2002-11-12 | 2010-04-28 | 日本電気株式会社 | 配線基板、及び配線基板の製造方法 |
JP3718205B2 (ja) * | 2003-07-04 | 2005-11-24 | 松下電器産業株式会社 | チップ積層型半導体装置およびその製造方法 |
JP4273895B2 (ja) * | 2003-09-24 | 2009-06-03 | 日立化成工業株式会社 | 半導体素子搭載用パッケージ基板の製造方法 |
JP2005108991A (ja) * | 2003-09-29 | 2005-04-21 | Seiko Epson Corp | 実装構造体、液晶表示装置および電子機器 |
JP4108643B2 (ja) * | 2004-05-12 | 2008-06-25 | 日本電気株式会社 | 配線基板及びそれを用いた半導体パッケージ |
JP4899604B2 (ja) * | 2006-04-13 | 2012-03-21 | ソニー株式会社 | 三次元半導体パッケージ製造方法 |
-
2008
- 2008-06-17 JP JP2008158241A patent/JP5289832B2/ja active Active
-
2009
- 2009-06-16 US US12/485,601 patent/US7936061B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2009302476A (ja) | 2009-12-24 |
US20090309231A1 (en) | 2009-12-17 |
US7936061B2 (en) | 2011-05-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5289832B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP4298559B2 (ja) | 電子部品実装構造及びその製造方法 | |
JP6691451B2 (ja) | 配線基板及びその製造方法と電子部品装置 | |
JP2012191204A (ja) | プリント配線板の製造方法 | |
JP2011014728A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2009032918A (ja) | 配線基板及びその製造方法と電子部品装置及びその製造方法 | |
JPH1056099A (ja) | 多層回路基板およびその製造方法 | |
JP5406572B2 (ja) | 電子部品内蔵配線基板及びその製造方法 | |
JP2016063130A (ja) | プリント配線板および半導体パッケージ | |
CN103747616A (zh) | 元器件内置模块 | |
TW201414372A (zh) | 晶片封裝基板和結構及其製作方法 | |
JP2010171387A (ja) | 回路基板構造及びその製造方法 | |
JP2009272512A (ja) | 半導体装置の製造方法 | |
JP2004119729A (ja) | 回路装置の製造方法 | |
JP4086607B2 (ja) | 回路装置の製造方法 | |
JP2018032661A (ja) | プリント配線板およびその製造方法 | |
JP2013030808A (ja) | 配線基板製造用の仮基板及びその製造方法 | |
JP2010278379A (ja) | 配線基板およびその製造方法 | |
JP2014220402A (ja) | 半導体パッケージ基板の製造方法 | |
JP6387226B2 (ja) | 複合基板 | |
JP4491159B2 (ja) | 多層配線基板の製造方法 | |
JP5880036B2 (ja) | 電子部品内蔵基板及びその製造方法と積層型電子部品内蔵基板 | |
JP2017069446A (ja) | プリント配線板およびその製造方法 | |
KR101158213B1 (ko) | 전자부품 내장형 인쇄회로기판 및 이의 제조 방법 | |
JP2012023100A (ja) | 埋め込み部品具有配線板、埋め込み部品具有配線板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110315 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110315 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121211 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130409 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130423 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130528 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130605 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5289832 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |