JP3718205B2 - チップ積層型半導体装置およびその製造方法 - Google Patents

チップ積層型半導体装置およびその製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、複数の半導体チップが積み重ねられた構成を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
従来の半導体装置の1種として、半導体チップの実装密度を向上させるために複数の半導体チップを基板上に積み重なるように搭載し、それらをモールド樹脂により封止したチップ積層型半導体装置が知られており(例えば特許文献1)、この半導体装置はスタックトパッケージとも称される。
【0003】
図5(a)、(b)は、従来のチップ積層型半導体装置を示す。図5(a)は断面図、(b)はその上方から透視的に見た平面図である。
【0004】
このチップ積層型半導体装置では、基板101の上に、第1接着層102を介して第1半導体チップ103が、いわゆるフリップチップ実装により搭載されている。基板101は、上面に電極パッド101aを有し、下面にランド101bを有する。第1半導体チップ103は、バンプ103aを有し、バンプ103aを下側にして搭載されている。
【0005】
第1半導体チップ103の上段に第2接着層104を介して、電極パッド105aを有する第2半導体チップ105が搭載されており、第2半導体チップ105の電極パッド105aと基板101の電極パッド101aとはワイヤー106により電気的に接続されている。第1半導体チップ103、第2半導体チップ105及びワイヤー106は、モールド樹脂107により封止されている。
【0006】
ここで、基板101の平面形状の対象軸である中心軸A、第1半導体チップ103の中心軸B、第2半導体チップ105の中心軸Cは、全て重なるように配置されている。
【0007】
第1接着層102は液状接着剤を硬化させたものであり、第1半導体チップ103を基板101に搭載後、その両者の間隙のバンプ103aを除く全ての領域に充填・硬化されることによって、第1半導体チップ103を基板101に強固に固定している。これにより、バンプ103aに働く応力が基板101のチップ搭載領域全体に分散するので、半導体装置の信頼性が向上する。
【0008】
【特許文献1】
特開平11−204720号公報(第7頁、図3)
【0009】
【発明が解決しようとする課題】
ところで、従来のチップ積層型半導体装置においては、図5(a),(b)に示すように、第1半導体チップ103の外縁部よりはみ出している第1接着層102の周縁部102a(以下フィレットと称する)が存在する。このフィレット102aの形成に対処するために、フィレット102aの面積分だけ基板101を大きくしなければならず、半導体装置の小型化が阻害されていた。
【0010】
この問題について、以下に詳細に説明する。上述の通り、第1接着層102は液状の接着剤が硬化したものであり、その表面形状は接着剤の表面張力によりある曲率をもって形成される。特に第1半導体チップ103の外周4辺のうち、接着剤の注入口となる辺において接着剤は溜り部を形成するため、フィレット102aの体積は大きくなり、基板101上に占める面積も大きくなる。第2半導体チップ105と基板101とを電気的に接続する電極パッド101aは、基板101におけるフィレット102aが形成される領域の周囲に設けられているが、フィレット102aの構成材料である接着剤が電極パッド101aに付着するとワイヤー106の接続不良の原因となり、半導体装置の信頼性を低下させる。そのため、電極パッド101aは、フィレット102aが形成される領域の端部より一定の距離だけ隔離して配置する必要があり、基板101の面積を縮小する際の障害となっていた。
【0011】
一方、フィレット102aは、第1半導体チップ103の外縁部で接着剤の注入口とならない3辺においては、接着剤の注入口となる1辺においてよりも小さく成形される。従って、接着剤の注入口とならない3辺に対応する電極パッド101aを、接着剤の注入口となる1辺において第1半導体チップ103から隔離した位置よりも第1半導体チップ103側に接近させて基板101を設計することは可能である。しかしながらその場合には、ワイヤー106の長さは接着剤の注入口となる辺において、他の3辺におけるワイヤー106の長さよりも長くなる。ワイヤー106の長さが4辺で不均等であると、そのワイヤーのループ形状を決定する設備条件も各辺において変更が必要となり、作業時間の増大および歩留まり低下の原因となる。
【0012】
また、フィレット102aは第1半導体チップ103の上面にまではみ出して形成されることがあり、これが第2接着層104の形成領域内に達して形成されると、第2半導体チップ105を第1半導体チップ103に強固に固定することができず、半導体装置の信頼性を阻害する。こうしたフィレット102aの第1半導体チップ103上面へのはみ出しは、特に接着剤の注入口となる辺において発生しやすく、また第2半導体チップ105の第1半導体チップ103上段に対する接着不良は、接着剤の注入口となる辺から第2半導体チップ105の外縁部までの長さが短い場合に発生しやすい。
【0013】
本発明は以上に述べた問題点を解決して、接着剤により形成されるフィレットによる影響を抑制し、小型でかつ量産性・信頼性に優れたチップ積層型半導体装置およびその製造方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明のチップ積層型半導体装置は、電極パッドを有する基板と、前記基板上に第1接着層を介してフリップチップ実装された第1半導体チップと、前記第1半導体チップの上段に第2接着層を介して搭載され、電極パッドを有する第2半導体チップと、前記第2半導体チップの電極パッドと前記基板の電極パッドとを電気的に接続するワイヤーと、前記第1及び第2半導体チップと前記ワイヤーを封止するモールド樹脂とを備える。
【0015】
そして、上記課題を解決するため、前記第1半導体チップは、その中心軸を前記基板の中心軸からオフセットさせて配置されており、そのオフセットの方向は、前記第1接着層が前記第1半導体チップの外縁部に形成するフィレットの、前記第1半導体チップの外縁部からの長さが最も大きい辺の対辺に向かった方向であることを特徴とする。
【0016】
本発明のチップ積層型半導体装置の製造方法は、電極パッドを有する基板に第1半導体チップをフリップチップ実装する工程(A)と、前記基板と前記第1半導体チップとの間隙に接着剤を注入することにより、前記接着剤よりなり且つ周縁部が前記第1半導体チップから外側にはみ出してフィレットとなる第1接着層を形成する工程(B)と、前記第1半導体チップの上段に第2の接着層を介して第2半導体チップを搭載する工程(C)と、前記第2半導体チップの電極パッドと前記基板の電極パッドとをワイヤーによって接続する工程(D)と、前記第1半導体チップと前記第2半導体チップ及び前記ワイヤーとをモールド樹脂にて封止する工程(E)とを備える。そして、前記工程(A)において、前記第1半導体チップはその中心軸を前記基板の中心軸からオフセットさせて配置し、そのオフセットの方向を、前記工程(B)において前記接着剤を注入する辺の対辺に向かった方向とすることを特徴とする。
【0017】
【発明の実施の形態】
上記構成の本発明のチップ積層型半導体装置によると、第1半導体チップが基板の中心位置から第1接着層のフィレットが少ない側にオフセットして基板に搭載されているため、従来にくらべて基板の面積を縮小でき、半導体装置の小型化を図ることが可能となる。
【0018】
第2半導体チップは、基板のほぼ中心位置に搭載されていることが好ましい。このようにすると、第2半導体チップと基板とを電気的に接続するワイヤーは第2半導体チップの4辺においてその長さをほぼ均等にできるため、作業時間を短縮しかつ品質を向上させ、量産性を高めることに寄与する。
【0019】
上記構成の本発明の半導体装置の製造方法によると、第1半導体チップが基板の中心位置から第1接着層のフィレットが少ない方向にオフセットして基板に搭載されるため、従来にくらべて基板の面積を縮小でき、半導体装置の小型化を図ることが出来る。
【0020】
上記製造方法の工程(C)において、第2半導体チップを基板のほぼ中心位置に搭載することが好ましい。このようにすると、第2半導体チップと基板とを電気的に接続するワイヤーは第2半導体チップの4辺においてその長さをほぼ均等にできるため、作業時間を短縮しかつ品質を向上させ、量産性を高めることに寄与する。
【0021】
また、工程(B)より前に工程(C)を行うことが好ましい。このようにすると、工程(B)において形成されるフィレットが第1半導体チップの上面にまではみ出し、これが第1半導体チップの上面に第2接着層が接着するのを妨げる不具合が発生せず、半導体装置の信頼性を高めることに寄与する。
【0022】
この製造方法の工程(C)において、第2半導体チップを、工程(B)において接着剤を注入する位置の第1半導体チップの辺と面一に搭載することが好ましい。このようにすると、工程(B)において第1半導体チップの外縁部の1辺から接着剤を注入する際、第1半導体チップの該接着剤を注入する辺の付近に形成される該接着剤の溜り部において、第1半導体チップの厚さに加えて第2接着層及び第2半導体チップの厚さの分だけ接着剤を多く溜めることができるため、接着剤が第1半導体チップの上面にまではみ出すことを防止し、半導体装置の信頼性を高めることに寄与する。
【0023】
以下、本発明の実施形態に関わる半導体装置、およびその製造方法について、図面を参照しながら具体的に説明する。
【0024】
(第1の実施形態)
図1(a)、(b)は、本発明の第1の実施形態に関わるチップ積層型半導体装置を示し、図1(a)は断面図、図1(b)は平面図である。
【0025】
このチップ積層型半導体装置では、基板10の上に第1接着層11を介して、第1半導体チップ12がフリップチップ実装されている。基板10は方形状であり、上面に電極パッド10aを有し、下面にランド10bを有する。第1半導体チップ11は、バンプ12aを有し、バンプ12aを下側にして搭載されている。ここでAは基板10の平面形状の対象軸である中心軸、Bは第1半導体チップ12の中心軸を示す。中心軸AとBは、オフセットして(互いにずれて)配置されている。オフセットの方向については後述する。
【0026】
第1半導体チップ12の上面に第2接着層13を介して、上面の周縁部に電極パッド14aを有する方形状の第2半導体チップ14が搭載されている。ここでCは第2半導体チップ14の中心軸であり、中心軸Cが基板10の中心軸Aと重なるように第2半導体チップ14が配置されている。第2半導体チップ14の電極パッド14aと基板10の電極パッド10aとは、ワイヤー15により電気的に接続されている。さらに第1半導体チップ12、第2半導体チップ14及びワイヤー15は、モールド樹脂16で封止されている。
【0027】
基板10は、電極パッド10aとランド10bを電気的に接続する導体をその内部に有するシート状の絶縁体である。それにより基板10は、この半導体装置が搭載されるマザー基板(図示せず)と、第1半導体チップ12及び第2半導体チップ14とのとの電気的接続を中継する役割を担っている。基板10の絶縁体の一般的な材料としては、無機物ではアルミナ等のセラミック、有機物ではエポキシ、BTレジン、ポリイミド等が使用される。導体としてはCuやWが使用される。マザー基板への実装に使用されるランド10aは格子状に配列されており、これをLGA(Land Grid Array)と称する。他の構造としてランド3aに換えて金属ボールを搭載したBGA(Ball Grid Array)が挙げられる。
【0028】
第1接着層11は、基板10と第1半導体チップ12とを強固に固定し、かつ基板10とバンプ12aとのフリップチップ接続の信頼性を確保する役割を担っている。第1接着層11を構成する接着剤としては、エポキシ樹脂等を主剤とし、これに求める特性に応じて硬化剤やフィラー、希釈剤、カップリング剤等を添加した液状の熱硬化性樹脂を主として用いることができる。第1接着層11を形成する工法としては、基板10に搭載した第1半導体チップ12の外縁部に液状の接着剤を滴下する方法を用いることができる。このようにすると、液状の接着剤は毛細管現象により基板10と第1半導体チップ12の間隙に充填されるので、その後硬化炉にて熱硬化すると第1接着層11が形成される。尚、液状の接着剤は上述のように第1半導体チップ12の下側に充填されるため、アンダーフィルと称されることもある。
【0029】
第2接着層13は、第1半導体チップ12と第2半導体チップ14とを固定する役割を担っている。第1接着層11と同じくエポキシ樹脂等を主剤とした熱硬化性樹脂を主として用いることができる。熱硬化前の状態としては液状のものとフィルム状のものがあり、要求される特性や工法によって選択できる。フィルム状の接着剤を用いる代表的な工法の1例としては、第2半導体チップ14がウェーハ状態のときに第2半導体チップ14の裏面に接着剤を貼り付けておき、第2半導体チップ14を個片化する際に同じサイズにフィルム状の接着剤を切り出して、当該接着剤を第1半導体チップ13の上面に熱により圧着する方法を用いることができる。
【0030】
第1半導体チップ12及び第2半導体チップ14には、一般的にはSiよりなるウェーハを用いるが、他にSiGe、GaAs、GaP等の化合物半導体よりなるウェーハも使用できる。尚、第1半導体チップ12と第2半導体チップ14とは同種材料でも異種材料でも構わない。
【0031】
バンプ12aにはAu、Ag、Cu、半田等を用いる。その形成方法としてはスタッドバンプ法、印刷法、マスク蒸着法、めっき法、転写法等を用いることができる。またバンプ12aと基板10との接続方法としては、半田バンプを熱により溶融して接続する方法、バンプ12aに導電ペーストを付加して接着する方法、第1接着層11の硬化収縮によりバンプ12aを基板10に圧接する方法、超音波を印加して接続する方法、熱圧着する方法等の中から、バンプ12aの材料に応じて適宜選択することができる。
【0032】
ワイヤー15は一般的にAu、又はAl等よりなり、第2半導体チップ14の電極パッド14aと基板10上の電極パッド10aとを電気的に接続する役割を担っている。その接続方法としては、超音波併用熱圧着ボンディング法が主として用いられている。
【0033】
モールド樹脂16は一般的にエポキシ樹脂等を主剤とし、これに求める特性に応じて硬化剤やフィラー、硬化促進剤、カップリング剤、難燃剤等を添加した熱硬化性樹脂として用いる。熱硬化前のモールド樹脂16の性状としては、その成形方法によって固形のもの又は液状のものを用いることができる。モールド樹脂16の成形方法としては、固形の樹脂を用いる場合はトランスファ法、液状の樹脂を用いる場合はポッティング法や印刷法を用いることができる。
【0034】
図1に示すように、第1の実施形態に係るチップ積層型半導体装置では、第1接着層11の周縁部が第1半導体チップ12の周縁部よりはみ出して、フィレット11aを形成している。フィレット11aは特定の1辺において他の3辺におけるフィレット11aより大きく形成されているが、これは前述したようにこの辺より第1接着層11となる接着剤を注入しているからである。本実施形態では、第1半導体チップ12の中心軸Bが基板10の中心軸Aに対して、フィレット11aが大きく形成された辺と対向する辺に向かってオフセットした状態で実装されている。それにより、第1半導体チップ12を基板10の中心部に配置する従来技術による場合に比べて、基板10の面積を縮小できる。従って、半導体装置全体の小型化を実現できる。
【0035】
さらに、第2半導体チップ14の中心軸Cは基板10の中心軸Aと一致するように配置されているため、第2半導体チップ14の周囲に形成するワイヤー15の長さおよびループ形状を均一にできる。これにより、大きなフィレット11aの上空を跨ぐワイヤー15を他の3辺のワイヤー15より長くしなければいけない従来例に比べて、設備条件の変更が無く、作業時間が短縮でき且つ品質が均一化するため、量産性を向上させることが可能となる。
【0036】
具体的な数値例では、例えば第1接着層11となる接着剤が形成するフィレット11aの第1半導体チップ12の外縁からの長さは、当該接着剤注入部となる辺において約2mm、その他の3辺において約0.5mmである。従って、本実施形態によれば、その差1.5mmと第1半導体チップ12の外縁に沿ったフィレット辺の長さとの積の分だけ基板10の面積を縮小することが可能となる。
【0037】
また同時にワイヤー15に関しても、従来技術の場合、接着剤注入部となる辺の上空に形成するワイヤー長さと他の3辺のおけるワイヤー長さとで1.5mm程度の差が必要となるが、本実施形態ではワイヤー長さの差をほぼ無くし、第2半導体チップ14の各4辺で均等にすることが可能である。
【0038】
尚、図1(b)に示した半導体装置では、基板10、第1半導体チップ12および第2半導体チップ14の平面形状は正方形であるが、これらは長方形であっても、基板10の中心軸Aと第1半導体チップ12の中心軸Bとにオフセットを設け、基板10の中心軸Aと第2半導体チップ14の中心軸Cとを一致させれば、基板10の面積縮小及びワイヤー15の長さ均等化は可能であり、半導体装置の小型化及び量産性の向上を図ることが可能である。
【0039】
また、図1(b)に示したように第2半導体チップ14外縁の4辺すべてにおいてワイヤー15が形成されている場合でなくとも、本実施の形態の思想に従い、基板10の中心軸Aと第1半導体チップ12の中心軸Bとにオフセットを設ければ、基板10の面積縮小の効果が得られ、半導体装置の小型化を図ることができる。その場合、フィレット11aの4辺の中で最も大きい辺のフィレット11aの上空にワイヤー15が形成される構造であれば、基板10の中心軸Aと第2半導体チップ14の中心軸Cとを一致させることにより、従来技術による場合と比べてワイヤー15の長さ均等化を図ることができるため、半導体装置の量産性向上を図ることができる。
【0040】
また、図1には、第1接着層11を構成する接着剤の注入口となる第1半導体チップ12の外縁部の1辺においてフィレット11aが最も大きい場合を示したが、これが例えばある隣り合う2辺において他の2辺におけるよりもフィレット11aが大きい場合であっても、本実施の形態の思想を適用可能である。その場合は、フィレット11aの大きな2辺のそれぞれに対して対向する辺に向かって、すなわち第1半導体チップ12の対角線に沿って、フィレット11aの小さな2辺の方向に第1半導体チップ12をオフセットして基板10上に配置すれば、基板10の面積を縮小させることができる。
【0041】
また、以上の説明では、第1接着層11を構成する接着剤として液状の樹脂を使用した場合について説明したが、第1接着層11がフィルム状の場合であっても、特定の辺においてフィレット11aが大きくなる場合がある。それは、主として第1半導体チップ12のバンプ12aの位置と数が、第1半導体チップ12の4辺により不均等になる場合である。この場合においても、フィレット11aが最も大きな辺と対向する辺に向かってオフセットを設けて第1半導体チップ12を基板10に搭載すれば、基板10の面積縮小により半導体装置の小型化を図ることが可能となる。
【0042】
(第2の実施形態)
図2(a)〜(e)は、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0043】
まず図2(a)に示すように、フリップチップボンディング工程とも呼ばれる工程(A)を行う。本工程においては、電極パッドを有する基板10の上面に第1半導体チップ12を搭載する。ここで第1半導体チップ12は、その中心軸Bを基板10の中心軸Aからのオフセットを設けて配置される。第1半導体チップ12の電極パッド(図示せず)にはバンプ12aが設けられており、これが基板10の電極パッドと接続されるように位置決めする。つまり、基板10の上面に設けられた第1半導体チップ12と接続する電極パッドは、基板10の中心軸Aと第1半導体チップの中心軸Bとのオフセット量だけ基板10の中心軸Aからずらして配置されるように設計されている。ここで、バンプ12aに導電ペーストを付与することによって基板10の電極パッドに接続しても良い。オフセットする方向については、次の工程(B)において説明する。
【0044】
次に図2(b)に示すように、アンダーフィル工程と呼ばれる工程(B)を行う。本工程においては、基板10と第1半導体チップ12との間隙に液状の接着剤を注入することにより、その接着剤よりなる第1接着層11を形成する。第1接着層11は、周縁部が第1半導体チップ12から外側にはみ出し、フィレット11aを形成する。注入はディスペンスにより行い、第1半導体チップ12の外縁の1辺にディスペンスノズル17を位置させて液状の接着剤を吐出させる。必要に応じて接着剤を注入する第1半導体チップ12の辺に沿ってディスペンスノズル17を往復運動させながら接着剤を吐出し、注入に必要な分量の接着剤の溜り部を形成する。接着剤は、接着剤自身が有する表面張力によって溜り部から第1半導体チップ12と基板10との間隙に充填される。ここで、接着剤が下方に流れるよう基板10全体を傾斜させると接着剤の自重が接着剤を充填する方向に働くため、基板10が水平の場合に比べて充填スピードの向上を図れるので好ましい。接着剤の充填が完了した後、注入された接着剤を熱硬化させることにより第1接着層11が形成される。
【0045】
ここで、第1接着層11のフィレット11aについて具体的に説明する。第1半導体12の縁部の1辺から接着剤を注入する場合を例に考えると、その1辺の周辺に接着剤の溜り部が形成される。そのため、接着剤の硬化後にその部分に形成されるフィレット11aは、第1半導体チップ12の縁部からのはみ出し長さや第1半導体チップ12の縁部における高さが、他の3辺におけるフィレット11aのはみ出し長さや高さより大きくなる。他の3辺では接着剤の表面張力及び熱硬化時の流動により自然にフィレット11aが形成されるため、そのフィレット11aは溜り部におけるほど大きくはならない。具体的に言うと、溜り部が形成された1辺でのフィレット11aのはみ出し長さは通常、最大2mm程度であり、他の3辺からのフィレット11aのはみ出し長さは0.5mm程度である。このように、第1接着層11のフィレット11aの周縁部は、接着剤を注入する溜り部となる1辺において他の3辺に比べて、第1半導体チップ12の縁部からはみ出す長さが長くなり、また第1半導体チップ12の縁部での高さが大きくなる。尚、接着剤溜り部でのフィレット11aの形状は、使用する接着剤の材質、注入量、注入時間、硬化温度等の条件を最適化することにより制御することが可能である。
【0046】
以上のことを考慮して、基板10の中心軸Aに対する第1半導体チップ12の中心軸Bのオフセットは、フィレット11aの最も大きな辺に対向する辺に向かうように設ける。
【0047】
次に、図2(c)に示すように、スタックダイボンディング工程と呼ばれる工程(C)を行う。本工程においては、第1半導体チップ12の上面に第2接着層13を介して、上面の周縁部に電極パッドを有する第2半導体チップ14を搭載する。このとき、第2半導体チップ14の中心軸Cが基板10の中心軸Aに重なるように搭載すると、後述する次の工程(D)において形成するワイヤーの長さを第2半導体チップの周縁部4辺にて均一にすることができるため、好ましい。
【0048】
第2接着層13を構成する接着剤としては、第1接着層11と同じくエポキシ樹脂等を主剤とした熱硬化性樹脂を主として用いることができる。熱硬化前の状態としては液状のものとフィルム状のもののいずれであっても、要求される特性又は工法によって選択可能である。フィルム状の接着剤を用いる代表的な工法は、第2半導体チップ14がウェーハ状態のときに第2半導体チップ14の裏面に接着剤を貼り付けておき、第2半導体チップ14を個片化する際に同じサイズにフィルム状の接着剤を切り出して、その接着剤を第1半導体チップ13の上面に熱により圧着するというものである。フィルム状の接着剤を用いる他の工法としては、ロール状に巻かれたフィルム状の接着剤から適当な面積分をカッターで切断し、第1半導体チップ13の上面に熱により圧着し、その後、当該接着剤の上に第2半導体チップ14を熱により圧着する方法を用いることができる。また、液状の接着剤を用いる工法としては、常温で第1半導体チップ12の上面に液状の接着剤を滴下し、その接着剤の上に第2半導体チップ14を搭載し、その後、インラインもしくはバッチ処理で硬化炉に投入して該接着剤を熱硬化させる方法を用いることができる。
【0049】
次に図2(d)に示すように、ワイヤーボンディング工程と呼ばれる工程(D)を行う。本工程においては、基板10の電極パッドと第2半導体チップ14の電極パッドとをワイヤー15により接続する。ここで、上述のように、前の工程である工程(C)において第2半導体チップ14の中心軸Cを基板10の中心軸Aに重なるように配置しておれば、第2半導体チップ14の全周にわたりワイヤー長さを均等にでき、ワイヤリングの設備条件を4辺で全て同一にできるため作業が安定し、工程時間短縮及び歩留まり向上を実現することができる。
【0050】
最後に、図2(e)に示すように、封止工程と呼ばれる工程(E)を行う。本工程において、第1半導体チップ12、第2半導体チップ14及びワイヤー15をモールド樹脂16にて封止し、半導体装置としての外形を形成する。モールド樹脂16は一般的にエポキシ樹脂等を主剤とし、これに求める特性に応じて硬化剤やフィラー、硬化促進剤、カップリング剤、難燃剤等を添加した熱硬化性樹脂よりなる。熱硬化前のモールド樹脂16の性状としては、その成形方法によって固形のもの又は液状のものを用いることができる。モールド樹脂16の成形方法としては、固形の樹脂を用いる場合はトランスファ法、液状の樹脂を用いる場合はポッティング法や印刷法を用いることができる。トランスファ法では、タブレット状のモールド樹脂16をモールド金型内で一旦溶融した後、当該樹脂に圧力を印加してモールド金型内部で被封止体を保持した空間に注入して封止し、そのまま当該樹脂を熱硬化させる。モールド金型内での硬化のみでは硬化が不十分なことが多いので、多くの場合はその後硬化炉に投入しモールド樹脂16を完全硬化させる。また、ポッティング法では、被封止体にモールド樹脂16を塗布し、その後硬化炉にて硬化することにより封止体が形成される。また、印刷法の場合では、スクリーンマスクを被封止体に密着させ、印刷スキージによってスクリーンマスクの開口部にモールド樹脂を転写、スクリーンマスクを離した後、硬化炉に投入して硬化させることにより封止体が形成される。ここで、印刷するプロセスを真空チャンバー内で行うと、エア混入が抑制されるため、ボイド対策として有効である。
【0051】
尚、図2では、第1接着層11を構成する接着剤の注入口となる第1半導体チップ12の外縁部の1辺においてフィレット11aが最も大きい場合について説明したが、これが例えば隣り合う2辺において他の2辺におけるよりもフィレット11aが大きい場合にも、本実施の形態の製造方法を適用して効果を得ることができる。その場合は、フィレット11aの大きな2辺のそれぞれに対して対向する辺に向かう方向、すなわち第1半導体チップ12の対角線に沿ってフィレット11aの小さな2辺に向かう方向に第1半導体チップ12をオフセットして基板10上に配置すれば、基板10の面積縮小により半導体装置の小型化を図ることが可能となる。
【0052】
また、以上の説明では、第1接着層11を構成する接着剤として液状の樹脂を使用した場合について説明したが、第1接着層11がフィルム状の場合であっても特定の辺においてフィレット11aが大きくなる場合がある。それは、主として第1半導体チップ12のバンプ12aの位置と数が第1半導体チップ12の4辺により不均等になる場合である。この場合においても、フィレット11aが最も大きな辺と対向する辺に向かってオフセットを設けて第1半導体チップ12を基板10に搭載すれば、基板10の面積縮小により半導体装置の小型化を図ることが可能となる。
【0053】
(第3の実施形態)
図3(a)〜(e)は、第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0054】
まず図3(a)に示すように、フリップチップボンディング工程とも呼ばれる工程(A)を行う。本工程においては、電極パッドを有する基板10の上面に、バンプ12aを有する第1半導体チップ12をフリップチップ接続する。ここで第1半導体チップ12はその中心軸Bを基板10の中心軸Aからオフセットさせて配置する。バンプ12aには導電ペーストを付与して基板10の電極パッドに接続しても良い。オフセットは、後述のアンダーフィル工程において形成されるフィレット11aの最も大きな辺に対向する辺に向かうように設ける。
【0055】
次に、図3(b)に示すように、スタックダイボンディング工程と呼ばれる工程(C)を行う。本工程においては、第1半導体チップ12の上面に第2接着層13を介して、上面の周縁部に電極パッドを有する第2半導体チップ14を搭載する。第2接着層13を構成する接着剤としては、第1接着層11と同じくエポキシ樹脂等を主剤とした熱硬化性樹脂を主として用いることができる。熱硬化前の状態としては液状のものとフィルム状のもののいずれであっても、要求される特性や工法によって選択可能である。
【0056】
次に、図3(c)に示すように、アンダーフィル工程と呼ばれる工程(B)を行う。本工程においては、基板10と第1半導体チップ12との間隙に液状の接着剤を注入することにより、当該接着剤よりなる第1接着層11を形成する。第1接着層11は、周縁部が第1半導体チップ12から外側にはみ出してフィレット11aを形成する。注入はディスペンスにより行い、第1半導体チップ12の外縁部にディスペンスノズル17を位置させて液状の接着剤を吐出させる。
【0057】
以下に、本工程についてより詳細に説明する。本工程における一般的な不具合として、液状の接着剤が第1半導体チップ12の上面にはみ出したまま硬化することが挙げられる。この第1半導体チップ12上面への接着剤のはみ出しは、上述の第2の実施形態の場合、第1半導体チップ12の上面に第2半導体チップ14をスタックダイボンドする際に第2接着層13の接着を阻害し、第1半導体チップ12と第2半導体チップ14との接着強度不足の原因となる。さらに、この第1半導体チップ12上面への接着剤のはみ出しが、第1半導体チップ12と第2接着層13との間に隙間を生じさせることがある。この隙間はモールド樹脂16による封止後に大気中の水分を吸湿する原因となり、リフロー耐熱性その他の半導体装置としての信頼性を劣化させる原因となる。こうした第1半導体チップ12上面への接着剤のはみ出しは、第1半導体チップ12の厚さを薄肉化しようとした場合、より高い頻度で発生する。
【0058】
しかしながら、本実施形態によれば、アンダーフィル工程(工程B)の前にスタックダイボンディング工程(工程C)を行うため、第2接着層13と第1半導体チップ12の上面との間に第1接着層11のはみ出しが存在することは起こりえず、前述の第1半導体チップ12と第2半導体チップ14との接着強度不足や、第1半導体チップ12と第2接着層13との間の隙間は発生しない。従って量産歩留まりの向上及び半導体装置としての信頼性の向上を実現できる。
【0059】
ここで、図3(b)に示すスタックダイボンディング工程において、第2半導体チップ14はその外縁部の1辺を、図3(c)に示すアンダーフィル工程において接着剤を注入する第1半導体チップ12の外縁部の1辺と面一の位置に配置することが好ましい。このようにすれば、アンダーフィル工程において第1半導体チップ12の接着剤を注入する辺の付近に形成される接着剤の溜り部において、第1半導体チップ12の厚さに加えて第2接着層13及び第2半導体チップ14の厚さの分だけ接着剤を多く溜めることができる。そのため、接着剤が第1半導体チップ12の上面にまではみ出すことを防止し、半導体装置の信頼性を高めることに寄与する。特に第1半導体チップ12の厚さをより薄肉化した場合において、第1半導体チップ12の上面への接着剤はみ出しを防止する効果が著しい。
【0060】
次に、図2(d)に示すように、ワイヤーボンディング工程と呼ばれる工程(D)を行う。本工程においては、基板10の電極パッドと第2半導体チップ14の電極パッドとをワイヤー15により接続する。
【0061】
最後に、図2(e)に示すように、封止工程と呼ばれる工程(E)を行う。本工程においては、第1半導体チップ12、第2半導体チップ14及びワイヤー15をモールド樹脂16にて封止し、半導体装置としての外形を形成する。
【0062】
以上のとおり、本実施形態に依れば、第1半導体チップ12を基板10の中心軸Aからオフセットして配置することにより、基板10の面積を縮小し、半導体装置の小型化を実現できる。また、第1接着層13の第1半導体チップ12上面へのはみ出しが、第1半導体チップ12と第2接着層13との接着を阻害するのを防止することにより、第2半導体チップ12の第1半導体チップ14に対する接着品質を高めることができるため、半導体装置としての信頼性の向上を図ることができる。
【0063】
(第4の実施形態)
図4は、第4の実施形態に係るチップ積層型半導体装置を示す断面図である。
【0064】
この半導体装置においては、上面に電極パッド(図示せず)、下面にランド10bを有する基板10の上に、第1接着層11を介してバンプ12aを有する第1半導体チップ12が搭載されている。第1半導体チップ12の中心軸Bは、基板10の中心軸Aからオフセットして配置されている。オフセットは、第1接着剤11の第1半導体チップ12からはみ出したフィレット11aが最も大きい辺に対向する辺に向かうように設けられている。
【0065】
第1半導体チップ12の上面に第2接着層13を介して、上面の周縁部に電極パッド(図示せず)を有する第2半導体チップ14が搭載されており、第2半導体チップ14の電極パッドと基板10の電極パッドとはワイヤー15によって電気的に接続されている。ここで第2半導体チップ14の中心軸Bは、基板10の中心軸Aとほぼ一致するよう配置されている。第2半導体チップ14の上面に、第3接着層18を介して、上面の周縁部に電極パッド(図示せず)を有する第3半導体チップ19が搭載されており、第3半導体チップ19の電極パッドと基板10とはワイヤー20により電気的に接続されている。ここで第3半導体チップ19の中心軸Dは、基板10の中心軸A及び第2半導体チップ14の中心軸Cとほぼ一致させて配置されている。第1半導体チップ12、第2半導体チップ14、第3半導体チップ19、ワイヤー15、及びワイヤー20はモールド樹脂16により封止されることにより、半導体チップを3段に積層した半導体装置が形成されている。
【0066】
本実施形態に依れば、第1半導体チップ12を基板10の中心軸Aからオフセットして配置することにより、基板10の面積を縮小し、半導体装置の小型化を実現できる。また、第2半導体チップ14の中心軸C及び第3半導体チップ19の中心軸Dが基板10の中心軸Aとほぼ一致していることにより、ワイヤー15及びワイヤー20は、当該半導体チップの全周にわたり均一な成形が可能となり、工程時間の短縮及び品質の向上を図ることが可能となる。
【0067】
尚、図4に示した本実施形態では、第3半導体チップ19はワイヤー20により基板10と電気的に接続されているが、これに対して第3半導体チップ19がワイヤーによって第2半導体チップ14と電気的に接続された場合であっても、また第3半導体チップ19がバンプを介して第2半導体チップ14とフリップチップ接合した場合であっても、上述と同様に半導体装置の小型化及び量産性の向上を図ることができる。
【0068】
【発明の効果】
以上のように、本発明に係るチップ積層型半導体装置及びその製造方法によれば、基板にフリップチップ実装される第1半導体チップは、第1接着層のフィレットが最も大きい辺の対辺に向かって基板の中心位置からオフセットして配置されるため、基板面積の縮小が可能となる。従って、従来のチップ積層型半導体装置に比べて小型化が可能となる。
【0069】
さらに、第1半導体チップの上面に搭載される第2半導体チップを、第2半導体チップの中心軸が基板の中心軸とほぼ一致する位置に配置することにより、第2半導体チップと基板とを電気的に接続するワイヤーの長さを第2半導体チップの全周にわたって均一にできる。それにより、ワイヤーボンディングの工程時間の短縮及び品質向上が可能となって、量産性の向上を実現できる。
【図面の簡単な説明】
【図1】 (a)は本発明の第1の実施形態に係るチップ積層型半導体装置の断面図、(b)はその平面図
【図2】 本発明の第2の実施形態に係るチップ積層型半導体装置の製造方法を工程順に示した断面図
【図3】 本発明の第3の実施形態に係るチップ積層型半導体装置の製造方法を工程順に示した断面図
【図4】 本発明の第4の実施形態に係るチップ積層型半導体装置の断面図
【図5】 (a)は従来のチップ積層型半導体装置の断面図であり、(b)はその平面図
【符号の説明】
10 基板
10a 電極パッド
10b ランド
11 第1接着層
11a フィレット
12 第1半導体チップ
12a バンプ
13 第2接着層
14 第2半導体チップ
14a 電極パッド
15 ワイヤー
16 モールド樹脂
17 ディスペンスノズル
18 第3接着層
19 第3半導体チップ
20 ワイヤー
A 基板の中心軸
B 第1半導体チップの中心軸
C 第2半導体チップの中心軸
D 第3半導体チップの中心軸

Claims (6)

  1. 電極パッドを有する基板と、前記基板上に第1接着層を介してフリップチップ実装された第1半導体チップと、前記第1半導体チップの上段に第2接着層を介して搭載され、電極パッドを有する第2半導体チップと、前記第2半導体チップの電極パッドと前記基板の電極パッドとを電気的に接続するワイヤーと、前記第1及び第2半導体チップと前記ワイヤーを封止するモールド樹脂とを備えた半導体装置であって、
    前記第1半導体チップは、その中心軸を前記基板の中心軸からオフセットさせて配置されており、そのオフセットの方向は、前記第1接着層が前記第1半導体チップの外縁部に形成するフィレットの、前記第1半導体チップの外縁部からの長さが最も大きい辺の対辺に向かった方向であることを特徴とするチップ積層型半導体装置。
  2. 前記第2半導体チップは前記基板のほぼ中心位置に搭載されている請求項1に記載のチップ積層型半導体装置。
  3. 電極パッドを有する基板に第1半導体チップをフリップチップ実装する工程(A)と、前記基板と前記第1半導体チップとの間隙に接着剤を注入することにより、前記接着剤よりなり且つ周縁部が前記第1半導体チップから外側にはみ出してフィレットとなる第1接着層を形成する工程(B)と、前記第1半導体チップの上段に第2の接着層を介して第2半導体チップを搭載する工程(C)と、前記第2半導体チップの電極パッドと前記基板の電極パッドとをワイヤーによって接続する工程(D)と、前記第1半導体チップと前記第2半導体チップ及び前記ワイヤーとをモールド樹脂にて封止する工程(E)とを備え、
    前記工程(A)において、前記第1半導体チップはその中心軸を前記基板の中心軸からオフセットさせて配置し、そのオフセットの方向を、前記工程(B)において前記接着剤を注入する辺の対辺に向かった方向とすることを特徴とするチップ積層型半導体装置の製造方法。
  4. 前記工程(C)において前記第2半導体チップを前記基板のほぼ中心位置に搭載する請求項3に記載のチップ積層型半導体装置の製造方法。
  5. 前記工程(B)より前に前記工程(C)を行う請求項3又は4に記載のチップ積層型半導体装置の製造方法。
  6. 前記工程(C)において前記第2半導体チップを、前記工程(B)において前記接着剤を注入する位置の第1半導体チップの辺と面一に搭載する請求項5に記載のチップ積層型半導体装置の製造方法。
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CNB2004100620941A CN100438025C (zh) 2003-07-04 2004-07-05 芯片层叠型半导体装置及其制造方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659175B2 (en) 2006-06-12 2014-02-25 Stats Chippac Ltd. Integrated circuit package system with offset stack

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3689694B2 (ja) * 2002-12-27 2005-08-31 松下電器産業株式会社 半導体装置及びその製造方法
JP2007048958A (ja) * 2005-08-10 2007-02-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US8138591B2 (en) * 2006-09-23 2012-03-20 Stats Chippac Ltd Integrated circuit package system with stacked die
JP4868515B2 (ja) * 2006-11-01 2012-02-01 武蔵エンジニアリング株式会社 液体材料の充填方法、装置およびプログラム
JP2008166438A (ja) * 2006-12-27 2008-07-17 Spansion Llc 半導体装置およびその製造方法
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
KR101554761B1 (ko) 2008-03-12 2015-09-21 인벤사스 코포레이션 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
JP5289832B2 (ja) * 2008-06-17 2013-09-11 新光電気工業株式会社 半導体装置および半導体装置の製造方法
JP4589428B2 (ja) * 2008-08-19 2010-12-01 アルプス電気株式会社 半導体チップモジュール
JP2010050262A (ja) * 2008-08-21 2010-03-04 Panasonic Corp 半導体装置及びその製造方法
US8022539B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Integrated circuit packaging system with increased connectivity and method of manufacture thereof
JP4803241B2 (ja) * 2008-11-27 2011-10-26 三菱電機株式会社 半導体モジュール
US8119452B2 (en) * 2009-01-14 2012-02-21 Infineon Technologies Ag Method of fabricating a semiconductor device
TWI458054B (zh) * 2009-01-21 2014-10-21 Sony Corp 半導體裝置及半導體裝置之製造方法
JP5261255B2 (ja) * 2009-03-27 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
JP5963671B2 (ja) 2009-06-26 2016-08-03 インヴェンサス・コーポレーション ジグザクの構成でスタックされたダイに関する電気的相互接続
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
JP4995890B2 (ja) * 2009-12-25 2012-08-08 株式会社東芝 半導体装置及びdc−dcコンバータ
JP2011228603A (ja) * 2010-04-23 2011-11-10 Elpida Memory Inc 半導体装置の製造方法および半導体装置
US8501544B2 (en) * 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
KR101843184B1 (ko) * 2011-06-16 2018-03-29 삼성전기주식회사 적층형 칩 소자 및 그 제조방법
US8476720B2 (en) * 2011-06-29 2013-07-02 Honeywell International Inc. Systems and methods for vertically stacking a sensor on an integrated circuit chip
JP5443519B2 (ja) * 2012-01-16 2014-03-19 株式会社東芝 半導体装置及びdc−dcコンバータ
JP5444383B2 (ja) * 2012-01-16 2014-03-19 株式会社東芝 半導体装置及びdc−dcコンバータ
JP5443520B2 (ja) * 2012-01-16 2014-03-19 株式会社東芝 半導体装置及びdc−dcコンバータ
JP6100569B2 (ja) * 2013-03-21 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI467757B (zh) * 2013-08-02 2015-01-01 Chipbond Technology Corp 半導體結構
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
JP6193926B2 (ja) * 2015-07-21 2017-09-06 日東電工株式会社 接着フィルム、ダイシング・ダイボンドフィルム、及び、半導体装置の製造方法
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
JP6688543B2 (ja) * 2016-03-30 2020-04-28 東レエンジニアリング株式会社 半導体装置の製造方法及び半導体装置の製造装置
WO2017171492A1 (ko) * 2016-03-31 2017-10-05 주식회사 엘지화학 반도체 장치 및 반도체 장치의 제조 방법
CN107924912B (zh) * 2016-03-31 2020-09-11 株式会社Lg化学 半导体器件及其制造方法
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10903153B2 (en) 2018-11-18 2021-01-26 International Business Machines Corporation Thinned die stack
US10834839B1 (en) * 2019-08-27 2020-11-10 International Business Machines Corporation Barrier for hybrid socket movement reduction

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3359846B2 (ja) * 1997-07-18 2002-12-24 シャープ株式会社 半導体装置
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
JP3481444B2 (ja) 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6552437B1 (en) * 1998-10-14 2003-04-22 Hitachi, Ltd. Semiconductor device and method of manufacture thereof
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
WO2001018864A1 (fr) * 1999-09-03 2001-03-15 Seiko Epson Corporation Dispositif a semi-conducteurs, son procede de fabrication, carte de circuit et dispositif electronique
JP3415509B2 (ja) * 1999-09-28 2003-06-09 エヌイーシーマイクロシステム株式会社 半導体装置
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6605875B2 (en) * 1999-12-30 2003-08-12 Intel Corporation Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size
US6448659B1 (en) * 2000-04-26 2002-09-10 Advanced Micro Devices, Inc. Stacked die design with supporting O-ring
US6391682B1 (en) * 2000-06-21 2002-05-21 Siliconware Precision Industries Co., Ltd. Method of performing flip-chip underfill in a wire-bonded chip-on-chip ball-grid array integrated circuit package module
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
US6414384B1 (en) * 2000-12-22 2002-07-02 Silicon Precision Industries Co., Ltd. Package structure stacking chips on front surface and back surface of substrate
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6680219B2 (en) * 2001-08-17 2004-01-20 Qualcomm Incorporated Method and apparatus for die stacking
JP3956199B2 (ja) * 2002-02-20 2007-08-08 シャープ株式会社 固体撮像装置の製造方法およびその製造方法において使用するマスク
JP3558070B2 (ja) * 2002-06-05 2004-08-25 松下電器産業株式会社 半導体装置およびその製造方法
JP3689694B2 (ja) * 2002-12-27 2005-08-31 松下電器産業株式会社 半導体装置及びその製造方法
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
US7015586B2 (en) * 2004-07-08 2006-03-21 Kingpak Technology Inc. Stacked structure of integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659175B2 (en) 2006-06-12 2014-02-25 Stats Chippac Ltd. Integrated circuit package system with offset stack

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