JP5443519B2 - 半導体装置及びdc−dcコンバータ - Google Patents
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Description
このようなスイッチング回路では、出力電流や出力電圧が変化する立ち上がり及び立ち下がりの両エッジでリンギングが発生する傾向にある。従って、利用できるスイッチング周波数はこのリンギングが収束する時間に制限されるため、寄生容量、配線などの寄生インダクタンスに制限されることになる。
図1に表したように、半導体装置1は、半導体基板2、装置本体3を備える。
半導体基板2上には、端子BOOT、電源端子VIN、第1の端子LX、及び接地端子GNDが、第1の辺5側に設けられている。端子VFB、COMP、EN、SSは、第1の辺5と対抗する側に設けられている。電源端子VIN、第1の端子LX、接地端子GNDは、検出回路16に接続される。端子BOOT、VFB、COMP、EN、SSはDC−DCコンバータ制御回路30に接続される。
電源端子VINとピンP2とは第1の配線H2で接続されている。ピンP2と第1の配線H2とは、第1の導電体K2を構成する。電源端子VINは、第1の導電体K2と半導体基板2との接続部になっている。第1の端子LXとピンP3とは、第2の配線H3で接続されている。ピンP3と第2の配線H3とは、第1の導電体K3を構成する。第1の端子LXは、第1の導電体K3と半導体基板2との接続部になっている。接地端子GNDとピンP4とは、第3の配線H4で接続されている。ピンP4と第3の配線H4とは、第1の導電体K4を構成する。接地端子GNDは、第1の導電体K4と半導体基板2との接続部になっている。
なお、第1の配線H2〜H4、配線H1、H5〜H8は、例えばボンディングワイヤ、金属板などで構成される。
また、半導体基板2は、検出回路16が第2の導電体K5〜K8側よりも第1の導電体K2〜K4側に近接するように半導体基板搭載部4に配設されている。
図2に表したように、DC−DCコンバータ6は、半導体装置1、第1のインダクタ7、第1のキャパシタ8、帰還回路9、キャパシタ11〜13を備える。
第1のインダクタ7の一端は、半導体装置1のピンP3に接続され、第2の配線H3を介して第1の端子LXに接続されている。すなわち、第1のインダクタ7の一端は、第1の導電体K3を介してDC−DCコンバータ制御回路の出力に接続される。
DC−DCコンバータ6は、半導体装置1に電源電圧を供給して、出力電圧Voutに降圧する。
第1のスイッチ素子Q1は、一端が電源端子VINに接続され、他端が第1の端子LXに接続されている。第2のスイッチ素子Q2は、一端が第1の端子LXに接続され、他端が接地端子GNDに接続されている。
ピンP2、P4は、それぞれ外部の電源と接地に接続され、上記のとおりピンP2、P4間には電源電圧が供給される。
駆動回路15は、端子VFBに帰還される電圧が一定になるように、すなわち出力電圧Voutが一定になるように第1及び第2のスイッチ素子Q1、Q2をオン、オフの状態に駆動する。検出回路16は、電源端子VIN、第1の端子LX、接地端子GNDに接続され、第1の導電体K2〜K4を介して第1のスイッチ素子Q1を流れる電流を検出する電流検出回路である。検出回路16は、第1のスイッチ素子Q1を流れる電流を検出することにより、DC−DCコンバータ制御回路30の出力電流を検出している。検出トランジスタ、抵抗、差動増幅回路により構成される。
出力電流が大電流化するのにともない、第1及び第2のスイッチ素子Q1、Q2の面積が大きくなり、寄生容量21の静電容量Cも大きくなる。
寄生インダクタンスL、寄生容量21のキャパシタンスCとすると、リンギング周波数f0は、(1)式となる。
このように、寄生インダクタンスLと寄生容量21のキャパシタンスCが大きくなると、検出回路16の出力が安定するまでの時間は長くなる。
半導体基板2の中心DLのリードフレーム3に対するオフセット量DWと配線長との関係は、例えば表1のようになる。
なお、本実施例においては、オフセット量DW=600μmとしているが、本発明はこれに限定されるものではなく、オフセット量DW>0で設定できる。
図3においては、横軸に時間をとり、縦軸に第1のスイッチ素子の電流をとり、第1のスイッチ素子Q1がオフからオンの状態に変化するときの、第1のスイッチ素子の電流波形を表している。
オフセット量DW=600μmの本実施例の場合、第1のスイッチ素子Q1の電流波形は、オフセット量DW=0μmの比較例の場合と比較して短時間で収束する。
また、DC−DCコンバータ6は、大電流の場合にも高いスイッチング周波数を実現することができ、応答性を高くすることができる。
図4に表したように、半導体装置1aは、図2に表した半導体基板2を半導体基板2aに置き換えた構成である。図示しない装置本体、第1の導電体K2〜K4、第2の導電体K1、K5〜K8については、図1に表した半導体装置1と同様である。また、第1〜第3の配線H2〜H4、配線H1、H5〜H8、第1の端子LX、電源端子VIN、接地端子GND、端子BOOT、VFB、COMP、EN、SSについては、図1〜図2に表した半導体装置1と同様である。
また、半導体基板2aの仮想的な中心線は、半導体基板搭載部の仮想的な中心線に対して第1の辺側にオフセットして配置されている。
また、半導体装置1aを用いて、第2のスイッチ素子Q2の電流を検出して制御する電流モード方式のDC−DCコンバータ6aを構成することができる。
DC−DCコンバータ6aは、図2に表したDC−DCコンバータ6の半導体装置1を、半導体装置1aに置き換えた構成であり、第1のインダクタ7、第1のキャパシタ8、帰還回路9、キャパシタ11〜13、23については、DC−DCコンバータ6と同様である。
従って、DC−DCコンバータ6aは、大電流の場合にも高いスイッチング周波数を実現することができ、応答性を高くすることができる。
図5に表したように、半導体装置1bは、図2に表した半導体基板2を半導体基板2bに置き換えた構成である。図示しない装置本体、第1の導電体K2〜K4、第2の導電体K1、K5〜K8については、図1に表した半導体装置1と同様である。また、第1〜第3の配線H2〜H4、配線H1、H5〜H8、第1の端子LX、電源端子VIN、接地端子GND、端子BOOT、VFB、COMP、EN、SSについては、図1〜図2に表した半導体装置1と同様である。
また、半導体基板2bの仮想的な中心線は、半導体基板搭載部(図示せず)の仮想的な中心線に対して第1の辺側にオフセットして配置されている。
すなわち、制御回路14bは、誤差電圧の大きさに対応してデューティ比が変化するPWM信号により第1及び第2のスイッチ素子Q1、Q2を制御する。
DC−DCコンバータ6bは、半導体装置1b、第1のインダクタ7、第1のキャパシタ8、帰還回路9、キャパシタ11〜13、23を備える。
半導体装置1b、DC−DCコンバータ6bは、コモンモードノイズを減少することができ、安定性が向上する。そのため、高いスイッチング周波数を実現することができる。
2、2a、2b 半導体基板
3 装置本体
4 半導体搭載部
5 第1の辺
6、6a、6b DC−DCコンバータ
7 第1のインダクタ
8 第1のキャパシタ
9 帰還回路
10 負荷回路
11〜13、23 キャパシタ
14、14a、14b 制御回路
15 駆動回路
16、16a 検出回路(電流検出回路)
17 電圧生成回路
18 誤差増幅回路
19 比較回路
20 電流生成回路
21 寄生容量
22 三角波生成回路
30、30a、30b DC−DCコンバータ制御回路
BOOT、VFB、COMP、EN、SS 端子(接続部)
GND 接地端子(接続部)
H1、H5〜H8 配線
H2 第1の配線
H3 第2の配線
H4 第3の配線
K1、K5〜K8 第2の導電体
K2〜K4 第1の導電体
LX 第1の端子(接続部)
P1〜P8 ピン
Q1 第1のスイッチ素子
Q2 第2のスイッチ素子
VIN 電源端子(接続部)
Claims (4)
- 半導体基板搭載部の周囲に設けられ電流及び電圧の少なくともいずれかが供給される供給部分と信号が入出力される入出力部分と、を有する装置本体と、
電源端子と接地端子との間に接続された第1及び第2のスイッチ素子と、DC−DCコンバータ制御回路に接続された入力端子と、を有する半導体基板と、
を備え、
前記第1のスイッチ素子が接続された前記電源端子と前記供給部分とを接続する配線の長さが、前記入力端子と前記入出力部分とを接続する配線の長さよりも短い半導体装置。 - 前記半導体基板は、前記半導体基板搭載部の仮想的な中心線に対し第1の辺側にオフセットして配置され、
前記電源端子は、前記第1の辺側に設けられる請求項1記載の半導体装置。 - 前記半導体基板は、第1の端子をさらに有し、
前記第1のスイッチ素子は、前記電源端子と前記第1の端子との間に接続され、
前記第2のスイッチ素子は、前記第1の端子と前記接地端子との間に接続され、
前記DC−DCコンバータ制御回路は、前記第1のスイッチ素子を制御する制御回路を有し、
前記制御回路は、
前記供給部分を介して前記第1のスイッチ素子に流れる電流を検出する電流検出回路と、
前記接地端子を基準として、前記入出力部分を介して前記入力端子に帰還される電圧の誤差を検出する誤差増幅回路と、
を有する請求項1または2に記載の半導体装置。 - 請求項1〜3のいずれか1つに記載の半導体装置と、
前記DC−DCコンバータ制御回路の出力に接続された第1のインダクタと、
前記第1のインダクタと接地との間に接続された第1のキャパシタと、
を備えたDC−DCコンバータ。
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