JPH02152269A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02152269A JPH02152269A JP63306560A JP30656088A JPH02152269A JP H02152269 A JPH02152269 A JP H02152269A JP 63306560 A JP63306560 A JP 63306560A JP 30656088 A JP30656088 A JP 30656088A JP H02152269 A JPH02152269 A JP H02152269A
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- 239000004020 conductor Substances 0.000 claims abstract description 11
- 239000012212 insulator Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置のグイパッド構造に関す
るものである。
るものである。
第３図は、従来の半導体集積回路装置のダイパッドを示
す構成図である。図において、（１）はチップ、（２！
Ｌ） 、 （２ｂ）はチップ（１）上のポンディングパ
ッド、ポンディングパッド（カ）は高電源電圧ＶＣＯＫ
ポンディングパッド（２ｂ）は低電源電圧ＶＳＳに配置
されており、（あ）はダイパッド、（４ＥＬ’） 、
（４ｂ）はリード、リード（４ａ）は高電源電圧ＶＣＣ
の端子、リ−）’ （４ｂ）は低電源電圧ＶＳＳの端子
であり、（５ａ） 。
す構成図である。図において、（１）はチップ、（２！
Ｌ） 、 （２ｂ）はチップ（１）上のポンディングパ
ッド、ポンディングパッド（カ）は高電源電圧ＶＣＯＫ
ポンディングパッド（２ｂ）は低電源電圧ＶＳＳに配置
されており、（あ）はダイパッド、（４ＥＬ’） 、
（４ｂ）はリード、リード（４ａ）は高電源電圧ＶＣＣ
の端子、リ−）’ （４ｂ）は低電源電圧ＶＳＳの端子
であり、（５ａ） 。
（５ｂ）はボンディングワイヤー ボンディングワイヤ
ー（５ｂ）はボンディングバット（キ）とリード（４ａ
）とを接続し、ボンディングワイヤー（５ｂ）はボンデ
ィングバット（２ｂ）とリード（４ｂ）とを接続してい
る。
ー（５ｂ）はボンディングバット（キ）とリード（４ａ
）とを接続し、ボンディングワイヤー（５ｂ）はボンデ
ィングバット（２ｂ）とリード（４ｂ）とを接続してい
る。
第４図は、第３図中のＡ−Ｂ間における断面図である。
次に動作について説明する。ボンディング（２ａ）、
（２ｂ）はり一ドＣ４＆） 、 （４ｂ）から供給され
た電源電圧を伝達する。このときボンディングバット（
２ｉ！Ｌ）に接続されたチップ上の配線は、ポンディン
グパッド（２ａ）から遠くなるほど、すなわち配線が長
くなったところでは寄生抵抗が大きくなり、電源電圧を
正しく伝達できなくなる。ポンディングパッド（２ｂ）
に接続されたチップ上の配線も同様のことがいえる。
（２ｂ）はり一ドＣ４＆） 、 （４ｂ）から供給され
た電源電圧を伝達する。このときボンディングバット（
２ｉ！Ｌ）に接続されたチップ上の配線は、ポンディン
グパッド（２ａ）から遠くなるほど、すなわち配線が長
くなったところでは寄生抵抗が大きくなり、電源電圧を
正しく伝達できなくなる。ポンディングパッド（２ｂ）
に接続されたチップ上の配線も同様のことがいえる。
従来の半導体集積回路装置のダイパッドは以上のように
構成されているので、電源電圧ＶＣＣ及びＶｓｓを供給
するポンディングパッドから配線が長くなるにつれ寄生
抵抗が大きくなシミ源電圧を正しく伝達できなくなると
いう欠点があった。
構成されているので、電源電圧ＶＣＣ及びＶｓｓを供給
するポンディングパッドから配線が長くなるにつれ寄生
抵抗が大きくなシミ源電圧を正しく伝達できなくなると
いう欠点があった。
本発明は上記のような欠点を解消するためになされたも
ので、チップ上のいかなる場所でも低インピーダンスで
電源電圧Ｖｃｃ 、 Ｖｓｓを供給し、かつデカップリ
ング容量をパッケージ内部につくりこむことを目的とし
ている。
ので、チップ上のいかなる場所でも低インピーダンスで
電源電圧Ｖｃｃ 、 Ｖｓｓを供給し、かつデカップリ
ング容量をパッケージ内部につくりこむことを目的とし
ている。
本発明に係る半導体集積回路装置のダイパッド構造は、
リードの電源電圧をチップ外に設けられた複数の導体に
伝達する手段と前記導体間に設けられた絶縁物と、前記
導体を通じチップ上に電源電圧を伝達する手段とを備え
ている。
リードの電源電圧をチップ外に設けられた複数の導体に
伝達する手段と前記導体間に設けられた絶縁物と、前記
導体を通じチップ上に電源電圧を伝達する手段とを備え
ている。
本発明によれば、リードの電源電圧をチップ外に伝達す
る手段に基づき、チップ上に伝達する接続手段によって
、チップ上の種々の場所において電源電圧Ｖｃｃ 、
Ｖｓｓを正しく得ることができ、またチップ外のデカッ
プル容量の必要がなくなる。
る手段に基づき、チップ上に伝達する接続手段によって
、チップ上の種々の場所において電源電圧Ｖｃｃ 、
Ｖｓｓを正しく得ることができ、またチップ外のデカッ
プル容量の必要がなくなる。
以下、本発明の実施例を図に従って説明する。
第１図は本発明に係る一実施例を示した構成図である。
図において、第３図と同一部分または相当部分には同一
符号を付ける。（１）はチップ、（２１ｉ）〜（２ｄ）
はチップ（１）上のポンディングパッド、ポンディング
パッド（２１） 、 （２ｃ）は高電圧電源ＶＣＣに、
ポンディングパッド（２ｂ） 、 （２ｉ）は低電圧電
源ＶＳＳに配線されており、（あ）〜（３ｃ）はダイパ
ッド、ダイパラ） （３ａ）は基板電圧ｖｂｂに接続さ
れており、（４ａ） 、 （４ｂ）はリード、リード（
４ａ）は高電源電圧Ｖｃｃの端子、リード（４ｂ）は低
電源電圧Ｖｓｓの端子であり、（５ａ）〜（５ｆ）はボ
ンディングワイヤー ボンディングワイヤー（５ａ）は
ボンディングパット（２ａ）とリード（４ａ）とを接続
し、ボンディングワイヤー（５ｂ）はボンディングパッ
ト（２ｂ）とリード（４ｂ）とを接続し、ボンディング
ワイヤー（５ｃ）はダイパッド（３ｂ）とリード（４ａ
）とを接続し、ボンディングワイヤー（５ｄ）はダイパ
ッド（３ｃ）とリード（４ｂ）とを接続し、ボンディン
グワイヤー（５８）はダイパッド（３ｃ）とポンディン
グパッド（２ｉ）とを接続し、ボンディングワイヤー（
５ｆ）はダイパッド（３ｂ）とポンディングパッド（２
Ｃ）とを接続している。
符号を付ける。（１）はチップ、（２１ｉ）〜（２ｄ）
はチップ（１）上のポンディングパッド、ポンディング
パッド（２１） 、 （２ｃ）は高電圧電源ＶＣＣに、
ポンディングパッド（２ｂ） 、 （２ｉ）は低電圧電
源ＶＳＳに配線されており、（あ）〜（３ｃ）はダイパ
ッド、ダイパラ） （３ａ）は基板電圧ｖｂｂに接続さ
れており、（４ａ） 、 （４ｂ）はリード、リード（
４ａ）は高電源電圧Ｖｃｃの端子、リード（４ｂ）は低
電源電圧Ｖｓｓの端子であり、（５ａ）〜（５ｆ）はボ
ンディングワイヤー ボンディングワイヤー（５ａ）は
ボンディングパット（２ａ）とリード（４ａ）とを接続
し、ボンディングワイヤー（５ｂ）はボンディングパッ
ト（２ｂ）とリード（４ｂ）とを接続し、ボンディング
ワイヤー（５ｃ）はダイパッド（３ｂ）とリード（４ａ
）とを接続し、ボンディングワイヤー（５ｄ）はダイパ
ッド（３ｃ）とリード（４ｂ）とを接続し、ボンディン
グワイヤー（５８）はダイパッド（３ｃ）とポンディン
グパッド（２ｉ）とを接続し、ボンディングワイヤー（
５ｆ）はダイパッド（３ｂ）とポンディングパッド（２
Ｃ）とを接続している。
第２図は第１図のバー８間における断面図である。（６
ａ） 、 （６ｂ）は絶縁膜、絶縁膜（６ａ）はダイパ
ッド（３ａ） 、 （３ｂ）間を分離し、絶縁膜（６ｂ
）は絶縁膜（６ａ）に比べ薄くダイパッド（３ｂ） 、
（３ｃ）間に容量Ｃをもつ。
ａ） 、 （６ｂ）は絶縁膜、絶縁膜（６ａ）はダイパ
ッド（３ａ） 、 （３ｂ）間を分離し、絶縁膜（６ｂ
）は絶縁膜（６ａ）に比べ薄くダイパッド（３ｂ） 、
（３ｃ）間に容量Ｃをもつ。
次に動作について説明する。本実施例において、高電源
電圧Ｖｃｃはリード（４ａ）からチップ上のポンディン
グパッド（２ａ）とダイパッド（３ｂ）に伝達され、ダ
イパッド（３ｂ）はポンディングパッド（ム）から遠く
離れたポンディングパッド（２ｃ）に接続されることに
より、チップ上の高電源電圧配線は、ポンディングパッ
ド（２１） 、 （２０）から電源を供給することがで
きチップ上の配線抵抗の影響が小さくなる。
電圧Ｖｃｃはリード（４ａ）からチップ上のポンディン
グパッド（２ａ）とダイパッド（３ｂ）に伝達され、ダ
イパッド（３ｂ）はポンディングパッド（ム）から遠く
離れたポンディングパッド（２ｃ）に接続されることに
より、チップ上の高電源電圧配線は、ポンディングパッ
ド（２１） 、 （２０）から電源を供給することがで
きチップ上の配線抵抗の影響が小さくなる。
また、低電源電圧ＶＳＳも同様にチップ上において低イ
ンピーダンスで供給することができる。
ンピーダンスで供給することができる。
第２図におけるダイパッド（３ｂ） 、 （３ｃ） 、
絶縁膜（６ｂ）からできる容量Ｃはデカップル容量とな
る。
絶縁膜（６ｂ）からできる容量Ｃはデカップル容量とな
る。
なお第１図においてはダイパッド（３ｂ）を高電源電圧
ＶＣＣに、ダイパッド（３ｃ）を低電源電圧ＶＳＳに接
続されているが、ダイパッド（３ｂ）を低電源電圧ＶＳ
Ｓに、ダイパッドＣ３ａ）を高電源電圧ＶＣＣに接続し
ても全く同様であり、またダイパッド（ア）がない場合
でも全く同様の効果が得られる。
ＶＣＣに、ダイパッド（３ｃ）を低電源電圧ＶＳＳに接
続されているが、ダイパッド（３ｂ）を低電源電圧ＶＳ
Ｓに、ダイパッドＣ３ａ）を高電源電圧ＶＣＣに接続し
ても全く同様であり、またダイパッド（ア）がない場合
でも全く同様の効果が得られる。
以上のように本発明によれば、リードの電源電圧をチッ
プ外の複数の導体に伝達する手段と、この導体を通じチ
ップに電源電圧を伝達することにより、チップの種々の
場所において電源電圧を低インピーダンスで伝達するこ
とが可能となる。
プ外の複数の導体に伝達する手段と、この導体を通じチ
ップに電源電圧を伝達することにより、チップの種々の
場所において電源電圧を低インピーダンスで伝達するこ
とが可能となる。
第１図は本発明に係る一実施例を示した構成図、第２図
は第１図におけるＡ−８間の断面図、第３図は従来の構
成図、第４図は第３図のＡ−８間における断面図を示し
ている。 （１）・・・チップ、（２１！Ｌ）〜（２ｉ）ポンディ
ングパッド、（３ａ） 〜（３ｃ）−・・ダイパッド、
（４ａ） 、 （４１：＋） ・・・リード、（社）〜
（５ｆ）・・・ボンディングワイヤー （６ａ） 、
（６ｂ）・・・絶縁膜。 なお、 各図中同一符号は同−又は相当部分を示第１図 すＯ 代 理 人 大 岩 増 雄 第２図 手 続 補 正 書（自発） 第３図 １、事件の表示 特願昭 ６３−３０６５６０号 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代 理 人 第４図 ！ ５゜ ６゜ ７゜ 補正の対象 明細書の発明の詳細な説明の欄、及び図面。 補正の内容 （１）明細書の第２頁第４行にｒ （５ｂ）は」とある
のをｒ （５ａ）は」に訂正する。 （２）図面中＠３図を別紙のとおり訂正する。 添付書類の目録 （１）訂正図面（第３図） １通販
上 第３図
は第１図におけるＡ−８間の断面図、第３図は従来の構
成図、第４図は第３図のＡ−８間における断面図を示し
ている。 （１）・・・チップ、（２１！Ｌ）〜（２ｉ）ポンディ
ングパッド、（３ａ） 〜（３ｃ）−・・ダイパッド、
（４ａ） 、 （４１：＋） ・・・リード、（社）〜
（５ｆ）・・・ボンディングワイヤー （６ａ） 、
（６ｂ）・・・絶縁膜。 なお、 各図中同一符号は同−又は相当部分を示第１図 すＯ 代 理 人 大 岩 増 雄 第２図 手 続 補 正 書（自発） 第３図 １、事件の表示 特願昭 ６３−３０６５６０号 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代 理 人 第４図 ！ ５゜ ６゜ ７゜ 補正の対象 明細書の発明の詳細な説明の欄、及び図面。 補正の内容 （１）明細書の第２頁第４行にｒ （５ｂ）は」とある
のをｒ （５ａ）は」に訂正する。 （２）図面中＠３図を別紙のとおり訂正する。 添付書類の目録 （１）訂正図面（第３図） １通販
上 第３図
Claims (1)
- チップ外に設けられた複数の導体と、この導体間に設け
られた絶縁物と、電源電圧を前記導体に伝達する手段と
、前記導体を通じチップ上に電源電圧を伝達する手段と
を備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306560A JPH02152269A (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306560A JPH02152269A (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02152269A true JPH02152269A (ja) | 1990-06-12 |
Family
ID=17958522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306560A Pending JPH02152269A (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02152269A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171759A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 半導体装置 |
| EP0542532A2 (en) * | 1991-11-15 | 1993-05-19 | Nec Corporation | Package structure of a semiconductor device having a built-in capacitor |
| JP2011138809A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | 半導体装置及びｄｃ−ｄｃコンバータ |
| JP2012085530A (ja) * | 2012-01-16 | 2012-04-26 | Toshiba Corp | 半導体装置及びｄｃ−ｄｃコンバータ |
| JP2012109596A (ja) * | 2012-01-16 | 2012-06-07 | Toshiba Corp | 半導体装置及びｄｃ−ｄｃコンバータ |
| JP2012109597A (ja) * | 2012-01-16 | 2012-06-07 | Toshiba Corp | 半導体装置及びｄｃ−ｄｃコンバータ |
-
1988
- 1988-12-02 JP JP63306560A patent/JPH02152269A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171759A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 半導体装置 |
| EP0542532A2 (en) * | 1991-11-15 | 1993-05-19 | Nec Corporation | Package structure of a semiconductor device having a built-in capacitor |
| JP2011138809A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | 半導体装置及びｄｃ−ｄｃコンバータ |
| JP2012085530A (ja) * | 2012-01-16 | 2012-04-26 | Toshiba Corp | 半導体装置及びｄｃ−ｄｃコンバータ |
| JP2012109596A (ja) * | 2012-01-16 | 2012-06-07 | Toshiba Corp | 半導体装置及びｄｃ−ｄｃコンバータ |
| JP2012109597A (ja) * | 2012-01-16 | 2012-06-07 | Toshiba Corp | 半導体装置及びｄｃ−ｄｃコンバータ |
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