JPH02152269A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02152269A JPH02152269A JP63306560A JP30656088A JPH02152269A JP H02152269 A JPH02152269 A JP H02152269A JP 63306560 A JP63306560 A JP 63306560A JP 30656088 A JP30656088 A JP 30656088A JP H02152269 A JPH02152269 A JP H02152269A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 239000012212 insulator Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
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- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置のグイパッド構造に関す
るものである。
るものである。
第3図は、従来の半導体集積回路装置のダイパッドを示
す構成図である。図において、(1)はチップ、(2!
L) 、 (2b)はチップ(1)上のポンディングパ
ッド、ポンディングパッド(カ)は高電源電圧VCOK
ポンディングパッド(2b)は低電源電圧VSSに配置
されており、(あ)はダイパッド、(4EL’) 、
(4b)はリード、リード(4a)は高電源電圧VCC
の端子、リ−)’ (4b)は低電源電圧VSSの端子
であり、(5a) 。
す構成図である。図において、(1)はチップ、(2!
L) 、 (2b)はチップ(1)上のポンディングパ
ッド、ポンディングパッド(カ)は高電源電圧VCOK
ポンディングパッド(2b)は低電源電圧VSSに配置
されており、(あ)はダイパッド、(4EL’) 、
(4b)はリード、リード(4a)は高電源電圧VCC
の端子、リ−)’ (4b)は低電源電圧VSSの端子
であり、(5a) 。
(5b)はボンディングワイヤー ボンディングワイヤ
ー(5b)はボンディングバット(キ)とリード(4a
)とを接続し、ボンディングワイヤー(5b)はボンデ
ィングバット(2b)とリード(4b)とを接続してい
る。
ー(5b)はボンディングバット(キ)とリード(4a
)とを接続し、ボンディングワイヤー(5b)はボンデ
ィングバット(2b)とリード(4b)とを接続してい
る。
第4図は、第3図中のA−B間における断面図である。
次に動作について説明する。ボンディング(2a)、
(2b)はり一ドC4&) 、 (4b)から供給され
た電源電圧を伝達する。このときボンディングバット(
2i!L)に接続されたチップ上の配線は、ポンディン
グパッド(2a)から遠くなるほど、すなわち配線が長
くなったところでは寄生抵抗が大きくなり、電源電圧を
正しく伝達できなくなる。ポンディングパッド(2b)
に接続されたチップ上の配線も同様のことがいえる。
(2b)はり一ドC4&) 、 (4b)から供給され
た電源電圧を伝達する。このときボンディングバット(
2i!L)に接続されたチップ上の配線は、ポンディン
グパッド(2a)から遠くなるほど、すなわち配線が長
くなったところでは寄生抵抗が大きくなり、電源電圧を
正しく伝達できなくなる。ポンディングパッド(2b)
に接続されたチップ上の配線も同様のことがいえる。
従来の半導体集積回路装置のダイパッドは以上のように
構成されているので、電源電圧VCC及びVssを供給
するポンディングパッドから配線が長くなるにつれ寄生
抵抗が大きくなシミ源電圧を正しく伝達できなくなると
いう欠点があった。
構成されているので、電源電圧VCC及びVssを供給
するポンディングパッドから配線が長くなるにつれ寄生
抵抗が大きくなシミ源電圧を正しく伝達できなくなると
いう欠点があった。
本発明は上記のような欠点を解消するためになされたも
ので、チップ上のいかなる場所でも低インピーダンスで
電源電圧Vcc 、 Vssを供給し、かつデカップリ
ング容量をパッケージ内部につくりこむことを目的とし
ている。
ので、チップ上のいかなる場所でも低インピーダンスで
電源電圧Vcc 、 Vssを供給し、かつデカップリ
ング容量をパッケージ内部につくりこむことを目的とし
ている。
本発明に係る半導体集積回路装置のダイパッド構造は、
リードの電源電圧をチップ外に設けられた複数の導体に
伝達する手段と前記導体間に設けられた絶縁物と、前記
導体を通じチップ上に電源電圧を伝達する手段とを備え
ている。
リードの電源電圧をチップ外に設けられた複数の導体に
伝達する手段と前記導体間に設けられた絶縁物と、前記
導体を通じチップ上に電源電圧を伝達する手段とを備え
ている。
本発明によれば、リードの電源電圧をチップ外に伝達す
る手段に基づき、チップ上に伝達する接続手段によって
、チップ上の種々の場所において電源電圧Vcc 、
Vssを正しく得ることができ、またチップ外のデカッ
プル容量の必要がなくなる。
る手段に基づき、チップ上に伝達する接続手段によって
、チップ上の種々の場所において電源電圧Vcc 、
Vssを正しく得ることができ、またチップ外のデカッ
プル容量の必要がなくなる。
以下、本発明の実施例を図に従って説明する。
第1図は本発明に係る一実施例を示した構成図である。
図において、第3図と同一部分または相当部分には同一
符号を付ける。(1)はチップ、(21i)〜(2d)
はチップ(1)上のポンディングパッド、ポンディング
パッド(21) 、 (2c)は高電圧電源VCCに、
ポンディングパッド(2b) 、 (2i)は低電圧電
源VSSに配線されており、(あ)〜(3c)はダイパ
ッド、ダイパラ) (3a)は基板電圧vbbに接続さ
れており、(4a) 、 (4b)はリード、リード(
4a)は高電源電圧Vccの端子、リード(4b)は低
電源電圧Vssの端子であり、(5a)〜(5f)はボ
ンディングワイヤー ボンディングワイヤー(5a)は
ボンディングパット(2a)とリード(4a)とを接続
し、ボンディングワイヤー(5b)はボンディングパッ
ト(2b)とリード(4b)とを接続し、ボンディング
ワイヤー(5c)はダイパッド(3b)とリード(4a
)とを接続し、ボンディングワイヤー(5d)はダイパ
ッド(3c)とリード(4b)とを接続し、ボンディン
グワイヤー(58)はダイパッド(3c)とポンディン
グパッド(2i)とを接続し、ボンディングワイヤー(
5f)はダイパッド(3b)とポンディングパッド(2
C)とを接続している。
符号を付ける。(1)はチップ、(21i)〜(2d)
はチップ(1)上のポンディングパッド、ポンディング
パッド(21) 、 (2c)は高電圧電源VCCに、
ポンディングパッド(2b) 、 (2i)は低電圧電
源VSSに配線されており、(あ)〜(3c)はダイパ
ッド、ダイパラ) (3a)は基板電圧vbbに接続さ
れており、(4a) 、 (4b)はリード、リード(
4a)は高電源電圧Vccの端子、リード(4b)は低
電源電圧Vssの端子であり、(5a)〜(5f)はボ
ンディングワイヤー ボンディングワイヤー(5a)は
ボンディングパット(2a)とリード(4a)とを接続
し、ボンディングワイヤー(5b)はボンディングパッ
ト(2b)とリード(4b)とを接続し、ボンディング
ワイヤー(5c)はダイパッド(3b)とリード(4a
)とを接続し、ボンディングワイヤー(5d)はダイパ
ッド(3c)とリード(4b)とを接続し、ボンディン
グワイヤー(58)はダイパッド(3c)とポンディン
グパッド(2i)とを接続し、ボンディングワイヤー(
5f)はダイパッド(3b)とポンディングパッド(2
C)とを接続している。
第2図は第1図のバー8間における断面図である。(6
a) 、 (6b)は絶縁膜、絶縁膜(6a)はダイパ
ッド(3a) 、 (3b)間を分離し、絶縁膜(6b
)は絶縁膜(6a)に比べ薄くダイパッド(3b) 、
(3c)間に容量Cをもつ。
a) 、 (6b)は絶縁膜、絶縁膜(6a)はダイパ
ッド(3a) 、 (3b)間を分離し、絶縁膜(6b
)は絶縁膜(6a)に比べ薄くダイパッド(3b) 、
(3c)間に容量Cをもつ。
次に動作について説明する。本実施例において、高電源
電圧Vccはリード(4a)からチップ上のポンディン
グパッド(2a)とダイパッド(3b)に伝達され、ダ
イパッド(3b)はポンディングパッド(ム)から遠く
離れたポンディングパッド(2c)に接続されることに
より、チップ上の高電源電圧配線は、ポンディングパッ
ド(21) 、 (20)から電源を供給することがで
きチップ上の配線抵抗の影響が小さくなる。
電圧Vccはリード(4a)からチップ上のポンディン
グパッド(2a)とダイパッド(3b)に伝達され、ダ
イパッド(3b)はポンディングパッド(ム)から遠く
離れたポンディングパッド(2c)に接続されることに
より、チップ上の高電源電圧配線は、ポンディングパッ
ド(21) 、 (20)から電源を供給することがで
きチップ上の配線抵抗の影響が小さくなる。
また、低電源電圧VSSも同様にチップ上において低イ
ンピーダンスで供給することができる。
ンピーダンスで供給することができる。
第2図におけるダイパッド(3b) 、 (3c) 、
絶縁膜(6b)からできる容量Cはデカップル容量とな
る。
絶縁膜(6b)からできる容量Cはデカップル容量とな
る。
なお第1図においてはダイパッド(3b)を高電源電圧
VCCに、ダイパッド(3c)を低電源電圧VSSに接
続されているが、ダイパッド(3b)を低電源電圧VS
Sに、ダイパッドC3a)を高電源電圧VCCに接続し
ても全く同様であり、またダイパッド(ア)がない場合
でも全く同様の効果が得られる。
VCCに、ダイパッド(3c)を低電源電圧VSSに接
続されているが、ダイパッド(3b)を低電源電圧VS
Sに、ダイパッドC3a)を高電源電圧VCCに接続し
ても全く同様であり、またダイパッド(ア)がない場合
でも全く同様の効果が得られる。
以上のように本発明によれば、リードの電源電圧をチッ
プ外の複数の導体に伝達する手段と、この導体を通じチ
ップに電源電圧を伝達することにより、チップの種々の
場所において電源電圧を低インピーダンスで伝達するこ
とが可能となる。
プ外の複数の導体に伝達する手段と、この導体を通じチ
ップに電源電圧を伝達することにより、チップの種々の
場所において電源電圧を低インピーダンスで伝達するこ
とが可能となる。
第1図は本発明に係る一実施例を示した構成図、第2図
は第1図におけるA−8間の断面図、第3図は従来の構
成図、第4図は第3図のA−8間における断面図を示し
ている。 (1)・・・チップ、(21!L)〜(2i)ポンディ
ングパッド、(3a) 〜(3c)−・・ダイパッド、
(4a) 、 (41:+) ・・・リード、(社)〜
(5f)・・・ボンディングワイヤー (6a) 、
(6b)・・・絶縁膜。 なお、 各図中同一符号は同−又は相当部分を示第1図 すO 代 理 人 大 岩 増 雄 第2図 手 続 補 正 書(自発) 第3図 1、事件の表示 特願昭 63−306560号 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者 志 岐
守 哉 4、代 理 人 第4図 ! 5゜ 6゜ 7゜ 補正の対象 明細書の発明の詳細な説明の欄、及び図面。 補正の内容 (1)明細書の第2頁第4行にr (5b)は」とある
のをr (5a)は」に訂正する。 (2)図面中@3図を別紙のとおり訂正する。 添付書類の目録 (1)訂正図面(第3図) 1通販
上 第3図
は第1図におけるA−8間の断面図、第3図は従来の構
成図、第4図は第3図のA−8間における断面図を示し
ている。 (1)・・・チップ、(21!L)〜(2i)ポンディ
ングパッド、(3a) 〜(3c)−・・ダイパッド、
(4a) 、 (41:+) ・・・リード、(社)〜
(5f)・・・ボンディングワイヤー (6a) 、
(6b)・・・絶縁膜。 なお、 各図中同一符号は同−又は相当部分を示第1図 すO 代 理 人 大 岩 増 雄 第2図 手 続 補 正 書(自発) 第3図 1、事件の表示 特願昭 63−306560号 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者 志 岐
守 哉 4、代 理 人 第4図 ! 5゜ 6゜ 7゜ 補正の対象 明細書の発明の詳細な説明の欄、及び図面。 補正の内容 (1)明細書の第2頁第4行にr (5b)は」とある
のをr (5a)は」に訂正する。 (2)図面中@3図を別紙のとおり訂正する。 添付書類の目録 (1)訂正図面(第3図) 1通販
上 第3図
Claims (1)
- チップ外に設けられた複数の導体と、この導体間に設け
られた絶縁物と、電源電圧を前記導体に伝達する手段と
、前記導体を通じチップ上に電源電圧を伝達する手段と
を備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63306560A JPH02152269A (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63306560A JPH02152269A (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02152269A true JPH02152269A (ja) | 1990-06-12 |
Family
ID=17958522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63306560A Pending JPH02152269A (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02152269A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03171759A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 半導体装置 |
EP0542532A2 (en) * | 1991-11-15 | 1993-05-19 | Nec Corporation | Package structure of a semiconductor device having a built-in capacitor |
JP2011138809A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | 半導体装置及びdc−dcコンバータ |
JP2012085530A (ja) * | 2012-01-16 | 2012-04-26 | Toshiba Corp | 半導体装置及びdc−dcコンバータ |
JP2012109596A (ja) * | 2012-01-16 | 2012-06-07 | Toshiba Corp | 半導体装置及びdc−dcコンバータ |
JP2012109597A (ja) * | 2012-01-16 | 2012-06-07 | Toshiba Corp | 半導体装置及びdc−dcコンバータ |
-
1988
- 1988-12-02 JP JP63306560A patent/JPH02152269A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03171759A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 半導体装置 |
EP0542532A2 (en) * | 1991-11-15 | 1993-05-19 | Nec Corporation | Package structure of a semiconductor device having a built-in capacitor |
JP2011138809A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | 半導体装置及びdc−dcコンバータ |
JP2012085530A (ja) * | 2012-01-16 | 2012-04-26 | Toshiba Corp | 半導体装置及びdc−dcコンバータ |
JP2012109596A (ja) * | 2012-01-16 | 2012-06-07 | Toshiba Corp | 半導体装置及びdc−dcコンバータ |
JP2012109597A (ja) * | 2012-01-16 | 2012-06-07 | Toshiba Corp | 半導体装置及びdc−dcコンバータ |
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