JPH01162355A - 半導体装置のパッケージ - Google Patents
半導体装置のパッケージInfo
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- JPH01162355A JPH01162355A JP32210087A JP32210087A JPH01162355A JP H01162355 A JPH01162355 A JP H01162355A JP 32210087 A JP32210087 A JP 32210087A JP 32210087 A JP32210087 A JP 32210087A JP H01162355 A JPH01162355 A JP H01162355A
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- metal conductor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000004020 conductor Substances 0.000 claims abstract description 32
- 239000012212 insulator Substances 0.000 claims description 22
- 239000002184 metal Substances 0.000 abstract description 23
- 230000010355 oscillation Effects 0.000 abstract description 9
- 239000000919 ceramic Substances 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置のパッケージに関し、特に超高速デ
バイス用のセラミック製パッケージに好適の半導体装置
のパッケージに関する。
バイス用のセラミック製パッケージに好適の半導体装置
のパッケージに関する。
［従来の技術］
超高速デバイスの一種であるＥ ＣＬ （Ｅｍｉｔｔｅ
ｒＣｏｕｐｌｅｄ Ｌｏｇｉｃ）型デバイス用のパッケ
ージとして、セラミック製のＬＣＣ（リードレス・チッ
プキャリア）又はフラットパックが使用されることが多
い。これは、ＥＣＬ型デバイスの消費電力が大きいため
にパッケージ側の熱抵抗を下げる必要があることと、実
装密度を上げると共に配線による遅延を軽減するのに小
型でリードが短いパッケージが好適であることからであ
る。
ｒＣｏｕｐｌｅｄ Ｌｏｇｉｃ）型デバイス用のパッケ
ージとして、セラミック製のＬＣＣ（リードレス・チッ
プキャリア）又はフラットパックが使用されることが多
い。これは、ＥＣＬ型デバイスの消費電力が大きいため
にパッケージ側の熱抵抗を下げる必要があることと、実
装密度を上げると共に配線による遅延を軽減するのに小
型でリードが短いパッケージが好適であることからであ
る。
また、これらのパッケージにおいては、大電流が流れる
ことを考慮して、基準電位（Ｖｃｃ端子又はＶＣＣＡ端
子、通常は接地ＧＮＤレベル）又は電源電位（Ｖｇｇ端
子、最低電位）となるボンディング・ステッチの面積を
広くするとか、又はリードを太めのパターンにする等の
対策が採られている。
ことを考慮して、基準電位（Ｖｃｃ端子又はＶＣＣＡ端
子、通常は接地ＧＮＤレベル）又は電源電位（Ｖｇｇ端
子、最低電位）となるボンディング・ステッチの面積を
広くするとか、又はリードを太めのパターンにする等の
対策が採られている。
［発明が解決しようとする問題点］
しかしながら、ＥＣＬ型デバイスの場合は、出力のオン
からオフへの切換によりＧＮＤレベルは大きな影響を受
ける。ＥＣＬの振幅は約０．８Ｖと小さいが、通常５０
Ωの抵抗で一２■終端するため、出力がハイレベルのと
きには抵抗に約２２ｍＡ（ハイレベルが−０，９Ｖの場
合）の電流が流れ、ローレベルのときは約６ｍＡ（ロー
レベルが−１，７Ｖの場合）が流れる。ＥＣＬのスイッ
チング時間は極めて短いので、例えば、４ビツト系のメ
モリーを例にとると、４Ｘ（２２−６）−６４ｍＡが数
ナノ秒の間に変動する。このため、パッケージのリード
又はボンディングワイヤー等に含まれるし成分により、
ＧＮＤレベルが大きく変動する。
からオフへの切換によりＧＮＤレベルは大きな影響を受
ける。ＥＣＬの振幅は約０．８Ｖと小さいが、通常５０
Ωの抵抗で一２■終端するため、出力がハイレベルのと
きには抵抗に約２２ｍＡ（ハイレベルが−０，９Ｖの場
合）の電流が流れ、ローレベルのときは約６ｍＡ（ロー
レベルが−１，７Ｖの場合）が流れる。ＥＣＬのスイッ
チング時間は極めて短いので、例えば、４ビツト系のメ
モリーを例にとると、４Ｘ（２２−６）−６４ｍＡが数
ナノ秒の間に変動する。このため、パッケージのリード
又はボンディングワイヤー等に含まれるし成分により、
ＧＮＤレベルが大きく変動する。
更に、ＶＣＣ及び■ｃｃＡ端子は実使用時には短絡され
てＧＮＤに接続されるが、短絡の仕方によってはＶｃｃ
及びＶＣＣＡ端子は出力の発振を引き起こすことがある
。
てＧＮＤに接続されるが、短絡の仕方によってはＶｃｃ
及びＶＣＣＡ端子は出力の発振を引き起こすことがある
。
以上のように、ＥＣＬデバイスの場合は、ＧＮＤ配線系
の強化及び配線のし成分を抑制することが重要であるが
、ＬＣＣのような小さなパッケージにおいては、ステッ
チを広げたり、リードを太くする程度の対策では不十分
である。その結果、従来の半導体装置のパッケージは動
作マージンが低いと共に、外乱に対して弱いという欠点
を有する。
の強化及び配線のし成分を抑制することが重要であるが
、ＬＣＣのような小さなパッケージにおいては、ステッ
チを広げたり、リードを太くする程度の対策では不十分
である。その結果、従来の半導体装置のパッケージは動
作マージンが低いと共に、外乱に対して弱いという欠点
を有する。
本発明はかかる問題点に鑑みてなされたものであって、
ＧＮＤレベル等の基準電位の変動及び出力発振が抑制さ
れた半導体装置のパッケージを提供することを目的とす
る。
ＧＮＤレベル等の基準電位の変動及び出力発振が抑制さ
れた半導体装置のパッケージを提供することを目的とす
る。
［問題点を解決するための手段］
本発明に係る半導体装置のパッケージは、積層されてパ
ッケージ底部及び側壁を構成する複数の絶縁体層と、こ
の絶縁体層により相互に絶縁された複数の導体層とを有
し、搭載する半導体装置の基準となる電位を専用の導体
層を介して外部電極に接続したことを特徴とする。
ッケージ底部及び側壁を構成する複数の絶縁体層と、こ
の絶縁体層により相互に絶縁された複数の導体層とを有
し、搭載する半導体装置の基準となる電位を専用の導体
層を介して外部電極に接続したことを特徴とする。
［作用］
本発明においては、パッケージを導体層を間に挾む複数
の絶縁体層の積層体として構成し、半導体装置の基準と
なる電位（ＧＮＤ等）を専用の導体層を介して外部電極
に電気的に導出する。このため、基準電位の変動及び出
力発振が抑制される。
の絶縁体層の積層体として構成し、半導体装置の基準と
なる電位（ＧＮＤ等）を専用の導体層を介して外部電極
に電気的に導出する。このため、基準電位の変動及び出
力発振が抑制される。
［実施例］
次に、本発明の実施例について添付の図面を参照して具
体的に説明する。
体的に説明する。
第１図は本発明をセラミック製ＬＣＣパッケージに適用
した実施例を示す平面図、第２図は同じくその断面図で
ある。なお、セラミック製ＬＣＣパッケージのキャップ
は図示を省略しである。
した実施例を示す平面図、第２図は同じくその断面図で
ある。なお、セラミック製ＬＣＣパッケージのキャップ
は図示を省略しである。
セラミック製の４層の絶縁体層２，３，４．５が積層さ
れており、絶縁体層２はパッケージの底部を構成してい
る。また、絶縁体層３，４．５が絶縁体層２上に積層さ
れてパッ□ケージの側壁を構成している。
れており、絶縁体層２はパッケージの底部を構成してい
る。また、絶縁体層３，４．５が絶縁体層２上に積層さ
れてパッ□ケージの側壁を構成している。
底部絶縁体層２上には第１金属導体層６が形成されてい
る。一方、絶縁体層３と絶縁体層４との間及び絶縁体層
４と絶縁体層５との間には夫々第２金属導体層７及び第
３金属層導体層８が形成されている。第３金属導体層８
は絶縁体層４の上面に露出しており、ステッチを構成し
ている。絶縁体層４にはその厚さ方向に貫通するスルー
ホールコンタクト９が形成されており、このスルーホー
ルコンタクト９により第２金属導体層７と第３金属導体
層８とが電気的に接続されている。そして、絶縁体層２
，３，４．５の積層体から構成されるパッケージ側壁の
外面には、垂直に延びる半月状の複数個の凹所が形成さ
れており、この凹所にメツキ配線１０が被着されている
。第１層及び第２層の金属導体層６．７はメツキ配線１
０に電気的に接続されている。
る。一方、絶縁体層３と絶縁体層４との間及び絶縁体層
４と絶縁体層５との間には夫々第２金属導体層７及び第
３金属層導体層８が形成されている。第３金属導体層８
は絶縁体層４の上面に露出しており、ステッチを構成し
ている。絶縁体層４にはその厚さ方向に貫通するスルー
ホールコンタクト９が形成されており、このスルーホー
ルコンタクト９により第２金属導体層７と第３金属導体
層８とが電気的に接続されている。そして、絶縁体層２
，３，４．５の積層体から構成されるパッケージ側壁の
外面には、垂直に延びる半月状の複数個の凹所が形成さ
れており、この凹所にメツキ配線１０が被着されている
。第１層及び第２層の金属導体層６．７はメツキ配線１
０に電気的に接続されている。
また、パッケージの裏面（絶縁体層２の下面）には外部
電極１１が形成されており、第１層及び第２層の金属導
体層６，７はメツキ配線１０を介して外部電極１１に電
気的に接続されている。
電極１１が形成されており、第１層及び第２層の金属導
体層６，７はメツキ配線１０を介して外部電極１１に電
気的に接続されている。
半導体チップ１のＶＣＣパッドはワイヤーボンディング
によりステッチ第３金属導体層８に接続されており、更
にスルーホールコンタクト９を介して２層目の金属導体
層７に接続されている。この導体層７には他のＶＣＣパ
ッドも同様に接続される。
によりステッチ第３金属導体層８に接続されており、更
にスルーホールコンタクト９を介して２層目の金属導体
層７に接続されている。この導体層７には他のＶＣＣパ
ッドも同様に接続される。
従って、ＶＣＯ電位はこの２層目の金属導体層７とパッ
ケージ側面の半月状のメツキ配線１０とを介して、パッ
ケージ裏面の外部電極１１に接続される。なお、ＶＣＣ
以外の入出力パッドは一層目のステッチ金属導体層６を
介して直接側面のメツキ配線１０に接続されている。
ケージ側面の半月状のメツキ配線１０とを介して、パッ
ケージ裏面の外部電極１１に接続される。なお、ＶＣＣ
以外の入出力パッドは一層目のステッチ金属導体層６を
介して直接側面のメツキ配線１０に接続されている。
このように構成された半導体装置のパッケージにおいて
は、ＶＣＣが専用の金属導体層８に接続されているから
、ＧＮＤレベルの変動と出力発振とを抑制することがで
きる。
は、ＶＣＣが専用の金属導体層８に接続されているから
、ＧＮＤレベルの変動と出力発振とを抑制することがで
きる。
次に、第３図を参照して、本発明の第２の実施例につい
て説明する。なお、第３図において、第１図と同一物に
は同一符号を付して説明を省略する。
て説明する。なお、第３図において、第１図と同一物に
は同一符号を付して説明を省略する。
この実施例はアイランド部の下部に更に他の導体層を配
設したものであり、ＶＣＣ，ＶＣＣＡ 、 ＶＦ、Ｅに
夫々金属導体層が割りあてられている。
設したものであり、ＶＣＣ，ＶＣＣＡ 、 ＶＦ、Ｅに
夫々金属導体層が割りあてられている。
つまり、パッケージ底部を構成する絶縁体層２は、上層
１２及び下層１３の積層構造を有し、上層］２及び下層
１３間に第４層の金属導体層１４が介装されている。
１２及び下層１３の積層構造を有し、上層］２及び下層
１３間に第４層の金属導体層１４が介装されている。
そして、絶縁体層上層１２、絶縁体層３及び絶縁体層４
を厚さ方向に貫通するスルーホールコンタクト１５が配
設されている。このスルーホールコンクト１５は第３金
属導体層８と、第４金属導体層１４とに接触しており、
両者を電気的に接続している。第１層、第２層及び第４
層の金属導体層６，７．１４は、パッケージ側面の半月
状メツキ配線１０に接続されている。
を厚さ方向に貫通するスルーホールコンタクト１５が配
設されている。このスルーホールコンクト１５は第３金
属導体層８と、第４金属導体層１４とに接触しており、
両者を電気的に接続している。第１層、第２層及び第４
層の金属導体層６，７．１４は、パッケージ側面の半月
状メツキ配線１０に接続されている。
このように構成された半導体装置のパッケージにおいて
は、第１の実施例に対し、更に導体層１４が付加されて
いるから、Ｖ ＣＣ、Ｖ ＣｃＡ及び■。８の各基準電
位及び電源電位に専用の導体層を配設することができる
。これにより、更に一層ＧＮＤレベルの変動と出力発振
とを抑制することができる。
は、第１の実施例に対し、更に導体層１４が付加されて
いるから、Ｖ ＣＣ、Ｖ ＣｃＡ及び■。８の各基準電
位及び電源電位に専用の導体層を配設することができる
。これにより、更に一層ＧＮＤレベルの変動と出力発振
とを抑制することができる。
［発明の効果］
以上説明したように本発明によれば、基準電位毎に専用
の金属導体層が使用されるので、基準電位の変動が抑制
され、出力発振等の不都合を防止することができるとい
う効果を奏する。
の金属導体層が使用されるので、基準電位の変動が抑制
され、出力発振等の不都合を防止することができるとい
う効果を奏する。
第１図は本発明の第１の実施例に係るＬＣＣパッケージ
を示す平面図、第２図は同じくその断面図、第３図は本
発明の第２の実施例に係るＬＣＣパッケージを示す断面
図である。 １；半導体チップ、２．３，４，５；絶縁体層、６．７
，８，１４；金属導体層、９，１５．スルーホールコン
タクト、１０；メツキ配線、１１；外部電極、１２：上
層、１３；下層
を示す平面図、第２図は同じくその断面図、第３図は本
発明の第２の実施例に係るＬＣＣパッケージを示す断面
図である。 １；半導体チップ、２．３，４，５；絶縁体層、６．７
，８，１４；金属導体層、９，１５．スルーホールコン
タクト、１０；メツキ配線、１１；外部電極、１２：上
層、１３；下層
Claims (1)
- 積層されてパッケージ底部及び側壁を構成する複数の
絶縁体層と、この絶縁体層により相互に絶縁された複数
の導体層とを有し、搭載する半導体装置の基準となる電
位を専用の導体層を介して外部電極に接続したことを特
徴とする半導体装置のパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32210087A JPH01162355A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置のパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32210087A JPH01162355A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置のパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162355A true JPH01162355A (ja) | 1989-06-26 |
Family
ID=18139918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32210087A Pending JPH01162355A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置のパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01162355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010671A (ja) * | 2007-06-28 | 2009-01-15 | Daishinku Corp | 圧電振動デバイス |
-
1987
- 1987-12-18 JP JP32210087A patent/JPH01162355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010671A (ja) * | 2007-06-28 | 2009-01-15 | Daishinku Corp | 圧電振動デバイス |
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