JPH0478172B2 - - Google Patents
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- Publication number
- JPH0478172B2 JPH0478172B2 JP61126642A JP12664286A JPH0478172B2 JP H0478172 B2 JPH0478172 B2 JP H0478172B2 JP 61126642 A JP61126642 A JP 61126642A JP 12664286 A JP12664286 A JP 12664286A JP H0478172 B2 JPH0478172 B2 JP H0478172B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- bed
- wiring
- present
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims 1
- 230000007257 malfunction Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置に関するもので、特に半導
体集積回路に使用されるものである。
体集積回路に使用されるものである。
（従来の技術）
半導体集積回路は高集積化が進んでいる。しか
しチツプサイズは極端に大きくすることはできな
い（例えば半導体メモリの場合では、容量が４倍
になつてもチツプサイズは1.5倍程度）。従つて高
集積化に伴ないその配線の幅を縮めていかなけれ
ばならない。すると配線抵抗が増え、そのため回
路動作が遅くなつたり、あるいはノイズのために
回路が誤動作することもある。特に最近では電源
線のノイズによる誤動作が問題となつている。
しチツプサイズは極端に大きくすることはできな
い（例えば半導体メモリの場合では、容量が４倍
になつてもチツプサイズは1.5倍程度）。従つて高
集積化に伴ないその配線の幅を縮めていかなけれ
ばならない。すると配線抵抗が増え、そのため回
路動作が遅くなつたり、あるいはノイズのために
回路が誤動作することもある。特に最近では電源
線のノイズによる誤動作が問題となつている。
第５図は上記半導体集積回路の問題点を示すも
ので、第５図ａに示すようにパツド９を１個用
い、これ１個で全チツプに電源を供給すると回路
１は正常動作するが、回路２は配線抵抗Ｒのため
誤動作する可能性がある。また第５図ｂに示すよ
うにパツド９を２個以上設け（これは電源用）、
ピンを全部外部に出すと回路１、回路２の誤動作
はなくなるが、ユーザが電源線をつながなければ
ならなくなる。
ので、第５図ａに示すようにパツド９を１個用
い、これ１個で全チツプに電源を供給すると回路
１は正常動作するが、回路２は配線抵抗Ｒのため
誤動作する可能性がある。また第５図ｂに示すよ
うにパツド９を２個以上設け（これは電源用）、
ピンを全部外部に出すと回路１、回路２の誤動作
はなくなるが、ユーザが電源線をつながなければ
ならなくなる。
（発明が解決しようとする問題点）
上記のように従来は配線遅延あるいは誤動作の
問題があり、またこれを防ぐためにはユーザに手
間をかけさせるという問題があつた。
問題があり、またこれを防ぐためにはユーザに手
間をかけさせるという問題があつた。
本発明は上記実情に鑑みてなされたもので、上
記配線遅延あるいは誤動作を防ぎ、またユーザに
手間をかけさせることのない半導体装置を提供す
るものである。
記配線遅延あるいは誤動作を防ぎ、またユーザに
手間をかけさせることのない半導体装置を提供す
るものである。
［発明の構成］
（問題点を解決するための手段と作用）
本発明は、半導体チツプをマウントするための
ベツドを多層構造にし、一番上を基板電位にす
る。これを内部基板電位生成回路（電源電位の場
合もある）からボンデイングする。これでチツプ
下部から基板電位がとれる。その下の金属部を電
源線（他の配線でも可）にして、チツプの上下あ
るいは左右にパツドを設けボンデイングする。ま
たベツドをいくつかに分割してそれぞれを電源線
あるいは配線として利用する。またベツドは分割
せずにベツド上に絶縁層を設け、その上の金属で
同様のこともできる。更に今までの説明の逆でベ
ツドの下部で配線をつないでもよい。
ベツドを多層構造にし、一番上を基板電位にす
る。これを内部基板電位生成回路（電源電位の場
合もある）からボンデイングする。これでチツプ
下部から基板電位がとれる。その下の金属部を電
源線（他の配線でも可）にして、チツプの上下あ
るいは左右にパツドを設けボンデイングする。ま
たベツドをいくつかに分割してそれぞれを電源線
あるいは配線として利用する。またベツドは分割
せずにベツド上に絶縁層を設け、その上の金属で
同様のこともできる。更に今までの説明の逆でベ
ツドの下部で配線をつないでもよい。
（実施例）
以下図面を参照して本発明の実施例を説明す
る。第１図ａは同実施例の平面図、第１図ｂは同
断面図である。図中１は半導体集積回路チツプ、
２は該チツプ１をマウントする金属よりなるベツ
ド、３は外部との接続に供されるピン、４は金属
体、５は絶縁層、６はボンデイングワイヤ、９は
チツプ１に設けられたボンデイングパツドであ
る。ここでピン３とベツド２とを短絡させ、ピン
３はパツケージの外に出し、ベツド２を用いそれ
ぞれ両側でボンデイングワイヤ６によりパツド９
に接続している。このようにすれば電源をベツド
の任意の近い個所からとれ、集積回路の電源線に
配線抵抗が増すようなこともなくなる。
る。第１図ａは同実施例の平面図、第１図ｂは同
断面図である。図中１は半導体集積回路チツプ、
２は該チツプ１をマウントする金属よりなるベツ
ド、３は外部との接続に供されるピン、４は金属
体、５は絶縁層、６はボンデイングワイヤ、９は
チツプ１に設けられたボンデイングパツドであ
る。ここでピン３とベツド２とを短絡させ、ピン
３はパツケージの外に出し、ベツド２を用いそれ
ぞれ両側でボンデイングワイヤ６によりパツド９
に接続している。このようにすれば電源をベツド
の任意の近い個所からとれ、集積回路の電源線に
配線抵抗が増すようなこともなくなる。
第２図、第３図は本発明の他の実施例である。
図示されるようにベツド２をいくつかに分割し、
それぞれを配線として利用し、必要に応じてピン
３と短絡してパツケージの外に出すようにしてい
る。
図示されるようにベツド２をいくつかに分割し、
それぞれを配線として利用し、必要に応じてピン
３と短絡してパツケージの外に出すようにしてい
る。
第４図は本発明の異なる実施例で、同図ａは平
面図、同図ｂは断面図である。図示されるよう
に、ここではベツド２はそのままにしておいて、
ベツド２上に絶縁層５を介して金属体４を設け、
これをいくつかに分割してこれらを第２図、第３
図の場合と同様にしてそれぞれ配線として利用す
るようにしている。
面図、同図ｂは断面図である。図示されるよう
に、ここではベツド２はそのままにしておいて、
ベツド２上に絶縁層５を介して金属体４を設け、
これをいくつかに分割してこれらを第２図、第３
図の場合と同様にしてそれぞれ配線として利用す
るようにしている。
なお本発明は上記実施例のみに限られず種々の
応用が可能である。例えば第１図において基板電
位用の金属体４と、点線で示されるボンデイング
ワイヤ６は省略してもよい。また実施例では、チ
ツプのマウント部分に設けられ該チツプとは絶縁
された状態でパツドから直接ボンデイングされる
配線体を電源用とした場合を説明したが、他の配
線体として用いてもよい。
応用が可能である。例えば第１図において基板電
位用の金属体４と、点線で示されるボンデイング
ワイヤ６は省略してもよい。また実施例では、チ
ツプのマウント部分に設けられ該チツプとは絶縁
された状態でパツドから直接ボンデイングされる
配線体を電源用とした場合を説明したが、他の配
線体として用いてもよい。
［発明の効果］
以上説明した如く本発明によれば、配線遅延が
ほとんどなくなり、集積回路の動作スピードが早
くなる。また電源線のノイズがなくなるため、誤
動作もおこらなくなる。またいくつかの配線をチ
ツプ外部を通すため、チツプサイズの減少も期待
できる。またパツドがいくつかあるが、外部から
見ればピンは１つしかないので、ユーザの手間も
増すことがなくなるものである。
ほとんどなくなり、集積回路の動作スピードが早
くなる。また電源線のノイズがなくなるため、誤
動作もおこらなくなる。またいくつかの配線をチ
ツプ外部を通すため、チツプサイズの減少も期待
できる。またパツドがいくつかあるが、外部から
見ればピンは１つしかないので、ユーザの手間も
増すことがなくなるものである。
第１図ａは本発明の一実施例の平面図、同図ｂ
は同断面図、第２図、第３図は本発明の異なる実
施例の平面図、第４図ａは本発明の更に異なる実
施例の平面図、同図ｂは同断面図、第５図は従来
の集積回路の配線説明図である。 １……チツプ、２……ベツド、３……ピン、４
……金属体、５……絶縁層、６……ボンデイング
ワイヤ、８……接続線、９……パツド。
は同断面図、第２図、第３図は本発明の異なる実
施例の平面図、第４図ａは本発明の更に異なる実
施例の平面図、同図ｂは同断面図、第５図は従来
の集積回路の配線説明図である。 １……チツプ、２……ベツド、３……ピン、４
……金属体、５……絶縁層、６……ボンデイング
ワイヤ、８……接続線、９……パツド。
Claims (1)
- １ 半導体チツプと、該チツプのマウント部分と
なるベツドと、該ベツド上の前記チツプ下に前記
ベツドとは絶縁状態で設けられ前記チツプ下で該
チツプの基板電位を維持する導電体と、前記ベツ
ドの複数箇所から前記チツプの複数のパツドへ前
記ベツドの電位を与える手段とを具備したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12664286A JPS62283635A (ja) | 1986-05-31 | 1986-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12664286A JPS62283635A (ja) | 1986-05-31 | 1986-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62283635A JPS62283635A (ja) | 1987-12-09 |
| JPH0478172B2 true JPH0478172B2 (ja) | 1992-12-10 |
Family
ID=14940252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12664286A Granted JPS62283635A (ja) | 1986-05-31 | 1986-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62283635A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265337U (ja) * | 1988-11-07 | 1990-05-16 | ||
| JPH0265340U (ja) * | 1988-11-07 | 1990-05-16 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54132273U (ja) * | 1978-03-03 | 1979-09-13 |
-
1986
- 1986-05-31 JP JP12664286A patent/JPS62283635A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62283635A (ja) | 1987-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |