JPH09148478A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09148478A JPH09148478A JP7302548A JP30254895A JPH09148478A JP H09148478 A JPH09148478 A JP H09148478A JP 7302548 A JP7302548 A JP 7302548A JP 30254895 A JP30254895 A JP 30254895A JP H09148478 A JPH09148478 A JP H09148478A
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Abstract
(57)【要約】
【課題】 複数種類の電源電圧を必要とするインターフ
ェースに対応できるＬＳＩを実現することが可能な技術
を提供する。 【解決手段】 電源用電極９、信号用電極１０およびグ
ランド用電極１１を有する半導体チップ８が固定される
ベース基体１には、信号層３を上下方向から挟む位置に
電源層４およびグランド層５が配置されている。ここ
で、特にベース基体１の電源層４は、４つの電源層領域
４Ａ乃至４Ｄに分割されて、各電源層領域４Ａ乃至４Ｄ
に対して４種類の異なった電源電圧を印加できるように
構成されている。
ェースに対応できるＬＳＩを実現することが可能な技術
を提供する。 【解決手段】 電源用電極９、信号用電極１０およびグ
ランド用電極１１を有する半導体チップ８が固定される
ベース基体１には、信号層３を上下方向から挟む位置に
電源層４およびグランド層５が配置されている。ここ
で、特にベース基体１の電源層４は、４つの電源層領域
４Ａ乃至４Ｄに分割されて、各電源層領域４Ａ乃至４Ｄ
に対して４種類の異なった電源電圧を印加できるように
構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、信号層を上下方向から挟む位に電源層
およびグランド層が配置された多層構造のベース基体に
半導体チップが固定され、半導体チップの各電極が対応
するベース基体の各層に接続されてなる半導体集回路装
置に適用して有効な技術に関する。
置に関し、特に、信号層を上下方向から挟む位に電源層
およびグランド層が配置された多層構造のベース基体に
半導体チップが固定され、半導体チップの各電極が対応
するベース基体の各層に接続されてなる半導体集回路装
置に適用して有効な技術に関する。
【０００２】
【従来の技術】ＬＳＩで代表される半導体集積回路装置
は、高集積化、高機能化が進むにつれて、パッケージか
ら取り出されるリードの数は益々増加する傾向にある。
このような多リード化に適応した代表的なパッケージと
して、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）、あるいはＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａ
ｙ）またはＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）
構造などが知られている。
は、高集積化、高機能化が進むにつれて、パッケージか
ら取り出されるリードの数は益々増加する傾向にある。
このような多リード化に適応した代表的なパッケージと
して、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）、あるいはＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａ
ｙ）またはＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）
構造などが知られている。
【０００３】ここで、ＱＦＰは複数のリードをパッケー
ジの周囲から取り出すことができるものの、ＬＳＩを実
装基板に面実装する場合は、パッケージ周囲におけるリ
ードの広がり分だけ面積を占有してしまうため、実装上
の制約を受けるようになる。
ジの周囲から取り出すことができるものの、ＬＳＩを実
装基板に面実装する場合は、パッケージ周囲におけるリ
ードの広がり分だけ面積を占有してしまうため、実装上
の制約を受けるようになる。
【０００４】この点、リードに代えてピンを用いて、こ
れらピンをパッケージ底面から取り出すようにしたＰＧ
Ａを有するＬＳＩによれば、複数のピンはパッケージの
周囲からではなく、全面から取り出されるので、ピンを
実装基板に挿入して実装することにより、ＱＦＰのよう
に余分な面積を占有することがなくなる。
れらピンをパッケージ底面から取り出すようにしたＰＧ
Ａを有するＬＳＩによれば、複数のピンはパッケージの
周囲からではなく、全面から取り出されるので、ピンを
実装基板に挿入して実装することにより、ＱＦＰのよう
に余分な面積を占有することがなくなる。
【０００５】また、ピンに代えてバンプ電極のようなボ
ール状電極を用いたＢＧＡを有するＬＳＩによれば、複
数のボール状電極を実装基板に挿入することなく実装で
きるので、実装基板の両面を利用できるという利点があ
る。
ール状電極を用いたＢＧＡを有するＬＳＩによれば、複
数のボール状電極を実装基板に挿入することなく実装で
きるので、実装基板の両面を利用できるという利点があ
る。
【０００６】このように各種パッケージを用いてＬＳＩ
を組み立てる場合、いずれにおいても半導体チップをベ
ース基体にボンディング（固定）することが必要にな
る。半導体チップの表面には予め電源用電極、信号用電
極およびグランド用電極が設けられており、一方、この
半導体チップを固定するベース基体には、各電極がボン
ディングワイヤなどを通じて接続される電源層、信号層
およびグランド層が多層構造で配置されている。
を組み立てる場合、いずれにおいても半導体チップをベ
ース基体にボンディング（固定）することが必要にな
る。半導体チップの表面には予め電源用電極、信号用電
極およびグランド用電極が設けられており、一方、この
半導体チップを固定するベース基体には、各電極がボン
ディングワイヤなどを通じて接続される電源層、信号層
およびグランド層が多層構造で配置されている。
【０００７】ここで一般的にベース基体の構造は、ＬＳ
Ｉ動作時のノイズの原因となる信号層のインダクタンス
を低減するために、信号層を上下方向から挟む位置に電
源層およびグランド層を配置するようになっている。
Ｉ動作時のノイズの原因となる信号層のインダクタンス
を低減するために、信号層を上下方向から挟む位置に電
源層およびグランド層を配置するようになっている。
【０００８】例えば日経ＢＰ社発行、「ＶＬＳＩパッケ
ージーング技術（下）」、１９９３年５月３１日発行、
Ｐ１９３〜Ｐ１９５には、そのような位置関係となるよ
うに各信号層、電源層およびグランド層を配置するよう
にしたパッケージ技術が記載されている。
ージーング技術（下）」、１９９３年５月３１日発行、
Ｐ１９３〜Ｐ１９５には、そのような位置関係となるよ
うに各信号層、電源層およびグランド層を配置するよう
にしたパッケージ技術が記載されている。
【０００９】このように信号層を上下方向から挟む位置
に電源層およびグランド層を配置すると、ベース基体内
の信号線のインダクタンスをリターンにより等価的に低
減できるので、ノイズ対策上で効果的となる。
に電源層およびグランド層を配置すると、ベース基体内
の信号線のインダクタンスをリターンにより等価的に低
減できるので、ノイズ対策上で効果的となる。
【００１０】
【発明が解決しようとする課題】前記のように各種パッ
ケージを用いてＬＳＩを組み立てる場合、ベース基体に
固定される半導体チップに加える電源電圧は製品によっ
て異なっており、複数種類の値が設定されている。例え
ばこの電源電圧としては、５Ｖ、３．３Ｖ、１．２Ｖな
どの値が使用されている。
ケージを用いてＬＳＩを組み立てる場合、ベース基体に
固定される半導体チップに加える電源電圧は製品によっ
て異なっており、複数種類の値が設定されている。例え
ばこの電源電圧としては、５Ｖ、３．３Ｖ、１．２Ｖな
どの値が使用されている。
【００１１】これに対して、ベース基体に配置されてい
る電源層は、導電層がプレート状に配置された構造とな
っており、ベース基体に固定された半導体チップの電源
用電極をその導電層に接続することにより、その半導体
チップの設計仕様で決まっている特定の１種類の電源電
圧のみが印加可能になっている。
る電源層は、導電層がプレート状に配置された構造とな
っており、ベース基体に固定された半導体チップの電源
用電極をその導電層に接続することにより、その半導体
チップの設計仕様で決まっている特定の１種類の電源電
圧のみが印加可能になっている。
【００１２】ここで、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）ＬＳＩを用いて構成した最近のコンピ
ューターシステムなどにおいては、何通りかのインター
フェース仕様が必要になっており、これらに対応できる
ＬＳＩが要求されている。このような多種のインターフ
ェースに対応するためには、システムに複数種類の電源
電圧を使用するＬＳＩを混在させることが必須になって
いる。
ｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）ＬＳＩを用いて構成した最近のコンピ
ューターシステムなどにおいては、何通りかのインター
フェース仕様が必要になっており、これらに対応できる
ＬＳＩが要求されている。このような多種のインターフ
ェースに対応するためには、システムに複数種類の電源
電圧を使用するＬＳＩを混在させることが必須になって
いる。
【００１３】しかしながら、従来のＬＳＩでは半導体チ
ップに対して特定の１種類の電源電圧しか印加できない
ので、複数種類の電源電圧を必要とするインターフェー
スに対応できるＬＳＩを実現できないという問題があ
る。
ップに対して特定の１種類の電源電圧しか印加できない
ので、複数種類の電源電圧を必要とするインターフェー
スに対応できるＬＳＩを実現できないという問題があ
る。
【００１４】本発明の目的は、複数種類の電源電圧を必
要とするインターフェースに対応できるＬＳＩを実現す
ることが可能な技術を提供することにある。
要とするインターフェースに対応できるＬＳＩを実現す
ることが可能な技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１７】本発明の半導体集積回路装置は、電源用電
極、信号用電極およびグランド用電極を有する半導体チ
ップが、信号層を上下方向から挟む位置に電源層および
グランド層が配置された多層構造のベース基体に固定さ
れ、前記半導体チップの各電極が対応する前記ベース基
体の各層に接続されてなる半導体集積回路装置であっ
て、前記電源層は、複数の領域に分割されている。
極、信号用電極およびグランド用電極を有する半導体チ
ップが、信号層を上下方向から挟む位置に電源層および
グランド層が配置された多層構造のベース基体に固定さ
れ、前記半導体チップの各電極が対応する前記ベース基
体の各層に接続されてなる半導体集積回路装置であっ
て、前記電源層は、複数の領域に分割されている。
【００１８】上述した手段によれば、本発明の半導体集
積回路装置は、電源用電極、信号用電極およびグランド
用電極を有する半導体チップが固定される、信号層を上
下方向から挟む位置に電源層およびグランド層が配置さ
れたベース基体の電源層は、複数の領域に分割されてい
るので、各領域に対して複数種類の異なった電源電圧を
印加できる。従って、複数種類の電源電圧を必要とする
インターフェースに対応できるＬＳＩを実現することが
可能となる。
積回路装置は、電源用電極、信号用電極およびグランド
用電極を有する半導体チップが固定される、信号層を上
下方向から挟む位置に電源層およびグランド層が配置さ
れたベース基体の電源層は、複数の領域に分割されてい
るので、各領域に対して複数種類の異なった電源電圧を
印加できる。従って、複数種類の電源電圧を必要とする
インターフェースに対応できるＬＳＩを実現することが
可能となる。
【００１９】以下、本発明について、図面を参照して実
施例とともに詳細に説明する。
施例とともに詳細に説明する。
【００２０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２１】
（実施例１）図１は本発明の実施例１による半導体集積
回路装置を示す断面図で、ＰＧＡを有しキャップ封止構
造によるＬＳＩに適用した例を示している。本実施例の
半導体集積回路装置は、例えばガラスエポキシ、ＢＴ樹
脂、セラミックスなどで構成された多層構造からなり、
そのほば中央位置にはキャビティ２が形成された絶縁性
のベース基体１を有し、このベース基体１のキャビティ
２の周囲の所望位置には信号層３、この信号層３を上下
方向から挟む位置には電源層４（図では下方向）および
グランド層５（図では上方向）が配置されている。この
ように、信号層３を上下方向から挟む位置に電源層４お
よびグランド層５を配置することにより、ＬＳＩ動作時
のノイズの原因となる信号層のインダクタンスの低減が
図られている。
回路装置を示す断面図で、ＰＧＡを有しキャップ封止構
造によるＬＳＩに適用した例を示している。本実施例の
半導体集積回路装置は、例えばガラスエポキシ、ＢＴ樹
脂、セラミックスなどで構成された多層構造からなり、
そのほば中央位置にはキャビティ２が形成された絶縁性
のベース基体１を有し、このベース基体１のキャビティ
２の周囲の所望位置には信号層３、この信号層３を上下
方向から挟む位置には電源層４（図では下方向）および
グランド層５（図では上方向）が配置されている。この
ように、信号層３を上下方向から挟む位置に電源層４お
よびグランド層５を配置することにより、ＬＳＩ動作時
のノイズの原因となる信号層のインダクタンスの低減が
図られている。
【００２２】ベース基体１の裏面（図で上面）には例え
ばＡｌ、Ｃｕなどからなる良熱伝導性材料からなる放熱
体６が例えばシリコーンゴムなどの接着剤７によって取
り付けられている。ベース基体１のキャビティ２におけ
る放熱体６には同様な接着剤７によって半導体チップ８
がフェースダウンボンディングにより固定されている。
ばＡｌ、Ｃｕなどからなる良熱伝導性材料からなる放熱
体６が例えばシリコーンゴムなどの接着剤７によって取
り付けられている。ベース基体１のキャビティ２におけ
る放熱体６には同様な接着剤７によって半導体チップ８
がフェースダウンボンディングにより固定されている。
【００２３】半導体チップ８は例えば４種類の異なった
電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を使用するＬＳＩが混
在される構成になっており、その表面に設けられる電源
（Ｖｄｄ）用電極９は図２の底面図で示すように、４つ
の辺に沿ってパッド状の４種類の電源用電極９Ａ、９
Ｂ、９Ｃ、９Ｄが設けられている。同様に、所望位置に
は複数の信号用電極１０およびグランド（Ｖｓｓ）用電
極１１が設けられている。各電極の数は、説明を簡単に
するため限られた例で示している。
電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を使用するＬＳＩが混
在される構成になっており、その表面に設けられる電源
（Ｖｄｄ）用電極９は図２の底面図で示すように、４つ
の辺に沿ってパッド状の４種類の電源用電極９Ａ、９
Ｂ、９Ｃ、９Ｄが設けられている。同様に、所望位置に
は複数の信号用電極１０およびグランド（Ｖｓｓ）用電
極１１が設けられている。各電極の数は、説明を簡単に
するため限られた例で示している。
【００２４】ベース基体１の信号層３の下方向に配置さ
れた電源層４は、図２に示すように、キャビティ２内に
固定された半導体チップ８の４つの辺に沿って、４つの
電源層領域４Ａ、４Ｂ、４Ｃ、４Ｄに分割されており、
各電源層領域４Ａ乃至４Ｄは各々電気的に絶縁されてい
る。そして、各電源層領域４Ａ乃至４Ｄと対応する半導
体チップ８の各電極９Ａ乃至９Ｄとの間は、例えばＡｕ
線などからなるワイヤ１２によってボンディングされて
いる。同様に、信号層３と対応する信号用電極１０との
間、グランド層５と対応するグランド用電極１１との間
も、ワイヤ１２によってボンディングされている。
れた電源層４は、図２に示すように、キャビティ２内に
固定された半導体チップ８の４つの辺に沿って、４つの
電源層領域４Ａ、４Ｂ、４Ｃ、４Ｄに分割されており、
各電源層領域４Ａ乃至４Ｄは各々電気的に絶縁されてい
る。そして、各電源層領域４Ａ乃至４Ｄと対応する半導
体チップ８の各電極９Ａ乃至９Ｄとの間は、例えばＡｕ
線などからなるワイヤ１２によってボンディングされて
いる。同様に、信号層３と対応する信号用電極１０との
間、グランド層５と対応するグランド用電極１１との間
も、ワイヤ１２によってボンディングされている。
【００２５】ベース基体１の表面（図で下面）の周辺部
には例えばＦｅ−Ｎｉ合金などからなる複数のピン１３
がアレイ状に取り付けられており、各ピン１３は各層３
乃至５のうち対応した層に導通している。ベース基体１
の表面のピン１３で囲まれた中央位置にはキャップ１４
が接着剤７によって取り付けられており、これによって
半導体チップ８が封止されている。
には例えばＦｅ−Ｎｉ合金などからなる複数のピン１３
がアレイ状に取り付けられており、各ピン１３は各層３
乃至５のうち対応した層に導通している。ベース基体１
の表面のピン１３で囲まれた中央位置にはキャップ１４
が接着剤７によって取り付けられており、これによって
半導体チップ８が封止されている。
【００２６】図３は半導体チップ８の４種類の電源用電
極９Ａ乃至９Ｄとベース基体１の４つの電源層領域４Ａ
乃至４Ｄとの接続状態を示す概略平面図で、各電極９Ａ
乃至９Ｄは各々電気的に絶縁されている対応する各電源
層領域４Ａ乃至４Ｄに接続されている。これによって、
半導体チップ８の４種類の電源用電極９Ａ乃至９Ｄは、
４つの電源層領域４Ａ乃至４Ｄを介して４種類の異なっ
た電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４に接続可能になって
おり、複数種類の電源電圧を必要とするインターフェー
スに対応できるＬＳＩを実現することが可能となってい
る。このように、半導体チップ８の４つの辺に対応して
各電源層領域４Ａ乃至４Ｄを設けることにより、使用す
る場合の使い勝手が良くなり、誤配線などのミスを避け
ることができる。
極９Ａ乃至９Ｄとベース基体１の４つの電源層領域４Ａ
乃至４Ｄとの接続状態を示す概略平面図で、各電極９Ａ
乃至９Ｄは各々電気的に絶縁されている対応する各電源
層領域４Ａ乃至４Ｄに接続されている。これによって、
半導体チップ８の４種類の電源用電極９Ａ乃至９Ｄは、
４つの電源層領域４Ａ乃至４Ｄを介して４種類の異なっ
た電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４に接続可能になって
おり、複数種類の電源電圧を必要とするインターフェー
スに対応できるＬＳＩを実現することが可能となってい
る。このように、半導体チップ８の４つの辺に対応して
各電源層領域４Ａ乃至４Ｄを設けることにより、使用す
る場合の使い勝手が良くなり、誤配線などのミスを避け
ることができる。
【００２７】図４は一例として半導体チップ８の対向す
る２つの辺に設けられた２種類の電源用電極９Ａ、９Ｃ
の対応した各ピン１３Ａ、１３Ｃへの接続経路を示す概
略断面図である。電源用電極９Ａは電源層４Ａ、スルー
ホール配線１５Ａを介してピン１３Ａに接続され、電源
用電極９Ｃは電源層４Ｃ、スルーホール配線１５Ｃを介
してピン１３Ｃに接続されている。
る２つの辺に設けられた２種類の電源用電極９Ａ、９Ｃ
の対応した各ピン１３Ａ、１３Ｃへの接続経路を示す概
略断面図である。電源用電極９Ａは電源層４Ａ、スルー
ホール配線１５Ａを介してピン１３Ａに接続され、電源
用電極９Ｃは電源層４Ｃ、スルーホール配線１５Ｃを介
してピン１３Ｃに接続されている。
【００２８】次に、本実施例の半導体集積回路装置の製
造方法を、図５乃至図７を参照して工程順に説明する。
造方法を、図５乃至図７を参照して工程順に説明する。
【００２９】まず、図５に示すように、例えばＡｌ、Ｃ
ｕなどからなる放熱体６を用いて、この放熱体６の中央
部に例えばシリコーンゴムなどからなる接着剤７によっ
て半導体チップ８を固定する。
ｕなどからなる放熱体６を用いて、この放熱体６の中央
部に例えばシリコーンゴムなどからなる接着剤７によっ
て半導体チップ８を固定する。
【００３０】次に、図６に示すように、例えばガラスエ
ポキシ、ＢＴ樹脂、セラミックスなどで構成された多層
構造からなり、そのほば中央位置にはキャビティ２が形
成された絶縁性のベース基体１を用いて、キャビティ２
内に半導体チップ８を位置決めするようにして、その裏
面に放熱体６を例えばシリコーンゴムなどの接着剤７に
よって取り付ける。ベース基体１のキャビティ２の階段
部の所定位置には予め各層３、４、５が所定の位置関係
となるようにが形成されているとともに、ベース基体１
の表面の周辺部には例えばＦｅ−Ｎｉ合金からなる複数
のピン１３がアレイ状に取り付けられていて、各ピン１
３は対応した各層３、４、５に導通されているものとす
る。
ポキシ、ＢＴ樹脂、セラミックスなどで構成された多層
構造からなり、そのほば中央位置にはキャビティ２が形
成された絶縁性のベース基体１を用いて、キャビティ２
内に半導体チップ８を位置決めするようにして、その裏
面に放熱体６を例えばシリコーンゴムなどの接着剤７に
よって取り付ける。ベース基体１のキャビティ２の階段
部の所定位置には予め各層３、４、５が所定の位置関係
となるようにが形成されているとともに、ベース基体１
の表面の周辺部には例えばＦｅ−Ｎｉ合金からなる複数
のピン１３がアレイ状に取り付けられていて、各ピン１
３は対応した各層３、４、５に導通されているものとす
る。
【００３１】続いて、半導体チップ８の表面に形成され
ている複数種類の電源用電極９Ａ乃至９Ｄを含む各電極
１０、１１と、ベース基体１のキャビティ２の階段部に
形成されている対応した各層３、４、５間に例えばＡｕ
線などからなるワイヤ１２をボンディングする。
ている複数種類の電源用電極９Ａ乃至９Ｄを含む各電極
１０、１１と、ベース基体１のキャビティ２の階段部に
形成されている対応した各層３、４、５間に例えばＡｕ
線などからなるワイヤ１２をボンディングする。
【００３２】次に、図７に示すように、ベース基体１の
キャビティ２に例えばＡｌ、Ｃｕなどからなるキャップ
１４を対向させ、例えばシリコーンゴムなどからなる接
着剤７を介在させてキャビティ２を覆うようにベース基
体１の表面に位置決めした状態で、加熱炉を通過させて
熱処理する。これによって、接着剤７を溶融させてキャ
ップ１４をベース基体１の中央位置に取り付けることに
より、図１に示したような半導体集積回路装置を組み立
てる。
キャビティ２に例えばＡｌ、Ｃｕなどからなるキャップ
１４を対向させ、例えばシリコーンゴムなどからなる接
着剤７を介在させてキャビティ２を覆うようにベース基
体１の表面に位置決めした状態で、加熱炉を通過させて
熱処理する。これによって、接着剤７を溶融させてキャ
ップ１４をベース基体１の中央位置に取り付けることに
より、図１に示したような半導体集積回路装置を組み立
てる。
【００３３】以上のような実施例１によれば次のような
効果が得られる。
効果が得られる。
【００３４】電源用電極９、信号用電極１０およびグラ
ンド用電極１１を有する半導体チップ８が固定される、
信号層３を上下方向から挟む位置に電源層４およびグラ
ンド層５が配置されたベース基体１の電源層４は、４つ
の電源層領域４Ａ乃至４Ｄに分割されているので、各電
源層領域４Ａ乃至４Ｄに対して４種類の異なった電源電
圧を印加できるようになり、複数種類の電源電圧を必要
とするインターフェースに対応できるＬＳＩを実現する
ことが可能となる。
ンド用電極１１を有する半導体チップ８が固定される、
信号層３を上下方向から挟む位置に電源層４およびグラ
ンド層５が配置されたベース基体１の電源層４は、４つ
の電源層領域４Ａ乃至４Ｄに分割されているので、各電
源層領域４Ａ乃至４Ｄに対して４種類の異なった電源電
圧を印加できるようになり、複数種類の電源電圧を必要
とするインターフェースに対応できるＬＳＩを実現する
ことが可能となる。
【００３５】（実施例２）図８は本発明の実施例２によ
る半導体集積回路装置を示す断面図で、実施例１と同様
な半導体チップ８を用いてベース基体１のキャビティ２
における底板１６にフェースアップボンディングにより
固定した構造において、実施例１と同様に４つの電源層
領域４Ａ乃至４Ｄに分割された電源層４を配置したベー
ス基体１を用いた例を示すものである。
る半導体集積回路装置を示す断面図で、実施例１と同様
な半導体チップ８を用いてベース基体１のキャビティ２
における底板１６にフェースアップボンディングにより
固定した構造において、実施例１と同様に４つの電源層
領域４Ａ乃至４Ｄに分割された電源層４を配置したベー
ス基体１を用いた例を示すものである。
【００３６】このような実施例２によっても、実施例１
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したピン１３に接
続されているので、各電源層領域４Ａ乃至４Ｄに対して
４種類の異なった電源電圧を印加できるようになり、実
施例１と同様な効果を得ることができる。
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したピン１３に接
続されているので、各電源層領域４Ａ乃至４Ｄに対して
４種類の異なった電源電圧を印加できるようになり、実
施例１と同様な効果を得ることができる。
【００３７】（実施例３）図９は本発明の実施例３によ
る半導体集積回路装置を示す断面図で、実施例２と同様
に半導体チップ８をフェースアップボンディングにより
固定した構造において、ベース基体１の表面に複数のピ
ン１３に代えて複数のボール１７をアレイ状に取り付け
た、いわゆるＢＧＡを有するＬＳＩに適用した例を示す
ものである。
る半導体集積回路装置を示す断面図で、実施例２と同様
に半導体チップ８をフェースアップボンディングにより
固定した構造において、ベース基体１の表面に複数のピ
ン１３に代えて複数のボール１７をアレイ状に取り付け
た、いわゆるＢＧＡを有するＬＳＩに適用した例を示す
ものである。
【００３８】このような実施例３によっても、実施例１
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したボール１７に
接続されているので、各電源層領域４Ａ乃至４Ｄに対し
て４種類の異なった電源電圧を印加できるようになり、
実施例１と同様な効果を得ることができる。
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したボール１７に
接続されているので、各電源層領域４Ａ乃至４Ｄに対し
て４種類の異なった電源電圧を印加できるようになり、
実施例１と同様な効果を得ることができる。
【００３９】（実施例４）図１０は本発明の実施例４に
よる半導体集積回路装置を示す断面図で、実施例１と同
様に、半導体チップ８を用いてベース基体１のキャビテ
ィ２における放熱体６にフェースダウンボンディングに
より固定した構造において、ベース基体１の表面に複数
のピン１３に代えて複数のボール１７をアレイ状に取り
付けた、いわゆるＢＧＡを有するＬＳＩに適用した例を
示すものである。
よる半導体集積回路装置を示す断面図で、実施例１と同
様に、半導体チップ８を用いてベース基体１のキャビテ
ィ２における放熱体６にフェースダウンボンディングに
より固定した構造において、ベース基体１の表面に複数
のピン１３に代えて複数のボール１７をアレイ状に取り
付けた、いわゆるＢＧＡを有するＬＳＩに適用した例を
示すものである。
【００４０】このような実施例４によっても、実施例１
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したボール１７に
接続されているので、各電源層領域４Ａ乃至４Ｄに対し
て４種類の異なった電源電圧を印加できるようになり、
実施例１と同様な効果を得ることができる。
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したボール１７に
接続されているので、各電源層領域４Ａ乃至４Ｄに対し
て４種類の異なった電源電圧を印加できるようになり、
実施例１と同様な効果を得ることができる。
【００４１】（実施例５）図１１は本発明の実施例５に
よる半導体集積回路装置を示す断面図で、樹脂封止構造
によるＬＳＩに適用した例で示している。本実施例で
は、半導体チップ８およびボンディングワイヤ１２はベ
ース基体１を覆う例えばエポキシ樹脂などの樹脂体１８
によって封止された構造において、半導体チップ８を固
定するベース基体１には、図２に示したような４つの電
源層領域４Ａ乃至４Ｄに分割された電源層４が配置され
ている。各電源層領域４Ａ乃至４Ｄは導電層１９および
ボンディングワイヤ１２を介して半導体チップ８の対応
した各電源用電極９Ａ乃至９Ｄに接続されている。
よる半導体集積回路装置を示す断面図で、樹脂封止構造
によるＬＳＩに適用した例で示している。本実施例で
は、半導体チップ８およびボンディングワイヤ１２はベ
ース基体１を覆う例えばエポキシ樹脂などの樹脂体１８
によって封止された構造において、半導体チップ８を固
定するベース基体１には、図２に示したような４つの電
源層領域４Ａ乃至４Ｄに分割された電源層４が配置され
ている。各電源層領域４Ａ乃至４Ｄは導電層１９および
ボンディングワイヤ１２を介して半導体チップ８の対応
した各電源用電極９Ａ乃至９Ｄに接続されている。
【００４２】このような実施例５によっても、実施例１
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したピン１３に接
続されているので、各電源層領域４Ａ乃至４Ｄに対して
４種類の異なった電源電圧を印加できるようになり、実
施例１と同様な効果を得ることができる。
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したピン１３に接
続されているので、各電源層領域４Ａ乃至４Ｄに対して
４種類の異なった電源電圧を印加できるようになり、実
施例１と同様な効果を得ることができる。
【００４３】（実施例６）図１２は本発明の実施例６に
よる半導体集積回路装置を示す断面図で、実施例５と同
様に、半導体チップ８およびボンディングワイヤ１２を
樹脂体１８によって封止した構造において、ベース基体
１の表面に複数のピン１３に代えて複数のボール１７を
アレイ状に取り付けた、いわゆるＢＧＡを有するＬＳＩ
に適用した例を示すものである。
よる半導体集積回路装置を示す断面図で、実施例５と同
様に、半導体チップ８およびボンディングワイヤ１２を
樹脂体１８によって封止した構造において、ベース基体
１の表面に複数のピン１３に代えて複数のボール１７を
アレイ状に取り付けた、いわゆるＢＧＡを有するＬＳＩ
に適用した例を示すものである。
【００４４】このような実施例６によっても、実施例１
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したボール１７に
接続されているので、各電源層領域４Ａ乃至４Ｄに対し
て４種類の異なった電源電圧を印加できるようになり、
実施例１と同様な効果を得ることができる。
と同様に、ベース基体１の電源層４は、４つの電源層領
域４Ａ乃至４Ｄに分割されて各々対応したボール１７に
接続されているので、各電源層領域４Ａ乃至４Ｄに対し
て４種類の異なった電源電圧を印加できるようになり、
実施例１と同様な効果を得ることができる。
【００４５】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００４６】例えば、前記実施例では、ベース基体に配
置される電源層を４つの電源層領域に分割する例で説明
したが、分割される電源層領域は４つ以内でも良く、こ
れは半導体チップに設けられる電源用電極の数について
も同様である。
置される電源層を４つの電源層領域に分割する例で説明
したが、分割される電源層領域は４つ以内でも良く、こ
れは半導体チップに設けられる電源用電極の数について
も同様である。
【００４７】また、前記実施例では、ベース基体の上方
向位置に電源層を配置する例で説明したが、これと逆に
電源層をベース基体の下方向位置に配置するようにして
も良い。要するに、信号層を上下方向から挟む位置に電
源層およびグランド層が配置されるようになっていれば
良い。
向位置に電源層を配置する例で説明したが、これと逆に
電源層をベース基体の下方向位置に配置するようにして
も良い。要するに、信号層を上下方向から挟む位置に電
源層およびグランド層が配置されるようになっていれば
良い。
【００４８】さらに、前記実施例では、半導体チップの
電極とベース基体の電源及び信号層を金線などで接続す
るワイヤボンディングを例にあげたが、半導体チップの
電極とベース基体の電源及び信号層を、例えば鉛とすず
の合金でできた半田ボールで接続するＣＣＢ（Ｃｏｎｔ
ｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｂｏｎｄｉｎｇ）の
ＬＳＩに適用しても有効である。
電極とベース基体の電源及び信号層を金線などで接続す
るワイヤボンディングを例にあげたが、半導体チップの
電極とベース基体の電源及び信号層を、例えば鉛とすず
の合金でできた半田ボールで接続するＣＣＢ（Ｃｏｎｔ
ｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｂｏｎｄｉｎｇ）の
ＬＳＩに適用しても有効である。
【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置に適用した場合について説明したが、それ
に限定されるものではない。本発明は、少なくとも複数
種類の電源電圧を使用する半導体チップを用いることを
条件とするものには適用できる。
なされた発明をその背景となった利用分野である半導体
集積回路装置に適用した場合について説明したが、それ
に限定されるものではない。本発明は、少なくとも複数
種類の電源電圧を使用する半導体チップを用いることを
条件とするものには適用できる。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００５１】電源用電極、信号用電極およびグランド用
電極を有する半導体チップが固定される、信号層を上下
方向から挟む位置に電源層およびグランド層が配置され
たベース基体の電源層は、複数の電源層領域に分割され
ているので、各電源層領域に対して複数種類の異なった
電源電圧を印加できるようになり、複数種類の電源電圧
を必要とするインターフェースに対応できるＬＳＩを実
現することが可能となる。
電極を有する半導体チップが固定される、信号層を上下
方向から挟む位置に電源層およびグランド層が配置され
たベース基体の電源層は、複数の電源層領域に分割され
ているので、各電源層領域に対して複数種類の異なった
電源電圧を印加できるようになり、複数種類の電源電圧
を必要とするインターフェースに対応できるＬＳＩを実
現することが可能となる。
【図１】本発明の実施例１による半導体集積回路装置を
示す断面図である。
示す断面図である。
【図２】本発明の実施例１による半導体集積回路装置の
主要部を示す底面図である。
主要部を示す底面図である。
【図３】本発明の実施例１による半導体集積回路装置の
主要部を示す概略平面図である。
主要部を示す概略平面図である。
【図４】本発明の実施例１による半導体集積回路装置の
主要部を示す概略断面図である。
主要部を示す概略断面図である。
【図５】本発明の実施例１による半導体集積回路装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図６】本発明の実施例１による半導体集積回路装置の
製造方法の他の工程を示す断面図である。
製造方法の他の工程を示す断面図である。
【図７】本発明の実施例１による半導体集積回路装置の
製造方法のその他の工程を示す断面図である。
製造方法のその他の工程を示す断面図である。
【図８】本発明の実施例２による半導体集積回路装置を
示す断面図である。
示す断面図である。
【図９】本発明の実施例３による半導体集積回路装置を
示す断面図である。
示す断面図である。
【図１０】本発明の実施例４による半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図１１】本発明の実施例５による半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図１２】本発明の実施例６による半導体集積回路装置
を示す断面図である。
を示す断面図である。
１…ベース基体、２…キャビティ、３…信号層、４…電
源層、４Ａ乃至４Ｄ…電源層領域、５…グランド層、６
…放熱体、７…接着剤、、８…半導体チップ、９、９Ａ
乃至９Ｄ…電源用電極、１０…信号用電極、１１…グラ
ンド用電極、１２…ボンディングワイヤ、１３…ピン、
１４…キャップ、１５Ａ、１５Ｃ…スルーホール配線、
１６…底板、１７…ボール、１８…樹脂体、１９…導電
層。
源層、４Ａ乃至４Ｄ…電源層領域、５…グランド層、６
…放熱体、７…接着剤、、８…半導体チップ、９、９Ａ
乃至９Ｄ…電源用電極、１０…信号用電極、１１…グラ
ンド用電極、１２…ボンディングワイヤ、１３…ピン、
１４…キャップ、１５Ａ、１５Ｃ…スルーホール配線、
１６…底板、１７…ボール、１８…樹脂体、１９…導電
層。
Claims (5)
- 【請求項１】 電源用電極、信号用電極およびグランド
用電極を有する半導体チップが、信号層を上下方向から
挟む位置に電源層およびグランド層が配置された多層構
造のベース基体に固定され、前記半導体チップの各電極
が対応する前記ベース基体の各層に接続されてなる半導
体集積回路装置であって、前記電源層は、複数の領域に
分割されていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記ベース基体に配置されている電源層
の複数の領域は、各々電気的に絶縁されていることを特
徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記ベース基体に配置されている電源層
の複数の領域は、前記ベース基体を構成している多層構
造の１つの層に配置されていることを特徴とする請求項
１または２に記載の半導体集積回路装置。 - 【請求項４】 前記ベース基体に配置されている電源層
の複数の領域は、４つの領域から構成されていることを
特徴とする請求項１乃至３のいずれか１項に記載の半導
体集積回路装置。 - 【請求項５】 前記半導体チップの電源用電極は、異な
る電源電圧が印加可能な複数個が前記ベース基体に配置
されている電源層の複数の領域にそれぞれ接続されてい
ることを特徴とする請求項１乃至４のいずれか１項に記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302548A JPH09148478A (ja) | 1995-11-21 | 1995-11-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302548A JPH09148478A (ja) | 1995-11-21 | 1995-11-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148478A true JPH09148478A (ja) | 1997-06-06 |
Family
ID=17910301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7302548A Pending JPH09148478A (ja) | 1995-11-21 | 1995-11-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148478A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999013509A1 (en) * | 1997-09-09 | 1999-03-18 | Hitachi, Ltd. | Semiconductor device |
| CN1303685C (zh) * | 2002-06-28 | 2007-03-07 | 矽品精密工业股份有限公司 | 球栅阵列半导体封装件 |
| KR100929620B1 (ko) * | 2001-10-18 | 2009-12-03 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치와 전자장치 |
-
1995
- 1995-11-21 JP JP7302548A patent/JPH09148478A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999013509A1 (en) * | 1997-09-09 | 1999-03-18 | Hitachi, Ltd. | Semiconductor device |
| KR100929620B1 (ko) * | 2001-10-18 | 2009-12-03 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치와 전자장치 |
| CN1303685C (zh) * | 2002-06-28 | 2007-03-07 | 矽品精密工业股份有限公司 | 球栅阵列半导体封装件 |
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