KR100929620B1 - 반도체장치와 전자장치 - Google Patents

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모토오 스와
유우이치 마브치
아츠시 나카무라
히데시 후쿠모토
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 반도체장치와 전자장치에 관한 것으로, 전원노이즈를 억제하면서, 외부전원 단자수를 삭감하고, 소형화를 실현한 반도체장치, 바이패스 콘덴서를 효율적으로 탑재한 전자장치를 제공하는 것이다.
복수의 출력회로, 상기 출력회로에 대해 전압을 공급하는 전극을 갖는 반도체칩을 표면에 탑재하고, 이면에 외부단자가 설치되며, 복수의 배선층을 갖는 패키지기판을 구비하고, 패키지기판 표면에 상기 반도체칩의 상기 전극에 한 단부가 접속되는 제 2 전극, 상기 표면배선층과는 다른 배선층을 포함하고 상기 제 2 전극 각각 을 공통으로 접속하는 제 1 배선수단, 상기 제 1 전극과 상기 이면에 설치된 상기 외부단자가 대응하는 것을 접속하는 제 2 배선수단, 상기 제 1 배선수단과 상기 이면에 설치된 상기 제 2 전극보다도 적은 수로 집약된 수의 외부단자의 복수에 접속하는 복수의 제 3 배선수단을 설치한다.

Description

반도체장치와 전자장치{A SEMICONDUCTOR DEVICE AND AN ELECTRONIC DEVICE}
도 1 은 이 발명에 관한 반도체장치의 한 실시예를 도시하는 블럭도이다.
도 2 는 이 발명에 관한 BGA구성의 반도체장치의 한 실시예를 도시하는 개략 단면도이다.
도 3 은 이 발명에서 전원노이즈를 설명하기 위한 등가회로도이다.
도 4 는 상기 도 3의 관통전류모드의 상기 전원공급경로에서의 실효 인덕턴스의 특성도이다.
도 5 는 이 발명에서의 전원노이즈를 설명하기 위한 등가회로도이다.
도 6 은 도 5의 부하충전모드의 상기 전원공급경로에서의 실효 인덕턴스의 특정도이다.
도 7 은 이 발명에서의 전원노이즈를 설명하기 위한 등가회로도이다.
도 8 은 도 7의 부하방전모드의 상기 전원공급경로에서의 실효 인덕턴스의 특성도이다.
도 9 는 이 발명에 관한 반도체장치의 한 실시예를 도시하는 개략 이면도이다.
도 10 은 이 발명을 설명하기 위한 전류경로의 설명도이다.
도 11 은 이 발명을 설명하기 위한 전류경로의 설명도이다.
도 12 는 이 발명에 관한 패키지기판의 제 1 층째(표면)의 한 실시예를 도시하는 배선패턴도이다.
도 13 은 이 발명에 관한 패키지기판의 제 2 층째의 한 실시예를 도시하는 배선패턴도이다.
도 14 는 이 발명에 관한 패키지기판의 제 3층째의 한 실시예를 도시하는 배선패턴도이다.
도 15 는 이 발명에 관한 패키지기판의 제 4층째(이면)의 한 실시예를 도시하는 배선패턴도이다.
도 16 은 이 발명을 설명하기 위한 반도체장치의 측정결과도이다.
도 17 은 이 발명에 관한 패키지기판의 제 1층째(표면)의 다른 한 실시예를 도시하는 배선패턴도이다.
도 18 은 이 발명에 관한 패키지기판의 제 2층째의 다른 한 실시예를 도시하는 배선패턴도이다.
도 19 는 이 발명에 관한 패키지기판의 제 3층째의 다른 한 실시예을 도시하는 배선패턴도이다.
도 20 은 이 발명에 관한 패키지기판의 제 4층째(이면)의 다른 한 실시예를 도시하는 배선패턴도이다.
도 21 은 이 발명에 관한 BGA구성의 반도체장치의 다른 한 실시예를 도시하는 개략 단면도이다.
도 22 는 도 21의 본딩 와이어의 한 실시예를 도시하는 패턴도이다.
도 23 은 도 22의 실시예에 대응한 패키지기판의 제 1층째(표면)의 한 실시예를 도시하는 배선패턴도이다.
도 24 는 도 22의 실시예에 대응한 패키지기판의 제 2층째의 한 실시예를 도시하는 배선패턴도이다.
도 25 는 도 22의 실시예에 대응한 패키지기판의 제 3층째의 한 실시예를 도시하는 배선패턴도이다.
도 26 은 도 22의 실시예에 대응한 패키지기판의 제 4층째(이면)의 한 실시예를 도시하는 배선패턴도이다.
도 27 은 이 발명에 관한 BGA구성의 반도체장치의 또 다른 한 실시예를 도시하는 개략 단면도이다.
도 28 은 도 27에 도시한 반도체장치의 한 실시예를 도시하는 상면도이다.
도 29 는 도 27에 도시한 반도체장치의 한 실시예를 도시하는 이면도이다.
도 30 은 이 발명을 전자장치를 구성하는 실장기판에 적용한 경우의 한 실시예를 도시하는 개략 단면도이다.
도 31 은 도 30의 실장기판 표면부의 한 실시예를 도시하는 패턴도이다.
도 32 는 도 30의 실장기판 이면부의 한 실시예를 도시하는 패턴도이다.
<도면의 주요부분에 대한 상세한 설명>
1 : 내부회로 2 : I/O회로
3 : PKG내 신호선 4 : I/O용 전원플레인
5 : 내부회로용 전원플레인 6 : GND용 전원플레인
본 발명은 반도체장치와 전자장치에 관한 것으로, 주로 BGA(Ball Grid Array)구조의 반도체장치와 그것이 탑재되는 전자장치의 전원공급기술에 이용하기에 유용한 기술에 관한 것이다.
본원발명을 이루고 난 후의 공지예 조사에서, 본원발명과 관련성이 생각되어지는 것으로 일본 특개평9-22977호(이하, 문헌 1)와 일본 특개평11-324886호공보(이하, 문헌 2)의 존재가 보고되었다. 문헌 1에서는 신호패드, 그라운드패드 및 전원패드를 교호로 배치하고, 와이어를 거의 평행, 거의 동일한 길이로 하여 노이즈 등을 적게하는 BGA구조가 제안되어 있다. 전원, 그라운드배선은 내부단자에서 외부단자간에 집약되어 외부단자수를 줄이도록 하고 있다. 문헌 2에서는 칩상에 재배선층을 이용하여 플레인층을 형성하고, 플레인층을 이용하여 배선을 통합하고, 반도체칩상의 플립 칩 펌프의 수를 저감하고 있다.
또, 상기 반도체칩에 설치된 전원공급용 전극에 대해 외부전원단자를 줄이는 기술로, DRAM 등으로 이용된 리드플레임으로 구성된 버스 바(bus bar)의 기술이 있다. 이 버스 바의 기술에서는 반도체칩에 복수의 전원공급용 패드를 설치하고, 각각을 본딩 와이어에 의해 1개의 리드플레임상에 본딩하고 외부전원단주수를 저감하고 있다. 즉, 상기 리드플레임을 전원배선의 일부로 이용하는 것이다.
반도체장치에서는 그것이 실장기판에 탑재되었을 때 출력단자에 부가되는 비교적 큰 기생용량 등의 부하를 고속으로 구동하기 위해 비교적 큰 전류구동능력을 필요로 한다. 이러한 큰 전류를 흘리는 출력회로를 설치한 경우, 출력회로의 전원단자에 큰 노이즈가 발생한 전원노이즈가 발생하는 것이 알려져 있다. 이러한 큰 노이즈의 발생을 저감시키기 위해 전원 임피던스를 낮게 억제하는 것이 필요하다. 또, 출력회로에서 발생한 전원노이즈가 다른 회로에 전달되지 않도록 하기 위해, 반도체칩상에서 출력회로의 전원공급선과, 입력회로와 내부회로의 전원공급선을 분리하고, 각각에 대응하여 전원패드가 설치된다.
BGA구조인 패키지에서는 다수의 외부단자를 설치할 수 있고, 상기 반도체칩에 설치되는 전원공급용 패드와 일대일로 대응시켜 외부단자를 할당하는 것에 관해 각별한 문제의식은 존재하지 않았다. 반대로 말하면, 반도체칩에 설치되는 전원공급용 패드와 일대일로 대응시켜 외부단자를 할당하므로써, 실장기판에서 상기 외부단자를 통해 반도체칩의 각각의 전원공급용 패드에 전압을 전달하고, 상기 노이즈의 원인이 되는 기생 인덕턴스성분의 대폭적인 경감으로 노이즈의 발생을 억제하고, 아울러 내부회로와 입력회로에 출력회로측으로부터 노이즈가 전달되는 것을 방지하는 것이 우선되는 것이다.
예를 들면, 전원노이즈의 관점에서 보면, 상기와 같은 버스 바를 이용한 것에서는 외부단자수는 저감할 수 있으나 기생인덕턴스는 반대로 크게 증가해버린다. DRAM의 패키지에서는 본딩와이어의 인덕턴스성분은, 거의 1nH정도이다. 이에 대해 리드 플레임의 인덕턴스성분은 4nH정도이다. 예를 들면, 하나의 버스 바에 대해 반 도체칩에 그라운드패드가 5개 존재했다고 하면, 본딩 와이어부분에서의 합성 인덕턴스는 1/5nH로 저감할 수 있지만, 리드 플레임은 1개로 공통화하므로, 리드 플레임의 인덕턴스4nH가 그대로 존재하므로, 토털 인덕턴스는 1/5 + 4 = 4.2nH와 같이 개선되지 않는다. 이에 대해, 상기 반도체칩의 그라운드패드에 일대일 대응하여 리드 및 외부단자를 설치한 경우에는 (1 + 4)/5 = 1nH와 같이 작게 할 수 있다.
그러나, 소자의 미세화가 진행됨에 따라, 하나의 반도체칩에 형성되는 회로규격이 커지고, 그게 따라 외부단자수도 증대하는 경향에 있다. 이 외부단자수의 증대는 반도체칩측에서 소자의 미세화 등에 의해 그만큼 문제가 되지 않지만, 그것이 탑재되는 패키지기판에서는 상기 외부단자수의 증대에 대응하여 큰 사이즈의 것을 이용하는 것이 필요해지고, 패키지기판의 비용증대, 및 반도체장치 그 자체의 사이즈도 커지고 전자장치의 소형화를 방지하는 요인이 되는 문제가 발생한다. 상기 문헌 1과 문헌 2에서는 전원공급경로에서의 기생 인덕턴스 성분에 관한 배려, 출력회로에서 발생하는 노이즈에 관한 배려가 전혀 없고, 상기 전원노이즈의 문제를 해결하는 어떠한 시사도 주는 것은 아니다.
본 발명의 목적은 전원노이즈를 억제하면서, 외부전원 단자수를 삭감한 반도체장치를 제공하는 데에 있다. 본 발명의 다른 목적은 전원노이즈를 억제하면서 소형화를 실현한 반도체장치를 제공하는 데에 있다. 본 발명의 또다른 목적은 바이패스 콘덴서를 효율적으로 탑재한 전자장치를 제공하는 데에 있다. 이 발명의 상기 및 그 외의 목적과 신규특징은 본 명세서의 기술 및 첨부도면에서 명확하게 알 수 있을 것이다.
본 원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 아래와 같다. 즉, 내부회로에서 형성된 신호를 출력하는 복수의 출력회로, 상기 내부회로에 대해 동작전압을 공급하는 제 1 전압공급전극 및 상기 복수의 출력회로에 대해 동작전압을 공급하는 복수의 제 2 전압공급전극을 갖는 반도체칩을 표면에 탑재하고, 이면에 외부단자가 설치되며, 복수의 배선층을 갖는 패키지기판을 구비하고, 이러한 패키지기판의 표면에 상기 반도체칩의 상기 제 1 전압공급전극에 한 단부가 접속되는 제 1 전극 및 상기 복수의 제 2 전압공급전극에 한 단부가 각각 접속되는 복수의 제 2 전극, 상기 표면배선층과는 다른 배선층을 포함하여 상기 제 2 전극 각각을 공통으로 접속하는 제 1 배선수단, 상기 제 1 전극과 상기 이면에 설치된 상기 외부단자가 대응하는 것을 접속하는 제 2 배선수단, 상기 제 1 배선수단과 상기 이면에 설치된 상기 제 2 전극보다도 적은 수로 집약된 수의 복수의 외부단자를 각각 접속하는 복수의 제 3 배선수단을 설치한다.
본원에 있어서 개시되는 발명 중 다른 대표적인 것의 개요를 간단히 설명하면, 아래와 같다. 즉, 동작전압을 공급하는 복수의 전원단자, 회로의 접지전위를 공급하는 복수의 접지단자를 갖는 반도체장치가 표면에 탑재되고, 이면에 바이패스 콘덴서가 설치되는 실장기판을 구비하며, 이러한 실장기판의 표면에 상기 반도체장치의 상기 복수의 전원단자 한 단부가 각각 접속되는 복수의 제 1 전극, 상기 반도체장치의 상기 복수의 접지단자 한 단부가 각각 접속되는 복수의 제 2 전극, 상기 제 1 전극이 형성되는 배선층과는 다른 배선층을 포함하고, 상기 제 1 전극을 공통으로 접속하는 제 1 배선수단, 및 상기 제 2 전극을 공통으로 접속하는 제 2 배선 수단, 상기 제 1 배선수단과 상기 이면에 설치된 상기 제 1 전극보다도 적은 수로 집약된 수의 제 3 전극을 접속하는 제 3 배선수단 및 상기 제 2 전극보다도 적은 수로 집약된 수의 제 4 전극을 접속하는 제 4 배선수단, 상기 제 3 전극과 제 4 전극간에 바이패스 콘덴서를 설치한다.
도 1에는 이 발명에 관한 반도체장치의 한 실시예인 블럭도가 도시되어 있다. 이 실시예의 반도체장치는 플립 칩 타입의 BGA패키지를 향하고 있고, 일반적으로 반도체장치의 블럭도와 달리, 반도체칩부에 의해 구성되는 전자회로 외에 PKG(패키지)부의 배선부도 같이 도시되어 있다.
상기 반도체칩(Chip)부는 코어(Core)회로(1)와 I/O회로(2)로 구성된다. 코어회로(1)는 내부회로를 구성하는 것이고, 논리회로 등으로 구성된다. 일반적으로는 I/O회로(2)는 입출력회로를 의미하는 것이지만, 이 실시예의 I/O회로(2)는 출력회로를 가리킨다.
상기 PKG부는 상기 I/O회로(2)와 외부단자간을 접속하는 PKG내부신호선(3)과, 상기 내부회로(1) 및 상기 I/O회로(2)에 동작전압을 공급하는 전원공급계로 구성된다. 상기 전원공급계로는, 특히 제한되지 않지만, 내부회로(1)에 대해 1.8V의 동작전압을 공급하는 Core용 전원플레인(5)과, I/O회로에 대해 3.3V와 2.5V의 동작전압을 각각 공급하는 I/O용 전원플레인(4)과, 상기 내부회로(1)와 I/O회로(2)에 회로의 접지전위(GND)를 공급하는 GND용 전원플레인(6)으로 구성된다.
이 실시예의 반도체장치에서는 전원으로 상기와 같이 1.8V 코어회로용 전원, 3.3V 및 2.5V의 I/O용 전원을 갖는다. 이들 전원핀은 각각 그라운드핀(GND)과 대를 이루고 있다. 이 실시예의 3.3V 및 2.5V의 I/O용 전원단자에는 상기와 같이 3.3V와 2.5V를 공급해야한다는 의미는 아니다. 예를 들면, 반도체장치가 3.3V로 동작하는 다른 반도체장치간에서 데이터의 수수를 행하는 경우에는 상기 2.5V의 단자에 3.3V를 공급하고, 모든 I/O회로를 3.3V의 인터페이스회로로 동작시켜도 좋고, 반대로 2.5V로 동작하는 다른 반도체장치간에 데이터의 수수를 하는 경우에는, 상기 3.3V의 단자에 2.5V를 공급하고, 모든 I/O회로를 2.5V의 인터페이스회로로 동작시켜도 좋다.
상기와 같이 3.3V 및 2.5V의 2종류의 전원계를 준비해두면, 3.3V와 2.5V의 2종류의 인터페이스를 갖는 2종류의 반도체장치와 조합하여 시스템을 구성할 수 있는 것 외에, 3.3V 또는 2.5V로 통일된 시스템을 구성할 수 있고, 반도체장치의 용도에 유연성을 갖게 할 수 있다.
내부회로(1)는 소자의 미세화와 저소비전력화 및 동작의 고속화를 위해 1.8V와 같은 저전압으로 동작시키는 것이 바람직하지만, 반드시 상기 I/O회로(2)와 다른 전압, 즉 I/O회로(2)의 전압전원보다도 낮게 할 필요는 없고, I/O회로(2)와 동일전압이 공급되어도 좋다. 다만, I/O회로(2)의 출력동작시 발생하는 노이즈의 영향을 받지 않도록 하기 위해, 전원공급선 및 그에 대응된 전원패드 및 PKG내의 배선(플레인)과 외부단자는 상기 I/O회로(2)에 대응한 전원공급경로와는 별개로 설치된다. 또, 내부회로(1)에서, 상기와 같은 1.8V와 같은 저전압을 이용한 경우, 상기 I/O회로(2)용의 전원전압 3.3V 또는 2.5V를 강압하여 상기 1.8V와 같은 강압전압을 내부전원회로로 형성하는 것이어도 좋다.
도 2에는 이 발명에 관한 BGA구성의 반도체장치의 한 실시예의 개략 단면도가 도시되어 있다. 반도체칩은 탑재기판(패키지기판)의 한쪽을 주면측에 탑재한다. 반도체장치의 외부단자는 패키지기판의 다른 쪽 주면측(이면)에 배치된다. 반도체칩은 소위 베어칩으로 구성되고, 패키지기판에 붙일 수 있는 복수의 범프전극을 갖는다.
특히 제한되지 않지만, 반도체칩은 필요에 따라 에어리어 어레이 패드(area array pad)라 불리는 기술, 즉, 소자 및 배선이 완성된 반도체칩상에 폴리이미드 수지로 이루어지는 절연막을 통해 패드전극의 재배치를 가능하게 하는 배선을 형성하고, 이러한 배선에 패드전극을 형성하는 기술에 의해 구성되어도 좋다. 에어리어 어레이 패드기술에 의해 반도체칩에서 외부단자로서의 수십㎛ 내지 100㎛칩과 같은 비교적 작은 피치로 배열된 패드전극은 0.1㎜ ~ 0.2㎜와 같은 지름으로 되고, 또한, 400㎛ ~ 600㎛피치와 같은 비교적 큰 피치의 펌프전극 배열로 변환된다.
패키지기판은 유리에폭시 혹은 유리로 이루어지는 절연기판과, 이러한 절연기판상에 형성된 다층배선구성으로 이루어지는 비교적 미세한 내부배선과, 반도체칩의 펌프전극에 전기적으로 결합되어야 할 복수의 랜드(접속전극)와, 복수의 외부단자를 갖는다. 패키지기판은 보다 최적으로는 반도체칩 탑재측의 주면에 상기 랜드상을 빼고, 유기 레지스트재로 이루어지는 절연보호피복이 실시된다.
외부단자는 절연기판에 형성된 구멍을 통해 내부배선에 전기접속되는 범프전극으로 구성된다. 반도체칩에서 범프전극이 마이크로 범프라 해도 좋은 비교적 작 은 사이즈, 비교적 작은 피치가 되는데 대해, 패키지기판에서 외부단자로서의 범프전극은 비교적 큰 사이즈와 비교적 큰 피치가 된다. 패키지기판상에는 상기 반도체칩이 면을 붙이는 기술에 의해 탑재된다. 면이 붙여진 반도체칩과 패키지기판간에는 소위 언더필이라 하는 보호재가 충전된다.
이 실시예에서는 한 쌍의 전원공급경로가 대표적으로 예시되어 있다. 반도체칩의 그라운드전극 및 전원전극은, 패키지기판의 그라운드배선 및 전원배선(lands)에 붙여진다. 상기 패키지표면에 설치된 그라운드배선은 콘택트 홀(via)을 통해 그라운드 플레인에 접속된다. 동일한 방법으로, 전원배선도 상기와 동일한 via를 통해 상기 그라운드 플레인과는 다른 배선층에서 구성된 전원 플레인에 접속된다. 그리고, 이러한 그라운드 플레인 및 전원 플레인과, 상기 패키지기판의 이면에 설치된 그라운드핀 및 전원핀으로서의 펌프전극이 각각 상기 콘택트 홀을 통해 접속된다.
도 3에는 이 발명에서 전원노이즈를 설명하기 위한 등가회로도가 도시되어 있다. 동일한 도에는 출력회로의 관통전류모드를 향해있다. 이 실시예의 반도체장치는, 전원전압과 회로의 접지전위간에 전원전압 안정화를 위한 바이패스 콘덴서가 설치되고, 출력회로의 출력단자에는 신호배선이 접속되며, 거기에는 부하(LOAD)로서의 기생용량이 존재한다.
전원전압은 상기 전원 플레인 도체상에서 공통화되어 동일전위가 된다. 반도체칩의 출력회로에는 이 도체 플레인에서 상기와 같은 패키지기판상의 배선, 칩전극 및 칩내 배선을 통해 동작전압이 전달된다. 동일하게 회로의 접지전위도, 상기 그라운드 플레인 도체상에서 공통화되어 동일 전위되고, 반도체칩의 출력회로에는 이 도체 플레인에서 상기와 같은 패키지기판상의 배선, 칩전극 및 내부배선을 통해 전달된다.
동일 도에 있어서, 201은 상기 전원전압 공급경로에서의 기생인덕턴스성분이고, 202는 상기 회로의 접지전위 공급경로에서의 기생인덕턴스성분이다. 이 기생인덕턴스에 전류가 흐르므로써 전원노이즈가 발생한다. 동일 도에서, 관통전류모드란, 출력회로의 입력신호가 로 레벨에서 하이 레벨 또는 하이 레벨에서 로 레벨로 변화할 때에, CMOS출력회로에서는 P채널형 MOSFET과 N채널형 MOSFET이 동시에 온상태가 되어 상기 전원전압과 회로의 접지전위간에 흐르는 전류를 말한다.
도 4에는 상기 관통전류모드에서의 상기 전류공급경로에서의 실효인덕턴스의 특성도가 도시되어 있다. 동일 도에서, 종축에는 인덕턴스성분이, 횡축에는 패키지전원 ·그라운드단자 페어수가 도시되어 있다. 즉, 동일 도에서는 상기 BGA패키지의 이면에 설치되는 전원공급용 범프전극의 수와, 그 때의 실효인덕턴스의 관계를 도시하고 있다.
단자쌍을 1에서 4쌍과 같이 증가시킴에 따라 인덕턴스성분은 저하한다. 그러나, 5 ~ 10쌍과 같이 증가하고, 더욱이는 20과 30쌍과 같이 증가시켜도 인덕턴스성분은 그만큼 저하하지 않는 것을 알 수 있다. 즉, 상기와 같은 관통전류모드에서의 노이즈 저감을 위해서는 외부단자수를 그만큼 증가시켜도 의미가 없는 것을 알 수 있다.
도 5에는 이 발명에서 전원노이즈를 설명하기 위한 등가회로도가 도시되어 있다. 동일 도에는 출력회로의 부하충전모드를 향해있다. 부하충전모드란, 입력신호의 하이 레벨에서 로 레벨로의 변화에 응답하여 출력회로의 출력이 로 레벨에서 하이레벨로 전환될 때의 전류경로를 고려한 모드이다. 노이즈가 발생하는 원인이 되는 패키지의 실효인덕턴스는 전원측 인덕턴스(201)가 된다.
도 6에는 상기 부하충전모드에서의 상기 전원공급경로에서의 실효인덕턴스의 특성도가 도시되어 있다. 단자쌍을 1에서 4쌍과 같이 증가시킴에 따라 인덕턴스성분은 저하한다. 그러나, 5 ~ 10쌍과 같이 증가하고, 또한 20과 30쌍과 같이 증가시켜도 인덕턴스성분은 그만큼 저하하지 않는 것을 알 수 있다. 즉, 상기와 같은 부하충전모드에서의 노이즈 저감을 위해서는 외부단자수를 그만큼 증가시켜도 의미가 없는 것을 알 수 있다.
도 7에는 이 발명에서 전원노이즈를 설명하기 위한 등가회로도가 도시되어 있다. 동일 도에는 출력회로의 부하방전모드를 향해있다. 부하방전모드란, 입력신호의 로 레벨에서 하이 레벨로의 변화에 응답하여, 출력회로의 출력이 하이 레벨에서 로 레벨로 전환될 때의 전류경로를 고려한 모드이다. 노이즈가 발생하는 원인이 되는 패키지의 실효인덕턴스는 접지전위측 인덕턴스(202)가 된다.
도 8에는 상기 부하방전모드에서의 상기 전원공급경로에서의 실효인덕턴스의 특성도가 도시되어 있다. 단자쌍을 1에서 4쌍과 같이 증가시킴에 따라 인덕턴스성분은 저하된다. 그러나, 5 ~ 10쌍과 같이 증가하고, 또한 20과 30쌍과 같이 증가시켜도 인덕턴스성분은 그만큼 저하하지 않는 것을 알 수 있다. 즉, 상기와 같은 부하충전모드에서의 노이즈 저감을 위해서는 외부단자수를 그만큼 증가시켜도 의미가 없는 것을 알 수 있다.
도 9에는 이 발명에 관한 반도체장치의 한 실시예의 개략이면도가 도시되어 있다. 반도체장치(101)의 이면에는 상기와 같은 범프전극으로 이루어지는 외부단자가 설치된다. 이 실시예에서는 반도체칩에 형성되는 상기 출력회로에 전원전압과 접지전위를 공급하는 전원핀(102)과 그라운드핀(103)의 페어를 특히 제한되지 않지만, 칩의 4개의 변의 각각의 중앙부 내측에 2쌍씩, 합계 8쌍의 전원핀을 설치하도록 한다. 즉, 상기에서 설명한 것과 같이 4쌍 이상에서는 노이즈의 원인이 되는 인덕턴스성분의 감소율이 극단적으로 적어지므로, 외부단자수를 쓸데없이 증가시키지 않는 범위로 상기와 같이 8쌍을 설치하도록 하는 것이다.
또한, 상기 도 1의 실시예와 같이 전원핀으로는 상기와 같은 I/O회로용 전원외에 내부회로(Core)용 전원핀도 설치되지만, 이 전원공급경로에서의 노이즈가 발생하는 일은 적으므로 동일 도에서는 생략되어 있다. 즉 내부회로에서는 다수의 게이트회로에서 스위치동작하지만, 전체적으로 봤을 때의 전류는 거의 직류전류로 간주할 수 있다. 그 때문에, 내부회로에서 전원경로에서의 인덕턴스성분이 상기 I/O회로의 전원경로의 인덕턴스성분에 비해 커져도 거기에는 상기와 같이 직류전류로 간주할 수 있는 전류밖에 흐르지 않으므로 노이즈발생의 원인은 되지 않는다.
LSI(대규모 집적회로)와 같은 반도체장치에서, LSI소비전류의 변동과 패키지의 인덕턴스에 따라 발생하는 전위변동, 결국은 전원노이즈가 LSI오동작의 원인이 된다. 이 때문에 종래의 BGA패키지에서 전원계의 설계에서는 패키지자체의 인덕턴스를 낮게 유지하도록 설계되어 있다. 즉, 반도체칩에 설치되는 전원계의 패드와 거의 일대일로 대응하여 전원단자를 설치하는 것이다. 이 결과, BGA패키지에서는 전버프전극 중 전원전압 및 그라운드단자가 약 3할이나 차지하는 제품도 있다.
전자부품의 소형화 및 실장 고밀도화가 요구되는 상황속에서 상기 BGA패키지에서 차지하고 있는 전원, 그라운드단자의 수가 무시할 수 없는 존재가 되고 있다. 여기에서 본원발명자에서는 전원계의 상기 인덕턴스를 관통전류모드, 부하충전모드 및 부하방지모드의 각각에 관해 상세하게 검토하고, 최저로 4쌍 있으면 거의 문제없는 정도로 실효 인덕턴스성분을 억제할 수 있는 해답을 얻은 것이다.
예를 들면, 상기 도 1에 도시한 것과 같은 마이크로 프로세서(CPU)를 구성하는 반도체장치에서, 반도체칩측의 패드수(전극)는, 신호용(330), 그라운드용(70), 코어용전원(8), 2.5V의 I/O용 전원(22), 3.3V의 I/O용 전원(27)의 합계 457핀이다. 이에 대해, BGA측의 펌프전극(외부단자)수는 본원발명의 적용에 의해 최외주 28핀 4열두른 384핀이다. 이 중, 신호용으로 330핀, 그라운드는 집약하여 16, 코어용 전원 8, 2.5V의 I/O용 전원은 집약하여 4, 3.3V의 I/O용 전원도 집약하여 6핀, 다른 NC핀에 구성할 수 있다. 핀 피치 1㎜일 때, 패키지사이즈는 약 29㎜구로 소형화할 수 있다.
덧붙여 종래의 BGA패키지와 같이, 범프전극수를 반도체칩의 패드(전극)수인 457개 설치하는 구성으로 하면, 4열 둘렀을 때, 최외주 33핀이 되고, 1㎜피치일 때에는 패키지사이즈는 약 34㎜구가 된다. 즉, 동등한 성능을 유지하면서, 본 발명의 기술을 이용하므로써, 약 5㎜의 패키지사이즈 슈링크가 가능해진다.
어떠한 도체에 전류가 밀도 j(r)에서 흐르고 있는 경우, 이 도체를 포함하는 공간에 축적되는 자기적 에너지(Em)는 다음 식(1)이 된다.
Figure 112002034158984-pat00001
(이 r은 체적적분을 나타낸다.)
도 10에는 이 발명을 설명하기 위한 전류경로의 설명도가 도시되어 있다. 동일 도에 도시하는 것과 같이 임의의 각도에서 떨어진 전류로①과 ②가 있을 경우, 식 (1)은 식 (2)와 같이 전류로①에 기인하는 성분과, 전류로②에 기인하는 성분 및 전류로①-②간의 상호작용 성분으로 나눌 수 있다.
Figure 112002034158984-pat00002
… 전류로 ①의 자장에너지 ┓
Figure 112002034158984-pat00003
… 전류로 ②의 자장에너지 ┃
Figure 112002034158984-pat00004
… 전류로 ③의 상호적인 에너지 ┛
전류로① 및 ②에 동량의 전류(I)가 흐르고 있는 경우, 자장에너지는 상기 식(2)에서 나타내어지는 것으로부터 각각의 인덕턴스는 다음 식(3)으로 표시된다.
Em = L ×I ×I로부터,
Figure 112002034158984-pat00005
… 전류로 ①의 인덕턴스 ┓
Figure 112002034158984-pat00006
… 전류로 ②의 인덕턴스 ┃
Figure 112002034158984-pat00007
… 전류로 ①②의 상호 인덕턴스 ┛
여기에서 i1, i2는 각각 전류로①,②의 단위방향 벡터를 나타낸다.
도 11에는 이 발명을 설명하기 위한 전류경로의 설명도가 도시되어 있다. 동 도에는 전류로①과 ②의 각도
Figure 112002034158984-pat00008
가, 1)은
Figure 112002034158984-pat00009
= 90°, 2)는 〈 90°, 3)은 90°〈
Figure 112002034158984-pat00011
〈 270°의 각각의 경우가 도시되어 있다.
1)의
Figure 112002034158984-pat00012
= 90°인 경우, 전류로①의 방향벡터 i(r1)와 전류로②의 방향벡터 i(r2)의 내적은 항상 제로(0)가 된다. 즉, 다음 식(4)의 관계가 있다.
i(r1) ·i(r'2) = 0
이에 의해, 전류로①에 기인하는 인덕턴스(L1)와, 전류로②에 기인하는 인덕턴스(L2)는 서로 독립되어 있다. 즉, 상호 인덕턴스(M12)는 0이 된다. 이에 의해 토털 인덕턴스는 식 (5)가 된다.
Figure 112002034158984-pat00013
2)의
Figure 112002034158984-pat00014
〈 90°인 경우, 전류로①의 방향벡터i(r1)와 전류로②의 방향 벡터i(r2)의 내적은 항상 〉0이 된다. 이로부터, 상호 인덕턴스(M12)는 플러스가 되고, 토털 인덕턴스는 식 (6)이 된다.
Figure 112002034158984-pat00015
3)의 90°〈
Figure 112002034158984-pat00016
〈 270°인 경우, 전류로①의 방향 벡터i(r1)와 전류로②의 방향 벡터i(r2)의 내적은 항상〈0이 된다. 이로부터, 상호 인덕턴스(M12)는 마이너스가 되고, 토털 인덕턴스는 식 (7)이 된다.
Figure 112002034158984-pat00017
식 (7)에서,
Figure 112002034158984-pat00018
= 90°인 경우에 비해, 인덕턴스는 감소하고 있다. 다만, 전류로 간의 거리가 떨어져 있으므로 M12는 작다.
이상을 정리하면, BGA패키지에서, 0°→90°→180°→270°와 전원핀을 4쌍까지 설치한 경우, 90°및 270°에서는 전류로간의 상호 인덕턴스가 존재하지 않 고, 180°에서는 전류로 간의 거리가 떨어져 있기 때문에 M12는 0으로 간주할 수 있으므로, 설치한 핀수에 비례하여 인덕턴스는 감소해간다. 핀수가 4쌍을 넘으면, 각도
Figure 112002034158984-pat00019
〈 90°가 되는 전류로가 존재하기 때문에, 상호 인덕턴스에 의해 인덕턴스의 감소는 핀수에 비례하지 않게 된다.
도 12 내지 도 15는 이 발명에 관한 패키지기판의 한 실시예의 배선패턴도가 도시되어 있다. 이 실시예는 상기 도 1에 도시한 반도체장치에 대응하고 있다. 도 12는 반도체칩이 탑재되는 제 1 층째, 도 13은 GND(그라운드) 플레인이 형성되는 제 2 층째, 도 14는 전원플레인이 형성되는 제 3층째, 도 15는 범프전극이 설치되는 이면(제 4층째)의 각 패턴이 도시되어 있다.
도 12에서는, 도 1의 PKG내부신호(3)의 패턴이 도시되어 있고, 반도체칩의 각 신호단자에 접속되는 신호선이 거의 방사상으로 패키지기판의 주변부를 향해 뻗어있다. 도 13에서는 전면이 그라운드(GND)용 플레인이 된다. 회로의 접지전위는 상기 1.8V, 2.5V 혹은 3.3V의 전원전압에 대해 동일한 0V가 되므로, 하나의 플레인에서 형성된다. 그 때문에, 동일 도에 도시된 패턴은, 스루 홀 등과 같이 접지전위에 접속되지 않은 다른 배선의 패턴이 도시된다.
도 14에서는 상기와 같이 1.8V, 2.5V 및 3.3V의 세가지 전원전압을 공급하기 위해, 이들 각 전압 1.8V, 2.5V 및 3.3V의 각각에 대응한 세개의 전원플레인으로 이루어진다. 내부회로용 전원 1.8V는 칩이 탑재되는 위치에 대응한 중심부와, 거기에서 8방향으로 뻗어있는 배선패턴으로 구성된다. I/O회로용 2.5V용 전원플레인은 우상부에 설치되고, I/O회로용 3.3V용 전원플레인은 하반분에서 좌상부에 걸쳐서 설치된다.
상기 도 13과 같이 그라운드플레인은 전면에 설치되므로, 상기 14의 전원플레인에 대응하고 도 15에 설치되는 1.8V의 범프전극은 그라운드핀을 합쳐 8쌍 설치된다. 동일하게 2.5V의 범프전원은 2.5V의 플레인에 대응하고 거의 균등하게 4쌍 설치되고 3.3V의 범프전극은 3.3V의 플레인에 대응하여 거의 균등하게 6쌍 설치된다. 또, 신호선의 일부가 이면에 설치된다. 즉, 도 12에 형성할 수 없는 신호선이 이면을 이용하여 형성된다.
본 실시예에서는 외부단자는 도 15에 도시하는 것과 같이 반도체칩의 배치에 대해 외주부에만 설치된다. 이 때문에 코어용 전원도 외주핀에서 취할 필요가 있으므로, 도 14의 제 3층째 패턴에 도시하는 대로 코어용 전원패턴에 의해, I/O용 전원 패턴이 분단되어 있다. 또, I/O용 전원패턴도 3.3V용과 2.5V용으로 각각 2 : 1의 비율로 분단되어 있다.
반도체칩의 전 I/O용 전원핀에 원하는 전압을 공급하는 데에는 분단된 1에어리어에 적어도 1쌍의 I/O용 전원/그라운드핀이 필요하지만, 상기와 같이 분단되어 있는 것을 고려하여, 본 발명의 해석결과로부터 인덕턴스를 저감시키기 위해, 각각에 I/O용 전원핀을 최저 2핀정도 있으면 충분하다.
도 16에는 이 발명을 설명하기 위한 측정결과도가 도시되어 있다. 동 도에서는 LSI에 관해 전원마진의 정도를 조사하기 위해, I/O용 전원전압과 동작주파수를 변화시켜, LSI동작을 확인한 실험결과의 예이다. 이 LSI에서는 I/O용 전원전압은 3.3V가 Typical치이다.
a)는 초기상태이다. 31은 전원 ·그라운드핀이 있는 경우이고, b)는 동일 디바이스의 전원 ·그라운드핀을 4쌍까지 삭제한 경우의 측정결과이다. a)의 경우, 예를 들면, I/O용 전원전압 2.7V일 때, 동작주파수가 110MHz에서 112.5MHz로 변화했을 때 테스트패턴이 통하지 않게 된다. 즉, 그래프 좌상의 에어리어에서는 테스트 불합격, 그 외의 에어리어에서는 테스트합격이다.
이 디바이스의 I/O용 전원핀을 삭제하고, 4쌍만 남겨서, 동일한 테스트를 행한 결과가, b)이다. a)와 b)를 비교하면, 테스트 패스의 영역과 테스트 NG의 영역 경계선은 변화가 없는 것을 알았다. 이것으로부터 I/O용 전원핀수를 삭제해도, 전원마진에 변화가 없는 것을 알 수 있고, 전원핀수 삭감이 가능한 것이 실측결과에서도 확인되었다.
도 17 내지 도 20은 이 발명에 관한 패키지기판의 다른 한 실시예의 배선패턴도가 도시되어 있다. 이 실시예는 상기 도 1에 도시한 반도체장치에 대응하고 있다. 도 17은 반도체칩이 탑재되는 제 1층째, 도 18은 GND(그라운드) 플레인이 형성되는 제 2층째, 도 19는 전원플레인이 형성되는 제 3층째, 도 20은 범프전극이 설치되는 이면(제 4층째)의 각 패턴이 도시되어 있다. 범프전극에서 각 전원핀은 상기 도 15와 동일하다.
본 실시예에서는 패키지이면의 중앙부에서, 센터핀을 추가한 경우가 도시되어 있다. 이 실시예에서는 센터핀에 코어용 전원핀과 그것과 대를 이루는 그라운드핀이 설치된다. 이 때문에, 코어용 전원(1.8V)은 상기 센터핀에서 공급할 수 있으므로, 도 19의 제 3층째의 I/O용 전원플레인이 코어용 전원패턴에 의해 분할될 필 요는 없다. 상기 센터핀은 코어용 전원핀과 그에 대를 이루는 그라운드핀만으로 이루어지는 것이 바람직하다.
도 21에는 이 발명에 관한 BGA구성의 반도체장치의 다른 한 실시예의 개략 단면도가 도시되어 있다. 반도체칩은 패키지기판의 한쪽을 주면측에 탑재시킨다. 반도체장치의 외부단자는 패키지기판의 다른 쪽 주면측(이면)에 배치된다. 반도체칩의 전극과, 기판패키지의 전극은, 본딩 와이어에 의해 접속된다. 즉, 와이어 본딩 타입의 BGA 패키지를 향해 있다. 패키지기판측은, 상기 본딩 와이어가 설치되는 부분을 제외하고, 상기 도 2의 실시예와 동일하므로, 그 설명을 생략한다.
도 22에는 상기 본딩 와이어의 한 실시예의 패턴도가 도시되어 있다. 반도체칩의 전극과 패키지기판의 전극은, 동 도에서 도시하는 것과 같은 패턴에 의해 본딩 와이어에 의해 접속된다.
도 23 내지 도 26은 상기 도 22의 실시예에 대응한 패키지기판의 한 실시예의 배선패턴도가 도시되어 있다. 도 23은 반도체칩이 탑재되는 제 1층째, 도 24는 GND(그라운드) 플레인이 형성되는 제 2층째, 도 25는 전원 플레인이 형성되는 제 3층째, 도 26은 범프전극이 설치되는 이면(제 4층째)의 각 패턴이 도시되어 있다. 범프전극에서 각 전원핀은 상기 도 15와 동일하다.
이 실시예의 반도체칩상의 패드수는 및 BGA측의 핀수는 상기 도의 실시예와 동일하다. 본 실시예로부터 와이어 본딩 타입의 LSI에도 적용가능한 것을 알 수 있다.
도 27에는 이 발명에 관한 BGA구성의 반도체장치의 또 다른 한 실시예의 개 략 단면도가 도시되어 있다. 이 실시예의 반도체장치는 멀티칩 모듈(Multi Chip Module)을 향해있다. 이 멀티칩 모듈은 베어칩이라 하는 현저히 소형의 형태로 된 복수의 반도체칩을 하나의 패키지 형태의 반도체장치로 하는 것이다.
특히 제한되지는 않지만, 두개의 반도체칩(702)은 패키지기판의 한쪽을 주면측에 탑재시킨다. 반도체장치(701)의 외부단자(범프전극, 709, 710)는 패키지기판의 다른 쪽 주면측(이면)에 배치된다. 반도체칩(702)의 전극과, 기판패키지의 전극(704)은 본딩 와이어(703)에 의해 접속된다. 즉, 와이어 본딩 타입의 BGA패키지에 의해 구성된다.
도 28에는 상기 도 27에 도시한 반도체장치의 한 실시예 상면도가 도시되어 있다. 도 29에는 상기 도 27에 도시한 반도체장치의 한 실시예의 이면도가 도시되어 있다. 도 28 및 도 29에 있어서는 출력회로(I/O회로)에 동작전압을 공급하는 전원계가 대표적으로 예시되어 있다.
도 28에 도시하는 것과 같이 반도체칩(702)의 각각에 있어서, 전원/그라운드핀은 4개의 변에서 각각 2쌍씩 두개의 반도체칩(702)에 의해 합계 8쌍 있는데 대해, 도 29에 도시하는 것과 같이 외부단자의 전원/그라운드핀은 4쌍와 같이 집약된다. 이 실시예에서는 상기 출력회로는 3.3V 또는 2.5V와 같은 한 종류의 전원전압이 되지만, 상기 실시예와 같이 2종류를 준비하는 경우에는, 각각 대응하여 증가시킨다. 다만, 반도체칩(702)에 설치되는 전원공급용 전극보다는 적어지도록 집약된다. 이 실시예와 같이 최대의 전원/그라운드 쌍의 수를 갖는 칩의 전원/그라운드핀수의 반분 이하라도 본 발명에 따른 노이즈저감의 효과는 얻을 수 있다.
도 30에는 이 발명에 의해 얻어진 반도체장치를 실장기판에 탑재한 경우의 한 실시예의 개략 단면도가 도시되어 있다. 실장기판의 표면에는 상기 BGA패키지의 LSI가 탑재되고, 실장기판에 형성된 배선에 접속된다. 이 중, 전원경로로서는 상기 패키지기판과 동일하게 내부에 GND플레인과 전원플레인이 설치되고, LSI가 대응하는 전원핀과 접속된다. 이 실시예에서는 상기 GND플레인과 전원플레인을 개재시켜, 실장기판의 이면측에 집약된 전원단자가 설치되고, 거기에 전원안정화를 위한 패스콘(바이패스 콘덴서)이 접속된다.
도 31에는 상기 실장기판의 표면부 한 실시예의 패턴도가 도시되어 있다. 동 도에서
Figure 112002034158984-pat00020
로 표시한 전극이 상기 범프전극과 접속되는 접속단부(BGA접수랜드)이고, 그리고나서 신호선과 전원선을 구성하는 배선이 뻗어있다.
도 32에는 실장기판의 이면부 한 실시예의 패턴도가 도시되어 있다. 이 실시예와 같이 실장기판의 이면측에서 전원그라운드 쌍을 적은 수로 집약하면, 바이패스 콘덴서를 1쌍의 전원/그라운드쌍에 하나 설치할 수 있다. 이 때문에, 전원/그라운드 쌍수와 동일한 적은 수의 바이패스 콘덴서의 실장으로 할 수 있다.
상기 실시예에서 얻어지는 작용효과는 하기와 같다.
(1) 내부회로에서 형성된 신호를 출력하는 복수의 출력회로, 상기 내부회로에 대해 동작전압을 공급하는 제 1 전압공급전극 및 상기 복수의 출력회로에 대해 동작전압을 공급하는 복수의 제 2 전압공급전극을 갖는 반도체칩을 표면에 탑재하고, 이면에 외부단자가 설치되며, 복수의 배선층을 갖는 패키지기판을 구비하고, 이러한 패키지기판의 표면에 상기 반도체칩의 상기 제 1 전압공급전극에 한 단부가 접속되는 제 1 전극 및 상기 복수의 제 2 전압공급전극에 한 단부가 각각 접속되는 복수의 제 2 전극, 상기 표면배선층과는 다른 배선층을 포함하여 상기 제 2 전극을 각각 공통으로 접속하는 제 1 배선수단, 상기 제 1 전극과 상기 이면에 설치된 상기 외부단자의 대응하는 것을 접속하는 제 2 배선수단, 상기 제 1 배선수단과 상기 이면에 설치된 상기 제 2 전극보다도 적은 수로 집약된 수의 외부단자의 복수를 각각 접속하는 복수의 제 3 배선수단을 설치하므로써, 전원노이즈를 억제하면서, 외부전원단자수를 삭감하고 혹은 소형화를 실현한 반도체장치를 얻을 수 있는 효과를 얻을 수 있다.
(2) 상기에 더해, 상기 패키지기판에 상기 제 1 및 제 2 전극이 형성되는 배선층과는 다른 배선층을 포함하고 상기 반도체칩의 내부회로 및 복수의 출력회로에 대해 회로의 접지전위를 공통으로 부여하는 제 4 배선수단 및 이 제 4 배선수단을 통해 접속되는 복수의 외부단자를 설치하므로써, 간단한 구성으로 상기 전원용 단자와 페어의 접지단자를 배치할 수 있는 효과를 얻을 수 있다.
(3) 상기에 더해, 상기 제 2 전극보다도 적은 수로 집약된 수를 4이상으로 하고, 이 4이상의 외부단자를 상기 이면에 외부단자가 형성되는 영역을 4등분한 영역에 분산하고 배치시키므로써, 전원노이즈를 저감하면서 효과적으로 외부단자수를 줄일 수 있는 효과를 얻을 수 있다.
(4) 상기에 더해, 상기 제 2 전극 각각을 공통으로 접속하는 제 1 배선수단을 전기적으로 분리하고 2이상의 조로 분할하여, 각각의 조에 대해 외부단자에서 다른 동작전압의 공급을 가능하게 하므로써, 유연한 시스템구성을 향한 반도체장치 를 얻을 수 있는 효과를 얻을 수 있다.
(5) 상기에 더해, 상기 반도체칩과 상기 패키지기판이 대응하는 전극끼리의 접속을 플립칩구성으로 하므로써, 소형화가 가능해지는 효과를 얻을 수 있다.
(6) 상기에 더해, 상기 반도체칩과 상기 패키지기판이 대응하는 전극끼리의 접속을 와이어 본딩 구성으로 하므로써 조립을 간단히 할 수 있는 효과를 얻을 수 있다.
(7) 상기에 더해, 상기 반도체칩이 탑재된 위치에 대응한 이면의 내측에 상기 내부회로에 동작전압을 공급하는 외부단자를 설치하고, 상기 반도체칩이 탑재된 위치에 대응한 이면의 외측에 상기 출력회로에 동작전압을 공급하는 외부단자 및 신호의 입력 또는 출력용 외부단자를 설치하므로써, 출력회로용 전원플레인의 분리가 없어지고, 실효 인덕턴스를 저감시킬 수 있는 효과를 얻을 수 있다.
(8) 상기에 더해, 상기 반도체칩을 2이상으로 하므로써, 고성능의 반도체장치 혹은 시스템의 소형화를 실현할 수 있는 효과를 얻을 수 있다.
(9) 동작전압을 공급하는 복수의 전원단자, 회로의 접지전위를 공급하는 복수의 접지단자를 갖는 반도체장치가 표면에 탑재되고, 이면에 바이패스 콘덴서가 설치되는 실장기판을 구비하고, 이러한 실장기판의 표면에 상기 반도체장치의 상기 복수의 전원단자 한 단부가 각각 접속되는 복수의 제 1 전극, 상기 반도체장치의 상기 복수의 접지단자 한 단부가 각각 접속되는 복수의 제 2 전극, 상기 제 1 전극이 형성되는 배선층과는 다른 배선층을 포함하고, 상기 제 1 전극을 공통으로 접속하는 제 1 배선수단, 및 상기 제 2 전극을 공통으로 접속하는 제 2 배선수단, 상기 제 1 배선수단과 상기 이면에 설치된 상기 제 1 전극보다도 적은 수로 집약된 수의 제 3 전극을 접속하는 제 3 배선수단 및 상기 제 2 전극보다도 적은 수로 집약된 수의 제 4 전극을 접속하는 제 4 배선수단, 상기 제 3 전극과 제 4 전극간에 바이패스 콘덴서를 설치하므로써, 효율적으로 바이패스 콘덴서를 효율적으로 탑재할 수 있는 효과를 얻을 수 있다.
이상 본 발명자로부터 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본원발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 말할 필요도 없다. 예를 들면, 상기 도 14에 있어서 코어용 전압 1.8V가 상기와 같이 직류전류를 실질적으로 흐르게 하기 때문에 , 단자삭감을 우선시킨다면 2개정도까지 삭감하는 것도 가능하다. I/O용 전원은 1종류라도 좋고, 3종류 이상으로 증가시켜도 좋다. 상기 패키지기판을 구성하는 재료는, 여러가지 실시예를 채용할 수 있다. 멀티칩 구성의 반도체장치는 패키지기판상에 제 1 반도체칩을 탑재하고, 그 위에 제 2 반도체칩을 탑재하는 구성으로 해도 좋다. 또, 외부단자와, 칩표면이 동일방향에 있는 캐비티 다운 타입(cavity down-type)의 BGA패키지에도 적용가능하다. 이 발명은 반도체장치 및 전자장치로 널리 이용할 수 있는 것이다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 아래와 같다. 내부회로에서 형성된 신호를 출력하는 복수의 출력회로, 상기 내부회로에 대해 동작전압을 공급하는 제 1 전압공급전극 및 상기 복수의 출 력회로에 대해 동작전압을 공급하는 복수의 제 2 전압공급전극을 갖는 반도체칩을 표면에 탑재하고, 이면에 외부단자가 설치되며, 복수의 배선층을 갖는 패키지기판을 구비하고, 이러한 패키지기판의 표면에 상기 반도체칩의 상기 제 1 전압공급전극에 한 단부가 접속되는 제 1 전극 및 상기 복수의 제 2 전압 공급전극에 한 단부가 각각 접속되는 복수의 제 2 전극, 상기 표면배선층과는 다른 배선층을 포함하고 상기 제 2 전극을 각각 공통으로 접속하는 제 1 배선수단, 상기 제 1 전극과 상기 이면에 설치된 상기 외부단자가 대응하는 것을 접속하는 제 2 배선수단, 상기 제 1 배선수단과 상기 이면에 설치된 상기 제 2 전극보다도 적은 수로 집약된 수의 외부단자의 복수를 각각 접속하는 복수의 제 3 배선수단을 설치하므로써, 전원노이즈를 억제하면서, 외부전원단자수를 삭감하고 혹은 소형화를 실현한 반도체장치를 얻을 수 있다.

Claims (31)

  1. 복수층 구조를 갖는 패키지기판과;
    상기 패키지기판의 상면에 탑재되는 반도체칩을 구비하고;
    상기 반도체칩은,
    내부회로와;
    상기 내부회로에서 형성된 신호를 출력하는 출력회로와;
    상기 내부회로에 대해 구동전압을 공급하는 제 1 전압공급전극과;
    상기 출력회로에 대해 구동전압을 공급하는 제 2 전압공급전극을 구비하고;
    상기 패키지기판은,
    상기 반도체칩의 상면에 설치되고, 상기 반도체칩의 상기 제 1 전압공급전극에 전기적으로 접속되는 제 1 전극과;
    상기 반도체칩의 상면에 설치되고, 상기 반도체칩의 상기 제 2 전압공급전극에 전기적으로 접속되는 복수의 제 2 전극과;
    상기 제 1 및 제 2 전극과는 다른 배선층에 형성되고, 관통홀을 통해 상기 제 1 전극에 전기적으로 접속되는 제 1 배선면;
    상기 제 1 배선면과 동일한 배선층에 형성되고, 관통홀을 통해 상기 제 2 전극에 전기적으로 접속되는 제 2 배선면;
    상기 제 1 및 제 2 배선면, 상기 제 1 전극 및 제 2 전극의 각각과는 다른 배선층에 형성되고, 상기 반도체칩의 상기 출력회로와 상기 내부회로에 기준전위를 공통으로 공급하는 제 3 배선면과;
    상기 패키지기판의 상면과는 반대인 이면상에 설치되고, 상기 패키지기판의 외부단자로 사용되는 제 3 전극과;
    상기 제 1 배선면과 상기 제 2 배선면은 평면에서 보아 소정의 공간을 갖기위해 서로 분리되어 있는 것을 특징으로 하는 반도체장치.
  2. 청구항 1에 있어서,
    상기 패키지기판은 제 4 배선면을 구비하고, 복수의 외부단자가 상기 제 4 배선면을 통해 접속되는 것을 특징으로 하는 반도체장치.
  3. 청구항 1에 있어서,
    상기 외부단자들은 상기 이면에 외부단자가 형성되는 영약을 4등분한 영역에 분산배치되는 것을 특징으로 하는 반도체장치.
  4. 청구항 3에 있어서,
    상기 제 1 배선면은 상기 제 2 전극을 각각 공통으로 접속하고, 전기적으로 고립되고, 각각의 조에 대해 외부단자로부터 다른 구동전압을 공급하기 위해 2 이상의 조로 분할된 것을 특징으로 하는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 반도체칩과 상기 패키지기판상의 대응 전극들은 플립-플롭 형상으로 서로 접속되는 것을 특징으로 하는 반도체장치.
  6. 청구항 4에 있어서,
    상기 반도체칩과 상기 패키지기판상의 대응 전극들은 와이어본딩 형상으로 서로 접속되는 것을 특징으로 하는 반도체장치.
  7. 청구항 6에 있어서,
    상기 반도체칩이 탑재된 위치에 대응하는 상기 이면의 내측에, 상기 내부회로에 구동전압을 공급하는 외부단자가 설치되고,
    상기 반도체칩이 탑재된 위치에 대응하는 상기 이면의 외측에, 상기 출력회로에 구동전압을 공급하는 외부단자 및 신호의 입력 또는 출력용 외부단자가 설치되는 것을 특징으로 하는 반도체장치.
  8. 청구항 7에 있어서,
    상기 반도체칩은 2이상으로 이루어지는 것을 특징으로 하는 반도체장치.
  9. 청구항 8에 있어서,
    상기 2이상의 반도체칩은 상기 패키지기판상의 표면에 각각이 탑재되는 것을 특징으로 하는 반도체장치.
  10. 청구항 1에 있어서,
    상기 외부단자는 그리드 어레이 타입(grid array types)인 것을 특징으로 하는 반도체장치.
  11. 청구항 1에 있어서.
    상기 내부회로의 구동전압은 상기 출력회로의 구동전압과 다른 것을 특징으로 하는 반도체장치.
  12. 복수층 구조를 갖는 패키지기판과;
    상기 패키지기판의 주표면에 탑재되는 반도체칩을 구비하고;
    상기 반도체칩은,
    내부회로와;
    상기 내부회로와 외부장치 사이의 신호를 인터페이스하기 위한 I/O 회로와;
    상기 내부회로에 제 1 구동전압을 공급하는 제 1 전압공급전극과;
    상기 I/O 회로에 상기 제 1 구동전압과는 다른 제 2 구동전압을 공급하는 제 2 전압공급전극을 구비하고;
    상기 패키지기판은,
    상기 패키지기판상의 주표면에 설치되고, 상기 반도체칩의 상기 제 1 전압공급전극에 전기적으로 연결되는 제 1 전극과;
    상기 패키지기판상의 주표면에 설치되고, 상기 반도체칩의 상기 제 2 전압공급전극에 전기적으로 연결되는 제 2 전극과;
    상기 제 1 및 제 2 전극과는 다른 배선층에 형성되고, 관통홀을 통해 상기 제 1 전극에 전기적으로 연결되는 제 1 배선면;
    상기 제 1 배선면과 동일한 배선층에 형성되고, 관통홀을 통해 상기 제 2 전극에 전기적으로 연결되는 제 2 배선면;
    상기 제 1 및 제 2 배선면, 상기 제 1 전극 및 제 2 전극의 각각과는 다른 배선층에 형성되고, 상기 반도체칩의 상기 I/O 회로와 상기 내부회로에 기준전위를 공통으로 공급하는 제 3 배선면과;
    상기 패키지기판의 주표면과는 반대인 이면상에 설치되고, 상기 패키지기판의 외부단자로 사용되는 제 3 전극과;
    상기 제 1 배선면과 상기 제 2 배선면은 평면에서 보아 서로 분리되어 있는 것을 특징으로 하는 반도체장치.
  13. 청구항 12에 있어서,
    상기 반도체칩은 상기 내부회로에서 형성된 신호를 각각 출력하는 복수의 I/O 회로를 포함하고,
    상기 복수의 제 2 전압공급전극들은 상기 복수의 I/O 회로에 각각 다른 구동전압을 공급하는 것을 특징으로 하는 반도체장치.
  14. 청구항 12에 있어서,
    상기 제 2 배선면은 평면에서 보아 서로 분리되어 있는 복수의 배선층을 구비하는 것을 특징으로 하는 반도체장치.
  15. 청구항 12에 있어서,
    상기 패키지기판은 상기 제 1, 제 2 및 제 3 배선면 그리고 상기 제 1 및 제 2 전극과 각각 다른 배선층에 형성되는 제 4 배선면을 통해 접속되는 복수의 외부단자를 구비하는 것을 특징으로 하는 반도체장치.
  16. 청구항 12에 있어서,
    상기 제 2 전극보다 적은 수로 집약된 수는 4 이상이고,
    상기 4 이상의 외부단자는 상기 이면에 외부단자가 형성되는 영역을 4등분한 영역에 분산 배치되는 것을 특징으로 하는 반도체장치.
  17. 청구항 16에 있어서,
    상기 제 2 배선면은 전기적으로 고립되어 2 이상의 조로 분할되고, 대응하는 조에 대해 외부단자로부터 다른 구동전압의 공급을 가능하게 하는 것을 특징으로 하는 반도체 장치.
  18. 청구항 17에 있어서,
    상기 반도체칩과 상기 패키지기판상의 상기 대응 전극들은 플립-플롭 형상으로 서로 연결되는 것을 특징으로 하는 반도체장치.
  19. 청구항 17에 있어서,
    상기 반도체칩과 상기 패키지기판상의 상기 대응 전극들은 와이어본딩 형상으로 서로 연결되는 것을 특징으로 하는 반도체장치.
  20. 청구항 12에 있어서,
    상기 반도체칩이 탑재된 위치에 대응하는 상기 이면의 내측에, 상기 내부회로에 구동전압을 공급하는 외부단자가 설치되고,
    상기 반도체칩이 탑재된 위치에 대응하는 상기 이면의 외측에, 상기 I/O 회로에 구동전압을 공급하는 외부단자 및 신호의 입력 또는 출력용 외부단자가 설치되는 것을 특징으로 하는 반도체장치.
  21. 복수층 구조를 갖는 패키지기판과;
    상기 패키지기판의 주표면에 탑재되는 반도체칩을 구비하고;
    상기 반도체칩은,
    내부회로와;
    상기 내부회로와 외부장치 사이의 신호를 인터페이스하기 위한 I/O 회로와;
    상기 내부회로에 제 1 구동전압을 공급하는 제 1 전압공급전극과;
    상기 I/O 회로에 상기 제 1 구동전압과는 다른 제 2 구동전압을 공급하는 제 2 전압공급전극을 구비하고;
    상기 패키지기판은,
    상기 패키지기판상의 주표면에 설치되고, 상기 반도체칩의 상기 제 1 전압공급전극에 전기적으로 연결되는 제 1 전극과;
    상기 패키지기판상의 주표면에 설치되고, 상기 반도체칩의 상기 제 2 전압공급전극에 전기적으로 연결되는 제 2 전극과;
    상기 제 1 및 제 2 전극과는 다른 배선층에 형성되고, 관통홀을 통해 상기 제 1 전극에 전기적으로 연결되는 제 1 배선면;
    상기 제 1 배선면과 동일한 배선층에 형성되고, 상기 제 1 배선면의 외측에 형성되어, 통홀을 통해 상기 제 2 전극에 전기적으로 연결되는 제 2 배선면;
    상기 제 1 및 제 2 배선면, 상기 제 1 전극 및 제 2 전극의 각각과는 다른 배선층에 형성되고, 상기 반도체칩의 상기 I/O 회로와 상기 내부회로에 기준전위를 공통으로 공급하는 제 3 배선면과;
    상기 패키지기판의 주표면과는 반대인 이면상에 설치되고, 상기 패키지기판의 외부단자로 사용되는 제 3 전극과;
    상기 제 1 배선면과 상기 제 2 배선면은 평면에서 보아 서로 분리되어 있는 것을 특징으로 하는 반도체장치.
  22. 청구항 21에 있어서,
    상기 반도체칩은 상기 내부회로에서 형성된 신호를 각각 출력하는 복수의 I/O 회로를 포함하고,
    상기 복수의 제 2 전압공급전극들은 상기 복수의 I/O 회로에 각각 다른 구동전압을 공급하는 것을 특징으로 하는 반도체장치.
  23. 청구항 21에 있어서,
    상기 제 2 배선면은 평면에서 보아 서로 분리되어 있는 복수의 배선층을 구비하는 것을 특징으로 하는 반도체장치.
  24. 청구항 21에 있어서,
    상기 패키지기판은 상기 제 1, 제 2 및 제 3 배선면 그리고 상기 제 1 및 제 2 전극과는 각각 다른 배선층에 형성되는 제 4 배선면을 통해 접속되는 복수의 외부단자를 구비하는 것을 특징으로 하는 반도체장치.
  25. 청구항 21에 있어서,
    상기 제 2 전극보다 적은 수로 집약된 수는 4 이상이고,
    상기 4 이상의 외부단자는 상기 이면에 외부단자가 형성되는 영역을 4등분한 영역에 분산 배치되는 것을 특징으로 하는 반도체장치.
  26. 청구항 25에 있어서,
    상기 제 2 배선면은 전기적으로 고립되어 2 이상의 조로 분할되고, 대응하는 조에 대해 외부단자로부터 다른 구동전압의 공급을 가능하게 하는 것을 특징으로 하는 반도체 장치.
  27. 4각형 모양과 복수층 구조를 갖는 패키지기판과;
    상기 패키지기판의 주표면에 탑재되는 반도체칩을 구비하고;
    상기 반도체칩은,
    내부회로와;
    상기 내부회로와 외부장치 사이의 신호를 인터페이스하기 위한 I/O 회로와;
    상기 내부회로에 제 1 구동전압을 공급하는 제 1 전압공급전극과;
    상기 I/O 회로에 상기 제 1 구동전압과는 다른 제 2 구동전압을 공급하는 제 2 전압공급전극을 구비하고;
    상기 패키지기판은,
    상기 패키지기판상의 주표면에 설치되고, 상기 반도체칩의 상기 제 1 전압공급전극에 전기적으로 연결되는 제 1 전극과;
    상기 패키지기판상의 주표면에 설치되고, 상기 반도체칩의 상기 제 2 전압공급전극에 전기적으로 연결되는 제 2 전극과;
    상기 제 1 및 제 2 전극과는 다른 배선층에 형성되고, 관통홀을 통해 상기 제 1 전극에 전기적으로 연결되는 제 1 배선면;
    상기 제 1 배선면과 동일한 배선층에 형성되고, 상기 제 1 배선면의 외측에 형성되어, 관통홀을 통해 상기 제 2 전극에 전기적으로 연결되는 제 2 배선면;
    상기 제 1 및 제 2 배선면, 상기 제 1 전극 및 제 2 전극의 각각과는 다른 배선층에 형성되고, 상기 반도체칩의 상기 I/O 회로와 상기 내부회로에 기준전위를 공통으로 공급하는 제 3 배선면과;
    상기 패키지기판의 주표면과는 반대인 이면상에 설치되고, 상기 패키지기판의 외부단자로 사용되는 제 3 전극과;
    상기 외부단자와 상기 제2 배선면은 상기 패키지기판의 일측면과 상기 제 1 배선면의 사이에 설치되고,
    상기 외부단자는 상기 패키지기판의 상기 일측면과 상기 제 2 배선면의 사이에 설치되고,
    상기 제 1 배선면과 상기 제 2 배선면은 평면에서 보아 서로 분리되어 있는 것을 특징으로 하는 반도체장치.
  28. 청구항 27에 있어서,
    상기 외부단자와 상기 제 2 배선면은 상기 패키지기판의 상기 일측면에 대향하는 반대측면과 상기 제 1 배선면 사이에 설치되는 것을 특징으로 하는 반도체장치.
  29. 청구항 27에 있어서,
    상기 패키지기판은 상기 제 1, 제 2 및 제 3 배선면 그리고 상기 제 1 및 제 2 전극과는 각각 다른 배선층에 형성되는 제 4 배선면을 통해 접속되는 복수의 외부단자를 구비하는 것을 특징으로 하는 반도체장치.
  30. 청구항 27에 있어서,
    상기 제 2 전극보다 적은 수로 집약된 수는 4 이상이고,
    상기 4 이상의 외부단자는 상기 이면에 외부단자가 형성되는 영역을 4등분한 영역에 분산 배치되는 것을 특징으로 하는 반도체장치.
  31. 청구항 30에 있어서,
    상기 제 2 배선면은 전기적으로 고립되어 2 이상의 조로 분할되고, 대응하는 조에 대해 외부단자로부터 다른 구동전압의 공급을 가능하게 하는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232645B1 (ko) * 2010-12-21 2013-02-13 한국과학기술원 전원 핀을 포함하는 3차원 집적 회로 및 3차원 집적 회로의 전원 핀 배치 방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW571375B (en) * 2002-11-13 2004-01-11 Advanced Semiconductor Eng Semiconductor package structure with ground and method for manufacturing thereof
TW571410B (en) * 2002-12-24 2004-01-11 Via Tech Inc BGA package with the same power ballout assignment for wire bonding packaging and flip chip packaging
TWI229401B (en) * 2003-02-19 2005-03-11 Via Tech Inc A wafer lever test and bump process and a chip structure with test pad
JP4708716B2 (ja) * 2003-02-27 2011-06-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置、半導体集積回路装置の設計方法
US7183786B2 (en) * 2003-03-04 2007-02-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Modifying a semiconductor device to provide electrical parameter monitoring
US6992387B2 (en) * 2003-06-23 2006-01-31 Intel Corporation Capacitor-related systems for addressing package/motherboard resonance
US7279796B2 (en) * 2003-08-08 2007-10-09 Intel Corporation Microelectronic die having a thermoelectric module
JP4195883B2 (ja) * 2004-02-04 2008-12-17 インターナショナル・ビジネス・マシーンズ・コーポレーション 多層モジュール
JP3999759B2 (ja) * 2004-04-02 2007-10-31 富士通株式会社 基板及び電子機器
JP4647243B2 (ja) * 2004-05-24 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP4552524B2 (ja) * 2004-06-10 2010-09-29 パナソニック株式会社 複合型電子部品
TWI237380B (en) * 2004-11-19 2005-08-01 Advanced Semiconductor Eng Build-up via for suppressing simultaneous switching noise
JP4640950B2 (ja) * 2005-05-16 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US7250673B2 (en) * 2005-06-06 2007-07-31 Triquint Semiconductor, Inc. Signal isolation in a package substrate
US7745944B2 (en) 2005-08-31 2010-06-29 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
US7701052B2 (en) * 2005-10-21 2010-04-20 E. I. Du Pont De Nemours And Company Power core devices
US8063480B2 (en) * 2006-02-28 2011-11-22 Canon Kabushiki Kaisha Printed board and semiconductor integrated circuit
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
JP2009111138A (ja) * 2007-10-30 2009-05-21 Mitsubishi Electric Corp 半導体集積回路パッケージ及び回路基板
JP2009231891A (ja) 2008-03-19 2009-10-08 Nec Electronics Corp 半導体装置
US8717093B2 (en) * 2010-01-08 2014-05-06 Mindspeed Technologies, Inc. System on chip power management through package configuration
JP2011187662A (ja) * 2010-03-08 2011-09-22 Renesas Electronics Corp 半導体パッケージ、基板、電子部品、及び半導体パッケージの実装方法
CN103098206A (zh) * 2010-03-18 2013-05-08 莫塞德技术公司 具有偏移裸片叠层的多芯片封装及其制造方法
CN109616485A (zh) * 2012-06-22 2019-04-12 株式会社尼康 基板、拍摄单元及拍摄装置
JP6207422B2 (ja) * 2014-02-19 2017-10-04 ルネサスエレクトロニクス株式会社 電子装置
JP6631114B2 (ja) * 2015-09-17 2020-01-15 富士電機株式会社 半導体装置及び半導体装置の計測方法
KR20180134464A (ko) * 2017-06-08 2018-12-19 에스케이하이닉스 주식회사 반도체 장치 및 시스템
JP7110073B2 (ja) 2018-11-26 2022-08-01 株式会社東芝 集積回路及びそれを備えた電子回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148478A (ja) * 1995-11-21 1997-06-06 Hitachi Ltd 半導体集積回路装置
JPH09223758A (ja) * 1996-02-19 1997-08-26 Hitachi Ltd 半導体装置
JPH1056105A (ja) * 1996-05-30 1998-02-24 Lsi Logic Corp 半導体デバイスアセンブリ
JP2001144205A (ja) * 1999-11-10 2001-05-25 Canon Inc 多端子素子及びプリント配線板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2716005B2 (ja) 1995-07-04 1998-02-18 日本電気株式会社 ワイヤボンド型半導体装置
JPH1134886A (ja) 1997-07-16 1999-02-09 Toyoda Mach Works Ltd 操舵装置
US6396136B2 (en) * 1998-12-31 2002-05-28 Texas Instruments Incorporated Ball grid package with multiple power/ground planes
JP2001035960A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148478A (ja) * 1995-11-21 1997-06-06 Hitachi Ltd 半導体集積回路装置
JPH09223758A (ja) * 1996-02-19 1997-08-26 Hitachi Ltd 半導体装置
JPH1056105A (ja) * 1996-05-30 1998-02-24 Lsi Logic Corp 半導体デバイスアセンブリ
JP2001144205A (ja) * 1999-11-10 2001-05-25 Canon Inc 多端子素子及びプリント配線板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232645B1 (ko) * 2010-12-21 2013-02-13 한국과학기술원 전원 핀을 포함하는 3차원 집적 회로 및 3차원 집적 회로의 전원 핀 배치 방법

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