JP7110073B2 - 集積回路及びそれを備えた電子回路 - Google Patents

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Description

本発明の実施形態は、集積回路及びそれを備えた電子回路に関する。
半導体素子等を集積した集積回路が知られている。集積回路では外付けのコンデンサが接続されることがある。この外付けのコンデンサは、デカップリングコンデンサ、バイパスコンデンサ等と呼ばれており、集積回路の内部の電源電位の変動を抑制する。
特許第４３８７０７６号公報
実施形態は、外付けのコンデンサに電流が流れることに起因する電源電位の変動を抑制することができる集積回路及びそれを備えた電子回路を提供する。
実施形態の集積回路は、チップと、第１のピンと、第２のピンと、第３のピンとを有する。チップは、内部回路と、前記内部回路に接続された複数のパッドとを有する。第１のピンは、前記複数のパッドのうちの第１のパッドに接続されるとともに、前記集積回路の外部に設けられた電源に接続される。第２のピンは、前記複数のパッドのうちの第２のパッドに接続されるとともに、前記集積回路の外部に設けられたグランドと接続される。第３のピンは、前記複数のパッドのうちの第３のパッドを介して前記集積回路の内部で前記第２のピンに接続されるとともに、前記集積回路の外部で前記第２のピンと絶縁されている。
図１は、第１の実施形態に係る電子回路の模式図である。 図２は、集積回路の内部の構成を示す図である。 図３は、第２のグランドピンが設けられていない電子回路の入出力ピンからノイズ試験用のインパルス電流が注入されたときに電子回路に流れる電流を模式的に示した図である。 図４は、第２のグランドピンが設けられていない電子回路の入出力ピンからノイズ試験用のインパルス電流が注入されたときの入力電流に対する電源ピンの電位の変動をシミュレーションによって求めた一例の結果を示す図である。 図５は、第２のグランドピンが設けられている電子回路の入出力ピンから例えばノイズ試験用のインパルス電流が注入されたときに電子回路に流れる電流を模式的に示した図である。 図６は、第２のグランドピンが設けられている電子回路の入出力ピンからノイズ試験用のインパルス電流が注入されたときの入力電流に対する電源ピンの電位の変動をシミュレーションによって求めた一例の結果を示す図である。 図７は、第２の実施形態を示す図である。 図８は、第２の実施形態の変形例を示す図である。 図９は、第３の実施形態に係る電子回路の模式図である。
以下、図面を参照して実施形態について説明する。
［第１の実施形態］
図１は、第１の実施形態に係る電子回路の模式図である。電子回路１は、集積回路２と、回路基板３とを有する。
集積回路２は、半導体素子等を集積したＬＳＩチップ２１と、ベッド２２とを含む。ＬＳＩチップ２１と、ベッド２２とは、集積回路２のパッケージ２３に封入されている。
ＬＳＩチップ２１の外周には、複数のパッド２４が形成されている。パッド２４は、ＬＳＩチップ２１の内部に形成されている内部回路と、回路基板３に設けられた回路素子等とを電気的に接続するためのパッドである。パッド２４は、第１のパッドである電源パッド２４１と、第２のパッドである２つの第１のグランドパッド２４２と、第３のパッドである第２のグランドパッド２４３と、入出力パッド２４４とを有している。これらのパッドは、ボンディングワイヤ２５を介して集積回路２のパッケージ２３に形成されるピン２６に接続されている。また、１つの第１のグランドパッド２４２と第２のグランドパッド２４３とは、ＬＳＩチップ２１の内部回路において接続されている。
ピン２６は、第１のピンである電源ピン２６１と、第２のピンである第１のグランドピン２６２と、第３のピンである第２のグランドピン２６３と、入出力ピン２６４とを有する。図１では、電源ピン２６１、第１のグランドピン２６２、第２のグランドピン２６３及び入出力ピン２６４だけが示されているが、ピン２６は、これら以外のピンを有していてもよい。
電源ピン２６１は、ボンディングワイヤ２５を介してＬＳＩチップ２１の電源パッド２４１に接続されている。また、電源ピン２６１は、回路基板３に形成されたスルーホールを介して、回路基板３に設けられた電源に接続される。
図１の例では、第１のグランドピン２６２は、２本の第１のグランドピンによって構成されている。それぞれの第１のグランドピン２６２は、ボンディングワイヤ２５を介してＬＳＩチップ２１の第１のグランドパッド２４２に接続されている。また、それぞれの第１のグランドピン２６２は、回路基板３に形成されたスルーホールを介して、回路基板３に設けられたグランドに接続される。
第２のグランドピン２６３は、ボンディングワイヤ２５を介してＬＳＩチップ２１の第２のグランドパッド２４３に接続されている。つまり、１つの第１のグランドピン２６２と第２のグランドピン２６３とはＬＳＩチップ２１の内部回路において接続されている。一方、第２のグランドピン２６３は、ＬＳＩチップ２１の外部においてはそれぞれの第１のグランドピン２６２と絶縁されている。ここで、第２のグランドピン２６３は、１つの第１のグランドピン２６２の近くに形成されていることが望ましい。この「近く」とは、第２のグランドピンの電位が第１のグランドピンの電位とほぼ等しい電位とみなせる程度の近さであればよい。
入出力ピン２６４は、ボンディングワイヤ２５を介してＬＳＩチップ２１の入出力パッド２４４に接続されている。入出力ピン２６４は、ＬＳＩチップ２１の内部回路の信号入力又は信号出力のためのピンである。
ここで、図１に示すように、電源ピン２６１と第２のグランドピン２６３との間には、コンデンサＣが接続される。コンデンサＣは、電源から供給される直流の電源電流をＬＳＩチップ２１の内部回路に通し、また、ＬＳＩチップ２１の内部回路の動作等に伴って発生するノイズ電流を第２のグランドピン２６３を介してグランドに流す。これによって、コンデンサＣは、ノイズ電流が電源に流入するのを抑制する。
ベッド２２は、ＬＳＩチップ２１が搭載される板である。ベッド２２は、例えば金属板であるが、金属板でなくてもよい。また、ベッド２２の一部だけが金属板で構成されていてもよい。ベッド２２に金属板の部分がある場合には、この金属板の部分はＬＳＩチップ２１のグランドとして用いられ得る。
回路基板３は、集積回路２が搭載される基板である。回路基板３は、例えば信号線配線層３１と、グランドプレーン３２と、電源プレーン３３とを有している。信号線配線層３１は、ＬＳＩチップ２１の内部回路と接続される信号線を含む、電子回路１の回路が形成される層である。グランドプレーン３２は、例えば図示しない層間絶縁膜を介して信号線配線層３１の下層に形成された金属板である。第１のグランドピン２６２は、信号線配線層３１に形成されるスルーホールを介してグランドプレーン３２に接続される。これにより、第１のグランドピン２６２の電位は、所定のグランド電位（例えば０Ｖ）になる。電源プレーン３３は、例えば図示しない層間絶縁膜を介してグランドプレーン３２の下層に形成された金属板である。電源プレーン３３には電源が接続されている。電源ピン２６１は、信号線配線層３１及びグランドプレーン３２に形成されるスルーホールを介して電源プレーン３３に接続される。これにより、電源プレーン３３に接続された電源からＬＳＩチップ２１の内部回路に電源が供給され得る。
図２は、ＬＳＩチップ２１の内部の構成を示す図である。図２に示すように、ＬＳＩチップ２１の内部回路には、回路網２７が形成されている。ＬＳＩチップ２１の内部回路は、電子回路１に対する要求に従った任意の回路でよい。したがって、図２においては、ＬＳＩチップ２１の回路網２７の詳細な構成の図示は省略している。
図２に示すように、電源ピン２６１と、第１のグランドピン２６２と、第２のグランドピン２６３と、入出力ピン２６４とは、それぞれ、ボンディングワイヤ２５を介してＬＳＩチップ２１の内部回路に接続されている。このような構成において、内部回路は、電源ピン２６１を介して供給される電力に従って動作する。また、内部回路には入出力ピン２６４を介して各種の信号が入力され得る。また、内部回路からは入出力ピン２６４を介して各種の信号が出力され得る。さらに、第１のグランドピン２６２がグランドプレーン３２に接続されることにより、内部回路の基準電位は所定のグランド電位に設定される。
ここで、図２に示すように、第１のグランドピン２６２と第２のグランドピン２６３とは内部回路に形成されている回路網２７において、間に抵抗等の素子を挟むことなく直接的に接続されている。このため、第２のグランドピン２６３の電位もほぼグランド電位と等電位になる。一方、図１で示したように、第１のグランドピン２６２と第２のグランドピン２６３とはＬＳＩチップ２１の外部においては空間的に離れていることで絶縁されている。
また、前述したように、電源ピン２６１と第２のグランドピン２６３との間にはコンデンサＣが接続されている。このコンデンサＣは、内部回路における高周波電流の発生に伴う電源電圧の変動を抑えるために電源ピン２６１と第２のグランドピン２６３との間に挿入される。
以下、第１の実施形態に係る電子回路についてさらに説明する。実施形態の電子回路１は、ＬＳＩチップ２１の内部回路において第１のグランドピン２６２と接続され、ＬＳＩチップ２１の外部においては第１のグランドピン２６２と絶縁された第２のグランドピン２６３を有している。この第２のグランドピン２６３を設けることによる効果について、第２のグランドピン２６３を設けない場合と比較しながら説明する。
図３は、第２のグランドピンが設けられていない電子回路の入出力ピンから例えばノイズ試験用のインパルス電流が注入されたときに電子回路に流れる電流を模式的に示した図である。
入出力ピン２６４からインパルス電流が注入されたとき、この電流Ｉ１は、太線矢印Ａ１で示すように、ＬＳＩチップ２１の内部回路の各部を流れてから第１のグランドピン２６２を介してＬＳＩチップ２１の外部のグランドプレーン３２に向かう。
ここで、インパルス電流が注入される瞬間の電流変化のタイミングにおいては、ボンディングワイヤ２５が有しているインダクタンス成分の影響により、第１のグランドパッド２４２の電位ＶＳＳが変動する。電位変動が生じることにより、図示細線矢印Ａ２で示すように、インパルス電流Ｉ１から分流した電流Ｉ２がコンデンサＣに流れる。
電流Ｉ２は、ボンディングワイヤ２５を介して電源ピン２６１に流れ込む。この結果、電源パッド２４１の電位ＶＤＤＣも変動してしまう。このようにして、ＬＳＩチップ２１の内部回路に印加される電源の電圧に相当するＶＤＤＣ－ＶＳＳ間の電位が変動する。したがって、内部回路の動作が不安定になる。
図４は、第２のグランドピンが設けられていない電子回路の入出力ピンからノイズ試験用のインパルス電流が注入されたときの入力電流に対する電源ピンの電位ＶＤＤＣの変動をシミュレーションによって求めた一例の結果を示す図である。なお、図４では、内部回路に接続される電源の電位を５Ｖにしたときの結果と１．２Ｖにしたときの結果とが示されている。また、図４は、ノイズ試験用のインパルス電流が注入されたとしているが、図４で示す結果はＬＳＩチップ２１の内部回路において何らかの擾乱等によってインパルス電流が発生した場合も同様である。
図４に示すように、入力電流の立ち下がりと立ち上がりのタイミングのそれぞれで電源ピンの電位ＶＤＤＣが変動している。具体的には、電源の電位が５．００Ｖのときには、入力電流の立ち下りのタイミングで電源パッド２４１の電位ＶＤＤＣは５．５７Ｖに変動し、入力電流の立ち上がりのタイミングで電源パッド２４１の電位ＶＤＤＣは４．４７Ｖに変動している。同様に、電源の電位が１．２０Ｖのときには、入力電流の立ち下りのタイミングで電源パッド２４１の電位ＶＤＤＣは１．４４Ｖに変動し、入力電流の立ち上がりのタイミングで電源パッド２４１の電位ＶＤＤＣは１．０２Ｖに変動している。
このように、第２のグランドピン２６３が設けられていない場合には、本来は電源電位の変動を抑制するために設けられているコンデンサＣにより、電源電位の変動が引き起こされてしまう。
図５は、第２のグランドピンが設けられている電子回路の入出力ピンから例えばノイズ試験用のインパルス電流が注入されたときに電子回路に流れる電流を模式的に示した図である。
入出力ピン２６４からインパルス電流が注入されたとき、この電流Ｉ１は、太線矢印Ａ３で示すように、ＬＳＩチップ２１の内部回路の各部を流れてから第１のグランドピン２６２を介してＬＳＩチップ２の外部のグランドプレーン３２に向かう。
ここで、図３の例と同様にインパルス電流が注入される瞬間の電流変化のタイミングにおいては、ボンディングワイヤ２５が有しているインダクタンス成分の影響により、第１のグランドパッド２４２の電位ＶＳＳ１が変動する。一方、第２のグランドピン２６３については、ボンディングワイヤ２５のインダクタンスのために電流は流れずに第２のグランドピン２６３の電位ＶＳＳ２は変動しない。この電位ＶＳＳ２は、変動前の電位ＶＳＳ１と略等しい電位である。
第２のグランドピン２６３の電位ＶＳＳ２の変動がないので、電源ピン２６１と第２のグランドピン２６３との間に接続されているコンデンサＣにも、第１のグランドパッド２４２の電位変動に起因する電流は流れない。このため、電源ピン２６１にも第１のグランドパッド２４２の電位変動に起因する電流は流れず、電源パッド２４１の電位ＶＤＤＣは変動しない。このため、ＬＳＩチップ２１の内部回路に印加される電源の電圧に相当するＶＤＤＣ－ＶＳＳ２間の電位も変動しない。したがって、内部回路の動作が安定する。
図６は、第２のグランドピンが設けられている電子回路の入出力ピンからノイズ試験用のインパルス電流が注入されたときの入力電流に対する電源パッドの電位の変動をシミュレーションによって求めた一例の結果を示す図である。なお、図６では、内部回路に接続される電源の電位を１．２Ｖにしたときの結果が示されている。
図６に示すように、入力電流の立ち下がりと立ち上がりのタイミングにおいても電源パッド２４１の電位ＶＤＤＣは変動していない。
以上説明したように本実施形態によれば、電子回路は、回路基板のグランドプレーンに接続される第１のグランドピンとは別に、ＬＳＩチップの内部において接続され、ＬＳＩチップの外部において絶縁されたＬＳＩチップのための第２のグランドピンを有している。この第２のグランドピンは、ＬＳＩチップの外部において絶縁されているので、第１のグランドピンの電位変動の影響を受けない。したがって、電源ピンと第２のグランドピンとの間にコンデンサを設けることにより、電子回路から電源に向かう電流に起因する電源の電位の変動を抑制しつつ、第１のグランドピンにおける電位変動に起因する電源の電位の変動も抑制することができる。
また、第１のグランドピンと第２のグランドピンとは、ＬＳＩチップの外部においては絶縁されているものの、なるべく近接して配置される。これにより、第１のグランドピンと第２のグランドピンとの電位差を小さくすることができる。したがって、第２のグランドピンの電位をＬＳＩチップのグランドの電位として扱うことができる。
［第２の実施形態］
第２の実施形態を説明する。図７は、第２の実施形態の電子回路の模式図である。第２の実施形態の電子回路１では、第２のグランドピン２６３と隣接していた第１のグランドピン２６２が削除されている。また、第２のグランドピン２６３は、抵抗Ｒを介してグランドプレーン３２に接続されている。
第２のグランドピン２６３とグランドプレーン３２との間に抵抗Ｒが挿入されていることにより、第２のグランドピン２６３は、グランドプレーン３２と絶縁されている状態とみなすことができる。このため、第１のグランドパッド２４２の電位変動に起因する高周波電流がより第２のグランドピン２６３を介してコンデンサＣに流れにくくなる。これにより、電源の電位変動はより抑制され得る。また、第２の実施形態では、第１のグランドピンの数を減らすことができる。
抵抗Ｒの抵抗値が大きくなるほど、第１のグランドパッド２４２の電位変動に起因する高周波電流を第２のグランドピン２６３に流しにくくする効果は大きくなる。一方、抵抗Ｒの抵抗値が大きくなるほど、第２のグランドピン２６３の電位をグランドの電位に維持することが困難になる。したがって、抵抗Ｒの値は、特定の範囲に収めることが望ましい。抵抗Ｒの抵抗値は、例えば０．５Ω－１０Ωである。
図８に示すように、抵抗Ｒに代えて、第２のグランドピン２６３とグランドプレーン３２との間にインダクタＩが挿入されてもよい。インダクタＩは、インパルスノイズ電流等の高周波電流に対しては抵抗として働く。したがって、図８の構成でも電源の電位変動はより抑制され得る。
［第３の実施形態］
図９は、第３の実施形態に係る電子回路の模式図である。ここで、図９において、図１と共通の構成については、図１と同様の参照符号を付すことで適宜に説明を省略する。
第１の実施形態では、パッド２４とピン２６とは、それぞれ、ボンディングワイヤ２５を介して直接的に接続されている。これに対し、第２の実施形態では、電源パッド２４１と電源ピン２６１、第２のグランドパッド２４３と第２のグランドピン２６３、入出力パッド２４４と入出力ピン２６４は、それぞれ、ボンディングワイヤを介して接続される一方で、２つの第１のグランドパッド２４２は、金属製のベッド２２に接続される。そして、ベッド２２と１つの第１のグランドピン２６２とはボンディングワイヤを介して接続されている。これ以外は、図１と図９とで相違はない。
第３の実施形態であっても、第１のグランドピンと第２のグランドピンとは、ＬＳＩチップ２１の内部において接続されるとともに、ＬＳＩチップ２１の外部において絶縁される。したがって、第１の実施形態と同様に、電源ピンと第２のグランドピンとの間にコンデンサを設けることにより、電子回路から電源に向かう電流に起因する電源の電位の変動を抑制しつつ、第１のグランドパッドにおける電位変動に起因する電源の電位の変動も抑制することができる。また、第３の実施形態では、第１のグランドピンの数を減らすことができる。
第３の実施形態においても第２の実施形態の例が適用され得る。つまり、第２のグランドピン２６３とグランドプレーン３２との間に抵抗Ｒが挿入されてもよいし、インダクタンスＩが挿入されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 電子回路、２ 集積回路、３、回路基板、２１ ＬＳＩチップ、２２ ベッド、２３ パッケージ、２４ パッド、２５ ボンディングワイヤ、２６ ピン、２７ 回路網、３１ 信号線配線層、３２ グランドプレーン、３３ 電源プレーン、２４１ 電源パッド、２４２ 第１のグランドパッド、２４３ 第２のグランドパッド、２４４ 入出力パッド、２６１ 電源ピン、２６２ 第１のグランドピン、２６３ 第２のグランドピン、２６４ 入出力ピン。

Claims (9)

  1. 集積回路であって、
    内部回路と、前記内部回路に接続された複数のパッドとを有するチップと、
    前記複数のパッドのうちの第１のパッドに接続されるとともに、前記集積回路の外部に設けられた電源に接続される第１のピンと、
    前記複数のパッドのうちの第２のパッドに接続されるとともに、前記集積回路の外部に設けられたグランドと接続される第２のピンと、
    前記複数のパッドのうちの第３のパッドを介して前記集積回路の内部で前記第２のピンに接続されるとともに、前記集積回路の外部で前記第２のピンと絶縁された第３のピンと、
    を具備する集積回路。
  2. 前記第２のピンと、前記第３のピンとは隣接して配置されている請求項１に記載の集積回路。
  3. 前記第１のピンと前記第３のピンとの間には、コンデンサが接続される請求項１に記載の集積回路。
  4. 前記第１のパッドと前記第１のピン、前記第２のパッドと前記第２のピン、前記第３のパッドと前記第３のピンは、それぞれ、ボンディングワイヤを介して接続されている請求項１に記載の集積回路。
  5. 集積回路であって、
    内部回路と、前記内部回路に接続された複数のパッドとを有するチップと、
    前記複数のパッドのうちの第１のパッドに接続されるとともに、前記集積回路の外部に設けられた電源に接続される第１のピンと、
    前記チップが搭載され、前記複数のパッドのうちの第２のパッドに接続される金属部分を有する板と、
    前記金属部分に接続されるとともに、前記集積回路の外部に設けられたグランドに接続される第２のピンと、
    前記複数のパッドのうちの第３のパッドを介して前記集積回路の内部で前記第２のパッドに接続されるとともに、前記集積回路の外部で前記第２のピンと絶縁された第３のピンと、
    を具備する集積回路。
  6. 集積回路であって、
    内部回路と、前記内部回路に接続された複数のパッドとを有するチップと、
    前記複数のパッドのうちの第１のパッドに接続されるとともに、前記集積回路の外部に設けられた電源に接続される第１のピンと、
    前記複数のパッドのうちの第２のパッドに接続されるとともに、前記集積回路の外部に設けられたグランドと接続される第２のピンと、
    前記複数のパッドのうちの第３のパッドに接続される第３のピンと、
    を具備する集積回路と、
    前記第１のピンに接続される前記電源と、
    前記第２のピンに接続される前記グランドと、
    前記第１のピンと前記第３のピンとの間に接続されたコンデンサと、
    を具備する回路基板と、
    を有し、
    前記第３のピンは、前記グランドと絶縁されている電子回路。
  7. 前記第３のピンは、抵抗を介して前記グランドと接続されている請求項６に記載の電子回路。
  8. 前記抵抗の抵抗値は、０．５Ω以上、１０Ω以下である請求項７に記載の電子回路。
  9. 前記第３のピンは、インダクタを介して前記グランドと接続されている請求項６に記載の電子回路。
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