JP2020009936A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の特性の向上を図る。【解決手段】パッド電極Ｐ１ａとダミーパッド電極ＤＰ１とを有する半導体チップＣＨＰ１と、パッド電極Ｐ２ａとダミーパッド電極ＤＰ２とを有するインターポーザＩＰとを有する半導体装置を次のとおり構成する。パッド電極Ｐ１ａ、Ｐ２ａ間は、ワイヤＷａで接続され、パッド電極Ｐ１ａとダミーパッド電極ＤＰ１とは半導体チップ内部で互いに接続され、ワイヤＷａには、第１基準電圧（例えば、ＶＤＤ、ＧＮＤ）が印加される。そして、パッド電極Ｐ２ａは、インターポーザＩＰの内部配線（Ｍ１、Ｍ２）に接続されているが、ダミーパッド電極ＤＰ２は、インターポーザＩＰの内部配線（Ｍ１、Ｍ２）に接続されていない。ダミーパッド電極ＤＰ１、ＤＰ２間にダミーワイヤＤＷを接続するか否かにより、ＧＮＤ用ワイヤに付随する寄生容量とＶＤＤ用ワイヤに付随する寄生容量との差を低減でき、ＥＭＩノイズを低減できる。【選択図】図５

Description

本発明は、半導体装置に関し、特に、ＥＭＩノイズを低減する技術に関するものである。
近年、半導体チップの処理能力の向上を実現させるため、動作周波数が高速化しており、これに起因して、半導体チップ内部で論理値がトグルする回数が増加している問題がある。論理値がトグルする際に、論理回路素子に貫通電流が流れ、電源電圧と基準電圧とが微小に変動することが原因となり、電磁妨害（ＥＭＩ：Electro Magnetic Interference）が発生する。多くの集積回路は内部動作クロックに同期して動作するため、動作周波数およびその倍数の周波数について、ＥＭＩのレベルが高くなる。
特許文献１には、電源電圧用の第１端子、および、基準電圧用の第２端子が設けられた半導体チップを実装基板に搭載し、実装基板に、第１端子と第２端子との間に位置するように、バイパスコンデンサを設けることで、半導体チップ近傍において、半導体チップ内部で発生するＥＭＩノイズを低減させる技術などが開示されている。
特開２００３−３１８３５２号公報
本発明者は、半導体装置の研究開発に従事しており、その過程においてＥＭＩノイズが増加するという課題に直面した。
そこで、ＥＭＩノイズの低減を図ることが可能な半導体装置の構成の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第１チップ端子と、第２チップ端子とを有する、半導体チップと、第１基板端子と、第２基板端子とを有する、配線基板とを有する。そして、前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、前記第１チップ端子と、前記第２チップ端子とは、半導体チップ内部の配線を介して互いに接続されている。そして、前記第１ワイヤは、第１電位が印加されるワイヤであり、前記第１基板端子は、前記配線基板の内部配線に接続されているが、前記第２基板端子は、前記配線基板の前記内部配線に接続されていない。
本願において開示される一実施の形態に示される半導体装置は、第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、第１基板端子と、第２基板端子と、第３基板端子とを有する、配線基板と、を有する。そして、前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続されている。そして、前記第１ワイヤは、電源電圧が印加されるワイヤであり、前記第２ワイヤは、前記電源電圧より低い基準電圧が印加されるワイヤであり、前記第３チップ端子は、切り替え回路を介して、前記第１チップ端子および前記第２チップ端子と接続されている。
本願において開示される一実施の形態に示される半導体装置は、第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、第１基板端子と、第２基板端子と、第３基板端子とを有する、配線基板と、を有する。そして、前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続されている。そして、前記第１ワイヤは、電源電圧が印加されるワイヤであり、前記第２ワイヤは、前記電源電圧より低い基準電圧が印加されるワイヤである。そして、前記第３チップ端子は、切り替え回路を介して、前記第１チップ端子および前記第２チップ端子と接続され、前記第３チップ端子は、前記切り替え回路を介して、前記半導体チップの内部回路に接続され、電源電圧、基準電圧またはテスト信号を出力する。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、特性の良好な半導体装置とすることができる。
実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の実装状態を示す断面図である。 実施の形態１の半導体装置の構造を示す模式図である。 ＥＭＩノイズの発生メカニズムを説明するための図である。 実施の形態１の応用例１の半導体装置の構造を示す模式図である。 実施の形態１の応用例３の半導体装置の構成を示す平面図である。 実施の形態１の応用例３の半導体装置の構成を示す断面図である。 実施の形態１の応用例３の半導体装置の構造を示す模式図である。 実施の形態１の応用例４の半導体装置の構造を示す模式図である。 実施の形態１の応用例５の半導体装置の構造を示す模式図である。 実施の形態２の半導体装置の構成を示す模式図である。 切り替え回路の一例を示す回路図である。 実施の形態２の応用例１の半導体装置の構造を示す模式図である。 実施の形態２の応用例２の半導体装置の構造を示す模式図である。 実施の形態３の半導体装置の構成を示す模式図である。 切り替え回路の一例を示す回路図である。 応用例Ｄの半導体装置の構成を示す模式図である。 応用例Ｄの半導体装置の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
図１は、本実施の形態の半導体装置の構成を示す平面図であり、図２、図３は、断面図である。図２は、例えば、図１のＡ−Ａ断面部に対応し、図３は、図１のＢ−Ｂ断面部に対応する。
図２、図３に示すように、本実施の形態の半導体装置は、インターポーザ（配線基板、チップ搭載部材）ＩＰと、その上に搭載された半導体チップＣＨＰ１とを有する。これら、即ち、インターポーザＩＰと、半導体チップＣＨＰ１との積層体を、“半導体パッケージＰＫ”と言う場合がある。また、図２、図３に示す形態は、“ＢＧＡ（Ball Grid Array）パッケージ”と呼ばれる。
半導体チップＣＨＰ１とインターポーザＩＰとは、ワイヤＷによって電気的に接続されている。具体的には、半導体チップＣＨＰ１のパッド電極（チップ端子）Ｐ１と、インターポーザＩＰのパッド電極（基板端子）Ｐ２とは、ワイヤＷによって電気的に接続されている。ワイヤＷは、例えば、金または銅を主体とする導電体である。ワイヤの接続方法に制限はないが、例えば、ワイヤボンディング法やウエッジボンディング法などを用いることができる。ワイヤＷの構成については、追って詳細に説明する。
半導体チップＣＨＰ１の上面上およびインターポーザＩＰの上面上には、パッド電極Ｐ１、パッド電極Ｐ２、ワイヤＷを覆うように、封止部ＭＲが形成されている（図２、図３）。封止部ＭＲは、例えば、熱硬化性樹脂材料からなり、シリカフィラーなどを含むエポキシ樹脂部である。
半導体チップＣＨＰ１を構成する半導体基板の主表面には、例えば、ＭＯＳＦＥＴ（Ｍetal-Ｏxide-Ｓemiconductor Ｆield effect Ｔransistor）やメモリ素子などよりなる集積回路が形成されている。ＭＯＳＦＥＴやメモリ素子は、例えば、ロジック回路、アナログ回路、メモリ回路または入出力回路を構成する。ＭＯＳＦＥＴやメモリ素子上には、多層配線が形成され、このうち、最上層配線の一部がパッド電極Ｐ１となる。最上層配線は、例えばアルミニウムを主体とする導電性膜よりなり、最上層配線より下層の多層配線は、例えば銅を主体とする導電性膜よりなる。
インターポーザＩＰは、半導体チップＣＨＰ１と後述する実装基板ＭＢとを電気的に接続させるための配線基板である（図４参照）。インターポーザＩＰの下面には半田ボール（突起電極）ＳＢが設けられ、半田ボールＳＢ上には、多層配線が形成され、このうち、最上層配線の一部がパッド電極Ｐ２となる。最上層配線および最上層配線より下層の多層配線は、例えばアルミニウムや銅を主体とする導電性膜よりなる。具体的には、最上層配線（パッド電極Ｐ２を含む導電性膜）は、その下層の配線（図２中の配線Ｍ２）と接続部（プラグまたはビア）Ｃ２を介して接続されている。また、配線Ｍ２は、その下層の配線（図２中の配線Ｍ１）と接続部（プラグまたはビア）Ｃ１を介して接続されている。なお、配線Ｍ１は、その下層の半田ボールＳＢと接続されている。このように、パッド電極Ｐ２は、インターポーザＩＰの内部配線（Ｍ１、Ｍ２）を介して、上記集積回路の各種電極となる半田ボールＳＢと繋がっている。なお、突起電極として、半田以外の導電性材料を用いてもよい。
ここで、本実施の形態においては、半導体チップＣＨＰ１の複数のパッド電極（Ｐ１）のうちの、パッド電極Ｐ１ａ〜Ｐ１ｅと、インターポーザＩＰの複数のパッド電極（Ｐ２）のうちの、パッド電極Ｐ２ａ〜Ｐ２ｅとは、ワイヤＷａ〜Ｗｅで接続されている（図１）。ワイヤＷｂ、Ｗｄは、接地電圧（ＧＮＤ）用のワイヤであり、ワイヤＷａ、Ｗｃは、電源電圧（ＶＤＤ）用のワイヤである。電源電圧（供給電圧）ＶＤＤは、例えば、５Ｖの電圧である。接地電圧（基準電圧）ＧＮＤは、電源電圧ＶＤＤと異なる電圧であり、例えば０Ｖの電圧である。電源電圧（ＶＤＤ）および接地電圧（ＧＮＤ）は、上述のロジック回路、アナログ回路、メモリ回路および入出力回路などを構成する各半導体素子を駆動させる電源電圧であり、各半導体素子に直接的に、または、レベルシフト回路などを介して間接的に印加される。なお、パッド電極（Ｐ１、Ｐ２）間を接続するワイヤは、上記ＧＮＤ用のワイヤやＶＤＤ用のワイヤの他、信号用のワイヤ（例えば、入出力信号用のワイヤ）などを含む。
なお、ワイヤＷａ〜Ｗｅについて、各ワイヤの両端のパッド電極Ｐ１、Ｐ２間の距離は同程度であり、各ワイヤの最高到達位置（ワイヤ高さ）は、同程度である。また、各ワイヤの長さも同程度である。
そして、本実施の形態においては、半導体チップＣＨＰ１の複数のパッド電極（Ｐ１）中に、ダミーパッド電極（ＥＭＩノイズ対策用パッド電極）ＤＰ１が設けられ、また、インターポーザＩＰの複数のパッド電極（Ｐ２）中に、ダミーパッド電極ＤＰ２設けられている。
このダミーパッド電極ＤＰ１、ＤＰ２間の距離は、他のパッド電極Ｐ１、Ｐ２間と、同程度である。
そして、ダミーパッド電極ＤＰ１と、電源電圧（ＶＤＤ）用のワイヤであるパッド電極Ｐ１ａとは、半導体チップＣＨＰ１内部にある配線で互いに接続される。
別の言い方をすれば、パッド電極Ｐ１ａとダミーパッド電極ＤＰ１とが半導体チップＣＨＰ１内部で互いに接続されており、ダミーパッド電極ＤＰ１、ＤＰ２間にダミーワイヤＤＷが接続されている場合には、上記最上層配線からインターポーザＩＰのダミーパッド電極ＤＰ２にダミーワイヤＤＷを介して電位が出力される。
ここで、前述したように、インターポーザＩＰのパッド電極Ｐ２は、インターポーザＩＰの内部配線（Ｍ１、Ｍ２）を介して、半田ボールＳＢと繋がっているのに対し、インターポーザＩＰのダミーパッド電極ＤＰ２は、インターポーザＩＰの内部配線（Ｍ１、Ｍ２）を介して、半田ボールＳＢと繋がっていない（図２）。即ち、ダミーパッド電極ＤＰ２に接続される内部配線が形成されておらず、ダミーパッド電極ＤＰ２は、半田ボールＳＢと接続されていない。よって、電源電圧（ＶＤＤ）が印加される配線部は、ダミーワイヤＤＷが接続されている場合には、ダミーパッド電極ＤＰ２で終端し、ダミーワイヤＤＷが接続されていない場合には、ダミーパッド電極ＤＰ１で終端することとなる。なお、ここで言う配線部とは、上記最上層配線、ダミーパッド電極ＤＰ１、ダミーワイヤＤＷ、ダミーパッド電極ＤＰ２で構成される一連の導電性部を意味する。また、上記最上層配線は、内部回路（ＣＩ）に接続されている（図５参照）。
図４は、本実施の形態の半導体装置の実装状態を示す断面図である。図４に示すように、半導体パッケージＰＫは、実装基板ＭＢ上に搭載され、さらに、金属板などからなる筐体（金属ケース）で覆われる。ここでは、半導体装置の熱破壊を防ぎ、冷却効果を高めるため、筐体として放熱板ＨＳを有する導電性の部材（導電性材料）を用いている。放熱板ＨＳは、樹脂膜ＨＲを介して、半導体パッケージＰＫの封止部ＭＲの上面上に配置されている。放熱板ＨＳは、例えば、アルミ合金（アルミダイカスト）や銅を主体する金属板、または、上記金属板が張り付けられたセラミック板である。樹脂膜ＨＲは、例えば、熱伝導性を有する絶縁シートからなり、金属が添加された有機樹脂膜である。
このように、本実施の形態においては、半導体チップＣＨＰ１に電源電圧（ＶＤＤ）が印加される配線と接続されるダミーパッド電極ＤＰ１を設け、インターポーザＩＰにダミーパッド電極ＤＰ２を設けたので、ＥＭＩノイズを低減できる。即ち、これらのダミーパッド電極ＤＰ１、ＤＰ２間にワイヤ（ダミーワイヤ）を接続するか否かにより、例えば、ＧＮＤ用のワイヤに基づく寄生容量とＶＤＤ用のワイヤに基づく寄生容量との差を低減することができ、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。
図５は、本実施の形態の半導体装置の構造を示す模式図である。図６は、ＥＭＩノイズの発生メカニズムを説明するための図である。
図５においては、ＧＮＤ用のワイヤを３本、ＶＤＤ用のワイヤを２本有し、これらがアンバランスとなる。しかしながら、前述したダミーパッド電極ＤＰ１、ＤＰ２間にダミーワイヤＤＷを接続することにより、ダミーワイヤＤＷが電源電位（ＶＤＤ）となり、実質的にＧＮＤ用のワイヤが３本、ＶＤＤ用のワイヤが３本となる。なお、“ＣＩ”は、最上層配線が接続される内部回路である。
ＥＭＩノイズは、Electro Magnetic Interference（電磁妨害）を意味する。一般的な電子機器は内蔵された集積回路から、何らかのＥＭＩノイズを発していることが多く、周囲の電子機器や人体に影響を与え得る。
図６には、集積回路を構成する半導体素子の論理値、電源電圧ＶＤＤの波形、基準電圧ＶＳＳ（ＧＮＤ）の波形、および時間が示されている。ここで、図６に示すように、論理値が、「１」から「０」へ、または、「０」から「１」へトグルする際には、半導体素子に貫通電流が流れ、電源電圧ＶＤＤと基準電圧ＶＳＳとが微小に変動する。これが、ＥＭＩノイズが増加する原因となる。
また、多くの集積回路は、内部動作クロックに同期して動作するため、動作周波数およびその倍数の周波数についてＥＭＩノイズが高くなる。
特に、前述したように、半導体チップＣＨＰ１が、金属板などからなる筐体（放熱板ＨＳ）で覆われている場合には、ＥＭＩノイズは、半導体パッケージＰＫと筐体（放熱板ＨＳ）と間の寄生容量によって、筐体（放熱板ＨＳ）へ漏洩し易くなる。この寄生容量は、半導体パッケージＰＫと放熱板ＨＳと間に樹脂膜ＨＲが設けられている場合より高くなる。
半導体パッケージＰＫの上面に位置する筐体（放熱板ＨＳ）が金属の場合、半導体パッケージＰＫのワイヤと筐体（放熱板ＨＳ）との間の寄生容量Ｃは、“Ｃ＝εＳ／ｄ”の式で表される。なお、εは誘電率、Ｓは筐体（放熱板ＨＳ）とワイヤとの並走面積、ｄは筐体（放熱板ＨＳ）とワイヤとの間の距離を示す。例えば、ワイヤと筐体（放熱板ＨＳ）との間の寄生容量Ｃは、並走面積Ｓに比例し、距離ｄに反比例する。つまり、誘電率εは一定であり、並走面積Ｓを小さく、距離ｄを大きくすることにより、寄生容量Ｃを低減することができる。
ここで、ＥＭＩノイズは、集積回路の電源電圧ＶＤＤや基準電圧ＶＳＳのワイヤから放射されるが、電源電圧ＶＤＤと基準電圧ＶＳＳのＥＭＩノイズにおいて、電圧レベルが逆位相となるため、電源電圧ＶＤＤのワイヤと基準電圧ＶＳＳのワイヤの本数が同じ場合にはＥＭＩノイズが相殺され、筐体（放熱板ＨＳ）の上面におけるＥＭＩノイズが低減される。このような作用を、“ノイズ相殺作用”と言う。
ＬＳＩのＢＧＡ（Ball Grid Array）パッケージでは、一般にボンディングワイヤの高さがそれぞれ異なることが多いため、パッド電極の数が多くＶＤＤ用のワイヤとＧＮＤ用のワイヤとがアンバランスになりやすい。このため、ＥＭＩノイズが相殺されず、半導体パッケージＰＫの上面に向かって放射されるＥＭＩのレベルが上がってしまう。
さらに、半導体パッケージＰＫの上面に向かって放射されたＥＭＩノイズは、実装基板ＭＢにも伝搬し、実装基板ＭＢに接続されたワイヤハーネス（図示せず）にも伝搬する。このため、半導体パッケージＰＫだけでなく、ワイヤハーネスも妨害電波を放射するアンテナとして機能してしまう場合もある。例えば、このような半導体パッケージＰＫ（図４）が、車載部品（例えば、ＨＥＶ車やＥＶ車の走行用のモータ制御デバイスなど）として用いられた場合、上記ＥＭＩノイズによる誤動作などの不具合が生じる可能性がある。
これに対し、本実施の形態によれば、前述したように、ダミーパッド電極ＤＰ１、ＤＰ２を設けておき、これらの間にワイヤ（ダミーワイヤ）を接続するか否かにより、ＧＮＤ用のワイヤに基づく寄生容量とＶＤＤ用のワイヤに基づく寄生容量との差を調整することができ、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。即ち、ワイヤボンディング検討後、電源電圧ＶＤＤのワイヤと基準電圧ＶＳＳのワイヤの本数のバランスが取れない場合、ダミーパッド電極ＤＰ１、ＤＰ２間にダミーワイヤＤＷを設けることで、ＧＮＤ用のワイヤに基づく寄生容量とＶＤＤ用のワイヤに基づく寄生容量のバランスを整えることができる。
（応用例１）
上記図５の例においては、ＧＮＤ用のワイヤが３本、ＶＤＤ用のワイヤが２本の場合について説明したが、例えば、図７に示すように、ＧＮＤ用のワイヤが２本、ＶＤＤ用のワイヤが２本の場合には、ダミーパッド電極ＤＰ１、ＤＰ２間にダミーワイヤＤＷを設ける必要はない。図７は、本実施の形態の応用例１の半導体装置の構造を示す模式図である。
（応用例２）
上記図５および図７の例においては、説明を容易にするため、６本または４本のワイヤ（Ｗａ〜Ｗｅ、ＤＷ）について、ワイヤバランスを調整することを例に説明した。しかしながら、半導体チップＣＨＰ１に接続されるすべてのワイヤにおいて、そのうちのＧＮＤ用のワイヤとＶＤＤ用のワイヤとのバランスがとれるように、その本数を考慮し、ダミーパッド電極ＤＰ１、ＤＰ２間にワイヤ（ダミーワイヤ）を接続するか否かを決定すればよい。
また、シミュレーションにより、ダミーパッド電極ＤＰ１、ＤＰ２間にワイヤ（ダミーワイヤ）を設けた場合の寄生容量差やＥＭＩノイズの大きさと、ダミーパッド電極ＤＰ１、ＤＰ２間にワイヤ（ダミーワイヤ）を設けない場合の寄生容量差やＥＭＩノイズの大きさと、を比較し、ダミーパッド電極ＤＰ１、ＤＰ２間にワイヤ（ダミーワイヤ）を接続するか否かを決定してもよい。
（応用例３）
上記図５、図７等の例においては、パッド電極（Ｐ１、Ｐ２、ＤＰ１、ＤＰ２）を、半導体チップＣＨＰ１の各辺に沿って配置したが、パッド電極（Ｐ１、Ｐ２、ＤＰ１、ＤＰ２）を、千鳥に配置してもよい。
図８は、本実施の形態の応用例３の半導体装置の構成を示す平面図であり、図９は、断面図である。図１０は、本実施の形態の応用例３の半導体装置の構造を示す模式図である。
例えば、図８に示すように、パッド電極Ｐ１（Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ）およびパッド電極Ｐ２（Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ、Ｐ２ｄ、Ｐ２ｅ）を、それぞれ千鳥に配置してもよい。ここでは、パッド電極Ｐ１ａ、Ｐ２ａ間のワイヤＷａ、パッド電極Ｐ１ｃ、Ｐ２ｃ間のワイヤＷｃ、パッド電極Ｐ１ｅ、Ｐ２ｅ間のワイヤＷｅは、短ワイヤであり、パッド電極Ｐ１ｂ、Ｐ２ｂ間のワイヤＷｂ、パッド電極Ｐ１ｄ、Ｐ２ｄ間のワイヤＷｄは、長ワイヤである。また、ダミーパッド電極ＤＰ１、ＤＰ２は、それぞれ、パッド電極Ｐ１ａ、Ｐ２ａの隣に配置され、ダミーパッド電極ＤＰ１、ＤＰ２間のダミーワイヤＤＷは、長ワイヤである。
このように、パッド電極（Ｐ１、Ｐ２、ＤＰ１、ＤＰ２）を、千鳥に配置し、長ワイヤと短ワイヤを交互に配置してもよい。
また、図９に示すように、長ワイヤのワイヤ高さ（最高到達位置）は、短ワイヤのワイヤ高さより高い。なお、図９においては、ワイヤ高さの差が明確となるように、断面部のワイヤ（ＤＷ、Ｗ）に加え、このワイヤより奥に配置されているワイヤ（Ｗａ、Ｗ）を併せて記載している。
このように、長ワイヤと短ワイヤが混在している場合には、ワイヤの本数だけでなく、ワイヤの長さや高さも、寄生容量に関係する。よって、ダミーパッド電極ＤＰ１、ＤＰ２間にワイヤ（ダミーワイヤ）を接続するか否かにより、ＧＮＤ用のワイヤに基づく寄生容量とＶＤＤ用のワイヤに基づく寄生容量との調整することは、ＥＭＩノイズ対策において有用である。
例えば、図１０に示すようにＧＮＤ用の３本のワイヤが、短ワイヤ１本、長ワイヤ２本であり、ＶＤＤ用の２本のワイヤが、短ワイヤ２本の場合、電源電圧（ＶＤＤ）が印加される最上層配線が接続されるダミーパッド電極ＤＰ１と、インターポーザＩＰ側のダミーパッド電極ＤＰ２との間に、ダミーワイヤＤＷを接続することで、ＶＤＤが印加されるワイヤが、短ワイヤ２本と長ワイヤ１本となる。これにより、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量とを調整することができ、ＥＭＩノイズを低減することができる。
（応用例４）
上記図５、図７等の例においては、電源電圧（ＶＤＤ）が印加される最上層配線が接続されるダミーパッド電極ＤＰ１を設けたが、接地電圧（ＧＮＤ）が印加される最上層配線が接続されるダミーパッド電極ＤＰ１を設けてもよい。
図１１は、本実施の形態の応用例４の半導体装置の構造を示す模式図である。図１１においては、電源電圧（ＶＤＤ）が印加される最上層配線に、パッド電極Ｐ１ａとダミーパッド電極ＤＰ１が接続され、ダミーパッド電極ＤＰ１、ＤＰ２間にダミーワイヤＤＷが設けられている。また、接地電圧（ＧＮＤ）が印加される最上層配線に、パッド電極Ｐ１ｄとダミーパッド電極ＤＰ１が接続され、ダミーパッド電極ＤＰ１、ＤＰ２間にダミーワイヤＤＷが設けられている。
このように、ＶＤＤ側とＧＮＤ側にそれぞれダミーパッド電極ＤＰ１、ＤＰ２を設けてもよい。
（応用例５）
上記図５、図７等の例においては、電源電圧（ＶＤＤ）が印加される最上層配線が接続されるダミーパッド電極ＤＰ１を１つ設けたが、このようなダミーパッド電極ＤＰ１を複数設けてもよい。
図１２は、本実施の形態の応用例５の半導体装置の構造を示す模式図である。図１２においては、電源電圧（ＶＤＤ）が印加される最上層配線に接続されるパッド電極Ｐ１ａと、３つのダミーパッド電極ＤＰ１が設けられている。また、接地電圧（ＧＮＤ）が印加される最上層配線に接続されるパッド電極Ｐ１ｄと、３つのダミーパッド電極ＤＰ１が設けられている。
このように、ＶＤＤ側とＧＮＤ側にそれぞれ複数のダミーパッド電極ＤＰ１、ＤＰ２を設けてもよい。
なお、上記応用例４、応用例５においては、図面を簡単にするためにＧＮＤ用の２本のワイヤと、ＶＤＤ用の２本のワイヤしか表示していないが、前述したとおり（応用例２参照）、半導体チップＣＨＰ１には、複数のＧＮＤ用のワイヤと複数のＶＤＤ用のワイヤとが設けられる。そして、また、その本数のみならず、長さ、高さなどを考慮し、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量とを調整する必要がある。
また、ＶＤＤ側のダミーパッド電極ＤＰ１とＧＮＤ側のダミーパッド電極ＤＰ１とを、それぞれ半導体チップＣＨＰ１の各辺に配置してもよい。
（実施の形態２）
実施の形態１（図５）においては、ダミーパッド電極ＤＰ１をＶＤＤ用またはＧＮＤ用のパッド電極Ｐ１ａと接続したが、ダミーワイヤＤＷの一方の端部のダミーパッド電極ＤＰ１の接続先を、ＶＤＤ用のパッド電極Ｐ１ａ、ＧＮＤ用のパッド電極Ｐ１ｂおよびフローティング状態のいずれかに選択できる構成としてもよい。
図１３は、本実施の形態の半導体装置の構成を示す模式図である。なお、本実施の形態の半導体装置において、ダミーワイヤＤＷおよび切り替え回路部以外の構成は、実施の形態１（図１〜図４等）の場合と同様であるため、その詳細な説明を省略する。
図１３に示すように、本実施の形態においては、半導体チップ（ＣＨＰ１）の複数のパッド電極（Ｐ１）のうちの、パッド電極Ｐ１ａ〜Ｐ１ｅと、インターポーザＩＰの複数のパッド電極（Ｐ２）のうちの、パッド電極Ｐ２ａ〜Ｐ２ｅとは、ワイヤＷａ〜Ｗｅで接続される。例えば、ワイヤＷａ、Ｗｃは、電源電圧（ＶＤＤ）用のワイヤであり、ワイヤＷｂ、Ｗｄ、Ｗｅは、接地電圧（ＧＮＤ）用のワイヤである。即ち、パッド電極Ｐ１ａ、ＶＤＤ用のパッド電極であり、パッド電極Ｐ１ｂは、ＧＮＤ用のパッド電極である。
そして、本実施の形態においては、半導体チップ（ＣＨＰ１）の複数のパッド電極（Ｐ１）中に、ダミーパッド電極ＤＰ１が設けられ、また、インターポーザＩＰの複数のパッド電極（Ｐ２）中に、ダミーパッド電極ＤＰ２が設けられている。そして、ダミーパッド電極ＤＰ１、ＤＰ２間には、ダミーワイヤＤＷが設けられている。上記ダミーパッド電極ＤＰ１、ＤＰ２間の距離は、他のパッド電極Ｐ１、Ｐ２間の距離と、同程度である。また、ダミーワイヤＤＷは、他のワイヤ（Ｗａ〜Ｗｅ）と同程度の長さであり、ワイヤ高さも同程度である。
そして、ＶＤＤ用のパッド電極Ｐ１ａは、切り替え回路ＳＣを介してダミーパッド電極ＤＰ１に接続されている。また、ＧＮＤ用のパッド電極Ｐ１ｂは、切り替え回路ＳＣを介してダミーパッド電極ＤＰ１に接続されている。別の言い方をすれば、ダミーパッド電極ＤＰ１は、切り替え回路ＳＣを介してＶＤＤ用のパッド電極Ｐ１ａおよびＧＮＤ用のパッド電極Ｐ１ｂと接続されている。
切り替え回路ＳＣは、スイッチＳＷを有し、このスイッチＳＷは、制御信号ＳＳにより、ダミーパッド電極ＤＰ１と端子Ａとの接続、ダミーパッド電極ＤＰ１と端子Ｂとの接続、ダミーパッド電極ＤＰ１と端子Ｃとの接続を切り替える。
端子Ａは、ＶＤＤ用のパッド電極Ｐ１ａと接続され、端子Ｂは、ＧＮＤ用のパッド電極Ｐ１ｂと接続され、端子Ｃは、いずれのパッド電極とも接続されない。別の言い方をすれば、端子Ａは、電源電圧（ＶＤＤ）が印加される最上層配線と接続され、端子Ｂは、接地電圧（ＧＮＤ）が印加される最上層配線と接続され、端子Ｃは、いずれの最上層配線とも接続されない（即ち、内部回路ＣＩと切り離されている）。
この切り替え回路ＳＣは、内部回路ＣＩにより制御される。具体的には、内部回路ＣＩ中の制御回路ＣＢ４により制御される。なお、ＣＢ１〜ＣＢ４は、内部回路ＣＩを構成する回路（回路ブロック）であり、例えば、“ＣＢ１”はＣＰＵ、“ＣＢ２”はメモリ、“ＣＢ３”は他の制御回路である。
制御回路ＣＢ４からの制御信号ＳＳにより、ダミーパッド電極ＤＰ１と端子Ａ（ＶＤＤ用のパッド電極Ｐ１ａ）が接続された場合、ダミーワイヤＤＷの電位は、ＶＤＤとなり、ＶＤＤ用のワイヤに付随する寄生容量が増加する。
また、制御信号ＳＳにより、ダミーパッド電極ＤＰ１と端子Ｂ（ＧＮＤ用のパッド電極Ｐ１ｂ）が接続された場合、ダミーワイヤＤＷの電位は、ＧＮＤとなり、ＧＮＤ用のワイヤに付随する寄生容量が増加する。
さらに、制御信号ＳＳにより、ダミーパッド電極ＤＰ１と端子Ｃが接続された場合、ダミーワイヤＤＷは、いずれのパッド電極Ｐ１とも接続されず、フローティング状態となる。
このように、本実施の形態においては、ダミーワイヤＤＷを設け、ダミーパッド電極ＤＰ１を、ＶＤＤ用のパッド電極Ｐ１ａおよびＧＮＤ用のパッド電極Ｐ１ｂと切り替え回路ＳＣを介して接続したので、ダミーワイヤＤＷの電位をＶＤＤ、ＧＮＤまたはフローティング状態とすることができ、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量との差を調整することができる。これにより、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。
図１４は、切り替え回路の一例を示す回路図である。図１４に示す切り替え回路は、半導体チップ（ＣＨＰ１）に設けられ、２つのスイッチ素子（アナログスイッチ）ＳＷ１、ＳＷ２を有する。切り替え回路ＳＣは、ＭＯＳＦＥＴなどの半導体素子を用いて半導体チップ（ＣＨＰ１）内に設けられ、インピーダンスが十分に小さい。なお、切り替え回路ＳＣを内部回路（制御回路ＣＢ４）ＣＩに含めてもよい。
スイッチ素子ＳＷ１は、ＶＤＤ用の最上層配線に接続されたノードｎａとダミーパッド電極ＤＰ１に接続されたノードｎ１との間に並列に接続されたｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを有する。このｎチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ１が印加され、ｐチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ１のインバータによる反転信号が印加される。
また、スイッチ素子ＳＷ２は、スイッチ素子ＳＷ１と同様の構成であり、ＧＮＤ用の最上層配線に接続されたノードｎｂとダミーパッド電極ＤＰ１に接続されたノードｎ１との間に並列に接続されたｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを有する。このｎチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ２が印加され、ｐチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ２のインバータによる反転信号が印加される。
よって、信号ＲＳ１、ＲＳ２が、Ｈレベル、Ｌレベルの組み合わせの場合（以降このような組み合わせを（１、０）と示す）には、スイッチ素子ＳＷ１がオン状態、スイッチ素子ＳＷ２がオフ状態となり、ダミーパッド電極ＤＰ１（ダミーワイヤＤＷ）は、ＶＤＤとなる。別の言い方をすれば、ＶＤＤ用のパッド電極Ｐ２ｂと接続される。
また、信号ＲＳ１、ＲＳ２が、（０、１）の場合には、スイッチ素子ＳＷ１がオフ状態、スイッチ素子ＳＷ２がオン状態となり、ダミーパッド電極ＤＰ１（ダミーワイヤＤＷ）は、ＧＮＤとなる。別の言い方をすれば、ＧＮＤ用のパッド電極Ｐ２ｂと接続される。
また、信号ＲＳ１、ＲＳ２が、（０、０）の場合には、スイッチ素子ＳＷ１がオフ状態、スイッチ素子ＳＷ２がオフ状態となり、ダミーパッド電極ＤＰ１（ダミーワイヤＤＷ）は、フローティング状態となる。別の言い方をすれば、ＧＮＤ用のパッド電極Ｐ２ａ、Ｐ２ｂのいずれとも接続されない。
このように、“１（Ｈレベル）”の信号を受けたスイッチ素子のみがオン状態となる。なお、Ｈレベルを“０”と対応させてもよい。
例えば、内部回路ＣＩ中のＣＰＵ（ＣＢ１）は、メモリ（ＣＢ２）に書き込まれたプログラムにしたがって、制御回路（ＣＢ４）に信号を送り、バスラインＢＬを介して、レジスタＲに設定値（例えば、上記（１、０）、（０、１）、（０、０）のいずれか）を設定する。なお、レジスタＲを制御回路（ＣＢ４）の一部とみなしてもよい。
このように、本実施の形態によれば、レジスタＲの設定値により、ダミーワイヤＤＷの電位を、ＶＤＤ、ＧＮＤまたはフローティング状態とすることができる。別の言い方をすれば、ソフトウェアで、ダミーワイヤＤＷの接続状態を切り替えることができる。そして、この切り替えによって、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量との差を調整することができ、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。
また、このようなレジスタＲの設定値の入力は、半導体パッケージＰＫの実装後（組立後）に行うことが可能であり、半導体パッケージＰＫの実装後（組立後）の種々の状況に応じて、ＥＭＩノイズの低減を図ることができる。特に、半導体パッケージＰＫを購入し、実装基板ＭＢ上に搭載して、各種システムを構築するユーザーにおいては、半導体パッケージＰＫの実装後（組立後）のその状況に応じて、ダミーワイヤＤＷの接続状態を切り替えることで、ＥＭＩノイズを調整することができ、非常に有用である。
即ち、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量は、前述したように、ワイヤの本数、長さ、高さなどにより変化し、さらに、実装環境により変化し得る。例えば、半導体パッケージＰＫを覆う樹脂膜ＨＲや放熱板ＨＳの材料、また、実装基板ＭＢ上に実装される他の部品（他の半導体パッケージなど）の有無や個数により、各種ワイヤに付随する寄生容量は、複雑に変化し得る。
このため、例えば、ＥＭＩノイズを測定しつつ、レジスタＲに設定値（例えば、上記（１、０）、（０、１）、（０、０）のいずれか）を変更し、ＥＭＩノイズが最も小さくなるように設定値を定めることができる。例えば、初期設定（０、０）入力時におけるＥＭＩノイズ値Ｅ０から、第１設定（１、０）入力時におけるＥＭＩノイズ値Ｅ１が大きくなった場合には、第２設定（０、１）を入力し、この際のＥＭＩノイズ値Ｅ２とＥ０とを比較し、より小さい設定値を選択する。
このように、本実施の形態によれば、半導体パッケージＰＫの実装後（組立後）の種々の状況に応じて、ダミーワイヤＤＷの接続状態を切り替えることで、ＥＭＩノイズを調整することができる。また、実施の形態１の場合と比較し、ワイヤボンディングを行うまたは行わないなどの仕様設計を変更することなく、ＥＭＩノイズを低減することができる。また、ＶＤＤ用のダミーパッド電極ＤＰ１、ＧＮＤ用のダミーパッド電極ＤＰ１といった専用のダミーパッド電極を設ける必要がなくなる。
（応用例１）
上記図１３の例においては、接続先をＶＤＤ用のパッド電極Ｐ１ａ、ＧＮＤ用のパッド電極Ｐ１ｂおよびフローティング状態のいずれかに選択できるダミーワイヤＤＷを１つ設けたが、このようなダミーワイヤＤＷを複数設けてもよい。
図１５は、本実施の形態の応用例１の半導体装置の構造を示す模式図である。図１５においては、２本のダミーワイヤＤＷを設け、それぞれに切り替え回路ＳＣを接続している。これにより、２本のダミーワイヤＤＷのそれぞれの接続先をＶＤＤ用のパッド電極Ｐ１ａ、ＧＮＤ用のパッド電極Ｐ１ｂおよびフローティング状態のいずれかに選択できる。
なお、このような、複数のダミーパッド電極ＤＰ１を、それぞれ半導体チップ（ＣＨＰ１）の各辺に配置してもよい。
（応用例２）
上記図１３、図１５等の例においては、パッド電極（Ｐ１、Ｐ２、ＤＰ１、ＤＰ２）を、半導体チップ（ＣＨＰ１）の各辺に沿って配置したが、パッド電極（Ｐ１、Ｐ２、ＤＰ１、ＤＰ２）を、千鳥に配置してもよい。
図１６は、本実施の形態の応用例２の半導体装置の構造を示す模式図である。
例えば、図１６に示すように、パッド電極Ｐ１（ＤＰ１、ＤＰ１、Ｐ１ａ〜Ｐ１ｅ）およびパッド電極Ｐ２（ＤＰ２、ＤＰ２、Ｐ２ａ〜Ｐ２ｅ）を、それぞれ千鳥に配置してもよい。ここでは、パッド電極Ｐ１ａ、Ｐ２ａ間のワイヤＷａ、パッド電極Ｐ１ｃ、Ｐ２ｃ間のワイヤＷｃ、パッド電極Ｐ１ｅ、Ｐ２ｅ間のワイヤＷｅは、短ワイヤであり、パッド電極Ｐ１ｂ、Ｐ２ｂ間のワイヤＷｂ、パッド電極Ｐ１ｄ、Ｐ２ｄ間のワイヤＷｄは、長ワイヤである。また、２つのダミーパッド電極ＤＰ１のうち、パッド電極Ｐ１ａの隣に配置された、一のダミーパッド電極ＤＰ１と、これに対応するインターポーザＩＰ側のダミーパッド電極ＤＰ２との間のダミーワイヤＤＷは、長ワイヤであり、他のダミーパッド電極ＤＰ１と、これに対応するインターポーザＩＰ側のダミーパッド電極ＤＰ２との間のダミーワイヤＤＷは、短ワイヤである。
このように、パッド電極（Ｐ１、Ｐ２、ＤＰ１、ＤＰ２）を、千鳥に配置し、長ワイヤと短ワイヤを交互に配置してもよい。
また、実施の形態１において図９を参照しながら説明したように、長ワイヤのワイヤ高さ（最高到達位置）は、短ワイヤのワイヤ高さより高い。
このように、長ワイヤと短ワイヤが混在している場合には、ワイヤの本数だけでなく、ワイヤの長さや高さも、寄生容量に関係する。よって、ダミーパッド電極ＤＰ１を設け、その接続先を切り替えることにより、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量とを調整することができ、ＥＭＩノイズを低減することができる。特に、ダミーワイヤＤＷとして、短ワイヤと長ワイヤとを設けることにより、寄生容量の微調整が可能となり、ＥＭＩノイズの低減量を大きくすることができる。
（実施の形態３）
実施の形態２（図１３）においては、ダミーパッド電極ＤＰ１を設けたが、テスト用のパッド電極ＴＰ１を利用して、テスト工程後に、テスト用のパッド電極ＴＰ１の接続先を、ＶＤＤ用のパッド電極Ｐ１ａおよびＧＮＤ用のパッド電極Ｐ１ｂのいずれかに選択できる構成としてもよい。
図１７は、本実施の形態の半導体装置の構成を示す模式図である。なお、本実施の形態の半導体装置において、テスト用のパッド電極ＴＰ１およびテスト信号（線）以外の構成は、実施の形態２の場合と同様であるため、その詳細な説明を省略する。
図１７に示すように、本実施の形態においては、半導体チップ（ＣＨＰ１）の複数のパッド電極（Ｐ１）のうちの、パッド電極Ｐ１ａ〜Ｐ１ｅと、インターポーザＩＰの複数のパッド電極（Ｐ２）のうちの、パッド電極Ｐ２ａ〜Ｐ２ｅとは、ワイヤＷａ〜Ｗｅで接続される。例えば、ワイヤＷａ、Ｗｃは、電源電圧（ＶＤＤ）用のワイヤであり、ワイヤＷｂ、Ｗｄ、Ｗｅは、接地電圧（ＧＮＤ）用のワイヤである。
そして、本実施の形態においては、半導体チップ（ＣＨＰ１）の複数のパッド電極（Ｐ１）は、テスト用のパッド電極ＴＰ１を有する。このような、テスト用のパッド電極ＴＰ１は、テスト工程において必要な電極であるため、必ずしも対応するインターポーザＩＰ側のパッド電極を設け、かつ、パッド電極間にワイヤを接続する必要はない。しかしながら、本実施の形態においては、インターポーザＩＰの複数のパッド電極（Ｐ２）中に、テスト用のパッド電極ＴＰ１と対応する位置に、ダミーパッド電極ＤＰ２が設けられている。そして、テスト用のパッド電極ＴＰ１とダミーパッド電極ＤＰ２との間には、ダミーワイヤＤＷが設けられている。
このテスト用のパッド電極ＴＰ１とダミーパッド電極ＤＰ２との間の距離は、他のパッド電極Ｐ１、Ｐ２間の距離と、同程度である。また、ダミーワイヤＤＷは、他のワイヤ（Ｗａ〜Ｗｅ）と同程度の長さであり、ワイヤ高さも同程度である。
そして、ＶＤＤ用のパッド電極Ｐ１ａは、切り替え回路ＳＣを介してテスト用のパッド電極ＴＰ１に接続されている。また、ＧＮＤ用のパッド電極Ｐ１ｂは、切り替え回路ＳＣを介してテスト用のパッド電極ＴＰ１に接続されている。別の言い方をすれば、テスト用のパッド電極ＴＰ１は、切り替え回路ＳＣを介してＶＤＤ用のパッド電極Ｐ１ａおよびＧＮＤ用のパッド電極Ｐ１ｂと接続されている。
切り替え回路ＳＣは、スイッチＳＷを有し、このスイッチＳＷは、制御信号ＳＳにより、テスト用のパッド電極ＴＰ１と端子Ａとの接続、テスト用のパッド電極ＴＰ１と端子Ｂとの接続、テスト用のパッド電極ＴＰ１と端子Ｃとの接続、テスト用のパッド電極ＴＰ１と端子Ｄとの接続を切り替える。
端子Ａは、ＶＤＤ用のパッド電極Ｐ１ａと接続され、端子Ｂは、ＧＮＤ用のパッド電極Ｐ１ｂと接続され、端子Ｄは制御回路（ＣＢ４）中のテスト回路と接続され、端子Ｃは、いずれのパッド電極とも接続されず、また、テスト回路とも接続されない。別の言い方をすれば、端子Ａは、電源電圧（ＶＤＤ）が印加される最上層配線と接続され、端子Ｂは、接地電圧（ＧＮＤ）が印加される最上層配線と接続され、端子Ｄは、テスト回路を構成する素子と接続される最上層配線と接続され、端子Ｃは、いずれの最上層配線とも接続されない。
半導体チップ（ＣＨＰ１）の形成後において、テストを行う。例えば、半導体基板の主表面に、ＭＯＳＦＥＴやメモリ素子などを形成し、さらに、この上に、多層配線を形成した後、最上層配線上に保護膜を形成し、最上層配線上の保護膜を除去することにより、最上層配線の一部が露出したパッド電極Ｐ１を形成する。この後、上記ＭＯＳＦＥＴやメモリ素子などよりなる集積回路（ロジック回路、アナログ回路、メモリ回路または入出力回路など）のテストを行う。
例えば、パッド電極Ｐ１から所定の信号を入力し、半導体チップ（ＣＨＰ１）中の所定の回路およびテスト回路を介してテスト用のパッド電極ＴＰ１の出力を検出する。パッド電極Ｐ１への入力やテスト用のパッド電極ＴＰ１からの出力（テスト信号の出力）はプローブ針を当てることにより行う。このようなテスト工程における、テスト用のパッド電極ＴＰ１からの出力（テスト電位）により、所定の回路の動作の可否を判断する。なお、テスト用のパッド電極ＴＰ１には、プローブ針の当接によりプローブ痕が付く場合がある。
このようなテスト用のパッド電極ＴＰ１は、テスト工程の後は不要であるが、予めこのようなテスト用のパッド電極ＴＰ１に対応するダミーパッド電極ＤＰ２と、これらの間のダミーワイヤＤＷを設けておき、制御信号ＳＳにて、接続する端子（Ａ〜Ｄ）を切り替えることにより、テスト用の機能と本実施例の機能を両立させる。
例えば、テスト信号を出力する場合、制御信号ＳＳにて、テスト用のパッド電極ＴＰ１と端子Ｄ（テスト回路）が接続されるように設定する。
また、テスト用のパッド電極ＴＰ１と端子Ａ（ＶＤＤ用のパッド電極Ｐ１ａ）が接続された場合、ダミーワイヤＤＷの電位は、ＶＤＤとなり、ＶＤＤ用のワイヤに付随する寄生容量が増加する。
また、制御回路（ＣＢ４）からの制御信号ＳＳにより、テスト用のパッド電極ＴＰ１と端子Ｂ（ＧＮＤ用のパッド電極Ｐ１ｂ）が接続された場合、ダミーワイヤＤＷの電位は、ＧＮＤとなり、ＧＮＤ用のワイヤに付随する寄生容量が増加する。
さらに、制御信号ＳＳにより、テスト用のパッド電極ＴＰ１と端子Ｂが接続された場合、ダミーワイヤＤＷは、いずれのパッド電極Ｐ１とも接続されず、フローティング状態となる。
このように、本実施の形態においては、テスト用のパッド電極ＴＰ１を利用し、テスト用のパッド電極ＴＰ１の出力を、テスト信号（テスト用信号）、ＶＤＤ、ＧＮＤまたはフローティング状態とすることができ、テスト機能と寄生容量調節を両立することができる。これにより、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。
図１８は、切り替え回路の一例を示す回路図である。図１８に示す切り替え回路は、３つのスイッチ素子（アナログスイッチ）ＳＷ１、ＳＷ２、ＳＷ３を有する。
スイッチ素子ＳＷ１は、ＶＤＤ用の最上層配線に接続されたノードｎａとテスト用のパッド電極ＴＰ１に接続されたノードｎ１との間に並列に接続されたｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを有する。このｎチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ１が印加され、ｐチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ１のインバータによる反転信号が印加される。
また、スイッチ素子ＳＷ２は、ＧＮＤ用の最上層配線に接続されたノードｎｂとテスト用のパッド電極ＴＰ１に接続されたノードｎ１との間に並列に接続されたｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを有する。このｎチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ２が印加され、ｐチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ２のインバータによる反転信号が印加される。
また、スイッチ素子ＳＷ３は、テスト回路に接続されたノードｎＴとテスト用のパッド電極ＴＰ１に接続されたノードｎ１との間に並列に接続されたｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを有する。このｎチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ３が印加され、ｐチャネル型ＭＯＳＦＥＴのゲート電極には、レジスタＲから出力された信号ＲＳ３のインバータによる反転信号が印加される。
まず、テスト信号を出力したい場合は、信号ＲＳ１、ＲＳ２、ＲＳ３を、（０、０、１）とし、スイッチ素子ＳＷ１、ＳＷ２をオフ状態、スイッチ素子ＳＷ３をオン状態とし、テストを行う。
そして、寄生容量を調節したい場合は、信号ＲＳ１、ＲＳ２、ＲＳ３が、（０、１、０）の場合には、スイッチ素子ＳＷ１がオン状態、スイッチ素子ＳＷ２、ＳＷ３がオフ状態となり、テスト用のパッド電極ＴＰ１（ダミーワイヤＤＷ）は、ＶＤＤとなる。別の言い方をすれば、ＶＤＤ用のパッド電極Ｐ２ｂと接続される。
また、信号ＲＳ１、ＲＳ２、ＲＳ３が、（０、１、０）の場合には、スイッチ素子ＳＷ１、ＳＷ３がオフ状態、スイッチ素子ＳＷ２がオン状態となり、テスト用のパッド電極ＴＰ１（ダミーワイヤＤＷ）は、ＧＮＤとなる。別の言い方をすれば、ＧＮＤ用のパッド電極Ｐ２ｂと接続される。
また、信号ＲＳ１、ＲＳ２、ＲＳ３が、（０、０、０）の場合には、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３がオフ状態となり、テスト用のパッド電極ＴＰ１（ダミーワイヤＤＷ）は、フローティング状態となる。別の言い方をすれば、ＧＮＤ用のパッド電極Ｐ２ａ、ＶＤＤ用のパッド電極Ｐ２ｂのいずれとも接続されない。
このように、“１（Ｈレベル）”の信号を受けたスイッチ素子のみがオン状態となる。なお、Ｈレベルを“０”と対応させてもよい。
例えば、内部回路ＣＩ中のＣＰＵ（ＣＢ１）は、メモリ（ＣＢ２）に書き込まれたプログラムにしたがって、制御回路（ＣＢ４）に信号を送り、レジスタＲに設定値（例えば、上記（０、０、１）（１、０、０），（０、１、０），（０、０、０）のいずれか）を設定する。なお、必要な場合は、複数信号の組み合わせ論理で制御しても良い。
このように、本実施の形態によれば、レジスタＲの設定値により、テストを行うことができ、また、必要に応じて、ダミーワイヤＤＷの電位を、ＶＤＤ、ＧＮＤまたはフローティング状態とすることができる。別の言い方をすれば、半導体チップ製造後であっても、ソフトウェアによってダミーワイヤＤＷの接続状態を切り替えることができる。そして、この切り替えによって、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量との差を調整することができ、半導体パッケージＰＫの上面へのＥＭＩノイズを低減できる。
また、このようなレジスタＲの設定値の入力は、半導体パッケージＰＫの実装後（組立後）に行うことが可能であり、半導体パッケージＰＫの実装後（組立後）の種々の状況に応じて、ＥＭＩノイズの低減を図ることができる。特に、半導体パッケージＰＫを購入し、実装基板ＭＢ上に搭載しつつ、各種システムを構築するユーザーにおいては、半導体パッケージＰＫの実装後（組立後）の種々の状況に応じて、ダミーワイヤＤＷの接続状態を切り替えることで、ＥＭＩノイズを調整することができ、非常に有用である。
即ち、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量は、前述したように、ワイヤの本数、長さ、高さなどにより変化し、さらに、実装環境により変化し得る。例えば、半導体パッケージＰＫを覆う樹脂膜ＨＲや放熱板ＨＳの材料、また、実装基板ＭＢ上に実装される他の部品（他の半導体パッケージなど）の有無や個数により、各種ワイヤに付随する寄生容量は、複雑に変化し得る。
このため、例えば、ＥＭＩノイズを測定しつつ、レジスタＲに設定値（例えば、上記（１、０、０），（０、１、０），（０、０、０）いずれか）を変更しながら、ＥＭＩノイズが最も小さくなるように設定値を定めることができる。例えば、初期設定（０、０、０）入力時におけるＥＭＩノイズ値Ｅ０から、第１設定（１、０、０）入力時におけるＥＭＩノイズ値Ｅ１が大きくなった場合には、第２設定（０、１、０）を入力し、この際のＥＭＩノイズ値Ｅ２とＥ０とを比較し、より小さい設定値を選択する。
このように、本実施の形態によれば、半導体パッケージＰＫの実装後（組立後）の種々の状況に応じて、ダミーワイヤＤＷの接続状態を切り替えることで、ＥＭＩノイズを調整することができる。また、テスト用のパッド電極ＴＰ１を利用することで、実施の形態２の場合と比較し、パッド電極の数を減らすことができる。
なお、上記においては、端子Ｄに接続されるテスト信号線ＴＳを１本としたが、切り替え回路ＳＣの端子を複数設け、制御回路ＣＢ４と切り替え回路ＳＣとを複数のテスト信号線ＴＳを介して接続してもよい。
（応用例）
本実施の形態においても、実施の形態２の応用例１に示すように、テスト用のパッド電極ＴＰ１を複数設けてもよい。また、実施の形態２の応用例１に示すように、パッド電極（Ｐ１、Ｐ２、ＴＰ１、ＤＰ２）を、千鳥に配置してもよい。また、上記テスト用のパッド電極ＴＰ１を、半導体チップ（ＣＨＰ１）の各辺に配置してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、次のような応用例としてもよい。
（応用例Ａ）
上記実施の形態においては、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量との差を低減することで、ＥＭＩノイズを低減したが、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量とをアンバランスにしておく方が良い場合は、これらの寄生容量の差を所定の値としてもよい。前述したように、寄生容量は、実装環境により変化し得る。例えば、実装基板ＭＢ上に実装される他の部品（他の半導体パッケージなど）の影響により、ＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量とをアンバランスにしておく方が良い場合は、そのように調整してもよい。即ち、実装基板ＭＢを含むモジュール全体として、ＥＭＩノイズを低減するために、特定の半導体パッケージのＧＮＤ用のワイヤに付随する寄生容量とＶＤＤ用のワイヤに付随する寄生容量に差が生じるような調整を行ってもよい。
（応用例Ｂ）
実施の形態１（図１）等においては、パッド電極（Ｐ１、Ｐ２）の間隔を同程度としワイヤを、略矩形状の半導体チップＣＨＰ１の各辺に対し、直交する方向に延在させたが、ワイヤを斜めに延在させてもよい。
（応用例Ｃ）
実施の形態１等においては、ＧＮＤ用のワイヤとＶＤＤ用のワイヤのアンバランスに起因するＥＭＩノイズを低減することを説明したが、他の信号線、例えば、位相が反転した相補の信号線のアンバランスによってもＥＭＩノイズが生じ有る。このような信号線としては、発振回路用の信号線（システムクロック、通信系のクロックなど）が挙げられる。例えば、上記実施の形態のＧＮＤ用のワイヤとＶＤＤ用のワイヤを、位相が反転した相補の信号が印加されるワイヤに置き換えて、適用することができる。
また、実施の形態１等においては、ダミーパッド電極ＤＰ１をＧＮＤまたはＶＤＤと接続したが、これらの間の中間電圧と接続してもよい。
（応用例Ｄ）
実施の形態１等においては、ダミーパッド電極ＤＰ２は、インターポーザＩＰの内部配線を介して半田ボールＳＢと接続されない（電気的に接続されない）構成としたが、ダミーパッド電極ＤＰ２が最終的に実装基板ＭＢに形成された配線と接続されていない場合には、ダミーパッド電極ＤＰ２が内部配線を介して半田ボールＳＢと接続されていてもよい（図１９、図２０）。図１９は、応用例Ｄの半導体装置の構成を示す模式図であり、図２０は、応用例Ｄの半導体装置の構成を示す断面図である。
半導体パッケージＰＫには、ユーザー設定用のパッド電極（汎用端子）ＵＰ１、ＵＰ２およびこれらの間を接続するワイヤＵＷが設けられている。このようなパッド電極ＵＰ１等には、ユーザーの設定に応じた役割が割り当てられる。このような割り当ては、例えば、レジスタなどの制御回路（ＣＢ４）の設定に基づく。但し、パッド電極ＵＰ１のすべてを用いる必要がない場合も生じ得る。このような場合、パッド電極ＵＰ１は、ワイヤＵＷおよびインターポーザＩＰの内部配線を介してユーザー設定用の半田ボールＵＳＢと接続されるものの、実装基板ＭＢの配線とは接続されない。即ち、半田ボールＵＳＢは、実装基板ＭＢに形成された配線と接続されていない。または、半田ボールＵＳＢが、実装基板ＭＢに形成された配線と接続されていても、その配線は途中で終端している。
このような場合も、実施の形態２等で詳細に説明した切り替え回路ＳＣを用いて、ユーザー設定用のワイヤＵＷの接続状態を切り替えることで、ＥＭＩノイズを調整することができる。
また、上記実施の形態では、半導体パッケージＰＫをＢＧＡ（Ball Grid Array）構造として説明したが、半導体パッケージＰＫをＱＦＰ（Quad Flat Package）構造またはＳＯＰ（Small Outline Package）構造などにしても良い。すなわち、半導体パッケージＰＫは、ワイヤＷＨおよびワイヤＷＬが放熱板ＨＳ側にある構造であれば、各パッケージ構造に適応可能である。
以上のとおり、上記実施の形態は、各種応用例に示すとおり種々の変更が可能であり、また、上記実施の形態および各種応用例の組み合わせも可能である。
［付記１］
（ａ）半導体装置を準備する工程、
（ｂ）ノイズを調整する工程、
を有し、
前記（ａ）工程の前記半導体装置は、
第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、
第１基板端子と、第２基板端子と、第３基板端子とを有する、配線基板と、
前記半導体チップと、前記配線基板と、を囲み、導電性材料よりなる筐体と、
を有し、
前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、
前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、
前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続され、
前記第１ワイヤは、電源電圧が印加されるワイヤであり、
前記第２ワイヤは、前記電源電圧より低い電圧が印加されるワイヤであり、
前記第３チップ端子は、切り替え回路を介して、前記第１チップ端子および前記第２チップ端子と接続されており、
前記（ｂ）工程は、
前記切り替え回路により、
記第３チップ端子と前記第１チップ端子との接続状態、
前記第３チップ端子と前記第２チップ端子との接続状態、
第３チップ端子を、前記第１チップ端子および前記第２チップ端子のいずれとも接続しない状態、を選択することにより、ノイズが小さくなる調整を行う工程である、半導体装置の調整方法。
［付記２］
付記１記載の半導体装置の調整方法において、
前記半導体チップは、レジスタを有し、
前記（ｂ）工程は、
前記切り替え回路は、前記レジスタの設定値に基づき、
前記第３チップ端子と前記第１チップ端子との接続状態、
前記第３チップ端子と前記第２チップ端子との接続状態、
前記第３チップ端子を、前記第１チップ端子および前記第２チップ端子のいずれとの接続しない状態、のいずれかを切り替える工程である、半導体装置の調整方法。
Ａ 端子
Ｂ 端子
ＢＬ バスライン
Ｃ 端子
Ｃ１ 接続部（プラグ）
Ｃ２ 接続部（プラグ）
ＣＢ１ ＣＰＵ
ＣＢ２ メモリ
ＣＢ３ 制御回路
ＣＢ４ 制御回路
ＣＨＰ１ 半導体チップ
ＣＩ 内部回路
Ｄ 端子
ＤＰ１ ダミーパッド電極
ＤＰ２ ダミーパッド電極
ＤＷ ダミーワイヤ
ＨＲ 樹脂膜
ＨＳ 放熱板
ＩＰ インターポーザ
Ｍ１ 配線
Ｍ２ 配線
ＭＢ 実装基板
ＭＲ 封止部
ｎ１ ノード
ｎａ ノード
ｎｂ ノード
ｎＴ ノード
Ｐ１ パッド電極
Ｐ１ａ〜Ｐ１ｆ パッド電極
Ｐ２ パッド電極
Ｐ２ａ〜Ｐ２ｆ パッド電極
ＰＫ 半導体パッケージ
Ｒ レジスタ
ＲＳ１〜ＲＳ３ 信号
ＳＢ 半田ボール
ＳＣ 切り替え回路
ＳＳ 制御信号
ＳＷ スイッチ
ＳＷ１ スイッチ素子
ＳＷ２ スイッチ素子
ＳＷ３ スイッチ素子
ＴＰ１ テスト用のパッド電極
ＵＰ１ ユーザー設定用のパッド電極
ＵＳＢ ユーザー設定用の半田ボール
ＵＷ ユーザー設定用のワイヤ
Ｗ ワイヤ
Ｗａ〜Ｗｆ ワイヤ

Claims (15)

  1. 第１チップ端子と、第２チップ端子とを有する、半導体チップと、
    第１基板端子と、第２基板端子とを有する、配線基板と、
    を有し、
    前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、
    前記第１チップ端子と、前記第２チップ端子とは、前記半導体チップ内部の配線を介して互いに接続され、
    前記第１ワイヤは、第１基準電圧が印加されるワイヤであり、
    前記第１基板端子は、前記配線基板の内部配線に接続されており、前記第２基板端子は、前記配線基板の前記内部配線に接続されていない、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１基準電圧は、電源電圧または前記電源電圧より低い基準電圧である、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記半導体チップと、前記配線基板と、を囲む筐体を有し、
    前記筐体は、導電性材料よりなる、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続されている、半導体装置。
  5. 請求項３記載の半導体装置において、
    前記第２チップ端子と前記第２基板端子との間は、ワイヤで接続されていない、半導体装置。
  6. 第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、
    第１基板端子と、第２基板端子と、第３基板端子とを有する、配線基板と、
    を有し、
    前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、
    前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、
    前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続され、
    前記第１ワイヤは、電源電圧が印加されるワイヤであり、
    前記第２ワイヤは、前記電源電圧より低い基準電圧が印加されるワイヤであり、
    前記第３チップ端子は、切り替え回路を介して、前記第１チップ端子および前記第２チップ端子と接続されている、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記切り替え回路は、
    前記第３チップ端子と前記第１チップ端子との接続状態、
    前記第３チップ端子と前記第２チップ端子との接続状態、
    前記第３チップ端子を、前記第１チップ端子および前記第２チップ端子のいずれとも接続しない状態、のいずれかを切り替える、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記半導体チップと、前記配線基板と、を囲む筐体を有し、
    前記筐体は、導電性材料よりなる、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記半導体チップは、レジスタを有し、
    前記切り替え回路は、前記レジスタの設定値に基づき、
    前記第３チップ端子と前記第１チップ端子との接続状態、
    前記第３チップ端子と前記第２チップ端子との接続状態、
    前記第３チップ端子を、前記第１チップ端子および前記第２チップ端子のいずれとも接続しない状態、のいずれかを切り替える、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第１基板端子は、前記配線基板の内部配線に接続されており、前記第３基板端子は、前記配線基板の前記内部配線に接続されていない、半導体装置。
  11. 第１チップ端子と、第２チップ端子と、第３チップ端子とを有する、半導体チップと、
    第１基板端子と、第２基板端子と、第３基板端子とを有する、配線基板と、
    を有し、
    前記第１チップ端子と前記第１基板端子との間は、第１ワイヤで接続され、
    前記第２チップ端子と前記第２基板端子との間は、第２ワイヤで接続され、
    前記第３チップ端子と前記第３基板端子との間は、第３ワイヤで接続され、
    前記第１ワイヤは、電源電圧が印加されるワイヤであり、
    前記第２ワイヤは、前記電源電圧より低い基準電圧が印加されるワイヤであり、
    前記第３チップ端子は、切り替え回路を介して、前記第１チップ端子および前記第２チップ端子と接続され、
    前記第３チップ端子は、前記切り替え回路を介して、前記半導体チップの内部回路に接続され、電源電圧、基準電圧またはテスト信号を出力する、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記切り替え回路は、
    前記第３チップ端子と前記内部回路との接続状態、
    前記第３チップ端子と前記第１チップ端子との接続状態、
    前記第３チップ端子と前記第２チップ端子との接続状態、
    前記第３チップ端子を、前記内部回路、前記第１チップ端子および前記第２チップ端子のいずれとも接続しない状態、のいずれかを切り替える、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記半導体チップと、前記配線基板と、を囲む筐体を有し、
    前記筐体は、導電性材料よりなる、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記半導体チップは、レジスタを有し、
    前記切り替え回路は、前記レジスタの設定値に基づき、
    前記第３チップ端子と前記内部回路との接続状態、
    前記第３チップ端子と前記第１チップ端子との接続状態、
    前記第３チップ端子と前記第２チップ端子との接続状態、
    前記第３チップ端子を、前記内部回路、前記第１チップ端子および前記第２チップ端子のいずれとの接続しない状態、のいずれかを切り替える、半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記第１基板端子は、前記配線基板の内部配線に接続されているが、前記第３基板端子は、前記配線基板の前記内部配線に接続されていない、半導体装置。
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