JPH0519983B2 - - Google Patents
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- JPH0519983B2 JPH0519983B2 JP62175032A JP17503287A JPH0519983B2 JP H0519983 B2 JPH0519983 B2 JP H0519983B2 JP 62175032 A JP62175032 A JP 62175032A JP 17503287 A JP17503287 A JP 17503287A JP H0519983 B2 JPH0519983 B2 JP H0519983B2
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Description
【発明の詳細な説明】
A 産業上の利用分野
本発明は、集積回路半導体チツプ・パツケージ
に係り、更に具体的に云えば、パツケージの一部
として分散された高周波減結合キヤパシタを有し
ている、半導体チツプ・キヤリア即ち第1レベル
の電子的パツケージに係る。
に係り、更に具体的に云えば、パツケージの一部
として分散された高周波減結合キヤパシタを有し
ている、半導体チツプ・キヤリア即ち第1レベル
の電子的パツケージに係る。
B 従来技術
超LSI回路は益々複雑さを増す傾向にあり、そ
の性能を高めるためには、より多くの出力駆動回
路をより迅速にスイツチングさせる必要がある。
スイチツング速度が増加すると、関連する電効的
ノイズの量も増加する。スイツチング速度の増加
に関連するノイズのレベルを最小限に留めるため
に、種々の技術が従来用いられている。ノイズを
減少させる1つの周知の技術は、関連する電圧ピ
ンの間に減結合キヤパシタとして個別キヤパシタ
を加えることである。一般的には、半導体チツプ
から離れて装着された個別キヤパシタは、多数の
電力配線又は大電力母線によつて、上記チツプに
電気的に結合されている。それらの電力配線は典
型的には長いインダクタンス路を意味する。更
に、それらの多数の配線に流れる電流がスイツチ
ングされる速度が増すとともに、電圧降下が大き
くなる。その電圧降下は、望ましくない電力供給
ノイズとして考えられる。インダクタンス路を最
小限に留める1つの技術は、個別キヤパシタを半
導体チツプに可能な限り近づけることである。し
かし、半導体チツプに関連する配線のレイアウト
又は個別キヤパシタの物理的寸法のいずれを考え
ても、電圧降下又はノイズが何ら生じないように
個別キヤパシタを位置付けることはできない。更
に、その目的に用いられる個別キヤパシタは、通
常、高周波及び低インダクタンスのキヤパシタで
あり、上記技術を用いた場合に、コストを増加さ
せる。電流がスイツチングされる速度の増加によ
り生じるノイズのレベルは、同時にスイツチング
することができるLSI回路の性能及び数を制限す
る。
の性能を高めるためには、より多くの出力駆動回
路をより迅速にスイツチングさせる必要がある。
スイチツング速度が増加すると、関連する電効的
ノイズの量も増加する。スイツチング速度の増加
に関連するノイズのレベルを最小限に留めるため
に、種々の技術が従来用いられている。ノイズを
減少させる1つの周知の技術は、関連する電圧ピ
ンの間に減結合キヤパシタとして個別キヤパシタ
を加えることである。一般的には、半導体チツプ
から離れて装着された個別キヤパシタは、多数の
電力配線又は大電力母線によつて、上記チツプに
電気的に結合されている。それらの電力配線は典
型的には長いインダクタンス路を意味する。更
に、それらの多数の配線に流れる電流がスイツチ
ングされる速度が増すとともに、電圧降下が大き
くなる。その電圧降下は、望ましくない電力供給
ノイズとして考えられる。インダクタンス路を最
小限に留める1つの技術は、個別キヤパシタを半
導体チツプに可能な限り近づけることである。し
かし、半導体チツプに関連する配線のレイアウト
又は個別キヤパシタの物理的寸法のいずれを考え
ても、電圧降下又はノイズが何ら生じないように
個別キヤパシタを位置付けることはできない。更
に、その目的に用いられる個別キヤパシタは、通
常、高周波及び低インダクタンスのキヤパシタで
あり、上記技術を用いた場合に、コストを増加さ
せる。電流がスイツチングされる速度の増加によ
り生じるノイズのレベルは、同時にスイツチング
することができるLSI回路の性能及び数を制限す
る。
従つて、電流がスイツチングされる速度の増加
に関連するノイズを減少させ、且つ関連するイン
ダクタンス路及びコストを最小限にする技術が必
要とされている。
に関連するノイズを減少させ、且つ関連するイン
ダクタンス路及びコストを最小限にする技術が必
要とされている。
C 発明が解決しようとする問題点
本発明の目的は、電力供給系の形成と同時にそ
の電力供給系の一体的部分として形成され、交互
に重ねられた複数の金属層及び誘電体層を用いる
ことによりキヤパシタンスが増加される減結合キ
ヤパシタを有する、半導体チツプのための改良さ
れた電子的パツケージを提供することである。
の電力供給系の一体的部分として形成され、交互
に重ねられた複数の金属層及び誘電体層を用いる
ことによりキヤパシタンスが増加される減結合キ
ヤパシタを有する、半導体チツプのための改良さ
れた電子的パツケージを提供することである。
D 問題点を解決するための手段
本発明は、複数の分散された減結合キヤパシタ
を有する電子的パツケージを提供する。基板上に
形成された第1金属層は、減結合キヤパシタの第
1プレートを形成する部分を少なくとも1つ含
み、半導体チツプを取付けるためのパツドを少な
くとも1つ含む。薄い誘電体層が上記第1金属層
上に設けられて、その第1金属層を覆つている。
第2金属層が上記誘電体層上に形成され、半導体
チツプの接点に取付けられるパツドを少なくとも
1つ含んでいる。そのパツドは、減結合キヤパシ
タの第1プレートに関して配置されて、上記減結
合キヤパシタの第2プレートを形成しており、上
記第1プレートとの間に上記の薄い誘電体層を有
している。
を有する電子的パツケージを提供する。基板上に
形成された第1金属層は、減結合キヤパシタの第
1プレートを形成する部分を少なくとも1つ含
み、半導体チツプを取付けるためのパツドを少な
くとも1つ含む。薄い誘電体層が上記第1金属層
上に設けられて、その第1金属層を覆つている。
第2金属層が上記誘電体層上に形成され、半導体
チツプの接点に取付けられるパツドを少なくとも
1つ含んでいる。そのパツドは、減結合キヤパシ
タの第1プレートに関して配置されて、上記減結
合キヤパシタの第2プレートを形成しており、上
記第1プレートとの間に上記の薄い誘電体層を有
している。
E 実施例
第1図は、チツプ12の如きLSI電子回路チツ
プのための電子的パツケージ即ちキヤリア10の
分解斜視図である。チツプ12は、誘電体層16
の上面15上に形成された第2金属層14に電気
的に結合されている。誘電体層16は、ポリイミ
ドの如き薄膜誘電体材料より成る。チツプ12に
信号及び電力の両者を供給するための電気的接続
を与える第2金属層14は又、キヤパシタの第2
プレートとしても働く、キヤパシタの第2プレー
トは、チツプが装置されるパツド17を少なくと
も1つ含んでいる。第1金属層18は誘電体層1
6の下面に隣接して配置されており、誘電体層1
6は第1金属層18を第2金属層14から電気的
に分離させている。第1金属層18は接地電位の
如き第1電位に結合されており、キヤリア10の
ための接地平面として働く。第1金属層18は第
2金属層14におけるパツド17を含む第2プレ
ートの下に延びており、キヤパシタの第1プレー
トとして働く。更に、第1金属層18は基板24
の上面22に支持されている。基板24中には、
複数のピン28を受取るために、複数の開孔26
が形成されている。基板24、第1金属層18、
誘電体層16、及び第2金属層14を貫通するピ
ン28は、チツプ12に信号及び電力を供給する
ための結合を容易にする。更に、ピン28の選択
されたものが第1電位を第1金属層18に結合さ
せる。キヤツプ29がキヤリア10の一部の上に
位置付けられて、その部分を密封している。
プのための電子的パツケージ即ちキヤリア10の
分解斜視図である。チツプ12は、誘電体層16
の上面15上に形成された第2金属層14に電気
的に結合されている。誘電体層16は、ポリイミ
ドの如き薄膜誘電体材料より成る。チツプ12に
信号及び電力の両者を供給するための電気的接続
を与える第2金属層14は又、キヤパシタの第2
プレートとしても働く、キヤパシタの第2プレー
トは、チツプが装置されるパツド17を少なくと
も1つ含んでいる。第1金属層18は誘電体層1
6の下面に隣接して配置されており、誘電体層1
6は第1金属層18を第2金属層14から電気的
に分離させている。第1金属層18は接地電位の
如き第1電位に結合されており、キヤリア10の
ための接地平面として働く。第1金属層18は第
2金属層14におけるパツド17を含む第2プレ
ートの下に延びており、キヤパシタの第1プレー
トとして働く。更に、第1金属層18は基板24
の上面22に支持されている。基板24中には、
複数のピン28を受取るために、複数の開孔26
が形成されている。基板24、第1金属層18、
誘電体層16、及び第2金属層14を貫通するピ
ン28は、チツプ12に信号及び電力を供給する
ための結合を容易にする。更に、ピン28の選択
されたものが第1電位を第1金属層18に結合さ
せる。キヤツプ29がキヤリア10の一部の上に
位置付けられて、その部分を密封している。
第2図は、組立てられたキヤリア10の断面図
である。前述の如く、チツプ12は、誘電体層1
6の上面15に支持されている。恐らく数十個の
中の代表的なものである複数のはんだ接続部3
0,32,34、及び36は、チツプ12に信号
及び電力の両方を供給する電気的接続のための支
持体を与える。はんだ接続部30,32,34及
び36は、チツプ12と、第2金属層14におけ
る装着パツド38,40、及び42並びに第1金
属層18の接地平面との間の電気的接続を容易に
よる。装着パツド38,40、及び42は、第2
金属層14の一体的部分であり、第2金属層14
と同時に形成される。第2金属層14は、ピン2
8の選択されたものと、はんだ接続部の選択され
たものとの相互接続を容易にする複数の配線を含
む。
である。前述の如く、チツプ12は、誘電体層1
6の上面15に支持されている。恐らく数十個の
中の代表的なものである複数のはんだ接続部3
0,32,34、及び36は、チツプ12に信号
及び電力の両方を供給する電気的接続のための支
持体を与える。はんだ接続部30,32,34及
び36は、チツプ12と、第2金属層14におけ
る装着パツド38,40、及び42並びに第1金
属層18の接地平面との間の電気的接続を容易に
よる。装着パツド38,40、及び42は、第2
金属層14の一体的部分であり、第2金属層14
と同時に形成される。第2金属層14は、ピン2
8の選択されたものと、はんだ接続部の選択され
たものとの相互接続を容易にする複数の配線を含
む。
更に、前述の如く、第1金属層18は第1電位
に結合されており、キヤパシタの一方のプレート
として働く。キヤパシタの一方のプレートして、
第1金属層18は、はんだ接続部32から、ピン
50の如きモジユール接地ピンへと延びている。
同様に、第2金属層14は、キヤパシタの他方の
プレートとして、はんだ接続部36の如き電力用
はんだ接続部から、第2電位に結合されているモ
ジユール電圧ピン52へと延びている。第1及び
第2プレートの大きさは、それらのプレートを形
成するために用いることができるスペースによつ
てしか制限されないことに注目されたい。従つ
て、第1及び第2プレートは、モジユール接地ピ
ン50及びモジユール電圧ピン52の各々を越え
て延びることができる。このようにして、第2金
属層14と第1金属層18との間に誘電体層16
が配置されている。減結合平行プレート・キヤパ
シタCが形成される。更に、キヤパシタCは、チ
ツプ12の装着パツド42に形成され、モジユー
ル電圧ピン52にそしてそれを越えて分散されて
いる。
に結合されており、キヤパシタの一方のプレート
として働く。キヤパシタの一方のプレートして、
第1金属層18は、はんだ接続部32から、ピン
50の如きモジユール接地ピンへと延びている。
同様に、第2金属層14は、キヤパシタの他方の
プレートとして、はんだ接続部36の如き電力用
はんだ接続部から、第2電位に結合されているモ
ジユール電圧ピン52へと延びている。第1及び
第2プレートの大きさは、それらのプレートを形
成するために用いることができるスペースによつ
てしか制限されないことに注目されたい。従つ
て、第1及び第2プレートは、モジユール接地ピ
ン50及びモジユール電圧ピン52の各々を越え
て延びることができる。このようにして、第2金
属層14と第1金属層18との間に誘電体層16
が配置されている。減結合平行プレート・キヤパ
シタCが形成される。更に、キヤパシタCは、チ
ツプ12の装着パツド42に形成され、モジユー
ル電圧ピン52にそしてそれを越えて分散されて
いる。
減結合平行プレート・キヤパシタCのキヤパシ
タンスは、ポリイミド材料の誘電定数よりも大き
い誘電定数を有する誘電体材料を代りに用いるこ
とによつて、増加させることができる。減結合キ
ヤパシタCのキヤパシタンスを増加させるための
もう1つの技術は、第1及び第2プレートの大き
さを増すことである。更に、当技術分野で周知の
技術を用いて金属層及び誘電体層の交互の層を更
に増すことによつても、キヤパシタCのキヤパシ
タンスを増加させることができる。又は、基板上
のスペースが制限されている場合には、キヤパシ
タCのキヤパシタンスは、第3図に示されている
如く、当技術分野で周知の個別キヤパシタを平行
プレート・キヤパシタに結合させることによつ
て、増加させることができる。
タンスは、ポリイミド材料の誘電定数よりも大き
い誘電定数を有する誘電体材料を代りに用いるこ
とによつて、増加させることができる。減結合キ
ヤパシタCのキヤパシタンスを増加させるための
もう1つの技術は、第1及び第2プレートの大き
さを増すことである。更に、当技術分野で周知の
技術を用いて金属層及び誘電体層の交互の層を更
に増すことによつても、キヤパシタCのキヤパシ
タンスを増加させることができる。又は、基板上
のスペースが制限されている場合には、キヤパシ
タCのキヤパシタンスは、第3図に示されている
如く、当技術分野で周知の個別キヤパシタを平行
プレート・キヤパシタに結合させることによつ
て、増加させることができる。
第3図において、平行プレート・キヤパシタが
前述の如く形成される。次に、個別キヤパシタ5
4が第2金属層14の上面に装着され、当技術分
野で周知の技術を用いて第2金属層14及び第1
金属層18に電気的に結合される。
前述の如く形成される。次に、個別キヤパシタ5
4が第2金属層14の上面に装着され、当技術分
野で周知の技術を用いて第2金属層14及び第1
金属層18に電気的に結合される。
要約すると、キヤパシタCは、基板24に、第
2金属層14、誘電体層16、及び第1金属層1
8を設けると同時に形成される。基板24上に、
クロムの第1層、銅の中間層、及びクロムの第2
層を含む接地平面即ち第1金属層18が形成され
る。基板24は、セラミツク基板であつても、テ
ープ自動ボンデイングで用いられる如き任意の薄
膜構造体であつてもよい。又は、基板24は、エ
ポキシのベースを有する回路板の如き構造体であ
つてもよい。それから、減結合キヤパシタCの第
1プレートとして働くパツドを少なくとも1つ含
んでいる、個性化された基板24を形成するため
に、金属がエツチングされる。それから、当技術
分野で周知のスパツタリングの如き技術を用い
て、薄膜誘電体層16が第1金属層18上に設け
られる。はんだ接続部32と第1金属層18との
間の接続を容易にするために、誘電体層16中に
開孔が形成される。誘電体層16の上面15に形
成される第2金属層14は、クロムの第1層、銅
の中間層、及びクロムの第2層を含む。更に、第
2金属層14は、第1金属層18に関連して位置
付けられて、それらの間にキヤパシタCを形成す
る、パツド38,40、及び42の如き部分を含
む。平行プレート・キヤパシタであるキヤパシタ
Cは、キヤパシタの第2プレートとして働く、パ
ツド38,40、及び42の中の選択された1つ
から、ピン52の如き電圧ピンの中の選択された
1つを越えて延びる。従つて、電流である信号が
流れ始めると、電流はキヤパシタCに遭遇し、そ
のキヤパシタは電圧ピン52とパツド42との間
の電流の流れの全径路に亘つて存在している。更
に、キヤパシタCの第1及び第2プレートの形状
は重要でない。第2金属層14(第2プレート)
が第1金属層18(第1プレート)に関して位置
付けられて、その第1金属層18との間に誘電体
層16を有しており、且つ第1及び第2プレート
の合計領域がキヤパシタCのキヤパシタンスを所
望のレベルに増加させるようになつているなら
ば、キヤパシタCはピン28の間の使用可能な任
意のスペースに形成することができる。従つて、
キヤパシタCはチツプ12の下のスペースに形成
することができる。
2金属層14、誘電体層16、及び第1金属層1
8を設けると同時に形成される。基板24上に、
クロムの第1層、銅の中間層、及びクロムの第2
層を含む接地平面即ち第1金属層18が形成され
る。基板24は、セラミツク基板であつても、テ
ープ自動ボンデイングで用いられる如き任意の薄
膜構造体であつてもよい。又は、基板24は、エ
ポキシのベースを有する回路板の如き構造体であ
つてもよい。それから、減結合キヤパシタCの第
1プレートとして働くパツドを少なくとも1つ含
んでいる、個性化された基板24を形成するため
に、金属がエツチングされる。それから、当技術
分野で周知のスパツタリングの如き技術を用い
て、薄膜誘電体層16が第1金属層18上に設け
られる。はんだ接続部32と第1金属層18との
間の接続を容易にするために、誘電体層16中に
開孔が形成される。誘電体層16の上面15に形
成される第2金属層14は、クロムの第1層、銅
の中間層、及びクロムの第2層を含む。更に、第
2金属層14は、第1金属層18に関連して位置
付けられて、それらの間にキヤパシタCを形成す
る、パツド38,40、及び42の如き部分を含
む。平行プレート・キヤパシタであるキヤパシタ
Cは、キヤパシタの第2プレートとして働く、パ
ツド38,40、及び42の中の選択された1つ
から、ピン52の如き電圧ピンの中の選択された
1つを越えて延びる。従つて、電流である信号が
流れ始めると、電流はキヤパシタCに遭遇し、そ
のキヤパシタは電圧ピン52とパツド42との間
の電流の流れの全径路に亘つて存在している。更
に、キヤパシタCの第1及び第2プレートの形状
は重要でない。第2金属層14(第2プレート)
が第1金属層18(第1プレート)に関して位置
付けられて、その第1金属層18との間に誘電体
層16を有しており、且つ第1及び第2プレート
の合計領域がキヤパシタCのキヤパシタンスを所
望のレベルに増加させるようになつているなら
ば、キヤパシタCはピン28の間の使用可能な任
意のスペースに形成することができる。従つて、
キヤパシタCはチツプ12の下のスペースに形成
することができる。
第4図は、ワイヤーボンデイングを利用する半
導体チツプ70を用いている、本発明のもう1つ
の実施例の断面例である。第1金属層62が基板
64上に形成される。減結合キヤパシタC′の第1
プレートとして働く少なくとも1つのパツドを含
む個性化された基板64を形成するために、第1
金属層62が部分的にエツチングされる。その第
1プレートは、複数のピン65の中の1つ又はそ
れ以上により第1電位に結合される。第1金属層
62の上面に誘電体層66が設けられる。第1金
属層62への半導体チツプ70の取付けを容易に
するために、誘電体層が部分的に除去される。半
導体チツプ70は、複数の接続体74の取付けを
容易にするために、チツプ70の表面72上に配
置されている複数の装着パツド(図示せず)がさ
らされるように、第1金属層62に取付けられ
る。第1金属層62は、接続体74により装着パ
ツドの1つ又はそれ以上に電気的に結合される。
それから、第2金属層76が誘電体層66の上面
68に形成される。減結合キヤパシタC′の第2プ
レートとして働く少なくとも1つのパツドを形成
するために、第2金属層76が部分的にエツチン
グされる。その第2プレートは、ピン65の1つ
又はそれ以上により第2電位に結合される。第2
プレートは又、接続体74の1つ又はそれ以上に
より半導体チツプ70にも結合される。更に、第
2プレートは第1プレートに関して位置付けら
れ、第1プレートとの間に誘電体層66を有し
て、減結合キヤパシタC′を形成する。接続体74
の長さは、それによつて生じるインダクタンスを
最小限に留めそして減結合キヤパシタC′を装着パ
ツドに出来る限り近づけるために、最小限にされ
る。
導体チツプ70を用いている、本発明のもう1つ
の実施例の断面例である。第1金属層62が基板
64上に形成される。減結合キヤパシタC′の第1
プレートとして働く少なくとも1つのパツドを含
む個性化された基板64を形成するために、第1
金属層62が部分的にエツチングされる。その第
1プレートは、複数のピン65の中の1つ又はそ
れ以上により第1電位に結合される。第1金属層
62の上面に誘電体層66が設けられる。第1金
属層62への半導体チツプ70の取付けを容易に
するために、誘電体層が部分的に除去される。半
導体チツプ70は、複数の接続体74の取付けを
容易にするために、チツプ70の表面72上に配
置されている複数の装着パツド(図示せず)がさ
らされるように、第1金属層62に取付けられ
る。第1金属層62は、接続体74により装着パ
ツドの1つ又はそれ以上に電気的に結合される。
それから、第2金属層76が誘電体層66の上面
68に形成される。減結合キヤパシタC′の第2プ
レートとして働く少なくとも1つのパツドを形成
するために、第2金属層76が部分的にエツチン
グされる。その第2プレートは、ピン65の1つ
又はそれ以上により第2電位に結合される。第2
プレートは又、接続体74の1つ又はそれ以上に
より半導体チツプ70にも結合される。更に、第
2プレートは第1プレートに関して位置付けら
れ、第1プレートとの間に誘電体層66を有し
て、減結合キヤパシタC′を形成する。接続体74
の長さは、それによつて生じるインダクタンスを
最小限に留めそして減結合キヤパシタC′を装着パ
ツドに出来る限り近づけるために、最小限にされ
る。
F 発明の効果
本発明によれば、電力供給系の形成と同時にそ
の電力供給系の一体的部分として形成され、交互
に重ねられた複数の金属層及び誘電体層を用いる
ことによりキヤパシタンスが増加される減結合キ
ヤパシタを有する、半導体チツプのための改良さ
れた電子的パツケージが得られる。
の電力供給系の一体的部分として形成され、交互
に重ねられた複数の金属層及び誘電体層を用いる
ことによりキヤパシタンスが増加される減結合キ
ヤパシタを有する、半導体チツプのための改良さ
れた電子的パツケージが得られる。
第1図は本発明による電子的パツケージの分解
斜視図、第2図は第1図の線2−2における組立
てられた電子的パツケージの断面図、第3図は個
別キヤパシタを用いている第1図の電子的パツケ
ージの断面図、第4図は本発明による電子的パツ
ケージのもう1つの実施例を示す断面図である。 10……電子的パツケージ(キヤリア)、12,
70……チツプ、14,76……第2金属層、1
6,66……誘電体層、17,38,40,42
……パツド、18,62……第1金属層、24,
64……基板、26……開孔、28,65……ピ
ン、29……キヤツプ、30,32,34,36
……はんだ接続部、46……配線、50……モジ
ユール接地ピン、52……モジユール電圧ピン、
54……従来の個別キヤパシタ、60……フリツ
プ・チツプ・キヤリア、74……接続体、C,
C′……減結合キヤパシタ。
斜視図、第2図は第1図の線2−2における組立
てられた電子的パツケージの断面図、第3図は個
別キヤパシタを用いている第1図の電子的パツケ
ージの断面図、第4図は本発明による電子的パツ
ケージのもう1つの実施例を示す断面図である。 10……電子的パツケージ(キヤリア)、12,
70……チツプ、14,76……第2金属層、1
6,66……誘電体層、17,38,40,42
……パツド、18,62……第1金属層、24,
64……基板、26……開孔、28,65……ピ
ン、29……キヤツプ、30,32,34,36
……はんだ接続部、46……配線、50……モジ
ユール接地ピン、52……モジユール電圧ピン、
54……従来の個別キヤパシタ、60……フリツ
プ・チツプ・キヤリア、74……接続体、C,
C′……減結合キヤパシタ。
Claims (1)
- 【特許請求の範囲】 1 1つの基板と、 内部電気的接続用の第1パツドと減結合キヤパ
シタの第1プレートを形成する部分とを含む上記
基板上の第1金属層と、 上記第1パツドと通じる窓を含む上記第1金属
層上の誘電体層と、 内部電気的接続用の第2パツドを含み、上記第
1プレートの位置に対応して形成される上記減結
合キヤパシタの第2プレートを含む、上記誘電体
層上の第2金属層と、 上記基板の底部から上記第2金属層の表面まで
貫通している複数の開口と、 上記内部電気的接続用の第1及び第2パツドに
よつて、上記第1金属層および上記第2金属層と
電気的接続をする上記第2金属層上に設置された
半導体チツプと、 上記複数の開口を通して伸び、上記第1金属層
または第2金属層と接続して、上記半導体チツプ
と上記基板の底部とを電気的接続する複数のピン
と、を有する電子的パツケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US91343586A | 1986-09-30 | 1986-09-30 | |
US913435 | 1986-09-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6386554A JPS6386554A (ja) | 1988-04-16 |
JPH0519983B2 true JPH0519983B2 (ja) | 1993-03-18 |
Family
ID=25433270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62175032A Granted JPS6386554A (ja) | 1986-09-30 | 1987-07-15 | 電子的パッケ−ジ |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0262493B1 (ja) |
JP (1) | JPS6386554A (ja) |
DE (1) | DE3782714T2 (ja) |
Families Citing this family (6)
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---|---|---|---|---|
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EP0399661B1 (en) * | 1989-05-22 | 1998-09-16 | Advanced Micro Devices, Inc. | Integrated circuit lead assembly structure |
SE470415B (sv) * | 1992-07-06 | 1994-02-14 | Ericsson Telefon Ab L M | Kondensator med hög kapacitans i ett integrerat funktionsblock eller en integrerad krets, förfarande för framställning av kondensatorn och användning av kondensatorn som en integrerad avkopplingskondensator |
TW271496B (ja) * | 1994-06-09 | 1996-03-01 | Samsung Electronics Co Ltd | |
US6411494B1 (en) * | 2000-04-06 | 2002-06-25 | Gennum Corporation | Distributed capacitor |
DE10109220A1 (de) * | 2001-02-26 | 2002-09-12 | Infineon Technologies Ag | Integrierte Schaltung mit einer Stützkapazität |
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JPS59211251A (ja) * | 1983-05-16 | 1984-11-30 | Toshiba Corp | 集積回路素子パツケ−ジ |
JPS61102770A (ja) * | 1984-10-26 | 1986-05-21 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
Family Cites Families (5)
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JPS5745955A (en) * | 1980-09-02 | 1982-03-16 | Seikosha Co Ltd | Sealing container |
US4386116A (en) * | 1981-12-24 | 1983-05-31 | International Business Machines Corporation | Process for making multilayer integrated circuit substrate |
US4453176A (en) * | 1981-12-31 | 1984-06-05 | International Business Machines Corporation | LSI Chip carrier with buried repairable capacitor with low inductance leads |
JPS61108160A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
-
1987
- 1987-07-15 JP JP62175032A patent/JPS6386554A/ja active Granted
- 1987-09-11 DE DE8787113320T patent/DE3782714T2/de not_active Expired - Fee Related
- 1987-09-11 EP EP87113320A patent/EP0262493B1/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5821848A (ja) * | 1981-07-31 | 1983-02-08 | Nec Corp | 集積回路装置用容器 |
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