JP2002270722A - 電気的接続構造体及び半導体チップパッケージ - Google Patents

電気的接続構造体及び半導体チップパッケージ

Info

Publication number
JP2002270722A
JP2002270722A JP2002018941A JP2002018941A JP2002270722A JP 2002270722 A JP2002270722 A JP 2002270722A JP 2002018941 A JP2002018941 A JP 2002018941A JP 2002018941 A JP2002018941 A JP 2002018941A JP 2002270722 A JP2002270722 A JP 2002270722A
Authority
JP
Japan
Prior art keywords
semiconductor chip
connection structure
electrical connection
signal pattern
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002018941A
Other languages
English (en)
Inventor
Tae-Sub Chang
泰燮 張
Toko Ri
東鎬 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2002270722A publication Critical patent/JP2002270722A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体チップを外部回路素子に電気的に連結
する電気的接続構造部を提供する。 【解決手段】 半導体チップの接地電源に連結される接
地板と、接地板上に形成される絶縁層１０と、絶縁層１
０上に形成され、半導体チップと電気的信号をやり取り
する信号パターンを有する信号パターン層２０とを含
む。接地板は、信号パターン層２０に対応する投影空白
パターンを含む。この電気的接続構造部によれば自己イ
ンダクタンスと相互インダクタンスが減少し、接地板に
形成された投影空白パターンのため、キャパシタンスが
減少する。高周波動作時にスイッチング出力雑音及びク
ロストークが防止され、高速データ速度で動作するパッ
ケージ素子において電気的特性及び性能が著しく向上す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
ング技術に関し、より具体的には、半導体チップパッケ
ージの高周波特性を向上させることができる電気的接続
構造体及びこれを用いた半導体チップパッケージに関す
るものである。
【０００２】
【従来の技術】一般に、半導体チップは、外部環境から
半導体チップを物理的に保護するためにパッケージング
される。半導体パッケージは、外部素子との電気的信号
の入出力を行うリードを含む。半導体メモリチップの動
作目標は、低電力化及び高速化にあるので、半導体パッ
ケージは、単純に物理的保護を提供する領域を超えて発
展することが要望されている。メモリチップを高性能及
び高信頼性で動作させるためには、最適な電気的特性を
有するパッケージ素子を設計することが必要である。低
速で動作する従来のメモリ素子では、パッケージ基板の
ＲＬＣ回路とパッケージの寄生変数とに起因した機能及
び性能の劣化が致命的または重大なものとみなされてい
なかった。
【０００３】しかしながら、高速メモリ、例えば８００
ＭＨｚ以上に動作するRambus ＤＲＡＭやＤＤＲ（doubl
e Data Rate）ＲＡＭのような高速メモリ素子は、いず
れもＲＦ信号の特性を示す。このため、これらの高速メ
モリ素子では、反射やクロストーク等の寄生現象が極め
て重要である。さらに、Rambusの速度では、パッケージ
による寄生変数がメモリ素子の性能を著しく劣化させる
ことがあり、潜在的に不良を引き起こす可能性がある。
【０００４】３つの電気的変数、すなわちインダクタン
ス、キャパシタンス及びレジスタンスは、すべてのパッ
ケージング概念において重要事項である。レジスタンス
は、ＲＣネットワークにおいて充填遅延をもたらす一
方、信号線ＤＣ降下を引き起こす可能性がある。一方、
レジスタンスは、システムレベルで騒音を低減させるこ
とができる。チャンネルのキャパシタンスは、主として
信号損失や伝搬速度に影響を与え、ＲＣネットワークの
物理的な寸法を減少させることにより低減することがで
きる。また、インダクタンスは、パッケージと関連して
スイッチング雑音と遅延をもたらす。低誘電率は、信号
遅延とクロストークの両者を減少させるのに役に立つ。
クロストークは、相互容量性及び誘導性結合により生
じ、話中信号経路からアイドル経路までの結合された雑
音である。インダクタンスを減少させることにより、安
定した電源、改善されたクロストーク、ならびに低下し
た信号スキュを得ることができる。キャパシタンスとイ
ンダクタンスは、信号トレースのインダクタンス、相互
キャパシタンス及び相互インダクタンスを含む静的寄生
変数と、同時スイッチング出力（ＳＳＯ;Simultaneousl
y Switching Output)雑音またはクロストーク(crosstal
k)のような動的寄生変数とで表すことができる。
【０００５】複数の導電層及び絶縁層を有する基板で
は、キャパシタンスとインダクタンスとが、基板または
パッケージの接続構造部の設計によって反対の特性を示
す。したがって、インダクタンスを減少させるために接
続構造部を変更すると、キャパシタンスが高まり、他の
寄生変数が増加するという問題点がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、イン
ダクタンス成分とキャパシタンス成分を同時に改善する
電気的接続構造体及びこれを用いた半導体チップパッケ
ージを提供することにある。本発明の他の目的は、非常
に高周波で動作する半導体チップパッケージの安定した
電気的特性を確保できる新規の電気的接続構造体を提供
することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明の一態様によれば、半導体チップを外部回路
素子に電気的に連結する電気的接続構造体が提供され
る。この電気的接続構造体は、半導体チップの接地電源
に連結される接地導体板と、接地導体板上に形成されて
いる絶縁層と、絶縁層上に形成され、かつ、半導体チッ
プと電気的信号をやり取りする信号パターンを有する信
号パターン層とを備える。接地導体板は、信号パターン
層に対応する投影空白パターンを含む。
【０００８】本発明によれば、電気的接続構造体の自己
インダクタンスと相互インダクタンスが減少する。ま
た、接地導体板に形成された投影空白パターンのため、
キャパシタンスが減少する。従って、高周波動作時にス
イッチング出力雑音及びクロストークが共に防止され、
高速データ速度で動作するウェーハレベルパッケージま
たはボールグリッドアレイパッケージ等のパッケージ素
子において電気的特性及び性能が著しく向上する。
【０００９】本発明の他の様態によれば、半導体チップ
を外部回路素子に電気的に連結する電気的接続構造体が
提供される。この電気的接続構造体は、半導体チップの
接地電源に連結される接地導体板と、接地導体板上に形
成されている絶縁層と、絶縁層上に形成され、かつ、半
導体チップと電気的信号をやり取りする信号パターンを
有する信号パターン層とを備える。信号パターン層は、
半導体チップに電気的に連結されるチップ接続部と、チ
ップ接続部及び外部接続部を電気的に連結するパターン
ライン部とを含む。接地導体板は、チップ接続部、外部
接続部及びパターンライン部のうち少なくとも一つに対
応する形態の投影空白パターンを含む。
【００１０】本発明の電気的接続構造体は、シリコンウ
ェーハに半導体チップのオンチップ回路を製作するため
の一括ウェーハ製造工程で組み立てられるウェーハレベ
ルパッケージ、またはボールグリッドアレイパッケージ
に適用することができる。本発明のさらに他の様態によ
れば、オンチップ回路及び電極パッドが形成された活性
面を有する半導体チップと、半導体チップを外部回路素
子に電気的に連結する電気的接続構造体とを備える半導
体チップパッケージが提供される。電気的接続構造体
は、半導体チップの接地電源に連結される接地導体板
と、接地導体板の上に形成されている絶縁層と、絶縁層
の上に形成され、半導体チップと電気的信号をやり取り
する信号パターンを有する信号パターン層とを有する。
接地導体板は、信号パターン層に対応する投影空白パタ
ーンを有する。
【００１１】本発明のさらに他の様態によれば、オンチ
ップ回路及び電極パッドが形成された活性面を有する半
導体チップと、半導体チップを外部回路素子に電気的に
連結する電気的接続構造体とを備える半導体チップパッ
ケージが提供される。電気的接続構造体は、半導体チッ
プの接地電源に連結される接地導体板と、接地導体板の
上に形成されている絶縁層と、絶縁層の上に形成され、
半導体チップと電気的信号をやり取りする信号パターン
を有する信号パターン層とを有する。信号パターン層は
半導体チップに電気的に連結されるチップ接続部と、チ
ップ接続部及び外部接続部を電気的に連結するパターン
ライン部とを有し、接地導体板はチップ接続部、外部接
続部及びパターンライン部のうち少なくとも一つに対応
する形態の投影空白パターンを有する。
【００１２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を説明する。図１は、本発明の一実施例による
電気的接続構造体に用いられる信号パターン層を示し、
図２は、前記電気的接続構造体に用いられる接地（接地
金属板）の一例を示す。この実施例は、プレート形態の
電気的接続構造体である。
【００１３】絶縁層１０上に導電性の信号パターン層２
０が形成される。絶縁層１０は、固いＢＴ（Bismaleimi
de-Triazine）エポキシ樹脂、柔軟性のあるポリイミド
フィルムまたはポリイミドテープを含むことができる。
この技術分野において通常の知識を有する者なら、絶縁
層１０に他の適切な絶縁材料を使用することができるこ
とは自明であろう。導電性の信号パターン層２０は、銅
のような金属からなり、従来の写真エッチング工程によ
りパターン形成される。
【００１４】信号パターン層２０は、チップ接続部２
４、パターンライン２２及び外部接続部２６を含む。チ
ップ接続部２４は、基板に実装される半導体チップに電
気的に連結される。すなわち、チップ接続部２４は、チ
ップの活性面に形成された電極パッドに電気的に連結さ
れる。外部接続部２６は、基板に実装される半導体チッ
プを外部回路素子（例えば、コンピュータシステムの母
基板）に電気的に連結される。外部接続部２６に例え
ば、ソルダボール（solder ball）等の外部接続端子が
取り付けられる場合、外部接続部２６は、ソルダボール
ランドである。チップ接続部２４とソルダボールランド
である外部接続部２６とは、パターンライン２２により
相互に連結されている。図１に示した信号パターン層２
０の形状及び配列は、一例に過ぎないもので、基板に半
導体チップを実装する方式、またはチップと外部回路素
子との連結技術によってチップ接続部２４及び外部接続
部２６を適切に変形することができるという事実は、こ
の技術分野において通常の知識を有する者なら容易に理
解することができるだろう。
【００１５】図２に示したように、接地板４０は、信号
パターン層２０の信号パターンが投影された時の位置に
信号パターンと同一形状のパターンからなる投影空白パ
ターン５０を含む。接地板４０は、例えば、銅材からな
る。空白パターンを有する接地板４０は、写真エッチン
グ技術または機械的打ち抜き工程により得られる。
【００１６】図３は、本実施例による電気的接続構造体
に用いられる接地板の他の例を示す。本実施例におい
て、接地板４０ａは、パターン層２０の信号パターンを
接地板４０に部分的に投影させることにより得られた部
分投影空白パターン５２、５６を含む。例えば、接地板
４０ａにチップ接続部２４とパターンライン２２を投影
して、部分投影空白パターン５２を形成し、信号パター
ンの外部接続部２６のみを接地板４０ａに投影して、部
分投影空白パターン５６を形成する。接地板に信号パタ
ーン全体に対する投影空白パターンを形成すべきか、一
部信号パターンに対する投影空白パターンだけを形成す
べきかは、基板のインダクタンス成分とキャパシタンス
成分のどちらに重点を置くかによって決定される。
【００１７】図４は、本発明の一実施例による半導体チ
ップパッケージの部分断面図である。本実施例では、電
気的接続構造体がウェーハレベルパッケージ（ＷＬＰ；
Wafer Level Package）素子に適用されている。ウェー
ハレベルパッケージは、チップサイズレベルのパッケー
ジから一層発展した形態のパッケージであり、ウェーハ
段階で半導体チップの組立またはパッケージが完了する
パッケージを言う。ウェーハレベルパッケージは、ウェ
ーハ製造工程（fabrication）及び組立工程（assembl
y）でダイ（die；ウェーハから分離された半導体チッ
プ）に対する追加的な工程を必要とせず、それぞれの工
程段階でウェーハ上のすべての半導体チップに対して一
括的に工程を実施することができることが要望される。
【００１８】既存の標準半導体チップパッケージ技術に
おいて、パッケージの費用は、ウェーハ製造工程で半導
体チップの縮小(shrink)が進行することによって半導体
素子全体の費用で多くの部分を占め、パッケージの費用
が半導体チップ自体の費用を超過する場合も発生する。
一方、ウェーハレベルパッケージは、単一工程で組立ま
で完了するため、半導体素子の製造費用を顕著に軽減す
ることができる。また、ウェーハレベルパッケージは、
パッケージの機能と半導体チップの機能とをより完璧に
統合することができ、半導体素子の熱的特性と電気的特
性が改善され、パッケージのサイズを半導体チップのサ
イズに小型化できるという長所がある。
【００１９】図４で、シリコンウェーハ１７０には複数
の半導体チップが形成されており、各半導体チップに
は、一括ウェーハ製造工程（batch wafer fabrication
process)によりオンチップ回路(on-chip circuit)が形
成されている。オンチップ回路は、ウェーハ表面を被覆
するパッシベーション膜を介して露出した電極パッドに
より外部と電気的に連結される。図４には図面を簡単に
するために、電極パッドとパッシベーション膜を図示し
ていない。パッシベーション膜は、ＰＳＧ(Phosphor-Si
licate Glass)膜やＳｉＯ2及び／またはＳｉ3Ｎ4を含む
膜を蒸着することにより形成することができる。この膜
は、化学的気相蒸着（ＣＶＤ）工程のような従来の技術
により蒸着することができる。その後、蒸着された膜を
エッチングして、電極パッドを露出させる。
【００２０】ウェーハ表面には、電気的接続構造体１３
０が形成されている。この電気的接続構造体は、半導体
チップの電極パッドを外部と電気的に連結し、ウェーハ
にオンチップ回路を製作するための一括ウェーハ製造工
程により形成される。電気的接続構造体１３０は、第１
の絶縁層１５０、接地金属板１４０等の接地導体板、第
２の絶縁層１１０及び信号パターン層１２０を含む。
【００２１】第１の絶縁層１５０は、ウェーハ表面のパ
ッシベーション膜上に蒸着されるが、電極パッド上には
蒸着されない。第１の絶縁層１５０は、例えば、ポリマ
からなる。第１の絶縁層１５０上に金属層を塗布し、エ
ッチングして、接地金属層１４０を形成する。接地金属
層１４０は、チップに接地電源を提供する。また、接地
金属層１４０は、その上部に形成されるべき信号パター
ン層１２０に対応する投影空白パターンを含む。例え
ば、信号パターン層１２０が形成されている位置には、
接地金属パターンが存在しないように接地金属層１４０
を形成する。接地金属層１４０は、例えば、銅からな
る。
【００２２】接地金属層１４０上に絶縁材料を蒸着しエ
ッチングして、第２の絶縁層１１０を形成する。第２の
絶縁層１１０は、第１の絶縁層１５０と同じ材料で構成
される。第２の絶縁層１１０上に金属層を蒸着しパター
ニングして、信号パターン層１２０を形成する。信号パ
ターン層１２０は、接地金属層と同じ材料からなる。信
号パターン層の厚みを十分に確保するために、スパッタ
リング銅層とメッキ銅層を共に使用することができる。
【００２３】得られた電気的接続構造体１３０は、ソル
ダボール等の外部端子１８０を介して外部素子（例え
ば、回路母基板）に電気的に連結される。信号パターン
層１２０上に、第３の絶縁層１６０を蒸着しエッチング
して形成されたソルダボールランドに、ソルダボールを
取り付ける。ソルダボールは、例えば、従来のＢＧＡパ
ッケージング工程に使われる方法により取り付けること
ができる。
【００２４】図５は、本発明の他の実施例による半導体
チップパッケージの断面図である。図５に示したパッケ
ージは、複数のソルダボールを含み、導電性ボンディン
グワイヤにより半導体チップと基板が連結されるＷＢＧ
Ａ(Wire bonding Ball Grid Array)パッケージである。
本実施例で、電気的接続構造体は、基板３０の形態で具
現される。
【００２５】半導体チップ７０は、活性面、すなわち電
極パッドが形成された面が図面下側に向くように(faced
own)した状態で、電気的接続構造体、すなわち基板３０
に取り付けられる。基板３０は、弾性体６０、接地板４
０、ポリイミドテープからなる絶縁層１０ならびに信号
パターン層２０で構成される。信号パターン層２０は、
例えば、銅金属を写真エッチングするか、または電気メ
ッキして形成され、ニッケル／金合金を使用して銅から
なる信号パターン層２０上に障壁層を被覆することがで
きる。本実施例による電気的接続構造体、すなわち基板
３０は、接地板４０、絶縁層１０及び信号パターン層２
０がこの順に積層されて形成されることが好ましい。
【００２６】信号パターン層２０は、ボンディングワイ
ヤ８４により半導体チップ７０の電極パッドに電気的に
連結されている。半導体チップ７０の活性面において外
部に露出した部分は、封止材８６により封止される。信
号パターン層２０は、感光剤（ＰＳＲ；Photo-Sensitiv
e Resistor）のようなソルダレジスタ８２により選択的
に蒸着され、ソルダボールランドである外部接続部２６
を露出させる。ソルダボールランドである外部接続部２
６にソルダボール８８を取り付ける。このソルダボール
８８は、半導体チップ７０を外部素子と電気的に連結す
る役目をする。
【００２７】本実施例による接地板を使用した場合、半
導体チップパッケージ用基板のインダクタンスとキャパ
シタンスの改善効果は、次の通りである。 （１）自己インダクタンスと相互インダクタンス 本実施例の基板３０に２個の信号パターン層２０が絶縁
層１０を間に挟んで接地板４０上に形成されていること
から見て、自己インダクタンス(self inductance)Ｌ
Sは、下記の数式（Ａ）のように、接地板４０と信号パ
ターン層２０間の距離ｈが近いほど、または信号パター
ン層２０の幅ｗが大きいほど、減少する。 ＬS∝ｈ／ｗ （Ａ）
【００２８】また、相互インダクタンス(mutual induct
ance)Ｌmは、下記の数式（Ｂ）のように、信号パターン
層２０間の距離ｄが遠いほど、または接地板４０との距
離ｈが近いほど、低い値を有する。 Ｌm∝ｈ／ｄ （Ｂ） したがって、本実施例の基板では、接地板４０が信号パ
ターン層２０の最も近くに提供されているので、自己イ
ンダクタンスと相互インダクタンスが減少する。
【００２９】（２）同時スイッチング出力雑音 高速半導体素子では信号が同時多発的にスイッチングす
る時に生ずる電圧降下により電源レベルが減少し、これ
により、素子の駆動能力が劣化し、信号遅延が生ずる。
これを防止するためには、ループインダクタンスを最小
としなければならない。
【００３０】上述したように、高い周波数で動作する高
速半導体メモリ素子において、ループインダクタンス
は、信号ラインに流れる電流と、隣接した接地経路で生
成される帰還電流とにより形成される仮想的なループ面
積により決定される。ところが、帰還電流は、インダク
タンスが最も低い経路に沿って流れるため、信号ライン
と最も近い接地経路に沿って形成される。すなわち、接
地板を信号パターン層の近くに形成すれば、信号ライン
の真下に位置する接地経路に沿って帰還経路が形成され
るため、ループ面積は最小となり、したがってループイ
ンダクタンスが最小となる。
【００３１】ループインダクタンスは、下記の数式
（Ｃ）で表現することができる。 ＬI＝（ＬSIG＋ＬGND−２・ＬSIG_GND） （Ｃ） ここで、ＬIは、ループインダクタンス、ＬSIGは、信号
トレースの自己インダクタンス、ＬGNDは、接地トレー
スの自己インダクタンス、ＬSIG_GNDは、信号トレース
と接地トレース間の相互インダクタンスである。したが
って、接地板を信号トレースの真下に形成すれば、信号
トレースの自己インダクタンスＬSIGと接地トレースの
自己インダクタンスＬGNDとが減少し、信号トレースと
接地トレース間の相互インダクタンスＬSIG_GNDは増加
するので、ループインダクタンスＬIは減少する。ま
た、接地トレースをプレート形態で構成するので、あら
ゆる信号トレースに対して安定した帰還電流経路を提供
することができる。
【００３２】（３）クロストーク(crosstalk) 隣接した信号トレース間の相互インダクタンス及び相互
キャパシタンスにより発生するクロストークを理解する
ためには、２つの場合を仮定することができる。第一
に、２個の信号線間の電流流れが同じ方向である場合
（以下、偶数モードという）と、電流流れが１８０度の
位相差を有する、すなわちお互い反対方向の電流流れを
現す場合（以下、奇数モードという）とがある。隣接し
た信号トレース間に電流が流れれば、トレース間に電場
が形成され、この電場は、偶数モードである時と奇数モ
ードである時とがお互い異なるように形成される。した
がって、それぞれのモードによって信号トレースの伝送
速度に差異が生ずる。
【００３３】このような伝送速度の差異が大きくなれ
ば、信号波形に変形が生じ、カップリング雑音の原因と
なり得る。また、システムのタイミング余裕を減少させ
るので、高速半導体素子で安定した信号の入出力とタイ
ミング余裕とを確保するためには、偶数モードと奇数モ
ード間の伝送速度の差異を最小化しなければならない。
【００３４】ところが、２個の信号ライン間のモードに
よる伝送速度の差異を低減するためには、相互変数を減
少しなければならない。数式（Ｂ）から明らかなよう
に、相互インダクタンスは、接地との距離が近いほど小
さくなる。一方、相互キャパシタンスは、接地との距離
が近い場合、基本構造（信号トレースと接地トレースが
同一平面に存在する構造）に比べて若干小さいか同一値
を有することになる。したがって、偶数モードと奇数モ
ード間の伝送速度の差異を低減することは、同一平面に
信号パターンと接地パターンが存在するものより、信号
パターン層の真下に接地板を構成する構造が最も安定的
である。
【００３５】高速で動作する半導体チップを、多層基板
を介して外部と連結させる場合、基板に形成されている
信号パターンを通る電気的信号が非常に速い速度で変わ
るため、基板のインダクタンスとキャパシタンスは、電
気的信号伝達に多くの影響を及ぼす。特に、高速の半導
体素子では、信号の同時出力により生ずる雑音が最も根
本的な問題である。下記の数式（Ｄ）から明らかなよう
に、時間ｔに対する電流ｉの変化値が大きくなれば、イ
ンダクタンスに比例する量の電圧降下ΔＶが生ずる。 ΔＶ＝ＬI×（ｄi／ｄt） （Ｄ） ここで、ＬIは、信号トレースと接地トレース間の有効
ループインダクタンス(effective loop inductance)で
ある。ループインダクタンスは、トレースに沿って印加
電流が流れる時、ループを形成するために反対方向に帰
還するイメージ電流(image current)が流れるため発生
する。帰還電流は、低周波数の時、最小抵抗経路に沿っ
て生じ、高周波数の時、最小インダクタンス経路に沿っ
て生ずる。印加電流と帰還電流により生ずるループの面
積がループインダクタンスの大きさである。ループイン
ダクタンスは、雑音の一種で、不必要な電圧降下を誘発
する。したがって、電源の安定性を確保し、かつ、信号
の電圧とタイミング余裕(timing margin)とを確保する
ためには、ループインダクタンスによる電圧降下ΔＶを
最小化しなければならない。
【００３６】本実施例による基板は、信号パターン層２
０に近接して接地板４０を配置するので、図６及び図７
に示すように、信号パターン層２０に電流ｉAが印加さ
れれば、帰還電流ｉIは、インピーダンスが最も小さい
経路、すなわち接地板４０の投影空白パターン５０の周
りに沿って流れる。したがって、印加電流ｉAと帰還電
流ｉIにより形成されるループの面積Ａ１がループイン
ダクタンスの大きさとなる。ループインダクタンスの大
きさＡ１は、接地板４０に投影空白パターン５０を形成
しなかった時に生ずるループの面積Ａ２に比較すると、
その大きさが大きくなるが、ループの面積Ａ１とループ
の面積Ａ２とはほとんど差異がない。
【００３７】一方、基板のキャパシタンスは、信号パタ
ーン層２０と他の導体との間の距離に反比例する。図５
に示すように、接地板４０に投影空白パターン５０を形
成すると、基板のキャパシタンスは、信号パターン層２
０と半導体チップ７０間の距離ｄ１に影響を受ける。接
地板４０に投影空白パターンを形成しない場合、キャパ
シタンスは、信号パターン層２０と接地板４０間の距離
ｄ２の影響を受ける。したがって、本実施例のように、
接地板４０に投影空白パターン５０を形成すると、キャ
パシタンスが減少する。図７で、信号パターン層２０と
接地板４０との間、ならびに接地板４０と半導体チップ
７０との間には絶縁層が存在するが、図面を簡単にする
ために絶縁層を図示していない。
【００３８】本発明は、本発明の技術的思想から逸脱す
ることなく、他の種々の形態で実施することができる。
前述の実施例は、あくまでも、本発明の技術内容を明ら
かにするものであって、そのような具体例のみに限定し
て狭義に解釈されるべきものではなく、本発明の精神と
特許請求の範囲内で、いろいろと変更して実施すること
ができるものである。
【００３９】
【発明の効果】本発明によると、半導体チップパッケー
ジに使われる基板のインダクタンスとキャパシタンスを
同時に低減することができ、高速で動作する半導体チッ
プの特性を維持することができる。
【図面の簡単な説明】
【図１】本発明の実施例による電気的接続構造体に用い
られる信号パターン層を示す斜視図である。
【図２】本発明の実施例による電気的接続構造体に用い
られる接地板の一例を示す斜視図である。
【図３】本発明の実施例による電気的接続構造体に用い
られる接地板の他の例を示す斜視図である。
【図４】本発明の実施例による半導体チップパッケージ
を示す断面図である。
【図５】本発明の他の実施例による半導体チップパッケ
ージを示す断面図である。
【図６】本発明の実施例による電気的接続構造体による
インダクタンスの改善効果を説明するための斜視図であ
る。
【図７】本発明の実施例による電気的接続構造体による
キャパシタンスの改善効果を説明するための斜視図であ
る。
【符号の説明】
１０ 絶縁層 ２０ 信号パターン層 ２２ パターンライン ２４ チップ接続部 ２６ 外部接続部 ３０ 基板 ４０、４０ａ 接地板 ５０ 投影空白パターン ５２、５６ 部分投影空白パターン ６０ 弾性体 ７０ 半導体チップ ８２ ソルダレジスタ ８４ ボンディングワイヤ ８６ 封止材 ８８ ソルダボール

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップを外部回路素子に電気的に
    連結する電気的接続構造体において、 前記半導体チップの接地電源に連結される接地導体板
    と、 前記接地導体板の上に形成されている絶縁層と、 前記絶縁層の上に形成され、前記半導体チップと電気的
    信号をやり取りする信号パターンを有する信号パターン
    層とを備え、 前記接地導体板は、前記信号パターン層に対応する投影
    空白パターンを有することを特徴とする電気的接続構造
    体。
  2. 【請求項２】 前記信号パターン層は、ボンディングワ
    イヤにより前記半導体チップに電気的に連結されること
    を特徴とする請求項１に記載の電気的接続構造体。
  3. 【請求項３】 前記半導体チップを製作するための一括
    製造工程で形成されていることを特徴とする請求項１に
    記載の電気的接続構造体。
  4. 【請求項４】 半導体チップを外部回路素子に電気的に
    連結する電気的接続構造体において、 前記半導体チップの接地電源に連結される接地導体板
    と、 前記接地導体板の上に形成されている絶縁層と、 前記絶縁層の上に形成され、前記半導体チップと電気的
    信号をやり取りする信号パターンを有する信号パターン
    層とを備え、 前記信号パターン層は前記半導体チップに電気的に連結
    されるチップ接続部と、前記チップ接続部及び外部接続
    部を電気的に連結するパターンライン部とを有し、前記
    接地導体板は前記チップ接続部、前記外部接続部及び前
    記パターンライン部のうち少なくとも一つに対応する形
    態の投影空白パターンを有することを特徴とする電気的
    接続構造体。
  5. 【請求項５】 前記外部接続部は、ソルダボールに接続
    されるソルダボールランドであることを特徴とする請求
    項４に記載の電気的接続構造体。
  6. 【請求項６】 前記信号パターン層は、ボンディングワ
    イヤにより前記半導体チップに電気的に連結されること
    を特徴とする請求項４に記載の電気的接続構造体。
  7. 【請求項７】 前記絶縁層はポリイミドテープを含み、
    前記信号パターン層は銅を含むことを特徴とする請求項
    ６に記載の電気的接続構造体。
  8. 【請求項８】 前記絶縁層はＢＴエポキシ樹脂からな
    り、前記信号パターン層は銅パターンであることを特徴
    とする請求項６に記載の電気的接続構造体。
  9. 【請求項９】 基板形態で具現されていることを特徴と
    する請求項６に記載の電気的接続構造体。
  10. 【請求項１０】 前記投影空白パターンは、写真エッチ
    ング工程により形成されていることを特徴とする請求項
    ６に記載の電気的接続構造体。
  11. 【請求項１１】 前記半導体チップと一括製造工程によ
    り形成されていることを特徴とする請求項４に記載の電
    気的接続構造体。
  12. 【請求項１２】 オンチップ回路及び電極パッドが形成
    された活性面を有する半導体チップと、前記半導体チッ
    プを外部回路素子に電気的に連結する電気的接続構造体
    とを備える半導体チップパッケージにおいて、 前記電気的接続構造体は、 前記半導体チップの接地電源に連結される接地導体板
    と、 前記接地導体板の上に形成されている絶縁層と、 前記絶縁層の上に形成され、前記半導体チップと電気的
    信号をやり取りする信号パターンを有する信号パターン
    層とを有し、 前記接地導体板は、前記信号パターン層に対応する投影
    空白パターンを有することを特徴とする半導体チップパ
    ッケージ。
  13. 【請求項１３】 前記電気的接続構造体の信号パターン
    層に電気的に連結される外部接続端子をさらに備えるこ
    とを特徴とする請求項１２に記載の半導体チップパッケ
    ージ。
  14. 【請求項１４】 オンチップ回路及び電極パッドが形成
    された活性面を有する半導体チップと、前記半導体チッ
    プを外部回路素子に電気的に連結する電気的接続構造体
    とを備える半導体チップパッケージにおいて、 前記電気的接続構造体は、 前記半導体チップの接地電源に連結される接地導体板
    と、 前記接地導体板の上に形成されている絶縁層と、 前記絶縁層の上に形成され、前記半導体チップと電気的
    信号をやり取りする信号パターンを有する信号パターン
    層とを有し、 前記信号パターン層は前記半導体チップに電気的に連結
    されるチップ接続部と、前記チップ接続部及び外部接続
    部を電気的に連結するパターンライン部とを有し、前記
    接地導体板は前記チップ接続部、前記外部接続部及び前
    記パターンライン部のうち少なくとも一つに対応する形
    態の投影空白パターンを有することを特徴とする半導体
    チップパッケージ。
  15. 【請求項１５】 前記電気的接続構造体の信号パターン
    層に電気的に連結される外部接続端子をさらに備えるこ
    とを特徴とする請求項１４に記載の半導体チップパッケ
    ージ。
  16. 【請求項１６】 前記接地導体板は、前記チップ接続
    部、前記外部接続部及び前記パターンライン部のうち少
    なくとも１つに相補的な形態の投影空白パターンを有す
    ることを特徴とする請求項１４に記載の半導体チップパ
    ッケージ。
JP2002018941A 2001-01-31 2002-01-28 電気的接続構造体及び半導体チップパッケージ Pending JP2002270722A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020010004540A KR100352778B1 (ko) 2001-01-31 2001-01-31 투영 공백 패턴을 갖는 접지 금속판을 포함하는 접속 구조및 반도체 칩 패키지
KR2001-4540 2001-01-31

Publications (1)

Publication Number Publication Date
JP2002270722A true JP2002270722A (ja) 2002-09-20

Family

ID=19705141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002018941A Pending JP2002270722A (ja) 2001-01-31 2002-01-28 電気的接続構造体及び半導体チップパッケージ

Country Status (4)

Country Link
US (1) US6605876B2 (ja)
JP (1) JP2002270722A (ja)
KR (1) KR100352778B1 (ja)
TW (1) TW503533B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219498A (ja) * 2009-02-20 2010-09-30 Elpida Memory Inc 半導体装置
JP2012248889A (ja) * 2008-01-15 2012-12-13 Dainippon Printing Co Ltd 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200611616A (en) * 2004-09-30 2006-04-01 Uli Electronics Inc Method for decreasing impedance of a power source in a printed circuit board
US9706642B2 (en) * 2010-08-27 2017-07-11 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and device for differential signal channel length compensation in electronic system
US9084362B2 (en) 2013-01-08 2015-07-14 Nvidia Corporation Reducing impedance of a printed circuit board through a square wave pattern of plated-through holes
US20150016069A1 (en) * 2013-07-09 2015-01-15 Shenzhen China Star Optoelectronics Technology Co., Ltd. Printed circuit board
US11848261B2 (en) * 2020-10-08 2023-12-19 Ciena Corporation Low RF crosstalk devices via a slot for isolation
US11640193B2 (en) * 2021-09-24 2023-05-02 Qualcomm Incorporated Detecting power delivery network marginality in a computing device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5983493A (en) * 1993-11-16 1999-11-16 Formfactor, Inc. Method of temporarily, then permanently, connecting to a semiconductor device
SG60099A1 (en) * 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012248889A (ja) * 2008-01-15 2012-12-13 Dainippon Printing Co Ltd 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置
JP2010219498A (ja) * 2009-02-20 2010-09-30 Elpida Memory Inc 半導体装置

Also Published As

Publication number Publication date
KR100352778B1 (ko) 2002-09-16
US6605876B2 (en) 2003-08-12
KR20020063982A (ko) 2002-08-07
US20020100987A1 (en) 2002-08-01
TW503533B (en) 2002-09-21

Similar Documents

Publication Publication Date Title
JP4163421B2 (ja) 半導体チップパッケージ
CN209929298U (zh) 芯片封装
US5834832A (en) Packing structure of semiconductor packages
JP3558595B2 (ja) 半導体チップ，半導体チップ群及びマルチチップモジュール
US7129571B2 (en) Semiconductor chip package having decoupling capacitor and manufacturing method thereof
JPH05109972A (ja) リードフレーム及び集積回路チツプのパツケージ・アセンブリ
KR100876881B1 (ko) 반도체 소자의 패드부
JP2003110084A (ja) 半導体装置
JP2002164468A (ja) 半導体装置及びその製造方法
JP2008141061A (ja) 半導体装置
US20090091019A1 (en) Memory Packages Having Stair Step Interconnection Layers
US20020084107A1 (en) High frequency semiconductor chip package and substrate
KR100352778B1 (ko) 투영 공백 패턴을 갖는 접지 금속판을 포함하는 접속 구조및 반도체 칩 패키지
KR100712517B1 (ko) 에어 갭 구조를 갖는 반도체 소자의 인터포저
US7863716B2 (en) Method and apparatus of power ring positioning to minimize crosstalk
KR100574954B1 (ko) 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지
JP2004031790A (ja) 半導体チップ
JPH11163201A (ja) 半導体装置
JPH0519983B2 (ja)
JP2006501682A (ja) 導電性電子部品およびその製造方法
JP2004064016A (ja) 半導体チップ
WO1999013509A1 (en) Semiconductor device
JP2003124430A (ja) 集積回路装置および集積回路用コンデンサ
JP2002270723A (ja) 半導体装置、半導体チップおよび実装基板
JP2763691B2 (ja) 電子回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070831

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20071128

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20071203

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080414