JPH11163201A - 半導体装置 - Google Patents
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Abstract
返し加わった際に、半導体素子の外形線と交差して端部
を横切るように配置された導電性配線に発生する断線を
防止する。 【解決手段】プリント配線基板などのインターポーザ表
面に形成される絶縁膜に温度変化が加わった際の変形量
を低減、もしくは拘束する手段を提供することによって
解決する。
Description
端子を電気的に接続する導電性配線を備えた半導体装置
に係り、特に導電性配線の信頼性を高めた半導体装置に
関する。
め、多ピン化、小型化および高速化に適したボールグリ
ッドアレイ(BGA)型の半導体装置が実用化されてい
る。BGA型半導体装置は、半導体装置のパッケージの
面内にはんだバンプなどから外部端子を2次元配置した
構造となっている。BGA型半導体装置では、半導体素
子と外部端子との電気的接続のため、表面、あるいは表
面および内部に導電性配線が形成されているインターポ
ーザと呼ばれる部材が用いられている。インターポーザ
にはガラス/エポキシなどを基材とするプリント配線基
板や、テープ・オートメイティド・ボンディング(TA
B)技術による半導体装置で用いられているポリイミド
などを基材として表面などに導電性配線を形成した絶縁
性テープなどが使用されている。
た従来の半導体装置の例が米国特許NO.521627
8および特表平6−506319号公報などに開示され
ている。これら従来技術によるBGA型半導体装置の例
を図30および図31に示す。なお、図30は従来のB
GA型半導体装置の断面図、図31は図30に示した従
来の半導体装置の半導体素子と封止樹脂と絶縁膜を取り
除いた状態での平面図である。
と、表面および内部に導電性配線が形成され、導電性配
線の一部を開口するように形成された絶縁膜3を有する
プリント配線基板4と、半導体素子1をプリント配線基
板表面に固着する接着部材5と、半導体素子1とプリン
ト配線基板の導電性配線とを電気的に接続する金属細線
6と、半導体素子1と金属細線6とプリント配線基板4
の半導体素子固着面4aを封止する封止樹脂7と、外部
端子8とから構成されている。導電性配線は、表面配線
2とボンディングパッド2aとスルーホール2bと内部
配線2cとランド2dとから構成されている。絶縁膜3
はソルダーレジストあるいはフォトレジストなどと呼ば
れており、スクリーン印刷法、フォト法などによって形
成される。絶縁膜にはエポキシ、ポリイミド、ポリブタ
ジエンなどの材料が用いられる。
配線とは、半導体素子1の面外に配置されているボンデ
ィングパッド2aで接続されている。ボンディングパッ
ド2a部分では、絶縁膜3に開口部3aが形成されてお
り、金属細線6とボンディングパッド2aが接合できる
ようになっている。外部端子8はプリント配線基板の外
部端子接合面4bに格子状に設けられており、半導体素
子1の面外および面内の両方に配置されている。半導体
素子1面内に配置される外部端子8と半導体素子1とを
電気的に接続するため、表面配線2はボンディングパッ
ド2aから半導体素子1の面内に向かって半導体素子1
の外形線と交差するように連続して形成されており、表
面配線に連なるスルーホール2bあるいは内部配線2c
を経て外部端子8が接合されるプリント配線基板の外部
端子接合面4bに形成されたランド2dまで形成されて
いる。ランド2d部は、プリント配線基板の外部端子接
合面4bに設けられた絶縁膜9に開口部9aが形成され
ており、ランド2dと外部端子8が接合できるようにな
っている。
は、半導体素子1の線膨張係数が2〜3×10- 6/℃、
プリント配線基板の線膨張係数が16×10- 6/℃程度
であり、両者の線膨張係数に大きな差異がる。このよう
な構成の半導体装置に温度変化が加わると、両者の線膨
張係数差に起因した熱応力が両者の界面に発生するよう
になり、接着部材5にき裂やはく離などが発生する。接
着部材5にき裂などが発生すると、両者の界面に発生す
る熱応力は半導体素子1の端部1aに集中してさらに大
きくなる。このような状況で温度変化が繰り返し加わる
と、図32(従来のBGA型半導体装置の絶縁膜のき裂
の状態を示す断面図)に示すように、半導体素子の端部
1a部分から絶縁膜3のき裂11が発生するようにな
る。
カニズムを説明する。半導体素子1とプリント配線基板
4の線膨張係数差により発生する熱応力は両者の界面全
体で分担するが、接着部材5にき裂10が発生すると、
このき裂10の部分は応力を負担できなくなるため、半
導体素子の端部1aに応力が集中するようになる。この
応力集中によって絶縁膜3にき裂11が発生する。絶縁
膜3の線膨張係数が比較的大きいことと、接着部材5に
き裂が生じていることから、絶縁膜3は温度変化によっ
て自由に変形できるようになる。温度変化の繰り返しに
伴って、絶縁膜3のき裂11は開口と閉口を繰り返しな
がら徐々に進行していき、いずれは絶縁膜3を横断した
き裂に成長するようになる。
生個所である半導体素子端部1aを横切るように、半導
体素子1の外縁部の内側(以下、内面ともいう)と外側
(以下、外面ともいう)とに連続して形成されている
と、き裂11は表面配線2内部へも進行し、いずれは表
面配線2に断線が発生する可能性が大きくなる。表面配
線が断線すると半導体装置が正常に機能しなくなり、半
導体装置の信頼性を著しく低下させることになる。
に導電性配線が形成されたTAB技術で用いられる絶縁
テープを使用した半導体装置においても発生する。
形線ともいう)と交差するように半導体素子の面内と面
外とに連続して形成されている導電性配線の断線を防止
・抑制し、信頼性の高い半導体装置を提供することを目
的とする。
にき裂などが発生したことによって生じる、温度変化が
加わった際の絶縁膜の大きな変形を低減もしくは拘束す
る手段を採用することによって解決することができる。
板の一主面に形成された導電性配線と、前記基板の一主
面と前記導電性配線との所望の領域に形成された絶縁膜
と、この絶縁膜の前記基板とは反対側に接着層を介して
配設された半導体素子とを備え、前記導電性配線が前記
半導体素子の外縁部より外側と前記半導体素子の外縁部
より内側とを結ぶように形成された半導体装置におい
て、以下の構成を備えたことを特徴とする。
外縁部と対向する位置の幅が前記半導体素子の外縁部よ
り外側および/または内側と対向する位置の幅よりも広
くなるように形成されていること。
外縁部を構成する各辺の中央部と対向する領域に形成さ
れた導電性配線は前記半導体素子の外縁部と対向する位
置の幅が前記半導体素子の外縁部より外側および/また
は内側と対向する位置の幅よりも広くなるように形成さ
れていること。
表面の導電性配線が一部の開口部を除いて絶縁膜により
被覆された状態になっている。導電性配線は銅(Cu)
もしくは銅の表面にめっきを施した材料によって形成さ
れる。導電性配線に用いる材料は絶縁膜の材料より通常
弾性係数が大きいため、温度変化時の絶縁膜の変形は、
導電性配線によって拘束されるようになっている。した
がって、導電性配線の配線幅を広くして絶縁膜内での導
電性配線が占める割合を多くすることにより、絶縁膜の
変形量を低減することができる。
を取り出し、半導体素子面内に導電性配線を1本形成し
たモデルで、導電性配線の周囲にき裂を導入し、半導体
装置を冷却した場合の導電性配線表面の応力と配線幅の
関係を有限要素法により解析した結果である。図33よ
り配線幅増加による応力低減効果は明らかであり、実際
の半導体装置では、複数の導電性配線の配線幅を広くす
ることによって、さらに応力低減を図ることが可能とな
る。
素子端部(外縁部)の直下部分において、導電性配線の
配線幅を広くすることにより、絶縁膜の変形量減少によ
る応力低減効果の他に、導電性配線にき裂が発生しても
断線に至るまでの寿命(温度変化の繰り返し回数)を長
くできる効果も得られる。
半導体装置では、半導体素子の外形線を構成する4辺の
中央部分が平面ひずみ状態となり、発生する熱応力が大
きくなるため,この部分で導電性配線が断線する確率が
高くなる。また、配線幅を必要以上に広くすると半導体
装置内での配線容量が増大してノイズが発生し、半導体
素子の高速動作が阻害される要因となる。したがって、
少なくとも断線発生確率が大きくなる半導体素子の辺の
中央部分で、半導体素子の外形線と交差するように形成
された導電性配線の配線幅を広くすることによって、断
線を防止でき、半導体装置の特性も考慮した半導体装置
をえることができる。
れており、この群を成して形成された導電性配線の両端
に位置する導電性配線は前記半導体素子の外縁部と対向
する位置の幅が前記半導体素子の外縁部より外側および
/または内側と対向する位置の幅よりも広くなるように
形成されていること。
性配線が絶縁膜に対してプリント配線基板表面を占める
割合を大きくでき、絶縁膜の変形を拘束することができ
る。また、半導体装置の端子数が多く、導電性配線どう
しが接近して略平行に配置されている導電性配線群で
は、すべての導電性配線の配線幅を広くするのが困難な
場合がある。また、BGA型半導体装置は高速動作が要
求される半導体素子を搭載する場合が多く、導電性配線
幅を必要以上に広くすると配線容量(インダクタンス)
が増大し、これによって高速動作が阻害されることがあ
る。そのため、配線幅を広げるのは最小限にとどめるこ
とが必要となる。前記導電性配線群では、少なくともそ
の端部に位置する導電性配線を内部の配線より広くする
ことによって、絶縁膜の変形を両端部でピン止めするこ
とができ、絶縁膜の変形量を低減できる。
部を構成する各辺の中央部以外の領域と対向する前記基
板の領域に形成されていること。
は、半導体素子の外形線を構成する辺の中央部分が平面
ひずみ状態となり、発生する熱応力が大きくなるため,
この部分で導電性配線が断線する確率が高くなる。した
がって、上記中央部分には半導体素子の外形線と交差し
て端部を横切るような導電性配線が配置されないよう
に、導電性配線パターンを形成することで、断線発生の
可能性を小さくすることができる。
外縁部を斜めに横切るように形成されていること。
横切るように形成することによって、半導体素子の面内
において、導電性配線2が占める割合を大きくすること
ができ、絶縁膜の変形拘束効果が大きくなる。また、半
導体素子の外形線上での導電性配線の断面積が見掛け上
増加することから、配線にき裂が発生してから断線する
までの寿命が延びる効果も得ることができる。
着層の弾性係数E2との関係がE1≦E2となるように
構成したこと。
膜自体が温度変化により収縮と膨張を繰り返すことによ
って発生、成長する。絶縁膜に用いられる材料はエポキ
シ樹脂、ポリイミド樹脂またはポリブタジエン樹脂など
であり、これらの材料の弾性係数は、通常接着部材の弾
性係数より大きくなっている。絶縁膜の弾性係数が大き
いとき裂の先端に発生する応力が緩和されないため、き
裂の成長はき裂が長くなるに従って加速されていく。絶
縁膜の弾性係数を小さくすると、き裂先端での変形が容
易となり、き裂先端の応力が緩和され、き裂の成長を抑
止することができる。
を取り出し、半導体素子面内に導電性配線を1本形成し
たモデルで、導電性配線の周囲にき裂を導入し、半導体
装置を冷却した場合のき裂先端の導電性配線表面の応力
と絶縁膜の弾性係数の関係を有限要素法により解析した
結果である。図から絶縁膜の弾性係数を小さくするとき
裂先端の応力も低減することが実証されている。
以上であること。
のき裂は、接着部材にき裂やはく離が発生したことによ
って、絶縁膜の変形が自由になることで発生する。同様
に接着部材の弾性係数が小さいと、絶縁膜の変形を拘束
できなくなるため、絶縁膜にき裂が発生し易くなる。し
たがって、接着部材の弾性係数を大きくすることによっ
て温度変化時の絶縁膜の変形を拘束してやれば、絶縁膜
のき裂発生を抑止することが可能となる。
り出したモデルで、半導体装置を冷却した際の半導体素
子端部での絶縁膜表面応力を、接着部材の弾性係数を変
えて有限要素法により解析した結果である。この解析で
は絶縁膜の弾性係数を2.5GPaとしている。図から
接着部材の弾性係数を大きくしていくと絶縁膜の応力が
次第に低下していくのが明らかであるが、10GPa程
度から応力の低下割合が小さくなっており、ほぼ一定の
値となっている。この結果から接着部材の弾性係数を1
0GPa以上に設定すれば絶縁膜の応力を低い値に維持
することができる。
着部材の弾性係数を1GPaとした半導体装置には温度
変化の繰り返し100回で絶縁膜にき裂が発生した。し
かしながら弾性係数を17GPaとしたものでは400
回でも絶縁膜のき裂は発生しておらず、効果を確認する
ことができた。
くと、半導体素子とプリント配線基板の線膨張係数差に
よって半導体素子に発生する応力も大きくなり、半導体
素子に割れが発生する可能性が増大する。したがって、
接着部材に使用する弾性係数の範囲は10GPaを下限
とし、半導体素子に割れを発生させない値が上限とな
る。
る絶縁性テープと、この絶縁性テープの一主面に形成さ
れた導電性配線と、前記絶縁性テープの一主面と前記導
電性配線との所望の領域に形成された絶縁膜と、この絶
縁膜の前記絶縁性テープとは反対側に接着層を介して配
設された半導体素子とを備え、前記導電性配線は前記半
導体素子の外縁部より外側と前記半導体素子の外縁部よ
り内側とを結ぶように形成された半導体装置において、
以下の構成を備えたことを特徴とする。
テープ側には前記導電性配線が露出していること。
部の直下部分からき裂が発生しやすい絶縁膜を取り除
き、この部分を絶縁膜よりじん性の大きな封止樹脂で覆
うことにより、き裂の発生と成長を抑制することができ
る。
では前記導電性配線との絶縁を要する領域に前記絶縁膜
が形成されていること。
接触して短絡などを起こさないように保護するために設
けられている。したがって、絶縁膜を導電性配線の周囲
のみを覆うようにして半導体素子面内での絶縁膜の体積
を減らすことにより、温度変化時の絶縁膜の変形量を低
減することができる。
の外縁部よりも内側の領域と対向する領域には前記絶縁
膜の変形を拘束する部材が形成されていること。
が望ましく、導電性材料と同じ材料で形成するのが良
い。また、方形の半導体素子を搭載した半導体装置で
は、半導体素子の外形線を構成する辺の中央部分が平面
ひずみ状態となり、発生する熱応力が大きくなるためこ
の部分で導電性配線が断線する確率が高くなる。したが
って、最低限半導体素子の辺の中央部分での絶縁膜の変
形を拘束すれば良い。
材の弾性係数と同等もしくはそれ以下とすることも有効
である。
膜自体が、温度変化により収縮と膨張を繰り返すことに
よって発生、成長する。絶縁膜に用いられる材料はエポ
キシ樹脂、ポリイミド樹脂またはポリブタジエン樹脂な
どであり、これらの材料の弾性係数は、通常接着部材の
弾性係数より大きくなっている。絶縁膜の弾性係数が大
きいとき裂の先端に発生する応力が緩和されないため、
き裂の成長はき裂が長くなるに従って加速されていく。
絶縁膜の弾性係数を小さくすると、き裂先端での塑性変
形領域が拡大するためき裂先端の応力が緩和され、き裂
の成長を抑止することができる。
しめした実施例用いて詳細に説明する。 〔第1実施例〕図1は、本発明の第1実施例による半導
体装置の半導体素子と封止樹脂と絶縁膜とを取り除いた
状態での平面図であり、図2は図1に示した半導体装置
の断面図である。
よび内部には導電性配線が形成されており、導電性配線
は表面配線2、ボンディングパッド2a、スルーホール
2b、内部配線2c、およびランド2dとから構成され
ている。プリント配線基板4の表面4aと4bには開口
部3aおよび9aが設けられた絶縁膜3および9が形成
されている。方形の半導体素子1はプリント配線基板の
半導体素子固着面4aに接着部材5によって固着されて
いる。半導体素子1と導電性配線は金属細線6によって
電気的に接続されており、金属細線6は半導体素子1の
面外に設けられているボンディングパッド2aに接合さ
れている。ボンディングパッド2a部分では絶縁膜3に
開口部3aが設けられており、金属細線6が接合できる
ようになっている。導電性配線はボンディングパッド2
aからプリント配線基板表面の表面配線2、プリント配
線基板4内部のスルーホール2bや内部配線2cを経て
プリント配線基板の外部端子接合面4bのランド2dま
で延びている。ランド2dに外部端子8が接合されるこ
とにより、半導体素子と外部端子は導電性配線によって
電気的に接続される。ランド2d部分では、絶縁膜9に
開口部9aが設けられており、外部端子8がランド2d
に接合できるようになっている。半導体素子1と金属細
線6およびプリント配線基板の半導体素子固着面4aは
封止樹脂7によって覆われている。
に形成された表面配線2のうち、半導体素子1の外形線
と交差するように半導体素子端部1aの直下部を横切る
表面配線12には幅広部13が設けられている。図1に
示した表面配線の幅広部13は、半導体素子端部1a部
分からスルーホール2b間の配線幅を広くすることによ
って形成されている。
表面に金(Au)、ニッケル(Ni)などのメッキを施
した銅箔などを用いる。プリント配線基板4はガラス/
エポキシなどを基材とする材料から構成される。金属細
線6には金(Au)、銀(Ag)、あるいはアルミ(A
l)などの材料を用いる。封止樹脂7には、例えばシリ
カ粒子を充てんしたエポキシ樹脂を用いる。外部端子8
には、半導体装置を実装する際に広く用いられているは
んだ(例えばPb−Sn系共晶はんだ)を用いる。
が加わった際の絶縁膜の変形を、幅広部を設けた表面配
線によって拘束することができ、絶縁膜のき裂の発生お
よび成長を抑止することができる。
半導体素子端部1aの直下部分からスルーホール2b間
の表面配線2に形成する例を示した。絶縁膜3の変形量
は半導体素子1の中心で最小,端部で最大となり,端部1
aの直下部で最大応力が発生するため、絶縁膜3のき裂
は半導体素子端部1a部分で発生する。このため、半導
体素子端部1a部分で絶縁膜の変形を拘束すれば,最低
限必要な効果が得られる。したがって,幅広部13は図
3のように少なくとも半導体素子端部1aの直下部分に
形成されていれば良い。図3のような実施例は、高速動
作の要求から配線容量を大きくできない半導体装置の場
合、特に有効となる。
例による半導体装置の半導体素子と封止樹脂と絶縁膜と
を取り除いた状態での平面図であり、図5は図4に示し
た半導体装置の断面図である。
と共通しているので説明を省略する。本実施例では、表
面配線2のうち、プリント配線基板の半導体素子固着面
4aに形成され、半導体素子1の外形線と交差するよう
に半導体素子端部1aの直下部を横切る表面配線12で
あって、半導体素子長辺の中央部分1bに配置されてい
る表面配線12aには、幅広部13が設けられている。
図4に示した表面配線12の幅広部13は、半導体素子
端部1aの直下部分からスルーホール2b間の配線幅を
広くすることによって形成されている。
載した半導体装置では、例えば半導体素子長辺の中央部
分1bが平面ひずみ状態となり、中央部分1bの半導体
素子端部1aの直下部に発生する応力が、半導体素子コ
ーナー部1cに発生する応力より大きくなる。したがっ
て、表面配線の断線は半導体素子長辺側の中央部分1b
の端部1aで発生する確率が大きいため、この部分の表
面配線2を幅広にして絶縁膜3の変形を拘束すること
で、表面配線の断線を防止することができる。
辺側端部を横切る例を示している。しかしながら、導電
性配線が半導体素子の短辺側端部を横切るように配置さ
れているような半導体装置では、短辺側の表面配線にも
幅広部13を形成しても良い。
半導体素子端部1aの直下部分からスルーホール2b間
の表面配線2に形成する例を示した。絶縁膜3の変形量
は半導体素子1の中心で最小,端部で最大となり、端部
1aの直下部で最大応力が発生するため、絶縁膜3のき
裂は半導体素子端部1a部分で発生する。このため、半
導体素子端部1a部分で絶縁膜の変形を拘束すれば,最
低限必要な効果が得られる。したがって,幅広部13は
図6のように少なくとも半導体素子端部1aの直下部分
に形成されていれば良い。図6のような実施例は、高速
動作の要求から配線容量を大きくできない半導体装置の
場合、特に有効となる。
例による半導体装置の半導体素子と封止樹脂と絶縁膜と
を取り除いた状態での平面図であり、図8は図7に示し
た半導体装置の断面図である。
と共通しているので説明を省略する。本実施例では、プ
リント配線基板の半導体素子固着面4aに形成されてい
る表面配線2のうち、複数の表面配線どうしが略平行に
半導体素子1の外形線と交差するように端部1aを横切
る表面配線群14では、表面配線群の端部14aに位置
する表面配線に幅広部13が設けられており、表面配線
群の内部14bに位置する表面配線より配線幅が広くな
っている。図7に示した導電性配線の幅広部13は、半
導体素子端部1a部分からスルーホール2b間の配線幅
を広くすることによって形成されている。
記表面配線群の少なくとも端部に位置する表面配線に幅
広部を形成することにより、温度変化が加わった際の絶
縁膜の変形を両端部の幅広部を設けた表面配線によって
ピン止めすることができ、絶縁膜のき裂の発生および成
長を抑止することができる。また、図7の実施例は、配
線容量の増加を最小限にすることができるため、特に高
速動作が要求される半導体装置で有効となる。
表面配線群14の端部14aに位置する表面配線2の半
導体素子端部1a直下部分からスルーホール2b間に形
成する例を示した。絶縁膜3の変形量は半導体素子1の
端部で最大となるため,絶縁膜3のき裂は半導体素子端
部1aの直下部分で発生するようになる。このため、半
導体素子端部1a部分で絶縁膜の変形を拘束すれば,最
低限必要な効果が得られる。したがって,幅広部13は
図9のように少なくとも半導体素子端部1aの直下部分
に形成されていれば良い。図9のような実施例は、高速
動作の要求から配線容量を大きくできない半導体装置の
場合、特に有効となる。
施例による半導体装置の半導体素子と封止樹脂と絶縁膜
とを取り除いた状態での平面図であり、図11は図10
に示した半導体装置の断面図である。
と共通しているので説明を省略する。本実施例では、プ
リント配線基板の半導体素子固着面4aにおいて、半導
体素子の長辺側中央部分1bでは、半導体素子1の外形
線と交差するように端部1aを横切る表面配線2が設け
られていない。この部分の表面配線2は、ボンディング
パッド2aからプリント配線基板4の外方に向かって延
びており,スルーホール2bと内部配線2cを経てラン
ド2dへ接続されている。したがって、中央部分1bの
半導体素子端部1aの直下部分では、プリント配線基板
の半導体素子固着面4aに絶縁膜3と接着部材5のみが
設けられている。一方、半導体素子のコーナー1cの近
傍部分では、半導体素子端部1aを横切るように表面配
線2が形成されている。
載した半導体装置では、例えば半導体素子長辺側の中央
部分1bが平面ひずみ状態となり、中央部分1bの半導
体素子端部1a直下部分に発生する応力が、半導体素子
コーナー部1cに発生する応力より大きくなる。このた
め導電性配線の断線は半導体素子長辺側の中央部分1b
の端部1a直下部分で発生する確率が大きくなる。した
がって、半導体素子長辺側の中央部分1bでは、表面配
線2が半導体素子端部1aを横切らないように引き回す
ことにより、絶縁膜3のき裂に起因する導電性配線の断
線を防止することができる。
例による半導体装置の半導体素子と封止樹脂と絶縁膜と
を取り除いた状態での平面図であり、図13は図12に
示した半導体装置の断面図である。
と共通しているので説明を省略する。本実施例では、プ
リント配線基板の半導体素子固着面4aに形成された表
面配線2であって、半導体素子1の外形線と交差して半
導体素子端部1aを横切るように形成される表面配線1
2のうち、半導体素子長辺側の中央部分1bに配置され
た表面配線12は、半導体素子1の外形線に対して斜め
に半導体素子端部1aを横切るように形成されている。
めに横切るように形成することによって、直角に横切る
場合よりも半導体素子1の面内での表面配線2が占める
割合を大きくすることができ、絶縁膜の変形拘束効果が
大きくなる。また、半導体素子外形線上での表面配線の
断面積が見掛け上増加することから、配線にき裂が発生
してから断線するまでの寿命が延びる効果も得ることが
できる。
載した半導体装置では、例えば半導体素子長辺側の中央
部分1bが平面ひずみ状態となり、この部分の半導体素
子端部1aの直下部分に発生する応力が大きくなる。こ
のため導電性配線の断線は半導体素子長辺側の中央部分
1bで発生する確率が大きくなっている。したがって、
少なくとも中央部分1bでの絶縁膜3の変形を拘束して
変形量を低減することが必要となる。
例による半導体装置の断面図である。
と共通しているので説明を省略する。本実施例の半導体
装置では、絶縁膜3を、接着部材5の弾性係数と同等か
それ以下の弾性係数を有する材料で形成する。絶縁膜3
を低弾性化することによって、絶縁膜3にき裂が発生し
た場合でも、絶縁膜自体の変形が容易となるため、き裂
の先端に発生する応力を変形によって緩和することがで
きる。そのため、温度変化の繰り返しによるき裂の成長
を抑制する効果を得ることができ、表面配線の断線を防
止することができる。
度の材料が使用される。したがって、絶縁膜3には、弾
性係数が1GPa以下の材料を選択して使用するのが望
ましい。
て絶縁膜3のき裂発生および成長を抑止できるようにな
るが、プリント配線基板4の製作上の制約などから、絶
縁膜3の弾性係数を低くできない場合がある。このよう
な場合は、接着部材5の弾性係数を大きくすることによ
って絶縁膜3に発生する応力を低減し、絶縁膜3のき裂
発生を抑止するのが望ましい。通常使用される絶縁膜3
の弾性係数は2.5GPa程度であり、この絶縁膜3を
使用する場合は、接着部材5の弾性係数を10GPa以
上に設定する。接着部材5に弾性係数の大きな材料を用
いることによって絶縁膜3の温度変化時の変形を拘束で
き、絶縁膜3のき裂発生を抑止することが可能となる。
例による半導体装置の封止樹脂と接着部材と絶縁膜とを
取り除いた状態での平面図であり、図16は図15に示
した半導体装置の断面図である。
子固着面15aには導電性配線と絶縁膜3が形成されて
おり、導電性配線は表面配線2とボンディングパッド2
aとランド2dとから構成されている。絶縁膜3にはボ
ンディングパッド2aを露出させる開口部3aが設けら
れている。方形の半導体素子1は絶縁性テープ15の半
導体素子固着面15aに接着部材5によって固着されて
いる。半導体素子1と導電性配線は金属細線6によって
電気的に接続されており、金属細線6は半導体素子1の
面外に位置するボンディングパッド2aに接合されてい
る。ボンディングパッド2a部分では絶縁膜3に開口部
3aが設けられており、金属細線6が接合できるように
なっている。表面配線2はボンディングパッド2aから
半導体素子1の面内に配置されているランド2dまで半
導体素子1の外形線と交差して端部1aを横切るように
形成されている。ランド2dが設けられている部分では
絶縁性テープ15に開口部16が形成されており、外部
端子8が開口部16の内部でランド2dに接合されてい
る。外部端子8は絶縁性テープ15の半導体素子固着面
15aとは反対側の外部端子接合面15bに設けられて
おり、半導体装置を実装する場合に、実装基板の所定の
位置に接合される。半導体素子1と金属細線6および絶
縁性テープの半導体素子固着面15aは封止樹脂7によ
って覆われている。
うち、半導体素子1各辺の中央部分1bに配置されてい
る表面配線2には、幅広部13が形成されている。図1
5に示した表面配線2の幅広部13は、半導体素子端部
1a部分からランド2d間の配線幅を広くすることによ
って形成されている。
u)箔、あるいは表面に金(Au)、ニッケル(Ni)
などのメッキを施した銅箔などを用いる。絶縁性テープ
15はポリイミド、ガラス/エポキシなどの材料から構
成される。金属細線6には金(Au)、銀(Ag)ある
いはアルミ(Al)などの材料を用いる。接着部材5に
は例えばエポキシ樹脂を基材とする材料を用いる。封止
樹脂7には、例えばシリカ粒子を充てんしたエポキシ樹
脂を用いる。外部端子8には、半導体装置を実装する際
に広く用いられているはんだ(例えばPb−Sn系共晶
はんだ)を用いる。
が加わった際の絶縁膜の変形を、幅広部を設けた表面配
線によって拘束することができ、絶縁膜のき裂の発生お
よび成長を抑止することができる。
半導体素子1の各辺の中央部分1bに配置されている表
面配線2に形成されていれば良い。本実施例のように方
形の半導体素子1を搭載した半導体装置では、半導体素
子各辺の中央部分1bが平面ひずみ状態となり、半導体
素子端部1aの直下部に発生する応力が大きくなる。し
たがって、表面配線2の断線はこの位置で発生する確率
が大きくなるため、この部分での絶縁膜3の変位を拘束
することで、表面配線の断線を防止することができる。
と導電性配線との電気的接続に金属細線6を用いる例を
示している。両者の接続は金属細線以外の方法で行って
も良く、例えばTAB技術で用いる箔状リードやフリッ
プチップ技術による微細なバンプを用いた接続を行う。
13を、半導体素子端部1a部分からランド2d間の表
面配線2に形成する例を示した。絶縁膜3の変形量は半
導体素子1の中心で最小、端部1aで最大となるため、
絶縁膜3のき裂は半導体素子端部1a部分で発生する。
このため半導体素子端部1a部分で絶縁膜3の変形を拘
束すれば、最低限必要な効果を得ることができる。した
がって,幅広部13は図17の平面図に示すように、少
なくとも半導体素子端部1aの直下部分に形成されてい
れば良い。なお、図18は図17に示した半導体装置の
断面図である。図17のような実施例は、高速動作の要
求から配線容量を大きくできない半導体装置の場合、特
に有効となる。
例による半導体装置を半導体素子と封止樹脂と絶縁膜と
を取り除いた状態での平面図であり、図20は図19に
示した半導体装置の断面図である。
と共通しているので説明を省略する。本実施例では、表
面配線2のうち、複数の表面配線2どうしが略平行に配
置されている表面配線群14では、表面配線群の端部1
4aに位置する表面配線に幅広部13が設けられてお
り、表面配線群の内部14bに位置する表面配線より配
線幅が広くなっている。図19に示した表面配線の幅広
部13は、半導体素子端部1a部分からランド2d間の
配線幅を広くすることによって形成されている。
記表面配線群の少なくとも端部に位置する表面配線に幅
広部を形成することにより、温度変化が加わった際の絶
縁膜の変形を両端部の幅広部を設けた導電性配線によっ
てピン止めすることができ、絶縁膜のき裂の発生および
成長を抑止することができる。
表面配線群14の両端部14aに位置する表面配線2の
半導体素子端部1a部分からランド2dまでに形成する
例を示した。絶縁膜3の変形量は半導体素子端部1aで
最大となるため、絶縁膜3のき裂は端部1a部分で発生
する。このため、半導体素子端部1a部分で絶縁膜の変
形を拘束すれば、最低限必要な効果が得られる。したが
って、幅広部13は半導体素子端部1aの直下部分に少
なくとも形成されていれば良い。このように幅広部の形
成範囲を小さくするのは、高速動作の要求から配線容量
を大きくすることができない半導体装置の場合有効とな
る。
例による半導体装置を半導体素子と封止樹脂と絶縁膜と
を取り除いた状態での平面図であり、図22は図21に
示した半導体装置の断面図である。
と共通しているので説明を省略する。本実施例では、表
面配線2のうち、半導体素子の端部1aを横切るように
引き延ばされている表面配線12の配線幅は、これ以外
の表面配線2より広くなっている。図21に示した半導
体素子端部1aを横切る表面配線12は、ボンディング
パッド2aからランド2d間の全配線の幅が広くなって
いる。
が加わった際の絶縁膜の変形を、幅広部を設けた表面配
線によって拘束することができ、絶縁膜のき裂の発生お
よび成長を抑止することができる。
部1aを横切る表面配線12をこれ以外の表面配線より
幅広にする例を示した。絶縁膜3の変形量は半導体素子
1の中心で最小、端部1aで最大となるため、絶縁膜3
のき裂は半導体素子端部1a部分で発生する。このため
半導体素子端部1a部分で絶縁膜3の変形を拘束すれ
ば、最低限必要な効果を得ることができる。したがっ
て,配線幅を広くする個所は、少なくとも半導体素子端
部1aの直下部分であれば良い。
実施例による半導体装置を半導体素子と封止樹脂と絶縁
膜とを取り除いた状態での平面図であり、図24は図2
3に示した半導体装置の断面図である。
と共通しているので説明を省略する。本実施例では、絶
縁性テープの半導体素子固着面15aであって、ランド
2dが形成されていない半導体素子1面内の中央部分1
5cには、方形の変形拘束部材17が設けられている。
変形拘束部材17は表面配線2と同じ材料で構成するの
が望ましく、銅(Cu)などを箔状にした材料を用い
る。半導体素子面内の絶縁性テープ表面に銅などの剛性
の大きな材料で構成した板状の部材を設けることによっ
て、温度変化による絶縁膜の変形を拘束する効果を得る
ことができる。
形拘束部材によって絶縁膜の変形を拘束し、変形量を小
さくすることができる。これによって、絶縁膜のき裂の
発生および成長を抑制することができる。
17を半導体素子1の形状と同じ方形に形成する例を示
した。本実施例のように方形の半導体素子1を搭載した
半導体装置では、半導体素子の各辺中央部分が平面ひず
み状態となり、この部分で半導体素子端部1a直下部に
発生する応力が大きくなる。したがって、表面配線の断
線はこの位置で発生する確率が大きくなるため、少なく
ともこの部分での絶縁膜3の変位を拘束すれば、表面配
線の断線を防止することができる。図25は半導体素子
各辺の中央部分での絶縁膜の変形量を低減するために、
半導体素子の対向する2辺を通る中心線と一致する十字
型の変形拘束部材17を形成した例である。変形拘束部
材17を図25のような形状にすることによって、半導
体素子各辺の中央部分での絶縁膜の変形を拘束すること
ができる。また、銅箔の使用量を低減することによって
絶縁性テープの反り量を低減でき、半導体素子を絶縁性
テープに固着する作業などを容易にすることができる。
1実施例による半導体装置の断面図である。
と共通しているので説明を省略する。本実施例では、半
導体素子端部1aの直下部分には、絶縁膜3に開口部3
bが設けられていることから、この部分では絶縁膜3が
存在しておらず、封止樹脂7が半導体素子1と絶縁性テ
ープ15との間に介在している。半導体素子端部1aの
直下部分に絶縁膜3に用いる材料よりじん性の大きな封
止樹脂を介在させることによって、半導体素子端部1a
からのき裂の発生を抑制することができる。
実施例による半導体装置の断面図であり、図28は図2
7に示した半導体装置の半導体素子と封止樹脂と絶縁膜
とを取り除いた状態での平面図である。
と共通しているので説明を省略する。本実施例では、絶
縁性テープの半導体素子固着面15aであって、ランド
2dが形成されていない半導体素子1面内の中央部分1
5cには、絶縁膜3に開口部18が設けられており、中
央部分15cでは絶縁性テープの半導体素子固着面15
aは接着部材5が覆っている。すなわち絶縁膜3は半導
体素子1面外ではボンディングパッド2a以外の部分、
面内では表面配線2とランド2dが形成されている部分
に設けられている。
3を設けないことによって、半導体素子面内における絶
縁膜の占有率が低減することから、温度変化による絶縁
膜全体の変形量が小さくなり、絶縁膜のき裂の発生およ
び成長が抑制されるようになる。
15cに開口部18を設けて半導体素子1面内の表面配
線2とランド2dを絶縁膜3で覆う例を示した。絶縁膜
3が半導体素子面内で占有する体積をさらに減らすた
め、開口部を表面配線2およびランド2dどうしの間に
設けるようにしても差し支えない。絶縁膜3を少なくと
も表面配線2とランド2dの周囲を覆うように設けるこ
とによって、絶縁膜の変形量をさらに低減することがで
きる。
実施例による半導体装置の断面図である。半導体装置と
しての基本構成は第7実施例と共通しているので説明を
省略する。本実施例の半導体装置では、絶縁膜3を、接
着部材5の弾性係数と同等かそれ以下の弾性係数を有す
る材料で形成する。絶縁膜3を低弾性化することによっ
て、絶縁膜3にき裂が発生した場合でも、絶縁膜自体の
変形が容易となるため、き裂の先端に発生する応力を変
形によって緩和することができる。そのため、温度変化
の繰り返しによるき裂の成長を抑制する効果を得ること
ができ、導電性配線の断線を防止することができる。
度の材料が使用される。したがって、絶縁膜3には、弾
性係数が1GPa以下の材料を選択して使用する。
て絶縁膜3のき裂発生および成長を抑止できるようにな
るが、絶縁性テープ15に導電性配線や絶縁膜3を形成
する際の制約などから、絶縁膜3の弾性係数を低くでき
ない場合がある。このような場合は、接着部材5の弾性
係数を大きくすることによって絶縁膜3に発生する応力
を低減し、絶縁膜3のき裂発生を抑止するのが望まし
い。通常使用される絶縁膜3の弾性係数は2.5GPa
程度であり、この絶縁膜3を使用する場合は、接着部材
5の弾性係数を10GPa以上に設定する。接着部材5
に弾性係数の大きな材料を用いることによって絶縁膜3
の温度変化時の変形を拘束でき、絶縁膜3のき裂発生を
抑止することが可能となる。
変化が加わった際の絶縁膜の変形量を小さくすることが
でき、また絶縁膜に発生する応力を低減することができ
るので、半導体装置内部の導電性配線の断線発生を防止
することが可能となり、信頼性の高い半導体装置を提供
することができる。
ト配線基板上部の部材を取り除いた状態での平面図。
ント配線基板上部の部材を取り除いた状態での平面図。
ト配線基板上部の部材を取り除いた状態での平面図。
ント配線基板上部の部材を取り除いた状態での平面図。
ト配線基板上部の部材を取り除いた状態での平面図。
ント配線基板上部の部材を取り除いた状態での平面図。
ント配線基板上部の部材を取り除いた状態での平面図。
ント配線基板上部の部材を取り除いた状態での平面図。
断面図。
絶縁性テープ上部の部材を取り除いた状態での平面図。
プリント配線基板上部の部材を取り除いた状態での平面
図。
性テープ上部の部材を取り除いた状態での平面図。
性テープ上部の部材を取り除いた状態での平面図。
縁性テープ上部の部材を取り除いた状態での平面図。
す絶縁性テープ上部の部材を取り除いた状態での平面
図。
す断面図。
面図。
部の部材を取り除いた状態での平面図。
面図。
リント配線基板上部の部材を取り除いた状態の平面図。
図。
で解析した結果を示す図。
素法で解析した結果を示す図。
の関係を有限要素法で解析した結果を示す図。
線、2a…ボンディングパッド、2b…スルーホール、
2d…内部配線、2d…ランド、3…絶縁膜、4…プリ
ント配線基板、4a…プリント配線基板の半導体素子固
着面、5…接着部材、6…金属細線、7…封止樹脂、8
…外部端子、9…絶縁膜、10…絶縁膜のき裂、11…
接着部材のき裂、12…半導体素子端部を横切る表面配
線、13…幅広部、14…表面配線群、15…絶縁性テ
ープ、15a…絶縁性テープの半導体素子固着面、16
…絶縁性テープの開口部、17…変形拘束部材、18…
絶縁膜の開口部
Claims (11)
- 【請求項1】一主面を有する基板と、この基板の一主面
に形成された導電性配線と、前記基板の一主面と前記導
電性配線との所望の領域に形成された絶縁膜と、この絶
縁膜の前記基板とは反対側に接着層を介して配設された
半導体素子とを備え、前記導電性配線が前記半導体素子
の外縁部より外側と前記半導体素子の外縁部より内側と
を結ぶように形成された半導体装置において、前記導電
性配線は前記半導体素子の外縁部と対向する位置の幅が
前記半導体素子の外縁部より外側および/または内側と
対向する位置の幅よりも広くなるように形成されている
半導体装置。 - 【請求項2】一主面を有する基板と、この基板の一主面
に形成された導電性配線と、前記基板の一主面と前記導
電性配線との所望の領域に形成された絶縁膜と、この絶
縁膜の前記基板とは反対側に接着層を介して配設された
半導体素子とを備え、前記導電性配線が前記半導体素子
の外縁部より外側と前記半導体素子の外縁部より内側と
を結ぶように形成された半導体装置において、前記導電
性配線のうち前記半導体の外縁部を構成する各辺の中央
部と対向する領域に形成された導電性配線は前記半導体
素子の外縁部と対向する位置の幅が前記半導体素子の外
縁部より外側および/または内側と対向する位置の幅よ
りも広くなるように形成されている半導体装置。 - 【請求項3】一主面を有する基板と、この基板の一主面
に形成された導電性配線と、前記基板の一主面と前記導
電性配線との所望の領域に形成された絶縁膜と、この絶
縁膜の前記基板とは反対側に接着層を介して配設された
半導体素子とを備え、前記導電性配線が前記半導体素子
の外縁部より外側と前記半導体素子の外縁部より内側と
を結ぶように形成された半導体装置において、前記導電
性配線は群を成して形成されており、この群を成して形
成された導電性配線の両端に位置する導電性配線は前記
半導体素子の外縁部と対向する位置の幅が前記半導体素
子の外縁部より外側および/または内側と対向する位置
の幅よりも広くなるように形成されている半導体装置。 - 【請求項4】一主面を有する基板と、この基板の一主面
に形成された導電性配線と、前記基板の一主面と前記導
電性配線との所望の領域に形成された絶縁膜と、この絶
縁膜の前記基板とは反対側に接着層を介して配設された
半導体素子とを備え、前記導電性配線が前記半導体素子
の外縁部より外側と前記半導体素子の外縁部より内側と
を結ぶように形成された半導体装置において、前記導電
性配線は前記半導体の外縁部を構成する各辺の中央部以
外の領域と対向する前記基板の領域に形成されている半
導体装置。 - 【請求項5】一主面を有する基板と、この基板の一主面
に形成された導電性配線と、前記基板の一主面と前記導
電性配線との所望の領域に形成された絶縁膜と、この絶
縁膜の前記基板とは反対側に接着層を介して配設された
半導体素子とを備え、前記導電性配線が前記半導体素子
の外縁部より外側と前記半導体素子の外縁部より内側と
を結ぶように形成された半導体装置において、前記導電
性配線は前記半導体素子の外縁部を斜めに横切るように
形成されている半導体装置。 - 【請求項6】一主面を有する基板と、この基板の一主面
に形成された導電性配線と、前記基板の一主面と前記導
電性配線との所望の領域に形成された絶縁膜と、この絶
縁膜の前記基板とは反対側に接着層を介して配設された
半導体素子とを備え、前記導電性配線が前記半導体素子
の外縁部より外側と前記半導体素子の外縁部より内側と
を結ぶように形成された半導体装置において、前記絶縁
膜の弾性係数E1と前記接着層の弾性係数E2との関係
がE1≦E2となるように構成された半導体装置。 - 【請求項7】一主面を有する基板と、この基板の一主面
に形成された導電性配線と、前記基板の一主面と前記導
電性配線との所望の領域に形成された絶縁膜と、この絶
縁膜の前記基板とは反対側に接着層を介して配設された
半導体素子とを備え、前記導電性配線が前記半導体素子
の外縁部より外側と前記半導体素子の外縁部より内側と
を結ぶように形成された半導体装置において、前記絶縁
膜の弾性係数が10Gpa以上である半導体装置。 - 【請求項8】前記基板は絶縁性テープである請求項1乃
至7のいずれか1項に記載の半導体装置。 - 【請求項9】一主面を有する絶縁性テープと、この絶縁
性テープの一主面に形成された導電性配線と、前記絶縁
性テープの一主面と前記導電性配線との所望の領域に形
成された絶縁膜と、この絶縁膜の前記絶縁性テープとは
反対側に接着層を介して配設された半導体素子とを備
え、前記導電性配線は前記半導体素子の外縁部より外側
と前記半導体素子の外縁部より内側とを結ぶように形成
された半導体装置において、前記半導体素子の端部の前
記絶縁性テープ側には前記導電性配線が露出している半
導体装置。 - 【請求項10】一主面を有する絶縁性テープと、この絶
縁性テープの一主面に形成された導電性配線と、前記絶
縁性テープの一主面と前記導電性配線との所望の領域に
形成された絶縁膜と、この絶縁膜の前記絶縁性テープと
は反対側に接着層を介して配設された半導体素子とを備
え、前記導電性配線は前記半導体素子の外縁部より外側
と前記半導体素子の外縁部より内側とを結ぶように形成
された半導体装置において、前記半導体素子の外縁部よ
りも内側では前記導電性配線との絶縁を要する領域に前
記絶縁膜が形成されている半導体装置。 - 【請求項11】一主面を有する絶縁性テープと、この絶
縁性テープの一主面に形成された導電性配線と、前記絶
縁性テープの一主面と前記導電性配線との所望の領域に
形成された絶縁膜と、この絶縁膜の前記絶縁性テープと
は反対側に接着層を介して配設された半導体素子とを備
え、前記導電性配線は前記半導体素子の外縁部より外側
と前記半導体素子の外縁部より内側とを結ぶように形成
された半導体装置において、前記絶縁性テープの前記半
導体素子の外縁部よりも内側の領域と対向する領域には
前記絶縁膜の変形を拘束する部材が形成されている半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32758097A JP3658162B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32758097A JP3658162B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005034101A Division JP4255447B2 (ja) | 2005-02-10 | 2005-02-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11163201A true JPH11163201A (ja) | 1999-06-18 |
JP3658162B2 JP3658162B2 (ja) | 2005-06-08 |
Family
ID=18200650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32758097A Expired - Fee Related JP3658162B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3658162B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US9991195B2 (en) | 2014-12-25 | 2018-06-05 | Renesas Electronics Corporation | Semiconductor device |
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---|---|
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RD02 | Notification of acceptance of power of attorney |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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