JP3967133B2 - 半導体装置及び電子機器の製造方法 - Google Patents

半導体装置及び電子機器の製造方法 Download PDF

Info

Publication number
JP3967133B2
JP3967133B2 JP2001569887A JP2001569887A JP3967133B2 JP 3967133 B2 JP3967133 B2 JP 3967133B2 JP 2001569887 A JP2001569887 A JP 2001569887A JP 2001569887 A JP2001569887 A JP 2001569887A JP 3967133 B2 JP3967133 B2 JP 3967133B2
Authority
JP
Japan
Prior art keywords
wiring board
semiconductor chip
semiconductor device
electronic component
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001569887A
Other languages
English (en)
Inventor
恒夫 濱口
賢二 利田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP3967133B2 publication Critical patent/JP3967133B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09018—Rigid curved substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/094—Array of pads or lands differing from one another, e.g. in size, pitch, thickness; Using different connections on the pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/0465—Shape of solder, e.g. differing from spherical shape, different shapes due to different solder pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
    • H05K2203/306—Lifting the component during or after mounting; Increasing the gap between component and PCB
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Credit Cards Or The Like (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、高密度に半導体チップが実装される半導体装置、この半導体装置が装着される携帯情報端末等の電子機器の製造方法、電子機器及び携帯情報端末に関するものである。
【０００２】
【従来の技術】
携帯電話等の携帯情報端末に代表される電子機器では、小型化特に薄型化を図る必要がある。この小型化のための半導体チップの実装方法はいろいろ提案されているが、なかでも２つの半導体チップを相対向させて配線板の表面と裏面とにそれぞれを配置する手法は有用である。このような、１つの配線板の表面と裏面とに半導体チップを実装する手法には、主に２つの手法がある。
【０００３】
その１つ目の手法は、配線板と実装基板との間に実装接続用の基板を設け、この接続用の基板を介して配線板を実装基板に接続するもので、裏面の半導体チップが実装基板に触れることなく実装できるようになっている。
【０００４】
図１１は、このような手法で実装された従来の電子機器の断面図で、例えば、特開平７−２４０４９６号公報に開示されている従来の電子機器の断面図である。図１１に示すように、実装基板１０８に半導体装置が装着されて電子機器が構成されている。半導体装置は、１つの配線板１０３の表面と裏面とにそれぞれ半導体チップ１０１ａ、１０１ｂが実装された構造になっている。そして、配線基板１０３は接続用基板１０６を介して実装基板１０８に接合されるとともに電気的に接続されている。つまり、配線板１０３の電極１０４と接続用基板１０６の電極１１６との電気的な接続、および接続用基板１０６の電極１１６と実装基板１０８の電極１０９との電気的な接続は、いずれもはんだバンプ１０７によって実現されている。ここで、半導体チップ１０１ｂの厚さは、実装基板への接続が妨げられないように、接続用基板１０６とはんだバンプ１０７とを合わせた厚さよりも薄く設定されている。なお、配線基板１０３と第１、第２の半導体チップ１０１ａ、１０１ｂとは電極１０２で電気的に接続されている。また、配線板１０３と第１、第２の半導体チップ１０１ａ、１０１ｂ、配線板１０３と接続用基板１０６との接続部は、封止樹脂１０５によって封止されている。
【０００５】
２つ目の手法は、配線板の裏面に凹部を設けて、この凹部に半導体チップを嵌め込むように装着するもので、この手法でも裏面の半導体チップが実装基板に触れることなく実装できるようになっている。
【０００６】
図１２は、このような手法で実装された従来の電子機器の断面図で、例えば、特開平１０−７９４０５号公報に開示されている従来の電子機器の断面図である。図１２に示すように、配線板の裏面に凹部を設けて、この凹部に半導体チップ１０１ｂを嵌め込むように装着する。半導体チップ１０１ｂの凹部への装着により、はんだバンプ１０７と実装基板の電極（図示は省略する）との接続は、半導体チップ１０１ｂに妨害されることなく達成することができる。なお、配線基板１０３と第１、第２の半導体チップ１０１ａ、１０１ｂとは電極１０２で電気的に接続されている。また、配線板１０３と第１、第２の半導体チップ１０１ａ、１０１ｂとの接続部は、封止樹脂１０５によって封止されている。
【０００７】
このように、１つ目、２つ目の手法では、裏面の半導体チップが実装基板に接触しないように配線基板を実装基板に装着することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、１つ目の手法では、高価な接続用基板を用いなければならず電子機器の製造コストを押し上げてしまう。さらに接続用基板を介して配線基板と実装基板とを接合させているので、接続用基板を挟む分厚くなり薄型化が図りにくいという問題点があった。
【０００９】
２つ目の手法では、配線板に凹部を形成しなければならず、特別な工数を要することにより、この手法でも電子機器の製造コストを押し上げてしまうという問題点があった。
【００１０】
また、接続用基板を用いたり配線基板に凹部を形成したりすることなく、両面に半導体チップが実装された配線基板を実装基板に搭載するには、半導体チップ１０１ｂの厚みを極力小さくすることが考えられる。しかしながら、この場合には、半導体チップ１０１ｂの厚みが小さくなることで剛性が低下し信頼性が落ちる等の問題点があった。
【００１１】
さらに、通常、微細配線を形成する配線基板は、その材料構成から実装基板より線膨張係数が大きく、配線基板と実装基板とでは線膨張係数が異なっている。このような線膨張係数が相違する配線基板と実装基板とを熱処理を伴ってはんだ接合すると、室温まで戻したときに配線基板の熱収縮が実装基板より大きいので、図１３に示すように、配線基板１０３が実装基板１０８側に凸状に反る。それに伴い配線基板１０３の裏面に実装された半導体チップ１０１ｂも実装基板側に凸状に反った状態になるので、半導体チップ１０１ｂが実装基板１０８に接触して破損するという問題点があった。
【００１２】
また、半導体チップ１０１ｂと実装基板１０８との隙間が小さいと、実装時に半導体チップ１０１ｂが実装基板１０８に接触しない場合でも、製品使用時の外圧などにより実装基板１０８に曲げあるいはねじり応力が生じると、やはり、半導体チップ１０１ｂの表面が実装基板１０８に接触し、半導体チップ１０１ｂが破損してしまうという問題があった。
【００１３】
本発明は、上記のような従来の問題点を解決するためになされたもので、電気特性を劣化させずに配線板の両面に半導体チップを配置した低コストの半導体装置、電子機器の製造方法、電子機器及び携帯情報端末を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る半導体装置は、表面及び裏面に電極を有する配線基板と、上記配線基板の一方の面に所定高さを有するように設けられた突起電極と、上記配線基板の電極と電気的に接続されるように上記配線基板の上記一方の面に設けられ厚みが上記突起電極の高さよりも小さい半導体チップと、上記配線基板の上記一方の面側が凹に反るようにかつ上記配線基板の電極と電気的に接続されるように上記配線基板の他方の面に設けられ厚みが上記半導体チップの厚みより大きい電子部品とを備えている。
【００１５】
かかる半導体装置では、配線基板が突起電極（バンプ）を設けた側に反る（突起電極が設けられている側に凹部ができる）ようになっており、半導体チップが実装された配線基板を実装基板に搭載する時に、半導体チップが実装基板に接触することがなく、半導体チップを傷つけることなく装着できるようになっている。さらに、接続用基板を用いたり配線基板に凹部を形成したりすることがないので、安価に半導体装置を製造することができる。
【００１６】
このように配線基板が突起電極を設けた側に反るようにするには、反りの大きさと向きが電子部品と配線基板とでほとんど決まることより、電子部品の線膨張係数を、配線基板の線膨張係数よりも小さくすればよい。また、突起電極の高さが０ . ３ｍｍ以下であるのが好ましい。
【００１７】
配線基板の反りは、半導体チップの縦横の寸法が同一の場合には縦横同じの椀状の反りになり、寸法が同一でない場合には縦方向と横方向とで反りの度合いが異なる椀状の反りになる。この反りが大きすぎると、実装基板上に設けた突起電極で吸収ができなくなるため、また、電子部品又は半導体チップでの電気特性が劣化するため、配線基板の反りは、配線基板の中央部と周辺部と高さの差が１００μｍ以下になるようにするのが好ましい。また、必ず反りを生じさせる必要があるので、配線基板の中央部と周辺部と高さの差は５μｍ〜１００μｍにするのがより好ましく、実際の製造を考慮すると１０μｍ〜４０μｍにするのがよい。
【００１８】
また、電子部品は、１つの半導体チップであってもよいし、複数の半導体チップを複数積層したものであってもよい。そして、電子部品の厚みは、確実に剛性を高め、電気特性の劣化を抑制するためには、０．３ｍｍ以上とすることが望ましい。一方むやみに電子部品の厚みを厚くすると、半導体装置として厚くなり薄型化に逆行するので、０．６５ｍｍ以下程度とすることが望ましい。なお、さらに確実に剛性を高め、電気特性の劣化を防止するため、平面的な大きさにおいて、電子部品を半導体チップより大きくしてもよい。
【００１９】
また、配線基板は、例えばプリント基板、プリント基板表面にエポキシ樹脂とめっきにより微細な配線層を形成した基板、ポリイミド樹脂と導体からなる樹脂基板を用いるのが好ましい。
【００２３】
また、本発明に係る電子機器の製造方法は、装着される側に突起電極及び半導体チップが設けられ上記装着される側と反対側に電子部品が設けられた半導体装置を上記突起電極を介して実装基板に装着し電子機器を製造する電子機器の製造方法であって、上記半導体チップの厚みが上記突起電極の高さよりも小さく上記電子部品の厚みが上記半導体チップの厚みより大きく上記装着される側が凹に反っている半導体装置と上記実装基板とを位置合わせし、上記半導体装置が反った状態で上記半導体装置を上記実装基板に押し付けて上記突起電極を介して上記半導体装置を上記実装基板に装着するものである。
【００２４】
かかる電子機器の製造方法では、配線基板に設けられた突起電極の高さと半導体チップの厚さ（高さ）の差が小さくても、配線基板の実装基板側が凹に反った状態で実装基板に装着されるので、半導体チップが実装基板に接触することなく装着され、半導体チップが実装基板に接触して傷つくのを防止することができる。
【００２５】
このように配線基板が突起電極を設けた側に反るように、電子部品の線膨張係数を、配線基板の線膨張係数よりも小さくすればよい。この場合には、配線基板の線膨張係数が電子部品の線膨張係数よりも大きいので、冷却時の収縮量は配線基板の方が電子部品よりも大きくなる。このため、配線基板が電子部品に比べてより大きく縮み、配線基板は電子部品側が凸状になる椀状の反りを伴なうようになる。また、突起電極の高さが０ . ３ｍｍ以下であるのが好ましい。
【００２６】
この半導体装置は、加熱しながら配線基板に電子部品を接合した後に冷却し、上記配線基板の装着される側が凹に反るように上記配線基板に上記電子部品を実装する工程と、上記配線基板の装着される側に半導体チップを実装する工程と、上記配線基板の装着される側に突起電極を形成する工程とを含んだ製造工程で製造すればよい。
【００３１】
【発明の実施の形態】
本発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
【００３２】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置の概略構成を示す断面図であり、反りを実際よりも強調して示している。図１において、第１の半導体チップ１ａ（電子部品）と第２の半導体チップ１ｂとは、それぞれ配線板３の表面と裏面とに配置され、各半導体チップの面に設けられた接続電極２と配線板３の電極４とが電気的に接続されている。これらの電極の接続部は、封止樹脂５により覆われ保護されている。また、配線板３の裏面には、実装基板（図示せず）の電極と電気的に接続するための接続用突起電極であるはんだバンプ７が形成されている。
【００３３】
本実施の形態において、第２の半導体チップ１ｂの厚さははんだバンプ７の高さより小さく構成されており、配線基板３の裏面、すなわち実装基板と配線基板との間に搭載できるようになっている。しかも第１の半導体チップ１ａの厚さを第２の半導体チップ１ｂの厚さより大きくして、半導体装置１０としての構成を確保できるように構成されている。さらに、配線基板３は第２の半導体チップ１ｂが搭載される裏面側に凹状に反るように、第２の半導体チップ１ｂが実装基板と接触しないように構成されている。
【００３４】
例えば厚さ０．４ｍｍ程度の配線基板３に厚さ０．４ｍｍ程度の第１の半導体チップ１ａと、厚さ０．１５ｍｍ程度の第２の半導体チップ１ｂを接続し、また、はんだバンプ７を、０．３ｍｍ程度以下の高さ（厚さ）に形成すると、これらの複合体である半導体装置１０は、微小のうねりを生じずに、１０μｍ程度の反りを生ずる。この反りで電気特性の劣化を生じることはない。
【００３５】
上記反りは、第１の半導体チップ１ａと第２の半導体チップ１ｂの厚さを変えれば制御できる。第２の半導体チップ１ｂ厚さは、第１の半導体チップ１ａの厚さの６６％程度以下が好ましく、また剛性を確保する観点から５０μｍ程度以上が好ましい。
【００３６】
配線基板３の反りは、半導体チップの縦横の寸法が同一の場合には縦横同じの椀状の反りになり、寸法が同一でない場合には縦方向と横方向とで反りの度合いが異なる椀状の反りになる。この反りが大きすぎると、実装基板上に設けた突起電極７で吸収ができなくなるため、また、第１の半導体チップ１ａまたは第２の半導体チップ１ｂでの電気特性が劣化するため、配線基板３の反りは、配線基板３の中央部と周辺部と高さの差が１００μｍ以下になるようにするのが好ましい。また、必ず反りを生じさせる必要があるので、配線基板３の中央部と周辺部と高さの差は５μｍ〜１００μｍ程度にするのがより好ましく、実際の製造を考慮すると１０μｍ〜４０μｍにするのがよい。
【００３７】
第１の半導体チップ１ａの厚みは、確実に剛性を高め、電気特性の劣化を抑制するためには、０．３ｍｍ以上とすることが望ましい。一方むやみに電子部品の厚みを厚くすると、半導体装置１０として厚くなり薄型化に逆行するので、０．６５ｍｍ以下程度とすることが望ましい。
【００３８】
また、配線基板に微少なうねりとして現われる微少座屈があると、搭載される半導体チップの面内で応力のむらが発生し、電気特性が劣化するが、この実施の形態では、局所的な反りではなく、配線基板が全体的に反るようにしているので、全体的な反りは生じるものの、半導体チップの材料中に実際に生じる歪みや残留応力は、上記の周期的な微小座屈に比べれば、非常に小さい値に限定され、電気特性が劣化することはない。
【００３９】
実施の形態２．
図１において、第１の半導体チップ１ａを線膨張係数３．５×１０-6（１／℃）程度、厚さ０．３ｍｍ以上のシリコンチップ、配線基板３を線膨張係数１６×１０-6（１／℃）程度、厚さ０．６ｍｍ程度のプリント配線板とした。電極の接続部を保護する樹脂は線膨張係数が５０×１０-6（１／℃）程度と大きいものを用いたが、厚さは０．０３ｍｍ程度と小さいため、反りの大きさや方向に大きな影響を及ぼさない。したがって、反りの大きさと方向を第１の半導体チップ１ａと配線基板３とで決めることができ、冷却時の収縮量が大きい配線基板３が第１の半導体チップ１ａよりも縮み、第２の半導体チップ１ｂ側に凹状の反りを形成することができる。
【００４０】
本実施の形態において、図１における配線基板３の中央部と周辺部との高さの差ｈは、１０μｍ程度であった。この高さの差ｈは、はんだバンプ７と配線基板３の電極との接続を確保するために、１００μｍ以下であることが望ましい。さらに、本実施の形態において、第１の半導体チップ１ａ、第２の半導体チップ１ｂの厚さと配線板３の厚さを種々変えて反りを算出すると、第１の半導体チップ１ａの厚さが０．３ｍｍ未満になると、剛性は大きく低下し、このために反りは急激に増加する。したがって、第１の半導体チップ１ａの厚さを０．３ｍｍ以上に設定して、複合体としての半導体装置１０の剛性を低下させないことが好ましい。
【００４１】
このように、第１の半導体チップ１ａの厚さを０．３ｍｍ以上として、第２の半導体チップ１ｂをそれより薄くするのは、反りの発生促進とともに、反りの一定範囲内への抑制という作用を有する。
【００４２】
実施の形態３．
図１において、第１の半導体チップ１ａを線膨張係数３．５×１０-6（１／℃）程度、厚さ０．１５ｍｍ程度のシリコンチップ、第２の半導体チップ１ｂを線膨張係数５．７×１０-6（１／℃）程度、厚さ０．１５ｍｍ程度のガリウム砒素（ＧａＡｓ）チップ、配線基板３を線膨張係数１６×１０-6（１／℃）程度、厚さ０．６ｍｍ程度のプリント配線板とした。
【００４３】
本実施の形態においては、反りの大きさと方向を第１の半導体チップ１ａと第２の半導体チップ１ｂで決めることができ、冷却時の収縮量が大きい第２の半導体チップ１ｂが第１の半導体チップ１ａよりも縮み、配線基板３を第２の半導体チップ１ｂ側に凹状に反らせることができる。
【００４４】
実施の形態４．
図２は、この発明の実施の形態４における半導体装置の概略構成を示す断面図であり、反りを実際よりも強調して示している。図２において、第１の半導体チップ１ａ（電子部品）と第２の半導体チップ１ｂとは、それぞれ配線板３の表面と裏面とに配置され、各半導体チップの面に設けられた接続電極２と配線板３の電極４とが電気的に接続されている。これらの電極の接続部は、封止樹脂５により覆われ保護されている。また、配線板３の裏面には、実装基板（図示せず）の電極と電気的に接続するための接続用突起電極であるはんだバンプ７が形成されている。
【００４５】
本実施の形態において、第１の半導体チップ１ａと第２の半導体チップ１ｂとは平面的な大きさが異なる。しかも、大きい方を第１の半導体チップ１ａとして接続しているので、上記実施の形態１と同様に配線基板３を反らせることができ、かつ剛性が向上し、微小座屈の抑制をより一層確実にすることができる。
【００４６】
実施の形態５．
図３は、この発明の実施の形態５における半導体装置の概略構成を示す断面図である。図４は、この発明の実施の形態５における他の半導体装置の概略構成を示す断面図である。図５は、図４に示した半導体装置の概略平面図である。
【００４７】
図３において、電子部品１ａは２つの半導体チップで構成されており、この２つのチップのトータル厚さが、配線基板３の反対面に搭載された第２の半導体チップ１ｂの厚さより厚く構成されている。さらに、配線板３の裏面には、実装基板（図示せず）の電極と電気的に接続するための接続用突起電極であるはんだバンプ７が形成されている。
【００４８】
本実施の形態において、第２の半導体チップ１ｂの厚さははんだバンプ７の高さより小さく構成されており、配線基板の裏面、すなわち実装基板と配線基板との間に搭載できるようになっている。しかも電子部品１ａの厚さを第２の半導体チップ１ｂの厚さより大きくして、半導体装置としての剛性を確保できるように構成されている。さらに、配線基板３は第２の半導体チップ１ｂが搭載される裏面側に凹状に反るように、第２の半導体チップ１ｂが実装基板と接触しないように構成されている。
【００４９】
上記実施の形態１と同様に、２つの半導体チップで構成された電子部品１ａの厚さは、０．３ｍｍ以上が好ましい。また、第２の半導体チップ１ｂの厚さは、電子部品１ａの厚さの６６％以下程度が好ましい。
【００５０】
また、２つのチップの搭載方法は特に限定するものではないが、例えば、２つの半導体チップを接着剤で貼りあわせ、上側の半導体チップの電極と配線基板３の電極との接続はワイヤを用いればよい。
【００５１】
本実施の形態では、電子部品１ａとして、２つの半導体チップを搭載する例を示したが、例えば図４に示すように、さらに半導体チップを搭載して、電子部品を複数の半導体チップで構成してもよい。複数の半導体チップの電極と配線基板との接続は、例えば図５に示すように、接続配線同士が接触しないようにワイヤで接続できる。
【００５２】
実施の形態６．
図６は、この発明の実施の形態６における半導体装置の製造方法を示す工程図である。本実施の形態においては、まず、図６（ａ）に示すように、配線基板３の電極４に電子部品１ａの接続電極２を位置合わせし、例えばフリップチップボンディング法により、接続電極２を溶融させて接続した後、接続信頼性を高めるために電子部品１ａと配線基板３間の隙間を封止樹脂５で満たす。配線基板３に樹脂で構成される基板を用いた場合、線膨張係数は１５〜４０×１０-6（１／℃）程度であり、シリコンやガリウム砒素などの半導体で構成される電子部品１ａの３〜６×１０-6（１／℃）程度に比べて大きい。そのため、電子部品１ａを加熱状態で配線基板３上に接続した後、室温まで冷却すると、配線基板３は電子部品１ａよりも大きく縮むため、この時点で電子部品１ａ側に凸状に反る。
【００５３】
次に図６（ｂ）に示すように、配線基板３の他方の面の電極４に第２の半導体チップ１ｂの接続電極２を位置合わせし、同様にして加熱冷却して接続した後、接続信頼性を高めるために第２の半導体チップ１ｂと配線基板３間の隙間を封止樹脂５で満たす。ここで、第２の半導体チップ１ｂは電子部品１ａよりも薄く、配線基板３を曲げる力は小さいため、配線基板３は電子部品１ａ側に凸状に反ったままとなる。
【００５４】
厚さ０．３ｍｍの電子部品１ａ、厚さ０．１５ｍｍの第２の半導体チップ１ｂを用いた場合、反りは１０μｍ程度となる。
【００５５】
次に図６（ｃ）に示すように、配線基板３の周辺に突起電極７を形成する。その形成方法は、例えば、配線基板３の電極４上にはんだボール７を配置し、加熱してはんだを溶融する。クリームはんだを配線基板３の電極４に印刷し、加熱することによって突起電極を形成することもできる。例えば、はんだボール間隔を０．５ｍｍにするためには、直径が０．３ｍｍ程度のはんだボールを用いればよい。この時突起電極７の高さは０．２３ｍｍ程度となる。したがって、突起電極７を実装基板（図示せず）に実装する場合、第２の半導体チップ１ｂの厚さが０．１５ｍｍ、第２の半導体チップ１ｂを配線基板３に接続するための接続電極２の高さが３０μｍ、配線基板３上の電極４の厚さが２０μｍ、配線基板３の反りを１０μｍとすると、実装基板に搭載したときに１０μｍの反りのもどりがあるとしても、第２の半導体チップ１ｂと実装基板の間隔は３０μｍ程度確保できる。
【００５６】
この間隔を確保すれば、外圧などにより半導体装置１０が実装基板に押付けられても、第２の半導体チップ１ｂは実装基板に接触しない。
【００５７】
このように、配線基板３を反らせた状態で、半導体装置１０を製造することができる。
【００５８】
なお、本実施の形態において、電子部品１ａを配線基板３に実装する方法として、フリップチップボンディングの例を示したが、さらに詳しくは異方性導電接着フィルム（導電粒子をエポキシ樹脂フィルム中含有させたフィルム）を配線基板３に配置し、これに、加熱した半導体チップを押しつけた。上記異方性導電接着フィルムはたとえば熱硬化型のエポキシ接着剤からなっているために、加熱しながら電子部品１ａを配線基板３に押しつけている間に樹脂は硬化する。
【００５９】
また、はんだを用いたフリップチップボンディングでもよい。はんだは鉛すずまたは銀すずなどの合金が用いられ、例えば蒸着、はんだぺーストを印刷、ボールボンダなどにより形成できる。はんだに換えて金や銅などを用いてもよい。この場合、導電性接着剤または導電粒子を接続電極と配線基板３の電極４に介在させて接続することができる。また接続電極２と配線基板３の電極４との間にはんだを介在させて接続してもよい。また、フリップチップボンディングに換えてワイヤボンディングを用いてもよい。
【００６０】
また、配線基板３はたとえばプリント基板、ポリイミド樹脂などの樹脂材料が用いられる。特に電子部品１ａ、第２の半導体チップ１ｂの電極２の間隔が小さい（１００μｍ以下）場合、プリント基板では小間隔で電極を形成できないため、プリント基板上の樹脂層にめっきなどで微細な配線層を形成するビルトアップ基板を用いることができる。
【００６１】
実施の形態７．
図７は、この発明の実施の形態７における電子機器の製造方法を示す工程図である。本実施の形態においては、まず、図７（ａ）に示すように、実装基板８の電極９上に接続用導電材１６を配置する。接続用導電材１６は例えば微細なはんだ粒子を溶剤に溶かしたクリーム状であって、印刷で配置される。接続用導電材１６の高さは電極間隔に依存するが、電極間隔が０．５ｍｍの場合、０．１ｍｍ程度とする。
【００６２】
図７（ｂ）は、上記実装基板８上の電極９と、半導体装置１０の突起電極７の位置合わせをした後、半導体装置１０を実装基板８上に搭載した状態を示す（加熱は行っていない）。ここで、配線基板３の反りは１００μｍ以内とし、半導体装置１０の突起電極７を接続用導電材１６に十分接触するようにした。
【００６３】
図７（ｃ）は上記実装基板を２４０℃程度で加熱して、はんだを溶融し、室温に戻した状態を示す。実装基板に例えばガラス繊維のはいったガラスエポキシ樹脂を用いると、上記実装基板は、樹脂材料あるいは樹脂材料比率の高い複合材料で構成される配線基板３よりも線膨張係数が小さいため、熱収縮が配線基板よりも小さく、配線基板３のそりは図７（ｂ）の状態より緩和される。
【００６４】
本実施の形態において、図７（ｂ）の状態から図７（ｃ）の状態で緩和される反り量は１０μｍ程度であった。したがって、第２の半導体チップ１ｂと実装基板８との間隔は数十μｍ確保できている。
【００６５】
なお、本実施の形態において、接続用導電材１６の高さを１００μｍとする例を示したが、電極９の間隔が小さくなるほど、接続用導電材１６の高さを低くせざるを得なくなる。したがって、第２の半導体チップ１ｂと実装基板８との間隔を確保するためには、適宜上記配線基板３の反り量を決めればよい。
【００６６】
配線基板３の反りを１００μｍ以下としたが、１０〜４０μｍ程度が好ましい。
【００６７】
実施の形態８．
図８は、この発明の実施の形態８における携帯情報端末の概略構成を示す斜視図、図９はこの発明の実施の形態８における携帯情報端末の概略構成を示す断面図であり、実装基板の信号処理領域を示す。
【００６８】
図８は、携帯情報端末の例として携帯電話の概略構成を示しており、携帯電話２１は、筐体２２、キーパッド部２３、ディスプレイ２４、アンテナ２５、複数のデバイスを搭載した実装基板８、電池（図示せず）などから構成される。
【００６９】
図９は、筐体２２内に配置された実装基板８の信号処理領域を示している。実装基板８には、携帯情報端末の基本信号処理を行うＣＰＵ機能を有するロジックＬＳＩ１１、メモリパッケージ１２、抵抗、コンデンサなどのチップ部品２０、および半導体装置１０が実装されている。半導体装置１０はロジックＬＳＩ（電子部品）１ａ、ロジックＬＳＩ（半導体チップ）１ｂと、配線基板３で構成されており、突起電極７で実装基板８に実装される。
【００７０】
上記ロジックＬＳＩ１ａ、ロジックＬＳＩ１ｂは例えば大容量メモリ機能を有する画像信号処理機能とメモリ機能を併せ持ったものとすれば、小面積化、薄型、低コスト化ができて好ましい。
【００７１】
本実施の形態において、ロジックＬＳＩ１１、メモリパッケージ１２を別々に実装する例を示したが、配線基板を用いて両面実装してもよい。
【００７２】
実施の形態９.
図１０は、この発明の実施の形態９における携帯情報端末の概略構成を示す断面図であり、実装基板の信号処理領域を示す。
【００７３】
図において、８は筐体２２内に配置される実装基板で、半導体装置１０、抵抗、コンデンサなどのチップ部品２０が実装されている。半導体装置１０はロジックＬＳＩ（電子部品）１ａ、ロジックＬＳＩ（半導体チップ）１ｂと、配線基板３で構成されており、突起電極７で実装基板８に実装される。
【００７４】
上記ロジックＬＳＩ１ａ、ロジックＬＳＩ１ｂは、携帯情報端末の基本信号処理を行うＣＰＵ機能と画像信号処理などの追加機能とメモリ機能を併せ持っている。
【００７５】
本実施の形態において、半導体装置１０を２つのロジックＬＳＩで構成する例について示したが、複数の半導体チップで構成してもよく、その一部がロジック機能を含んでいなくてもよい。
【００７６】
本実施の形態、および上記実施の形態８における半導体装置１０は、上記実施の形態１〜６のいずれかの構成、あるいは上記実施の形態７の製造方法によって製造されているので、実装密度が高く、かつ薄く、低コストで構成できる。
【００７７】
また、配線基板３の両側にロジックＬＳＩを実装したので、片側のみに実装する場合より配線基板３の反りを緩和でき、かつロジックＬＳＩ１ａとロジックＬＳＩ１ｂの厚さ、あるいは線膨張係数を変えて、適度な反りをもたせているので、ロジックＬＳＩ１ｂと実装基板８との接触も起こらない。特に、携帯情報端末にあっては、使用時に実装基板に曲げやねじりなどの外圧が加わりたわむため、ロジックＬＳＩ１ｂと実装基板８の表面との間隔は３０μｍ程度とした。
【００７８】
【発明の効果】
以上のように、本発明にかかる半導体装置、電子機器の製造方法、電子機器及び携帯情報端末は、高密度に半導体チップを実装する必要のある半導体装置、携帯情報端末等の電子機器及びその製造に用いるのに適している。
【図面の簡単な説明】
【図１】 この発明の実施の形態１における半導体装置の概略構成を示す断面図である。
【図２】 この発明の実施の形態４における半導体装置の概略構成を示す断面図である。
【図３】 この発明の実施の形態５における半導体装置の概略構成を示す断面図である。
【図４】 この発明の実施の形態５における半導体装置の概略構成を示す断面図である。
【図５】 この発明の実施の形態５における半導体装置の概略構成を示す平面図である。
【図６】 この発明の実施の形態６における半導体装置の製造方法を示す工程図である。
【図７】 この発明の実施の形態７における電子機器の製造方法を示す工程図である。
【図８】 この発明の実施の形態８における携帯情報端末の概略構成を示す斜視図である。
【図９】 この発明の実施の形態８における携帯情報端末の概略構成を示す断面図である。
【図１０】 この発明の実施の形態９における携帯情報端末の概略構成を示す断面図である。
【図１１】 従来の半導体装置の概略構成を示す断面図である。
【図１２】 従来の半導体装置の概略構成を示す断面図である。
【図１３】 従来の半導体装置の概略構成を示す断面図である。

Claims (12)

  1. 表面及び裏面に電極を有する配線基板と、上記配線基板の一方の面に所定高さを有するように設けられた突起電極と、上記配線基板の電極と電気的に接続されるように上記配線基板の上記一方の面に設けられ厚みが上記突起電極の高さよりも小さい半導体チップと、上記配線基板の上記一方の面側が凹に反るようにかつ上記配線基板の電極と電気的に接続されるように上記配線基板の他方の面に設けられ厚みが上記半導体チップの厚みより大きい電子部品とを備えた半導体装置。
  2. 電子部品の線膨張係数が、配線基板の線膨張係数より小さい請求の範囲第１項に記載の半導体装置。
  3. 上記突起電極の高さが０.３ｍｍ以下である請求の範囲第１項に記載の半導体装置。
  4. 反りは椀状の反りで、配線基板の中央部と周辺部と高さの差が１００μｍ以下である請求の範囲第１項に記載の半導体装置。
  5. 電子部品は複数の半導体チップを積層したものである請求の範囲第１項に記載の半導体装置。
  6. 電子部品の厚みが０．３ｍｍ以上である請求の範囲第１項に記載の半導体装置。
  7. 平面的な大きさにおいて、電子部品が半導体チップより大きい請求の範囲第１項に記載の半導体装置。
  8. 配線基板が樹脂基板である請求の範囲第１項に記載の半導体装置。
  9. 装着される側に突起電極及び半導体チップが設けられ上記装着される側と反対側に電子部品が設けられた半導体装置を上記突起電極を介して実装基板に装着し電子機器を製造する電子機器の製造方法であって、
    上記半導体チップの厚みが上記突起電極の高さよりも小さく上記電子部品の厚みが上記半導体チップの厚みより大きく上記装着される側が凹に反っている半導体装置と上記実装基板とを位置合わせし、上記半導体装置が反った状態で上記半導体装置を上記実装基板に押し付けて上記突起電極を介して上記半導体装置を上記実装基板に装着する電子機器の製造方法。
  10. 電子部品の線膨張係数が、配線基板の線膨張係数よりも小さい請求の範囲第９項に記載の電子機器の製造方法。
  11. 上記突起電極の高さが０.３ｍｍ以下である請求の範囲第９項に記載の電子機器の製造方法。
  12. 半導体装置は、
    加熱しながら配線基板に電子部品を接合した後に冷却し、上記配線基板の装着される側が凹に反るように上記配線基板に上記電子部品を実装する工程と、
    上記配線基板の装着される側に半導体チップを実装する工程と、
    上記配線基板の装着される側に突起電極を形成する工程と
    を含んだ製造工程で製造される請求の範囲第９項に記載の電子機器の製造方法。
JP2001569887A 2000-03-21 2001-03-19 半導体装置及び電子機器の製造方法 Expired - Fee Related JP3967133B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000078443 2000-03-21
PCT/JP2001/002171 WO2001071806A1 (fr) 2000-03-21 2001-03-19 Dispositif a semi-conducteur, procede de realisation d'un dispositif electronique, dispositif electronique, et terminal d'informations portable

Publications (1)

Publication Number Publication Date
JP3967133B2 true JP3967133B2 (ja) 2007-08-29

Family

ID=18595855

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001569887A Expired - Fee Related JP3967133B2 (ja) 2000-03-21 2001-03-19 半導体装置及び電子機器の製造方法

Country Status (6)

Country Link
US (2) US6633078B2 (ja)
EP (1) EP1189282A4 (ja)
JP (1) JP3967133B2 (ja)
KR (1) KR100408616B1 (ja)
CN (1) CN1207785C (ja)
WO (1) WO2001071806A1 (ja)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6958535B2 (en) * 2000-09-22 2005-10-25 Matsushita Electric Industrial Co., Ltd. Thermal conductive substrate and semiconductor module using the same
JP4577980B2 (ja) * 2000-12-13 2010-11-10 京セラ株式会社 実装基板
US7087988B2 (en) 2002-07-30 2006-08-08 Kabushiki Kaisha Toshiba Semiconductor packaging apparatus
WO2004015764A2 (en) * 2002-08-08 2004-02-19 Leedy Glenn J Vertical system integration
US7624170B2 (en) * 2002-09-26 2009-11-24 International Business Machines Corporation Integrated storage appliance
KR20050074961A (ko) * 2002-10-08 2005-07-19 치팩, 인코포레이티드 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
CN1711636A (zh) * 2002-10-11 2005-12-21 德塞拉股份有限公司 用于多芯片封装的元件、方法和组件
US6921867B2 (en) * 2002-11-29 2005-07-26 Nokia Corporation Stress release feature for PWBs
KR100620202B1 (ko) * 2002-12-30 2006-09-01 동부일렉트로닉스 주식회사 반도체의 멀티 스택 씨에스피 방법
JP3908671B2 (ja) * 2003-01-29 2007-04-25 松下電器産業株式会社 半導体装置およびそれを用いたディスプレイ装置
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
US6924551B2 (en) * 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
KR100575590B1 (ko) * 2003-12-17 2006-05-03 삼성전자주식회사 열방출형 적층 패키지 및 그들이 실장된 모듈
JP2005259848A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 半導体装置及びその製造方法
JP2005310844A (ja) * 2004-04-16 2005-11-04 Toshiba Corp パワー半導体モジュール
DE102004021633B4 (de) * 2004-05-03 2006-04-06 Infineon Technologies Ag Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger und Anordnung mit einem Halbleiterchip und einem Chipträger
US7235870B2 (en) * 2004-12-30 2007-06-26 Punzalan Jr Nelson V Microelectronic multi-chip module
JP2006210566A (ja) * 2005-01-27 2006-08-10 Akita Denshi Systems:Kk 半導体装置
US20060289981A1 (en) * 2005-06-28 2006-12-28 Nickerson Robert M Packaging logic and memory integrated circuits
US7633157B2 (en) * 2005-12-13 2009-12-15 Micron Technology, Inc. Microelectronic devices having a curved surface and methods for manufacturing the same
JP2007266111A (ja) * 2006-03-27 2007-10-11 Sharp Corp 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法
WO2008087578A2 (en) * 2007-01-17 2008-07-24 Nxp B.V. A system-in-package with through substrate via holes
JP4943959B2 (ja) * 2007-07-04 2012-05-30 パナソニック株式会社 半導体装置
KR101408743B1 (ko) * 2007-12-11 2014-06-18 삼성전자주식회사 반도체 패키지 및 반도체 패키지 제조 방법
JP2009206229A (ja) * 2008-02-27 2009-09-10 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法
JP5388676B2 (ja) 2008-12-24 2014-01-15 イビデン株式会社 電子部品内蔵配線板
US20100314730A1 (en) * 2009-06-16 2010-12-16 Broadcom Corporation Stacked hybrid interposer through silicon via (TSV) package
US8743561B2 (en) 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
JP2011171427A (ja) * 2010-02-17 2011-09-01 Canon Inc 積層型半導体装置
US8283766B2 (en) * 2010-09-02 2012-10-09 Oracle America, Inc Ramp-stack chip package with static bends
KR101712043B1 (ko) 2010-10-14 2017-03-03 삼성전자주식회사 적층 반도체 패키지, 상기 적층 반도체 패키지를 포함하는 반도체 장치 및 상기 적층 반도체 패키지의 제조 방법
US8299596B2 (en) * 2010-12-14 2012-10-30 Stats Chippac Ltd. Integrated circuit packaging system with bump conductors and method of manufacture thereof
US20120161312A1 (en) * 2010-12-23 2012-06-28 Hossain Md Altaf Non-solder metal bumps to reduce package height
US8728831B2 (en) * 2010-12-30 2014-05-20 Stmicroelectronics Pte. Ltd. Reconstituted wafer warpage adjustment
US9373666B2 (en) * 2011-02-25 2016-06-21 The Regents Of The University Of Michigan System and method of forming semiconductor devices
FR2976719A1 (fr) * 2011-06-16 2012-12-21 Commissariat Energie Atomique Procede pour la realisation d'un composant microelectronique courbe par effet bilame, et composant microelectronique ainsi obtenu
EP2728616B1 (en) * 2011-06-29 2018-07-18 NGK Insulators, Ltd. Circuit board for peripheral circuit in high-capacity module and high-capacity module including peripheral circuit using circuit board
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
EP2769409A1 (en) 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
EP2766931B1 (en) * 2011-10-03 2021-12-01 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
WO2013052373A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
KR101894824B1 (ko) * 2011-10-03 2018-09-04 인벤사스 코포레이션 윈도우 없는 와이어 본드 어셈블리를 위해 이중의 단자 세트를 이용하는 스터브 최소화
EP2766928A1 (en) 2011-10-03 2014-08-20 Invensas Corporation Stub minimization with terminal grids offset from center of package
FR2987170A1 (fr) 2012-02-17 2013-08-23 St Microelectronics Grenoble 2 Boitier et dispositif electroniques
US9082632B2 (en) 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
WO2014017228A1 (ja) * 2012-07-26 2014-01-30 株式会社村田製作所 モジュール
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US20140131897A1 (en) * 2012-11-15 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage Control for Flexible Substrates
JP2014165210A (ja) * 2013-02-21 2014-09-08 Fujitsu Component Ltd モジュール基板
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
KR101995891B1 (ko) * 2013-07-26 2019-07-04 에스케이하이닉스 주식회사 스택 패키지 및 그 제조방법
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
JP2015192006A (ja) * 2014-03-28 2015-11-02 セイコーエプソン株式会社 半導体ウェハー、受光センサー製造方法及び受光センサー
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
KR102284652B1 (ko) * 2014-08-28 2021-08-02 삼성전자 주식회사 반도체 패키지
SG11201702107RA (en) * 2014-09-16 2017-04-27 Amphenol Fci Asia Pte Ltd Hermetically sealed electrical connector assembly
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
KR102328140B1 (ko) * 2014-12-15 2021-11-18 에스케이하이닉스 주식회사 커브드 이미지 센서, 그 제조방법 및 이를 구비한 전자장치
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
KR20170060372A (ko) 2015-11-24 2017-06-01 에스케이하이닉스 주식회사 휘어진 칩을 이용한 플렉서블 패키지
KR102455398B1 (ko) * 2015-11-24 2022-10-17 에스케이하이닉스 주식회사 신축성을 갖는 반도체 패키지 및 이를 이용한 반도체 장치
JP2017138377A (ja) * 2016-02-02 2017-08-10 株式会社ジャパンディスプレイ 表示装置
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
JP7357436B2 (ja) * 2017-04-10 2023-10-06 日東電工株式会社 撮像素子実装基板、その製造方法、および、実装基板集合体
TWI647769B (zh) * 2018-02-14 2019-01-11 矽品精密工業股份有限公司 電子封裝件之製法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3288840B2 (ja) 1994-02-28 2002-06-04 三菱電機株式会社 半導体装置およびその製造方法
AU6450096A (en) * 1995-07-14 1997-02-18 Olin Corporation Metal ball grid electronic package
JP3294740B2 (ja) * 1995-07-31 2002-06-24 富士通株式会社 半導体装置
US5952725A (en) * 1996-02-20 1999-09-14 Micron Technology, Inc. Stacked semiconductor devices
US5801072A (en) * 1996-03-14 1998-09-01 Lsi Logic Corporation Method of packaging integrated circuits
JPH1079405A (ja) 1996-09-04 1998-03-24 Hitachi Ltd 半導体装置およびそれが実装された電子部品
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JP3134815B2 (ja) * 1997-06-27 2001-02-13 日本電気株式会社 半導体装置
JP2001510944A (ja) * 1997-07-21 2001-08-07 アギラ テクノロジーズ インコーポレイテッド 半導体フリップチップ・パッケージおよびその製造方法
US5986217A (en) * 1997-10-22 1999-11-16 Hewlett-Packard Company Printed circuit board for mitigating thermally-induced mechanical damage of solder joints connecting electronic components
US5936304A (en) * 1997-12-10 1999-08-10 Intel Corporation C4 package die backside coating
JPH11186326A (ja) * 1997-12-24 1999-07-09 Shinko Electric Ind Co Ltd 半導体装置
US6137164A (en) * 1998-03-16 2000-10-24 Texas Instruments Incorporated Thin stacked integrated circuit device
JP3648053B2 (ja) 1998-04-30 2005-05-18 沖電気工業株式会社 半導体装置
JP3168987B2 (ja) 1998-07-09 2001-05-21 日本電気株式会社 表面実装型半導体装置の実装構造
JP2000200852A (ja) 1999-01-07 2000-07-18 Hitachi Ltd 半導体装置及びその製造方法ならびにその実装方法
US6617671B1 (en) * 1999-06-10 2003-09-09 Micron Technology, Inc. High density stackable and flexible substrate-based semiconductor device modules
US6271109B1 (en) * 1999-07-27 2001-08-07 Texas Instruments Incorporated Substrate for accommodating warped semiconductor devices
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
JP3414342B2 (ja) * 1999-11-25 2003-06-09 日本電気株式会社 集積回路チップの実装構造および実装方法
US6437990B1 (en) * 2000-03-20 2002-08-20 Agere Systems Guardian Corp. Multi-chip ball grid array IC packages
US6414384B1 (en) * 2000-12-22 2002-07-02 Silicon Precision Industries Co., Ltd. Package structure stacking chips on front surface and back surface of substrate
US6734539B2 (en) * 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package

Also Published As

Publication number Publication date
WO2001071806A1 (fr) 2001-09-27
KR100408616B1 (ko) 2003-12-03
US6633078B2 (en) 2003-10-14
US20020158324A1 (en) 2002-10-31
US20040021212A1 (en) 2004-02-05
EP1189282A1 (en) 2002-03-20
EP1189282A4 (en) 2006-02-15
CN1365521A (zh) 2002-08-21
US6905911B2 (en) 2005-06-14
KR20020013551A (ko) 2002-02-20
CN1207785C (zh) 2005-06-22

Similar Documents

Publication Publication Date Title
JP3967133B2 (ja) 半導体装置及び電子機器の製造方法
KR100324708B1 (ko) 반도체장치
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
KR100459971B1 (ko) 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기
TW392262B (en) Electric parts and semiconductor device and the manufacturing method thereof, and the assembled circuit board, and the electric device using the same
US6548326B2 (en) Semiconductor device and process of producing same
US20020011657A1 (en) Semiconductor device, an interposer for the semiconductor device, and a method of manufacturing the same
KR100606295B1 (ko) 회로 모듈
US6137162A (en) Chip stack package
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001007472A (ja) 電子回路装置およびその製造方法
US6656771B2 (en) Semiconductor device, method of connecting a semiconductor chip, circuit board, and electronic equipment
JP3279470B2 (ja) 半導体装置およびその製造方法
JP3339881B2 (ja) 半導体集積回路装置およびその製造方法
JP3912445B2 (ja) 半導体装置
US6911721B2 (en) Semiconductor device, method for manufacturing semiconductor device and electronic equipment
JP2002076251A (ja) 半導体装置
JP2002026073A (ja) 半導体装置およびその製造方法
JP3182378B2 (ja) 半導体装置および混成集積回路装置
JP2007234683A (ja) 半導体装置およびその製造方法
JP2001127245A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH1154532A (ja) 半導体素子用パッケージ
JP3063733B2 (ja) 半導体パッケージ
JP2004063567A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR20000040593A (ko) 와이어가 구비된 중합체 필름을 이용한 플립 칩 본딩방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061003

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070116

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070214

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070522

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070530

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100608

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110608

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120608

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130608

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees