JP2002076251A - 半導体装置 - Google Patents
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- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】半導体素子積層型の半導体装置において、ワイ
ヤボンディングで電気的接続を行うと半導体装置の薄型
化に対応し、また、温度変化等によって半導体素子に損
傷が発生することを防止する。 【解決手段】基板側に搭載される半導体素子を上層の半
導体素子より厚くする。積層された半導体素子の少なく
とも一つに再配線層が形成された素子を使用する。下層
の半導体素子の厚さを上層の素子より厚くすることによ
って、温度変化等の負荷によって下層の半導体素子に発
生する変形量が減少し、これによって発生する応力も低
減する。ワイヤボンディング本数を低減し、半導体装置
を薄くする。
ヤボンディングで電気的接続を行うと半導体装置の薄型
化に対応し、また、温度変化等によって半導体素子に損
傷が発生することを防止する。 【解決手段】基板側に搭載される半導体素子を上層の半
導体素子より厚くする。積層された半導体素子の少なく
とも一つに再配線層が形成された素子を使用する。下層
の半導体素子の厚さを上層の素子より厚くすることによ
って、温度変化等の負荷によって下層の半導体素子に発
生する変形量が減少し、これによって発生する応力も低
減する。ワイヤボンディング本数を低減し、半導体装置
を薄くする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
を積層してパッケージ内に搭載した小型の半導体装置に
関する。
を積層してパッケージ内に搭載した小型の半導体装置に
関する。
【０００２】
【従来の技術】半導体装置を搭載する機器の小型軽量
化，高密度実装化の要求を満たすため、半導体素子をパ
ッケージングした半導体装置のサイズを、半導体素子の
サイズに近づけようとする傾向が顕著になっている。こ
のような小型半導体装置のパッケージは一般にＣＳＰ
（チップサイズパッケージまたはチップスケールパッケ
ージの略称）と呼ばれており、携帯情報機器を中心にそ
の利用が拡大している。
化，高密度実装化の要求を満たすため、半導体素子をパ
ッケージングした半導体装置のサイズを、半導体素子の
サイズに近づけようとする傾向が顕著になっている。こ
のような小型半導体装置のパッケージは一般にＣＳＰ
（チップサイズパッケージまたはチップスケールパッケ
ージの略称）と呼ばれており、携帯情報機器を中心にそ
の利用が拡大している。
【０００３】また、特にメモリを搭載する半導体装置の
パッケージでは、小型化とともに容量増大を図るために
パッケージ内に複数の半導体素子を搭載する例がある。
パッケージでは、小型化とともに容量増大を図るために
パッケージ内に複数の半導体素子を搭載する例がある。
【０００４】特開平１１−２０４７２０号公報，特開平
１１−２１９９８４号公報，特開２０００−１８８３６
９号公報および特開平１１−２６０８５１号公報には、
複数の半導体素子を積層してパッケージ内に搭載し、か
つ小型である半導体素子積層型の半導体装置の例が開示
されている。これら従来例では、絶縁性基板上に接着層
を間に介在させて複数の半導体素子が積層されており、
各半導体素子と絶縁性基板とはワイヤ等によって接続さ
れ、半導体素子とワイヤ等が樹脂封止されている。絶縁
性基板の半導体素子が搭載されていない面にははんだバ
ンプ等の外部端子が接合されている。
１１−２１９９８４号公報，特開２０００−１８８３６
９号公報および特開平１１−２６０８５１号公報には、
複数の半導体素子を積層してパッケージ内に搭載し、か
つ小型である半導体素子積層型の半導体装置の例が開示
されている。これら従来例では、絶縁性基板上に接着層
を間に介在させて複数の半導体素子が積層されており、
各半導体素子と絶縁性基板とはワイヤ等によって接続さ
れ、半導体素子とワイヤ等が樹脂封止されている。絶縁
性基板の半導体素子が搭載されていない面にははんだバ
ンプ等の外部端子が接合されている。
【０００５】
【発明が解決しようとする課題】上記した従来技術によ
る半導体装置は、小型で大容量化が図れることから、携
帯電子機器等に搭載される。これらの機器では半導体装
置自体の薄型化も要求されるため、半導体素子積層型の
半導体装置では、搭載される各半導体素子の厚さを、１
個の半導体素子を搭載した半導体装置内の素子の厚さと
同等か、あるいはより薄くすることが好ましい。また、
半導体装置全体の薄型化を図るため絶縁性基板の厚さも
薄く形成される傾向にある。
る半導体装置は、小型で大容量化が図れることから、携
帯電子機器等に搭載される。これらの機器では半導体装
置自体の薄型化も要求されるため、半導体素子積層型の
半導体装置では、搭載される各半導体素子の厚さを、１
個の半導体素子を搭載した半導体装置内の素子の厚さと
同等か、あるいはより薄くすることが好ましい。また、
半導体装置全体の薄型化を図るため絶縁性基板の厚さも
薄く形成される傾向にある。
【０００６】従来の半導体装置は、絶縁性基板の片面に
半導体素子が搭載され、基板の素子搭載面のみが樹脂で
覆われている。絶縁性基板は薄く、剛性が小さいため、
樹脂封止工程後の冷却時には、樹脂の収縮によって絶縁
性基板の外部端子接合面が凸となるような反り変形が発
生する場合が多い。このような変形によって、薄型化さ
れた半導体素子に曲げ応力が発生する。特にこの曲げ応
力は、絶縁性基板に接着層を介して搭載された最下層の
半導体素子に最も大きな引張り応力を発生させるため、
半導体素子の破断などを引き起こす可能性がある。
半導体素子が搭載され、基板の素子搭載面のみが樹脂で
覆われている。絶縁性基板は薄く、剛性が小さいため、
樹脂封止工程後の冷却時には、樹脂の収縮によって絶縁
性基板の外部端子接合面が凸となるような反り変形が発
生する場合が多い。このような変形によって、薄型化さ
れた半導体素子に曲げ応力が発生する。特にこの曲げ応
力は、絶縁性基板に接着層を介して搭載された最下層の
半導体素子に最も大きな引張り応力を発生させるため、
半導体素子の破断などを引き起こす可能性がある。
【０００７】また、半導体装置組み立て後に特性検査を
行う場合、半導体素子の外部端子を検査用端子に接触さ
せるため、半導体装置には上部からの押し付け荷重が作
用する。この押し付け荷重によっても、薄型化された半
導体素子に応力が発生し、特に最下層の半導体素子に多
大な応力が発生するため、破断などを引き起こす可能性
がある。
行う場合、半導体素子の外部端子を検査用端子に接触さ
せるため、半導体装置には上部からの押し付け荷重が作
用する。この押し付け荷重によっても、薄型化された半
導体素子に応力が発生し、特に最下層の半導体素子に多
大な応力が発生するため、破断などを引き起こす可能性
がある。
【０００８】従来から半導体装置の製造に用いられてい
る金（Ａｕ）ワイヤを用いたワイヤボンディングによっ
て半導体素子と絶縁性基板の接続を行うと、ワイヤどう
しの接触を回避するため、上下の素子からそれぞれ引き
出されるワイヤ間隔を確保する必要があり、また最上層
の半導体素子に接合されるワイヤの封止樹脂表面への露
出を避けるため、最上層の半導体素子上にはある程度の
樹脂厚さを確保する必要がある。これらが半導体装置の
薄型化を進める上で障害となる場合がある。また、上層
に位置する半導体素子に接続されるワイヤほどワイヤ長
が長くなるため、ワイヤの変形によって半導体素子の角
部などへの接触による短絡不良が発生しやすくなる問題
がある。
る金（Ａｕ）ワイヤを用いたワイヤボンディングによっ
て半導体素子と絶縁性基板の接続を行うと、ワイヤどう
しの接触を回避するため、上下の素子からそれぞれ引き
出されるワイヤ間隔を確保する必要があり、また最上層
の半導体素子に接合されるワイヤの封止樹脂表面への露
出を避けるため、最上層の半導体素子上にはある程度の
樹脂厚さを確保する必要がある。これらが半導体装置の
薄型化を進める上で障害となる場合がある。また、上層
に位置する半導体素子に接続されるワイヤほどワイヤ長
が長くなるため、ワイヤの変形によって半導体素子の角
部などへの接触による短絡不良が発生しやすくなる問題
がある。
【０００９】本発明の目的は、複数の半導体素子を積層
してパッケージ内に搭載した半導体装置において、半導
体素子の破断防止と、ワイヤによる短絡不良防止に好適
な小型，薄型の半導体装置を提供することにある。
してパッケージ内に搭載した半導体装置において、半導
体素子の破断防止と、ワイヤによる短絡不良防止に好適
な小型，薄型の半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】上記した課題を解決する
ため、本発明では、表面に回路と電極が形成された複数
の半導体素子と、複数の半導体素子を積層するための接
着部材と、電極と導電性配線と外部端子接合用ランドと
が形成され、半導体素子を搭載するとともに半導体素子
と外部端子とを接続するためのインターフェースの役目
をする基板と、積層された半導体素子を基板に搭載する
ための接着部材と、半導体素子の電極と基板上の電極と
を接続する導電性部材と、半導体素子と導電性部材とを
封止する樹脂と、基板のランドに接合された外部端子と
で構成された半導体装置において、複数の積層された半
導体素子をそれぞれ異なる厚さに形成する。半導体素子
の厚さは、基板に接着部材を介して搭載される半導体素
子、すなわち下層に搭載される半導体素子ほど厚くなる
ように形成するのが望ましい。これによって、樹脂モー
ルド後の冷却や半導体装置の特性試験などで、下層に位
置する半導体素子に発生する応力を低減することができ
る。
ため、本発明では、表面に回路と電極が形成された複数
の半導体素子と、複数の半導体素子を積層するための接
着部材と、電極と導電性配線と外部端子接合用ランドと
が形成され、半導体素子を搭載するとともに半導体素子
と外部端子とを接続するためのインターフェースの役目
をする基板と、積層された半導体素子を基板に搭載する
ための接着部材と、半導体素子の電極と基板上の電極と
を接続する導電性部材と、半導体素子と導電性部材とを
封止する樹脂と、基板のランドに接合された外部端子と
で構成された半導体装置において、複数の積層された半
導体素子をそれぞれ異なる厚さに形成する。半導体素子
の厚さは、基板に接着部材を介して搭載される半導体素
子、すなわち下層に搭載される半導体素子ほど厚くなる
ように形成するのが望ましい。これによって、樹脂モー
ルド後の冷却や半導体装置の特性試験などで、下層に位
置する半導体素子に発生する応力を低減することができ
る。
【００１１】また本発明は、表面に回路と電極が形成さ
れた第１半導体素子を、電極と導電性配線と外部端子接
合用のランドとが形成された基板の表面に、第１接着部
材を介して搭載し、かつ、表面に回路と電極とが形成さ
れた第２半導体素子の表面に絶縁性部材を介在して配線
層を設け、前記第２半導体素子の電極と前記配線層をは
んだバンプあるいは金（Ａｕ）バンプなどによって接続
し、前記第２半導体素子を、上記第１半導体素子の回路
形成面上に裏面側を対向させて第２接着部材を介して搭
載し、かつ、表面に回路と電極とが形成された第３半導
体素子を、表面側を対向させて前記第２半導体素子の表
面に第３接着部材を介して搭載し、前記第３半導体素子
の電極と前記第２半導体素子の配線層とを導電性部材に
よって接続し、かつ、前記第１半導体素子の電極と前記
第２半導体素子と配線層と前記基板上の電極とをそれぞ
れワイヤなどの導電性部材で接続する。このような構成
にすることによって、最上層にある半導体素子のワイヤ
ボンディングが不要となる。
れた第１半導体素子を、電極と導電性配線と外部端子接
合用のランドとが形成された基板の表面に、第１接着部
材を介して搭載し、かつ、表面に回路と電極とが形成さ
れた第２半導体素子の表面に絶縁性部材を介在して配線
層を設け、前記第２半導体素子の電極と前記配線層をは
んだバンプあるいは金（Ａｕ）バンプなどによって接続
し、前記第２半導体素子を、上記第１半導体素子の回路
形成面上に裏面側を対向させて第２接着部材を介して搭
載し、かつ、表面に回路と電極とが形成された第３半導
体素子を、表面側を対向させて前記第２半導体素子の表
面に第３接着部材を介して搭載し、前記第３半導体素子
の電極と前記第２半導体素子の配線層とを導電性部材に
よって接続し、かつ、前記第１半導体素子の電極と前記
第２半導体素子と配線層と前記基板上の電極とをそれぞ
れワイヤなどの導電性部材で接続する。このような構成
にすることによって、最上層にある半導体素子のワイヤ
ボンディングが不要となる。
【００１２】また、半導体素子の厚さは、下層に搭載さ
れる半導体素子ほど上層の半導体素子より厚くなるよう
に形成するのが望ましい。
れる半導体素子ほど上層の半導体素子より厚くなるよう
に形成するのが望ましい。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を添付図
面によって説明する。
面によって説明する。
【００１４】図１は本発明による半導体装置の第１実施
形態を示す断面図であり、図２は図１に示した半導体装
置の封止樹脂を取り除いた状態での平面図である。
形態を示す断面図であり、図２は図１に示した半導体装
置の封止樹脂を取り除いた状態での平面図である。
【００１５】図１および図２に示すように、本発明の第
１実施形態である半導体装置は、積層された第１，第
２，第３の各半導体素子１，２，３と、基板４と、各半
導体素子を基板４または下層の半導体素子に搭載する第
１，第２，第３の各接着部材５，６，７と、ワイヤ８
と、基板４に形成されているボンディングパッド９（電
極パッド），導電性配線１０と１１，ランド１２、およ
びレジスト１４と、ランド１２に接合された外部端子１
３と、封止樹脂１５とを備えている。
１実施形態である半導体装置は、積層された第１，第
２，第３の各半導体素子１，２，３と、基板４と、各半
導体素子を基板４または下層の半導体素子に搭載する第
１，第２，第３の各接着部材５，６，７と、ワイヤ８
と、基板４に形成されているボンディングパッド９（電
極パッド），導電性配線１０と１１，ランド１２、およ
びレジスト１４と、ランド１２に接合された外部端子１
３と、封止樹脂１５とを備えている。
【００１６】ガラス布を充てんしたエポキシ樹脂を基材
とするプリント配線基板やポリイミド樹脂などで形成さ
れた基板４の表面には第１半導体素子１が第１接着部材
５によって搭載されており、第１半導体素子１の表面に
は第２接着部材６によって第２半導体素子２が、第２半
導体素子２の表面には第３接着部材７によって第３半導
体素子３が、それぞれ搭載されている。各半導体素子
１，２，３はいずれも回路形成面が基板４とは反対側を
向いている。接着部材５，６，７には、エポキシ，アク
リル，ポリイミド，シリコーンなどの樹脂材料が用いら
れる。第１，第２，第３半導体素子１，２，３と基板４
とはそれぞれ金（Ａｕ）などからなるワイヤ８によって
電気的に接続されており、ワイヤ８は半導体素子の回路
形成面に設けられている電極パッド１６と基板４に形成
されているボンディングパッド９に接合されている。本
実施形態の半導体装置では、電極パッド１６がいずれの
半導体素子も同じ対向する２辺に列状に設けられてお
り、ボンディングパッド９も電極パッド１６の列と並行
して基板上に設けられている。基板４に形成されている
ランド１２には、例えばはんだバンプからなる外部端子
１３が接合されている。ボンディングパッド９とランド
１２は、基板表面に形成した導電性配線１０と基板４の
両表面の導電性配線１０間を接続するための内部導電性
配線１１とによって電気的に接続されている。基板表面
の導電性配線１０はレジスト１４によって覆われている
が、ボンディングパッド９のワイヤ接合部分はワイヤ接
合のため、レジスト１４が取り除かれている。同じくラ
ンド１２の外部端子接合部分もレジスト１４が取り除か
れている。ボンディングパッド９，導電性配線１０，１
１およびランド１２は銅（Ｃｕ），金（Ａｕ），ニッケ
ル（Ｎｉ）などの材料で形成される。内部導電性配線１
１は例えば基板４に貫通孔をあけ、貫通孔内部に銅（Ｃ
ｕ）などの導電性材料をめっき法によって形成したもの
などが用いられる。シリカ粒子を充てんしたエポキシ樹
脂などからなる封止樹脂１５は第１，第２，第３半導体
素子１，２，３とワイヤ８を覆うように形成される。外
部端子１３は、基板４の半導体素子搭載面とは反対側の
面にエリアアレイ状に配置される。
とするプリント配線基板やポリイミド樹脂などで形成さ
れた基板４の表面には第１半導体素子１が第１接着部材
５によって搭載されており、第１半導体素子１の表面に
は第２接着部材６によって第２半導体素子２が、第２半
導体素子２の表面には第３接着部材７によって第３半導
体素子３が、それぞれ搭載されている。各半導体素子
１，２，３はいずれも回路形成面が基板４とは反対側を
向いている。接着部材５，６，７には、エポキシ，アク
リル，ポリイミド，シリコーンなどの樹脂材料が用いら
れる。第１，第２，第３半導体素子１，２，３と基板４
とはそれぞれ金（Ａｕ）などからなるワイヤ８によって
電気的に接続されており、ワイヤ８は半導体素子の回路
形成面に設けられている電極パッド１６と基板４に形成
されているボンディングパッド９に接合されている。本
実施形態の半導体装置では、電極パッド１６がいずれの
半導体素子も同じ対向する２辺に列状に設けられてお
り、ボンディングパッド９も電極パッド１６の列と並行
して基板上に設けられている。基板４に形成されている
ランド１２には、例えばはんだバンプからなる外部端子
１３が接合されている。ボンディングパッド９とランド
１２は、基板表面に形成した導電性配線１０と基板４の
両表面の導電性配線１０間を接続するための内部導電性
配線１１とによって電気的に接続されている。基板表面
の導電性配線１０はレジスト１４によって覆われている
が、ボンディングパッド９のワイヤ接合部分はワイヤ接
合のため、レジスト１４が取り除かれている。同じくラ
ンド１２の外部端子接合部分もレジスト１４が取り除か
れている。ボンディングパッド９，導電性配線１０，１
１およびランド１２は銅（Ｃｕ），金（Ａｕ），ニッケ
ル（Ｎｉ）などの材料で形成される。内部導電性配線１
１は例えば基板４に貫通孔をあけ、貫通孔内部に銅（Ｃ
ｕ）などの導電性材料をめっき法によって形成したもの
などが用いられる。シリカ粒子を充てんしたエポキシ樹
脂などからなる封止樹脂１５は第１，第２，第３半導体
素子１，２，３とワイヤ８を覆うように形成される。外
部端子１３は、基板４の半導体素子搭載面とは反対側の
面にエリアアレイ状に配置される。
【００１７】図１に示したような半導体装置は、例えば
携帯情報機器の情報記憶用途に使用され、半導体素子に
は主にフラッシュなどのメモリ製品が使われる。半導体
素子の構成例としては、第１半導体素子に大容量のＳＲ
ＡＭ（スタティックＲＡＭ）、第２半導体素子にフラッ
シュメモリ、第３半導体素子に小容量のＳＲＡＭを使用
する。
携帯情報機器の情報記憶用途に使用され、半導体素子に
は主にフラッシュなどのメモリ製品が使われる。半導体
素子の構成例としては、第１半導体素子に大容量のＳＲ
ＡＭ（スタティックＲＡＭ）、第２半導体素子にフラッ
シュメモリ、第３半導体素子に小容量のＳＲＡＭを使用
する。
【００１８】本実施形態に示した半導体装置では、基板
４に近接した第１半導体素子１の厚さを上層の第２，第
３半導体素子２，３よりも厚くする。第１，第２，第３
半導体素子１，２，３の厚さをそれぞれｔ１，ｔ２，ｔ
３とすると、ｔ１＞ｔ２＞ｔ３か、少なくともｔ１＞ｔ
２，ｔ３となるように各半導体素子の厚さを設定する。
４に近接した第１半導体素子１の厚さを上層の第２，第
３半導体素子２，３よりも厚くする。第１，第２，第３
半導体素子１，２，３の厚さをそれぞれｔ１，ｔ２，ｔ
３とすると、ｔ１＞ｔ２＞ｔ３か、少なくともｔ１＞ｔ
２，ｔ３となるように各半導体素子の厚さを設定する。
【００１９】これによって半導体装置は、表面に回路と
電極が形成されたｎ個（ｎは２を含む整数）の半導体素
子と、前記ｎ個の半導体素子を積層するための接着部材
と、電極と導電性配線と外部端子接合用ランドとが形成
された基板と、前記積層した半導体素子を前記基板に搭
載するための接着部材と、前記半導体素子の電極と前記
基板上の電極とを接続する導電性部材と、前記半導体素
子と前記導電性部材とを封止する樹脂と、前記基板のラ
ンドに接合された外部端子と、によって構成された半導
体装置において、前記複数の半導体素子のうち、前記基
板に接着部材を介して搭載される半導体素子の厚さをｔ
１、半導体素子上に接着部材を介して搭載される半導体
素子の厚さをｔ２，ｔ３…（但し、ｎ−１個)としたと
きに ｔ１×ｎ＞ｔ１＋ｔ２＋ｔ３＋… に形成することができ、トータル厚さを薄くすることが
できるようになる。
電極が形成されたｎ個（ｎは２を含む整数）の半導体素
子と、前記ｎ個の半導体素子を積層するための接着部材
と、電極と導電性配線と外部端子接合用ランドとが形成
された基板と、前記積層した半導体素子を前記基板に搭
載するための接着部材と、前記半導体素子の電極と前記
基板上の電極とを接続する導電性部材と、前記半導体素
子と前記導電性部材とを封止する樹脂と、前記基板のラ
ンドに接合された外部端子と、によって構成された半導
体装置において、前記複数の半導体素子のうち、前記基
板に接着部材を介して搭載される半導体素子の厚さをｔ
１、半導体素子上に接着部材を介して搭載される半導体
素子の厚さをｔ２，ｔ３…（但し、ｎ−１個)としたと
きに ｔ１×ｎ＞ｔ１＋ｔ２＋ｔ３＋… に形成することができ、トータル厚さを薄くすることが
できるようになる。
【００２０】各半導体素子の厚さは、基板厚さや封止樹
脂の物性および半導体素子のサイズによって適宜選択
し、基板上に搭載される第１半導体素子を１５０μｍ〜
３００μｍ厚程度に、上層の第２，第３半導体素子の厚
さは５０μｍ〜１５０μｍ厚程度にそれぞれ設定するの
が望ましい。
脂の物性および半導体素子のサイズによって適宜選択
し、基板上に搭載される第１半導体素子を１５０μｍ〜
３００μｍ厚程度に、上層の第２，第３半導体素子の厚
さは５０μｍ〜１５０μｍ厚程度にそれぞれ設定するの
が望ましい。
【００２１】図１に示したような基板表面の片面のみが
封止樹脂で覆われた構造の半導体装置では、封止樹脂の
収縮によって基板側が引張りとなる変形が生じ、基板に
直に搭載される最下層の半導体素子に大きな応力が発生
する。半導体素子のサイズにかかわらず最下層に位置す
る半導体素子の厚さを、樹脂の収縮量や基板の剛性に応
じて上層の半導体素子より厚くすることによって、樹脂
の収縮によって半導体素子に生じる変形量を低減するこ
とができ、この結果半導体素子に発生する応力を低減す
ることが可能となる。上層の半導体素子は、半導体装置
のほぼ中央部分に位置しており、最下層の素子ほど大き
な応力は発生しない。したがって、半導体素子の厚さを
薄くすることができる。
封止樹脂で覆われた構造の半導体装置では、封止樹脂の
収縮によって基板側が引張りとなる変形が生じ、基板に
直に搭載される最下層の半導体素子に大きな応力が発生
する。半導体素子のサイズにかかわらず最下層に位置す
る半導体素子の厚さを、樹脂の収縮量や基板の剛性に応
じて上層の半導体素子より厚くすることによって、樹脂
の収縮によって半導体素子に生じる変形量を低減するこ
とができ、この結果半導体素子に発生する応力を低減す
ることが可能となる。上層の半導体素子は、半導体装置
のほぼ中央部分に位置しており、最下層の素子ほど大き
な応力は発生しない。したがって、半導体素子の厚さを
薄くすることができる。
【００２２】このように積層された複数の半導体素子の
うち、基板４に近接した半導体素子１の厚さを上層の他
の半導体素子より厚くすることによって、半導体装置が
温度変化を受けた場合、封止樹脂の収縮によって半導体
素子１に生じる変形量が小さくなり、発生する応力を低
減することができる。また、半導体装置の特性試験を実
施する際に加えられる外力によって発生する応力につい
ても低減することが可能となる。
うち、基板４に近接した半導体素子１の厚さを上層の他
の半導体素子より厚くすることによって、半導体装置が
温度変化を受けた場合、封止樹脂の収縮によって半導体
素子１に生じる変形量が小さくなり、発生する応力を低
減することができる。また、半導体装置の特性試験を実
施する際に加えられる外力によって発生する応力につい
ても低減することが可能となる。
【００２３】積層された半導体素子の厚さを、上記した
ように発生応力が大きくなる位置に搭載される素子は厚
く、それ以外の素子は薄くすることによって、応力低減
効果とともに半導体素子を積層したトータルの厚さを低
減することができ、半導体装置の薄型化を達成すること
ができる。
ように発生応力が大きくなる位置に搭載される素子は厚
く、それ以外の素子は薄くすることによって、応力低減
効果とともに半導体素子を積層したトータルの厚さを低
減することができ、半導体装置の薄型化を達成すること
ができる。
【００２４】なお、本発明による実施形態の説明では、
基板に近接した半導体素子を下層に位置する半導体素子
とし、この半導体素子上に搭載される別の半導体素子を
上層に位置する半導体素子と呼称する。
基板に近接した半導体素子を下層に位置する半導体素子
とし、この半導体素子上に搭載される別の半導体素子を
上層に位置する半導体素子と呼称する。
【００２５】本発明の第１の実施形態における半導体装
置は、まず第１半導体素子１が基板４表面の所定の位置
に第１接着部材によって搭載される。ついで第２半導体
素子を第１半導体素子１の回路形成面上に第２接着部材
６によって搭載し、さらに第３半導体素子３を第２半導
体素子２の回路形成面上に第３接着部材７によって搭載
する。接着部材には上記した材料を液状あるいはフィル
ム状にしたものを使用する。すべての半導体素子を搭載
した後に、ワイヤによって半導体素子の電極パッド１６
と基板４のボンディングパッド９を接合し、封止樹脂１
５で半導体素子とワイヤ８の周囲を封止する。封止樹脂
１５による封止はトランスファーモールド法あるいはボ
ンディング法によって行う。最後に基板４のランド１２
に外部端子１３を形成し、半導体装置を得る。
置は、まず第１半導体素子１が基板４表面の所定の位置
に第１接着部材によって搭載される。ついで第２半導体
素子を第１半導体素子１の回路形成面上に第２接着部材
６によって搭載し、さらに第３半導体素子３を第２半導
体素子２の回路形成面上に第３接着部材７によって搭載
する。接着部材には上記した材料を液状あるいはフィル
ム状にしたものを使用する。すべての半導体素子を搭載
した後に、ワイヤによって半導体素子の電極パッド１６
と基板４のボンディングパッド９を接合し、封止樹脂１
５で半導体素子とワイヤ８の周囲を封止する。封止樹脂
１５による封止はトランスファーモールド法あるいはボ
ンディング法によって行う。最後に基板４のランド１２
に外部端子１３を形成し、半導体装置を得る。
【００２６】図１および図２に示した第１実施形態の半
導体装置において、第２および第３半導体素子２，３を
それぞれ下層の第１および第２半導体素子１，２上に搭
載する際にフィルム状の接着部材を使用する場合、上層
の半導体素子の回路形成面側からの押し付けが必要にな
る場合がある。この押し付けによって下層にある半導体
素子１，２の回路形成面では、上層の半導体素子の端部
位置に応力の集中が生じる。この応力集中によって下層
にある半導体素子が損傷を受ける可能性がある。上記半
導体素子端部における応力集中を低減するため、図３に
示すように第２および第３半導体素子の側面２ａ，３ａ
から接着部材６および７を突出するように形成する。接
着部材６，７は半導体素子よりも柔軟な樹脂によって形
成されているため、上層の半導体素子より加えられる押
し付け荷重を接着部材の変形が吸収するようになる。さ
らに、接着部材を半導体素子側面より突出させること
で、端部に加わる荷重を負担する接着部材の面積が大き
くなる。これによって、下層の半導体素子に発生する応
力が緩和されるようになる。
導体装置において、第２および第３半導体素子２，３を
それぞれ下層の第１および第２半導体素子１，２上に搭
載する際にフィルム状の接着部材を使用する場合、上層
の半導体素子の回路形成面側からの押し付けが必要にな
る場合がある。この押し付けによって下層にある半導体
素子１，２の回路形成面では、上層の半導体素子の端部
位置に応力の集中が生じる。この応力集中によって下層
にある半導体素子が損傷を受ける可能性がある。上記半
導体素子端部における応力集中を低減するため、図３に
示すように第２および第３半導体素子の側面２ａ，３ａ
から接着部材６および７を突出するように形成する。接
着部材６，７は半導体素子よりも柔軟な樹脂によって形
成されているため、上層の半導体素子より加えられる押
し付け荷重を接着部材の変形が吸収するようになる。さ
らに、接着部材を半導体素子側面より突出させること
で、端部に加わる荷重を負担する接着部材の面積が大き
くなる。これによって、下層の半導体素子に発生する応
力が緩和されるようになる。
【００２７】また、基板４に搭載される第１半導体素子
１においても、温度変化によって発生する応力が半導体
素子１の端部に集中し、基板４に損傷を与える場合があ
る。そのため、第１接着部材５も第１半導体素子の側面
１ａより突出するように形成するのが望ましい。接着部
材５の半導体素子側面の突出量を制御するためには、フ
ィルム状接着部材の使用が望ましい。
１においても、温度変化によって発生する応力が半導体
素子１の端部に集中し、基板４に損傷を与える場合があ
る。そのため、第１接着部材５も第１半導体素子の側面
１ａより突出するように形成するのが望ましい。接着部
材５の半導体素子側面の突出量を制御するためには、フ
ィルム状接着部材の使用が望ましい。
【００２８】接着部材の半導体素子の側面１ａ，２ａ，
３ａからの突出量は、ワイヤ８の接合に支障が生じない
限り長くするのが望ましいが、少なくとも接着部材自体
の厚さ以上となるように形成する。
３ａからの突出量は、ワイヤ８の接合に支障が生じない
限り長くするのが望ましいが、少なくとも接着部材自体
の厚さ以上となるように形成する。
【００２９】また、図１，図２に示した第１実施形態に
よる半導体装置では、ボンディングパッド９をいずれの
半導体素子も同じ対向する２辺に列状に形成した例を示
したが、ボンディングパッド９が形成される位置は各半
導体素子ごとに変えても差し支えない。図４は第２半導
体素子２のボンディングパッド９を他の半導体素子１お
よび３のボンディングパッド９とは異なる位置に形成し
た例である。第２半導体素子２のボンディングパッド９
は、他の半導体素子１，３とは異なる対向した２辺に列
状に形成されており、第２半導体素子用のボンディング
パッド９もこれに対応した基板４上に形成される。この
ような構成によってワイヤどうしの接触を防ぐことが可
能となる。
よる半導体装置では、ボンディングパッド９をいずれの
半導体素子も同じ対向する２辺に列状に形成した例を示
したが、ボンディングパッド９が形成される位置は各半
導体素子ごとに変えても差し支えない。図４は第２半導
体素子２のボンディングパッド９を他の半導体素子１お
よび３のボンディングパッド９とは異なる位置に形成し
た例である。第２半導体素子２のボンディングパッド９
は、他の半導体素子１，３とは異なる対向した２辺に列
状に形成されており、第２半導体素子用のボンディング
パッド９もこれに対応した基板４上に形成される。この
ような構成によってワイヤどうしの接触を防ぐことが可
能となる。
【００３０】第１実施形態による半導体装置では、第１
から第３までの３個の半導体素子を積層した半導体装置
の例も示した。しかし、上記した本発明の特徴は、３個
の半導体素子を積層した半導体装置だけでなく、図５の
ように２個の半導体素子を積層した半導体装置であって
も同様に適用可能であり、４個以上の半導体素子を積層
した場合にも適用できる。
から第３までの３個の半導体素子を積層した半導体装置
の例も示した。しかし、上記した本発明の特徴は、３個
の半導体素子を積層した半導体装置だけでなく、図５の
ように２個の半導体素子を積層した半導体装置であって
も同様に適用可能であり、４個以上の半導体素子を積層
した場合にも適用できる。
【００３１】図１に示した本発明の第１実施形態による
半導体装置では、基板４に、基板表面の両側に導電性配
線１０を有する２層プリント配線基板を用いた例を示し
た。基板４として用いるプリント配線基板は、図１のよ
うに導電性配線１０が基板の両表面だけでなく、基板内
部にも同じような配線層を形成した４層以上の配線基板
であっても良い。また、図６のように、基板４の片方の
表面にのみ形成されたものでも差し支えない。図６の実
施形態では、導電性配線１０は基板４の半導体素子搭載
面側に設けられており、外部端子１３を接合するランド
１２も導電性配線１０と同様に基板４の半導体素子搭載
面に形成する。この場合、外部端子１３が基板４の半導
体素子搭載面とは反対側の面にエリアアレイ状に配置さ
れていると、導電性配線１０はボンディングパッド９か
らランド１２まで第１半導体素子１の側面１ａを横切る
ように配線される。上記した第１半導体素子１の端部に
発生する応力集中によって、導電性配線１０に断線が発
生する可能性があるので、第１半導体素子１を基板４に
搭載する第１接着部材５を第１半導体素子の側面１ａか
ら突出させ、応力を緩和することが必要となる。また、
導電性配線１０の幅を第１半導体素子の側面１ａ直下付
近においては、他の箇所より広くするのが望ましく、こ
れによって配線に発生する応力を低減し、断線発生を防
止することができる。
半導体装置では、基板４に、基板表面の両側に導電性配
線１０を有する２層プリント配線基板を用いた例を示し
た。基板４として用いるプリント配線基板は、図１のよ
うに導電性配線１０が基板の両表面だけでなく、基板内
部にも同じような配線層を形成した４層以上の配線基板
であっても良い。また、図６のように、基板４の片方の
表面にのみ形成されたものでも差し支えない。図６の実
施形態では、導電性配線１０は基板４の半導体素子搭載
面側に設けられており、外部端子１３を接合するランド
１２も導電性配線１０と同様に基板４の半導体素子搭載
面に形成する。この場合、外部端子１３が基板４の半導
体素子搭載面とは反対側の面にエリアアレイ状に配置さ
れていると、導電性配線１０はボンディングパッド９か
らランド１２まで第１半導体素子１の側面１ａを横切る
ように配線される。上記した第１半導体素子１の端部に
発生する応力集中によって、導電性配線１０に断線が発
生する可能性があるので、第１半導体素子１を基板４に
搭載する第１接着部材５を第１半導体素子の側面１ａか
ら突出させ、応力を緩和することが必要となる。また、
導電性配線１０の幅を第１半導体素子の側面１ａ直下付
近においては、他の箇所より広くするのが望ましく、こ
れによって配線に発生する応力を低減し、断線発生を防
止することができる。
【００３２】図７は本発明による半導体装置の第２実施
形態を示す断面図である。
形態を示す断面図である。
【００３３】図７に示すように、本発明の第２実施形態
である半導体装置は、積層された第１，第２，第３の各
半導体素子１，２，３と、基板４と、第１半導体素子１
を基板４に接続する導電性バンプ１７と、半導体素子
２，３をそれぞれ下層の半導体素子に搭載する接着部材
６，７と、ワイヤ８と、基板４に形成されているボンデ
ィングパッド９，導電性配線１０と１１，ランド１２、
およびレジスト１４と、ランド１２に接合された外部端
子１３と、封止樹脂１５および１８とを備えている。
である半導体装置は、積層された第１，第２，第３の各
半導体素子１，２，３と、基板４と、第１半導体素子１
を基板４に接続する導電性バンプ１７と、半導体素子
２，３をそれぞれ下層の半導体素子に搭載する接着部材
６，７と、ワイヤ８と、基板４に形成されているボンデ
ィングパッド９，導電性配線１０と１１，ランド１２、
およびレジスト１４と、ランド１２に接合された外部端
子１３と、封止樹脂１５および１８とを備えている。
【００３４】基本的な半導体装置の構成は第１実施形態
と同じであるが、異なる特徴は、第１半導体素子１と基
板４との電気的接続を導電性バンプ１７によって行って
いることである。第１半導体素子１の回路形成面は他の
半導体素子２，３とは異なり、基板４と対向するように
配置されており、導電性バンプ１７によって基板４表面
の導電性配線１０に接続される。第１半導体素子１の回
路形成面と基板４の間には、導電性バンプ１７を保護す
るための封止樹脂１８が充てんされている。導電性バン
プ１７による接続は、従来のフリップチップ技術によっ
て行い、金（Ａｕ）やはんだなどの材料が用いられる。
と同じであるが、異なる特徴は、第１半導体素子１と基
板４との電気的接続を導電性バンプ１７によって行って
いることである。第１半導体素子１の回路形成面は他の
半導体素子２，３とは異なり、基板４と対向するように
配置されており、導電性バンプ１７によって基板４表面
の導電性配線１０に接続される。第１半導体素子１の回
路形成面と基板４の間には、導電性バンプ１７を保護す
るための封止樹脂１８が充てんされている。導電性バン
プ１７による接続は、従来のフリップチップ技術によっ
て行い、金（Ａｕ）やはんだなどの材料が用いられる。
【００３５】これによって、半導体装置は、表面に回路
と電極が形成された第１半導体素子を、電極と導電性配
線と外部端子接合用のランドとが形成された基板の表面
に、第１接着部材を介して搭載し、かつ、表面に回路と
電極とが形成された第２半導体素子の表面に絶縁性部材
を介在して配線層を設け、前記第２半導体素子の電極と
前記配線層を接続し、前記第２半導体素子を、上記第１
半導体素子の回路形成面上に裏面側を対向させて第２接
着部材を介して搭載し、かつ、表面に回路と電極とが形
成された第３半導体素子を、表面側を対向させて前記第
２半導体素子の表面に第３接着部材を介して搭載し、前
記第３半導体素子の電極と前記第２半導体素子の配線層
とを導電性部材によって接続し、かつ、前記第１半導体
素子の電極と前記第２半導体素子上と配線層と前記基板
上の電極とをそれぞれ導電性部材で接続し、前記半導体
素子と前記導電性部材とを樹脂で封止し、前記基板のラ
ンドに外部端子が接合する構造とすることができる。
と電極が形成された第１半導体素子を、電極と導電性配
線と外部端子接合用のランドとが形成された基板の表面
に、第１接着部材を介して搭載し、かつ、表面に回路と
電極とが形成された第２半導体素子の表面に絶縁性部材
を介在して配線層を設け、前記第２半導体素子の電極と
前記配線層を接続し、前記第２半導体素子を、上記第１
半導体素子の回路形成面上に裏面側を対向させて第２接
着部材を介して搭載し、かつ、表面に回路と電極とが形
成された第３半導体素子を、表面側を対向させて前記第
２半導体素子の表面に第３接着部材を介して搭載し、前
記第３半導体素子の電極と前記第２半導体素子の配線層
とを導電性部材によって接続し、かつ、前記第１半導体
素子の電極と前記第２半導体素子上と配線層と前記基板
上の電極とをそれぞれ導電性部材で接続し、前記半導体
素子と前記導電性部材とを樹脂で封止し、前記基板のラ
ンドに外部端子が接合する構造とすることができる。
【００３６】さらに、前記第２半導体素子の第２接着部
材に接する表面積を、前記第１半導体素子の第２接着部
材に接する表面積と同等に形成することができる。すな
わち、半導体素子１，２の側面１ａと２ａとを同等の表
面積とすることができ、これによって半導体素子２、さ
らには半導体素子３の側面面積を拡張することができる
ようになる。
材に接する表面積を、前記第１半導体素子の第２接着部
材に接する表面積と同等に形成することができる。すな
わち、半導体素子１，２の側面１ａと２ａとを同等の表
面積とすることができ、これによって半導体素子２、さ
らには半導体素子３の側面面積を拡張することができる
ようになる。
【００３７】本実施例においても、基板４に近接した第
１半導体素子１の厚さを上層の第２，第３半導体素子
２，３よりも厚くするのが望ましい。第１，第２，第３
半導体素子１，２，３の厚さをそれぞれｔ１，ｔ２，ｔ
３とすると、ｔ１＞ｔ２＞ｔ３か、少なくともｔ１＞ｔ
２，ｔ３となるように各半導体素子の厚さを設定する。
これによって、半導体装置が温度変化を受けた場合や外
力が加えられた場合に半導体素子１に発生する応力を低
減することができる。
１半導体素子１の厚さを上層の第２，第３半導体素子
２，３よりも厚くするのが望ましい。第１，第２，第３
半導体素子１，２，３の厚さをそれぞれｔ１，ｔ２，ｔ
３とすると、ｔ１＞ｔ２＞ｔ３か、少なくともｔ１＞ｔ
２，ｔ３となるように各半導体素子の厚さを設定する。
これによって、半導体装置が温度変化を受けた場合や外
力が加えられた場合に半導体素子１に発生する応力を低
減することができる。
【００３８】また、第２実施形態のような構成によっ
て、ワイヤボンディングによる接続が２個の半導体素子
になるため、ワイヤ８どうしの接触や、最上層の半導体
素子３に接続したワイヤ８の封止樹脂からの露出を回避
するために必要な厚さ方向の間隔を狭めることができ、
半導体装置の薄型化が可能となる。
て、ワイヤボンディングによる接続が２個の半導体素子
になるため、ワイヤ８どうしの接触や、最上層の半導体
素子３に接続したワイヤ８の封止樹脂からの露出を回避
するために必要な厚さ方向の間隔を狭めることができ、
半導体装置の薄型化が可能となる。
【００３９】また第２半導体素子２を第１半導体素子１
と同サイズにすることができ、半導体装置の大容量化が
可能となる。
と同サイズにすることができ、半導体装置の大容量化が
可能となる。
【００４０】また、基板に形成するボンディングパッド
９の数を減らすことができるため、半導体素子１，２の
側面１ａ，２ａと封止樹脂１５の封止樹脂側面１５ａの
間隔を狭めることができ、半導体装置の小型化に対応す
ることができる。
９の数を減らすことができるため、半導体素子１，２の
側面１ａ，２ａと封止樹脂１５の封止樹脂側面１５ａの
間隔を狭めることができ、半導体装置の小型化に対応す
ることができる。
【００４１】図８は本発明による半導体装置の第３実施
形態を示す断面図である。
形態を示す断面図である。
【００４２】図８に示すように、本発明の第３実施形態
である半導体装置は、積層された第１，第２，第３の各
半導体素子１，２，３と、基板４と、半導体素子１，２
をそれぞれ基板４および第１半導体素子１に搭載するた
めの接着部材５，６と、第２半導体素子２の回路形成面
に形成された再配線層２０，保護膜１９，２１と、第３
半導体素子３と第２半導体素子２の回路形成面の再配線
層２０を接続する導電性バンプ２２と、ワイヤ８と、基
板４に形成されているボンディングパッド９，導電性配
線１０と１１，ランド１２、およびレジスト１４と、ラ
ンド１２に接合された外部端子１３と、封止樹脂１５お
よび１８とを備えている。
である半導体装置は、積層された第１，第２，第３の各
半導体素子１，２，３と、基板４と、半導体素子１，２
をそれぞれ基板４および第１半導体素子１に搭載するた
めの接着部材５，６と、第２半導体素子２の回路形成面
に形成された再配線層２０，保護膜１９，２１と、第３
半導体素子３と第２半導体素子２の回路形成面の再配線
層２０を接続する導電性バンプ２２と、ワイヤ８と、基
板４に形成されているボンディングパッド９，導電性配
線１０と１１，ランド１２、およびレジスト１４と、ラ
ンド１２に接合された外部端子１３と、封止樹脂１５お
よび１８とを備えている。
【００４３】基本的な半導体装置の構成は第１実施形態
と同じであるが、異なる特徴は、第２半導体素子２とし
て、回路形成面に保護膜１９と、この保護膜上に半導体
素子２の電極パッドと接続された再配線層２０と、再配
線層２０を覆う保護膜２１が形成された半導体素子を使
用していることである。また、第３半導体素子３を導電
性バンプ２２によって第２半導体素子２回路形成面の再
配線層２０に接続している。第３半導体素子３は導電性
バンプ２２，再配線層２０，ワイヤ８を経由して基板４
と電気的に接続され、第２半導体素子２は、再配線層２
０とワイヤ８を経由して基板４と電気的に接続される。
第３半導体素子３の回路形成面は基板４側を向いてお
り、第２半導体素子２と第３半導体素子３の回路形成面
どうしが対向するように配置されている。第２半導体素
子２と第３半導体素子３の間には、導電性バンプ２２を
保護するための封止樹脂１８が充てんされている。
と同じであるが、異なる特徴は、第２半導体素子２とし
て、回路形成面に保護膜１９と、この保護膜上に半導体
素子２の電極パッドと接続された再配線層２０と、再配
線層２０を覆う保護膜２１が形成された半導体素子を使
用していることである。また、第３半導体素子３を導電
性バンプ２２によって第２半導体素子２回路形成面の再
配線層２０に接続している。第３半導体素子３は導電性
バンプ２２，再配線層２０，ワイヤ８を経由して基板４
と電気的に接続され、第２半導体素子２は、再配線層２
０とワイヤ８を経由して基板４と電気的に接続される。
第３半導体素子３の回路形成面は基板４側を向いてお
り、第２半導体素子２と第３半導体素子３の回路形成面
どうしが対向するように配置されている。第２半導体素
子２と第３半導体素子３の間には、導電性バンプ２２を
保護するための封止樹脂１８が充てんされている。
【００４４】導電性バンプ２２による接続は、従来のフ
リップチップ技術によって行い、金（Ａｕ）やはんだな
どの材料が用いられる。封止樹脂内部の電気的接続に、
図８のような導電性バンプを使用し、さらに導電性バン
プにはんだ材料を用いた場合、半導体装置をマザーボー
ドなどに実装する際の加熱によって導電性バンプが溶融
し、はんだが配線周囲に溶出する可能性がある。これ
は、半導体装置内部の導電性バンプを外部端子に使用す
る材料より高融点の材料で構成することにより回避でき
る。また、図８の構成では、導電性バンプ２２が基板か
ら離れた最上層の半導体素子の接続に用いられているた
め、半導体装置実装時の基板温度より温度が低下するよ
うになり、導電性バンプの溶融を抑止できる効果があ
る。
リップチップ技術によって行い、金（Ａｕ）やはんだな
どの材料が用いられる。封止樹脂内部の電気的接続に、
図８のような導電性バンプを使用し、さらに導電性バン
プにはんだ材料を用いた場合、半導体装置をマザーボー
ドなどに実装する際の加熱によって導電性バンプが溶融
し、はんだが配線周囲に溶出する可能性がある。これ
は、半導体装置内部の導電性バンプを外部端子に使用す
る材料より高融点の材料で構成することにより回避でき
る。また、図８の構成では、導電性バンプ２２が基板か
ら離れた最上層の半導体素子の接続に用いられているた
め、半導体装置実装時の基板温度より温度が低下するよ
うになり、導電性バンプの溶融を抑止できる効果があ
る。
【００４５】本実施例においても、基板４に近接した第
１半導体素子１の厚さを上層の第２，第３半導体素子
２，３よりも厚くするのが望ましく、これによって、半
導体装置が温度変化を受けた場合や外力が加えられた場
合に半導体素子１に発生する応力を低減することができ
る。
１半導体素子１の厚さを上層の第２，第３半導体素子
２，３よりも厚くするのが望ましく、これによって、半
導体装置が温度変化を受けた場合や外力が加えられた場
合に半導体素子１に発生する応力を低減することができ
る。
【００４６】また、第２実施形態と同様にワイヤボンデ
ィングによる接続が２個の半導体素子になるため、ワイ
ヤ８どうしの接触や、最上層の半導体素子３に接続した
ワイヤ８の封止樹脂からの露出を回避するために必要な
厚さ方向の間隔を狭めることができ、半導体装置の薄型
化が可能となる。
ィングによる接続が２個の半導体素子になるため、ワイ
ヤ８どうしの接触や、最上層の半導体素子３に接続した
ワイヤ８の封止樹脂からの露出を回避するために必要な
厚さ方向の間隔を狭めることができ、半導体装置の薄型
化が可能となる。
【００４７】さらに、第３実施形態の半導体装置では、
最上層にある第３半導体素子３の回路形成面が基板側
（図８では下向き）を向いているため、図９のように封
止樹脂１５の表面と半導体素子３の反回路形成面を面一
にすることができ、さらなる薄型化に対応できるととも
に、半導体装置の放熱特性の向上も図ることが可能とな
る。
最上層にある第３半導体素子３の回路形成面が基板側
（図８では下向き）を向いているため、図９のように封
止樹脂１５の表面と半導体素子３の反回路形成面を面一
にすることができ、さらなる薄型化に対応できるととも
に、半導体装置の放熱特性の向上も図ることが可能とな
る。
【００４８】また、基板に形成するボンディングパッド
９の数を減らすことができるため、半導体素子１の側面
１ａと封止樹脂１５ａの間隔を狭めることができ、半導
体装置の小型化に対応することができる。
９の数を減らすことができるため、半導体素子１の側面
１ａと封止樹脂１５ａの間隔を狭めることができ、半導
体装置の小型化に対応することができる。
【００４９】第２半導体素子２の回路形成面に再配線層
２０などを形成するのは、半導体素子を個辺に切断する
前のウエハ状態で実施しても良い。ウエハ上にまず保護
膜１９を塗布し、半導体素子の電極パッド部分を開口し
て電極パッド表面を露出させ、保護膜１９上に電極パッ
ドと接続させた再配線層２０を形成する。再配線層２０
の導電性バンプ接合部分が露出するように保護膜２１を
形成し、所定のサイズに切断して半導体素子を得る。
２０などを形成するのは、半導体素子を個辺に切断する
前のウエハ状態で実施しても良い。ウエハ上にまず保護
膜１９を塗布し、半導体素子の電極パッド部分を開口し
て電極パッド表面を露出させ、保護膜１９上に電極パッ
ドと接続させた再配線層２０を形成する。再配線層２０
の導電性バンプ接合部分が露出するように保護膜２１を
形成し、所定のサイズに切断して半導体素子を得る。
【００５０】図８に示した実施形態では、半導体素子３
個を積層した例を示したが、半導体装置内に積層して搭
載される半導体素子は３個以外でも良く、２個あるいは
４個以上であっても良い。２個の半導体素子を積層した
半導体装置では、回路形成面に保護膜を介して再配線層
が形成された一方の半導体素子を、反回路形成面を基板
側に向けて接着部材を介して基板上に搭載し、この上に
回路形成面どうしが対向するように他方の半導体素子を
搭載し、導電性バンプとワイヤとによって電気的接続を
行う。
個を積層した例を示したが、半導体装置内に積層して搭
載される半導体素子は３個以外でも良く、２個あるいは
４個以上であっても良い。２個の半導体素子を積層した
半導体装置では、回路形成面に保護膜を介して再配線層
が形成された一方の半導体素子を、反回路形成面を基板
側に向けて接着部材を介して基板上に搭載し、この上に
回路形成面どうしが対向するように他方の半導体素子を
搭載し、導電性バンプとワイヤとによって電気的接続を
行う。
【００５１】図１０は本発明による半導体装置の第４実
施形態を示す断面図である。
施形態を示す断面図である。
【００５２】図１０に示すように、本発明の第４実施形
態である半導体装置は、積層された第１，第２，第３の
各半導体素子１，２，３と、基板４と、第１半導体素子
１を基板４に接続する導電性バンプ１７と、第２半導体
素子２の回路形成面に形成された再配線層２０，保護膜
１９，２１と、第３半導体素子３と第２半導体素子２の
回路形成面の再配線層２０を接続する導電性バンプ２２
と、半導体素子３を下層の半導体素子に搭載する接着部
材６と、ワイヤ８と、基板４に形成されているボンディ
ングパッド９，導電性配線１０と１１，ランド１２、お
よびレジスト１４と、ランド１２に接合された外部端子
１３と、封止樹脂１５および１８とを備えている。
態である半導体装置は、積層された第１，第２，第３の
各半導体素子１，２，３と、基板４と、第１半導体素子
１を基板４に接続する導電性バンプ１７と、第２半導体
素子２の回路形成面に形成された再配線層２０，保護膜
１９，２１と、第３半導体素子３と第２半導体素子２の
回路形成面の再配線層２０を接続する導電性バンプ２２
と、半導体素子３を下層の半導体素子に搭載する接着部
材６と、ワイヤ８と、基板４に形成されているボンディ
ングパッド９，導電性配線１０と１１，ランド１２、お
よびレジスト１４と、ランド１２に接合された外部端子
１３と、封止樹脂１５および１８とを備えている。
【００５３】第４実施形態に示した半導体装置の特徴
は、第１半導体素子１と基板４との電気的接続を導電性
バンプ１７によって行っていることである。さらに、第
２半導体素子２として、回路形成面に保護膜１９と、こ
の保護膜上に半導体素子２の電極パッドと接続された再
配線層２０と、再配線層２０を覆う保護膜２１が形成さ
れた半導体素子を使用し、第３半導体素子３を導電性バ
ンプ２２によって第２半導体素子２回路形成面の再配線
層２０に接続していることである。ワイヤ８による半導
体素子と基板４の電気的接続は、第２半導体素子２の回
路形成面に形成した再配線層２０と基板４のボンディン
グパッド９間で行われる。
は、第１半導体素子１と基板４との電気的接続を導電性
バンプ１７によって行っていることである。さらに、第
２半導体素子２として、回路形成面に保護膜１９と、こ
の保護膜上に半導体素子２の電極パッドと接続された再
配線層２０と、再配線層２０を覆う保護膜２１が形成さ
れた半導体素子を使用し、第３半導体素子３を導電性バ
ンプ２２によって第２半導体素子２回路形成面の再配線
層２０に接続していることである。ワイヤ８による半導
体素子と基板４の電気的接続は、第２半導体素子２の回
路形成面に形成した再配線層２０と基板４のボンディン
グパッド９間で行われる。
【００５４】第１半導体素子１の回路形成面は基板４と
対向する方向を向いており、導電性バンプ１７によって
基板４表面の導電性配線１０に接続される。第３半導体
素子３の回路形成面も基板４側を向いており、第２半導
体素子２と第３半導体素子３の回路形成面どうしは対向
するように配置されている。第１半導体素子１と基板４
の間、および第２半導体素子２と第３半導体素子３の間
には、導電性バンプ１７と２２を保護するための封止樹
脂１８がそれぞれ充てんされている。
対向する方向を向いており、導電性バンプ１７によって
基板４表面の導電性配線１０に接続される。第３半導体
素子３の回路形成面も基板４側を向いており、第２半導
体素子２と第３半導体素子３の回路形成面どうしは対向
するように配置されている。第１半導体素子１と基板４
の間、および第２半導体素子２と第３半導体素子３の間
には、導電性バンプ１７と２２を保護するための封止樹
脂１８がそれぞれ充てんされている。
【００５５】本実施形態によれば、半導体素子と基板４
とのワイヤ８による接続が第２半導体素子２の１個にな
るため、ワイヤどうしの接触不良が発生しなくなる。ま
た、半導体装置の薄型化を図ることができる。
とのワイヤ８による接続が第２半導体素子２の１個にな
るため、ワイヤどうしの接触不良が発生しなくなる。ま
た、半導体装置の薄型化を図ることができる。
【００５６】また、接合されるワイヤ本数の減少によっ
て基板上のボンディングパッド９の数も減らせるため、
半導体素子１の側面１ａと封止樹脂側面１５ａの間隔を
狭めることができ、半導体装置の小型化に対応すること
ができる。
て基板上のボンディングパッド９の数も減らせるため、
半導体素子１の側面１ａと封止樹脂側面１５ａの間隔を
狭めることができ、半導体装置の小型化に対応すること
ができる。
【００５７】さらに、半導体素子から基板までの電気的
接続経路を短くすることができるので、半導体装置の高
速化が可能となる。
接続経路を短くすることができるので、半導体装置の高
速化が可能となる。
【００５８】第２半導体素子２の回路形成面に再配線層
２０などを形成するのは、半導体素子を個辺に切断する
前のウエハ状態で実施しても良い。ウエハ上にまず保護
膜１９を塗布し、半導体素子の電極パッド部分を開口し
て電極パッド表面を露出させ、保護膜１９上に電極パッ
ドと接続させた再配線層２０を形成する。再配線層２０
の導電性バンプ接合部分が露出するように保護膜２１を
形成し、所定のサイズに切断して半導体素子を得る。
２０などを形成するのは、半導体素子を個辺に切断する
前のウエハ状態で実施しても良い。ウエハ上にまず保護
膜１９を塗布し、半導体素子の電極パッド部分を開口し
て電極パッド表面を露出させ、保護膜１９上に電極パッ
ドと接続させた再配線層２０を形成する。再配線層２０
の導電性バンプ接合部分が露出するように保護膜２１を
形成し、所定のサイズに切断して半導体素子を得る。
【００５９】また、第１半導体素子１の回路形成面にも
第２半導体素子と同じような再配線層を形成し、再配線
層と基板４の導電性配線１０を導電性バンプなどで接続
しても良い。このような構成によって、基板４に接続す
る導電性バンプをエリアアレイ状に配置することがで
き、配線経路の適正化による半導体装置の特性向上や信
頼性向上に寄与することができる。
第２半導体素子と同じような再配線層を形成し、再配線
層と基板４の導電性配線１０を導電性バンプなどで接続
しても良い。このような構成によって、基板４に接続す
る導電性バンプをエリアアレイ状に配置することがで
き、配線経路の適正化による半導体装置の特性向上や信
頼性向上に寄与することができる。
【００６０】
【発明の効果】以上述べたように本発明によれば、温度
変化や外力の負荷によって半導体素子に発生する応力を
低減することができ、半導体素子が破断するのを防止す
ることができる。さらに、半導体装置の大容量化と小型
化，薄型化を同時に達成することができ、携帯情報機器
へ搭載に適した半導体装置を提供できる。
変化や外力の負荷によって半導体素子に発生する応力を
低減することができ、半導体素子が破断するのを防止す
ることができる。さらに、半導体装置の大容量化と小型
化，薄型化を同時に達成することができ、携帯情報機器
へ搭載に適した半導体装置を提供できる。
【図１】本発明による半導体装置の第１の実施形態を示
す断面図。
す断面図。
【図２】図１に示した半導体装置の封止樹脂を取り除い
た状態での平面図。
た状態での平面図。
【図３】図１に示した第１の実施形態による半導体装置
の他の態様を示す断面図。
の他の態様を示す断面図。
【図４】図１に示した第１の実施形態による半導体装置
の他の態様を示す断面図。
の他の態様を示す断面図。
【図５】図１に示した第１の実施形態による半導体装置
の半導体素子を２個積層した例を示す断面図。
の半導体素子を２個積層した例を示す断面図。
【図６】図１に示した第１の実施形態による半導体装置
の他の態様を示す断面図。
の他の態様を示す断面図。
【図７】本発明による半導体装置の第２の実施形態を示
す断面図。
す断面図。
【図８】本発明による半導体装置の第３の実施形態を示
す断面図。
す断面図。
【図９】図８に示した第３の実施形態による半導体装置
の他の態様を示す断面図。
の他の態様を示す断面図。
【図１０】本発明による半導体装置の第４の実施形態を
示す断面図。
示す断面図。
１，２，３…半導体素子、１ａ，２ａ，３ａ…半導体素
子の側面、４…基板、５，６，７…接着部材、８…ワイ
ヤ、９…ボンディングパッド、１０，１１…導電性配
線、１２…ランド、１３…外部端子、１４…レジスト、
１５…封止樹脂、１５ａ…封止樹脂側面、１６…電極パ
ッド、１７，２２…導電性バンプ、１８…封止樹脂、１
９，２１…保護膜、２０…再配線層。
子の側面、４…基板、５，６，７…接着部材、８…ワイ
ヤ、９…ボンディングパッド、１０，１１…導電性配
線、１２…ランド、１３…外部端子、１４…レジスト、
１５…封止樹脂、１５ａ…封止樹脂側面、１６…電極パ
ッド、１７，２２…導電性バンプ、１８…封止樹脂、１
９，２１…保護膜、２０…再配線層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/31
Claims (7)
- 【請求項１】表面に回路と電極が形成された複数の半導
体素子と、前記複数の半導体素子を積層するための接着
部材と、電極と導電性配線と外部端子接合用ランドとが
形成された基板と、前記積層した半導体素子を前記基板
に搭載するための接着部材と、前記半導体素子の電極と
前記基板上の電極とを接続する導電性部材と、前記半導
体素子と前記導電性部材とを封止する樹脂と、前記基板
のランドに接合された外部端子と、によって構成された
半導体装置において、前記複数の半導体素子を異なる厚
さに形成したことを特徴とする半導体装置。 - 【請求項２】前記複数の半導体素子のうち、前記基板に
接着部材を介して搭載される半導体素子の厚さを、半導
体素子上に接着部材を介して搭載される半導体素子より
厚くしたことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】表面に回路と電極が形成されたｎ個（ｎは
２を含む整数）の半導体素子と、前記ｎ個の半導体素子
を積層するための接着部材と、電極と導電性配線と外部
端子接合用ランドとが形成された基板と、前記積層した
半導体素子を前記基板に搭載するための接着部材と、前
記半導体素子の電極と前記基板上の電極とを接続する導
電性部材と、前記半導体素子と前記導電性部材とを封止
する樹脂と、前記基板のランドに接合された外部端子
と、によって構成された半導体装置において、前記複数
の半導体素子のうち、前記基板に接着部材を介して搭載
される半導体素子の厚さをｔ１、半導体素子上に接着部
材を介して搭載される半導体素子の厚さをｔ２，ｔ３…
（但し、ｎ−1個)としたときに ｔ１×ｎ＞ｔ１＋ｔ２＋ｔ３＋… に形成したことを特徴とする半導体装置。 - 【請求項４】表面に回路と電極が形成された第１半導体
素子を、電極と導電性配線と外部端子接合用のランドと
が形成された基板の表面に、第１接着部材を介して搭載
し、かつ、表面に回路と電極とが形成された第２半導体
素子の表面に絶縁性部材を介在して配線層を設け、前記
第２半導体素子の電極と前記配線層を接続し、前記第２
半導体素子を、上記第１半導体素子の回路形成面上に裏
面側を対向させて第２接着部材を介して搭載し、 かつ、表面に回路と電極とが形成された第３半導体素子
を、表面側を対向させて前記第２半導体素子の表面に第
３接着部材を介して搭載し、前記第３半導体素子の電極
と前記第２半導体素子の配線層とを導電性部材によって
接続し、 かつ、前記第１半導体素子の電極と前記第２半導体素子
と配線層と前記基板上の電極とをそれぞれ導電性部材で
接続し、前記半導体素子と前記導電性部材とを樹脂で封
止し、前記基板のランドに外部端子が接合されているこ
とを特徴とする半導体装置。 - 【請求項５】請求項４において、 前記第２半導体素子の第２接着部材に接する表面積を、
前記第１半導体素子の第２接着部材に接する表面積と同
等に形成したことを特徴とする半導体装置。 - 【請求項６】前記第１半導体素子の厚さを、前記第２半
導体素子および第３半導体素子より厚く形成したことを
特徴とする請求項３に記載の半導体装置。 - 【請求項７】表面に回路と電極が形成された複数の半導
体素子によって形成された半導体素子積層体と、前記複
数の半導体素子を積層するための接着部材と、電極と導
電性配線と外部端子接合用ランドとが形成された基板
と、前記半導体素子積層体を前記基板に搭載するための
接着部材と、前記半導体素子の電極と前記基板上の電極
とを接続する導電性部材と、前記半導体素子積層体と前
記導電性部材とを封止する樹脂と、前記基板のランドに
接合された外部端子と、によって構成された半導体装置
において、前記半導体素子積層体を構成する半導体素子
の少なくとも１つの表面に導電性の配線層と保護膜を形
成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000260108A JP2002076251A (ja) | 2000-08-30 | 2000-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000260108A JP2002076251A (ja) | 2000-08-30 | 2000-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076251A true JP2002076251A (ja) | 2002-03-15 |
Family
ID=18748168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000260108A Pending JP2002076251A (ja) | 2000-08-30 | 2000-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076251A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344824A (ja) * | 2005-06-09 | 2006-12-21 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP2007149919A (ja) * | 2005-11-28 | 2007-06-14 | Renesas Technology Corp | マルチチップモジュール |
| JP2009158739A (ja) * | 2007-12-27 | 2009-07-16 | Toshiba Corp | 半導体装置と半導体記憶装置 |
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| JP2015153985A (ja) * | 2014-02-18 | 2015-08-24 | 株式会社デンソー | 半導体パッケージ |
| JP2016225492A (ja) * | 2015-06-01 | 2016-12-28 | 株式会社デンソー | 半導体パッケージ |
| US9633980B2 (en) | 2015-05-29 | 2017-04-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US10943844B2 (en) | 2018-06-21 | 2021-03-09 | Toshiba Memory Corporation | Semiconductor device including multiple chips |
-
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- 2000-08-30 JP JP2000260108A patent/JP2002076251A/ja active Pending
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