JP4454181B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4454181B2
JP4454181B2 JP2001145238A JP2001145238A JP4454181B2 JP 4454181 B2 JP4454181 B2 JP 4454181B2 JP 2001145238 A JP2001145238 A JP 2001145238A JP 2001145238 A JP2001145238 A JP 2001145238A JP 4454181 B2 JP4454181 B2 JP 4454181B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
pad
plate member
semiconductor
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001145238A
Other languages
English (en)
Other versions
JP2002343928A (ja
Inventor
哲也 平岡
晃 高島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2001145238A priority Critical patent/JP4454181B2/ja
Priority to US09/973,002 priority patent/US6740970B2/en
Publication of JP2002343928A publication Critical patent/JP2002343928A/ja
Application granted granted Critical
Publication of JP4454181B2 publication Critical patent/JP4454181B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455Nickel (Ni) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06527Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06572Auxiliary carrier between devices, the carrier having an electrical connection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06575Auxiliary carrier between devices, the carrier having no electrical connection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01067Holmium [Ho]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Description

【0001】
【発明の属する技術分野】
本発明は複数の半導体チップを1つの半導体パッケージに組み込んだ半導体装置に関する。
【0002】
【従来の技術】
半導体装置及び半導体装置を含む電子機器の小型化に対する要求はますます著しくなっている。従来の半導体装置は半導体チップをリードフレーム取り付けて、半導体チップを樹脂で封止して形成されていた。電子機器はマザーボードを含み、複数の半導体装置がリードによってマザーボードに搭載されている。マザーボードに搭載される半導体装置の数が多くなると、電子機器のサイズが大きくなる。
【0003】
最近は、CSP構造(チップサイズパッケージ)の半導体装置が開発されている。CSP構造では、半導体チップはインターポーザと呼ばれる基板に取り付けられ、半導体チップのパッドはワイヤやボールによってインターポーザの回路に電気的に接続され、半導体チップは樹脂で封止される。インターポーザの下面には外部端子としてのボールが配置され、このボールをマザーボードに接合することにより、半導体装置がマザーボードに搭載される。
【0004】
CSP構造の半導体装置はかなり小さなサイズで形成されることができ、よって電子機器も比較的に小さなサイズで形成されることができる。さらに、電子機器のサイズをさらに縮小するために、複数の半導体チップを1パッケージ内に配置したMCM構造(マルチチップモジュール)と呼ばれる半導体装置が開発されている。MCM構造の半導体装置では、複数の半導体チップのパッドはインターポーザと呼ばれる基板の回路にワイヤやボールによって電気的に接続され、インターポーザの下面に設けられた外部端子としてのボールがマザーボードに接続される。こうして、マザーボードに搭載される素子の数を減少することができるので、電子機器のサイズをさらに縮小することができる。
【0005】
また、半導体装置は熱を発生するので、熱を放散させることが必要である。特開平5−74991号公報は、放熱リードを半導体装置のパッケージ内に配置し、この放熱リードをパッケージの外部へ延長してなる半導体装置を開示している。特開平8−130292号公報は、複数の半導体装置をスタック状に積み重ね、半導体装置のスタックの両側に電気接続体を設け、各半導体装置の両端部から延びるリードを両側の電気接続体に接続してなる半導体装置スタック構造を開示している。そして、隣接する2つの半導体装置の間に放熱板が配置され、半導体装置スタック構造の放熱特性を向上させるようになっている。
【0006】
【発明が解決しようとする課題】
MCM構造の半導体装置には、複数の半導体装置を基板の表面に平行に配置する構造と、複数の半導体装置を基板の表面の上に縦に積み重ねるスタック構造とがある。スタック構造によれば、複数の半導体チップがあるにもかかわらず、半導体装置のサイズ(半導体装置の上方から見たサイズ)は1つの半導体チップを含む半導体装置のサイズと同等にすることができる。
【0007】
しかし、スタック構造の半導体装置では、例えば2つの半導体チップが縦に積み重ねられた半導体装置では、第1の半導体チップをインターポーザに搭載し、第1のチップのパッドをインターポーザのパッドに電気的に接続した後、第2のチップを第1の半導体チップの上に載置し、第2の半導体チップのパッドをインターポーザの回路に電気的に接続する必要がある。
【0008】
パッドの電気的な接続のために、バンプ(はんだ、金等)による接合及びワイヤボンディングによる接合が利用される。しかし、パンプによる接合は、バンプ製造における製造工程増加や接合面の信頼性に問題があるばかりでなく、第2の半導体チップとインターポーザとの間に第1の半導体チップがあるので、第2の半導体チップのパッドをインターポーザの回路に接続するのが困難である。
【0009】
ワイヤボンディングによる接合は、上記した問題がなく、かつ比較的に簡単且つ確実に実施できるという利点がある。しかし、ワイヤボンディングによる接合は、第1の半導体チップのサイズと第2の半導体チップのサイズとが等しい場合には適用できないという問題点があった。例えば、第1の半導体チップをインターポーザに搭載し、第1のチップのパッドをワイヤボンディングによりインターポーザの回路に電気的に接続した後、第2のチップを第1の半導体チップの上に載置するとき、第1のチップのパッドがワイヤでボンディングされているので、第2のチップを第1の半導体チップの上にぴったりと載せることができない。
【0010】
また、半導体装置に収納する半導体チップの種類によっては、高周波数、高出力で動作するものがあり、そのような半導体装置の動作時の発熱量が大きい。従って、半導体装置の動作時の熱放散性の改善も求められている。
本発明の目的は1パッケージ内に複数の半導体チップがスタック状に収納され、パッケージが大きくならず、半導体チップが容易にパッケージ内で配線されることができる半導体装置を提供することである。
【0011】
本発明の他の目的は1パッケージ内に複数の半導体チップが収納され、放熱特性が改善された半導体装置を提供することである。
【0012】
【課題を解決するための手段】
本発明による半導体装置は、基板に取り付けられ且つパッドを有する第1の半導体チップと、該第1の半導体チップの上に配置され板部材と、該板部材の上に配置され且つパッドを有する第2の半導体チップと、該第1の半導体チップのパッド及び該第2の半導体チップのパッドを該基板のパッド電気的に接続する手段と、該第1の半導体チップ及び該第2の半導体チップを封止する封止部材とからなり、該第1の半導体チップのパッドのある部位における前記板部材の側面は、該第1の半導体チップのパッドよりも内寄りの位置にあり、該第1の半導体チップのパッドのない部位における板部材の側面は、前記封止部材の表面から外部に露出されていることを特徴とする。例えば、板部材は金属板又は回路を有する基板とすることができる。
【0013】
上記構成においては、第1の半導体チップのパッドよりも内寄りの位置に端部を有する板部材が第1の半導体チップの上に配置されており、第2の半導体チップはこの板部材の上に配置される。第2の半導体チップは第1の半導体チップの上方に第1の半導体チップと整列した位置に配置されることができ、このときに、板部材が第1の半導体チップと第2の半導体チップとの間にあって第1の半導体チップ及び第2の半導体チップの端部から後退した位置に配置されている。従って、第1の半導体チップのパッドが基板(インターポーザ)のパッドにワイヤボンディングで接続されていても、第2の半導体チップはボンディングワイヤに干渉することなく第1の半導体チップの上方に配置されることができる。第2の半導体チップを板部材に配置した後、第2の半導体チップのパッドが基板の回路にワイヤボンディングで接続されることができる。
【0014】
第1の半導体チップのパッドのない部位における板部材の側面は封止部材の表面から外部に露出されている。こうすることにより、半導体装置の内部で発生した熱が板部材を通って半導体装置の外部へ放熱される。板部材は複数の層を積層してなる構成とすれば、半導体装置の内部で発生した水分が複数の層の間を通って半導体装置の外部へ放出される。このため、半導体装置内に水分がたまって蒸発し、封止部材を膨張させて、半導体装置の作動が不良になるのを防止することができる。
【0015】
好ましくは、板部材はパッドを備え、第1の半導体チップのパッド及び該第2の半導体チップのパッドを該基板のパッドに電気的に接続する手段は、該第1の半導体チップのパッド及び該第2の半導体チップのパッドの少なくとも一方を該板部材のパッドに電気的に接続する手段と、該板部材のパッドを該基板の回路に電気的に接続する手段とを含む。例えば、第2の半導体チップのパッドを板部材の回路介して基板の回路に接続する。これによって、電気的な接続の位置を再配置することができる。
【0016】
【発明の実施の形態】
以下本発明の実施例について図面を参照して説明する。図1は本発明の第1実施例の半導体装置10を示す断面図である。図2は図1の半導体装置10を示す部分切り欠き斜視図である。
半導体装置10は、基板(インターポーザ)12を含む、基板12はパッド14,15と外部端子としてのボール16とを有する。基板12は図示しない回路を含み、ボール16はこの回路を介してパッド14,15に接続される。ボール16は金やハンダのバンプを構成する。
【0017】
半導体装置10は、基板12に取り付けられた第1の半導体チップ18と、第1の半導体チップ18の上に配置された板部材20と、板部材20の上に配置された第2の半導体チップ22とを備える。第1の半導体チップ18のサイズは第2の半導体チップ22のサイズと等しく、第2の半導体チップ22は第1の半導体チップ18の上方で第1の半導体チップ18と整列して配置されている。
【0018】
第1の半導体チップ18は図示しない回路とこの回路に接続されたパッド24を有する。パッド24は第1の半導体チップ18の少なくとも一辺に沿って配置されている。第2の半導体チップ22は図示しない回路とこの回路に接続されたパッド26を有する。パッド26は第2の半導体チップ22の少なくとも一辺に沿って配置されている。
【0019】
板部材20は例えば銅等の金属板からなる。あるいは、板部材20は絶縁性の板でもよい。絶縁性の板からなる板部材20は例えば複数の層を積層してなるガラスキポキシ基板からなり、隣接する層の間に金属の層を含む。従って、板部材20は熱伝導性に優れている。板部材20は第1の半導体チップ18の上に配置され且つ第1の半導体チップ18のパッド24よりも内寄りの位置に端部を有する。言い換えると、板部材20は後で説明するボンディングワイヤの分だけ第1の半導体チップ18の端部から後退した位置に配置される。
【0020】
第1の半導体チップ18はダイス付け材28により基板12に固定される。板部材20は第1の半導体チップ18の上に接着剤で貼り付けられる。第2の半導体チップ22はダイス付け材30により板部材20に固定される。
第1の半導体チップ18のパッド24はボンディングワイヤ32によって基板12のパッド14に接続され、第2の半導体チップ22のパッド26はボンディングワイヤ34によって基板12のパッド15に接続される。こうして、第1の半導体チップ18のパッド24及び第2の半導体チップ22のパッド26は基板12のパッド14,15に電気的に接続される。そして、封止樹脂36が、第1の半導体チップ18及び第2の半導体チップ22を封止する。
【0021】
組み立て手順は次にようにして行われる。第1の半導体チップ18を基板12に取り付け、第1の半導体チップ18のパッド24をボンディングワイヤ32によって基板12のパッド14に接続する。それから、板部材20を第1の半導体チップ18に取り付け、第2の半導体チップ22を板部材20に取り付け、第2の半導体チップ22のパッド26をボンディングワイヤ34によって基板12のパッド15に接続する。
【0022】
板部材20は第1の半導体チップ18のパッド24よりも内寄りの位置に端部を有する、すなわち、板部材20は第1の半導体チップ18と第2の半導体チップ22との間にあって第1の半導体チップ18及び第2の半導体チップ22の端部から後退した位置に配置されている。従って、第1の半導体チップ18のパッド24が基板12のパッド14にボンディングワイヤ32で接続されていても、第2の半導体チップ22はボンディングワイヤ32と干渉することなく第1の半導体チップ18の上方に配置されることができる。
【0023】
ボンディングワイヤ32が第1の半導体チップ18の表面よりも上方に延びる高さはかなり小さく、板部材20の厚さ(すなわち第1の半導体チップ18と第2の半導体チップ22との間の間隙)は100〜150μmくらいあればよい。第2の半導体チップ22の下面に接着されたシート製ダイス付け材30は絶縁性があるので、ボンディングワイヤ32は第2の半導体チップ22の下面のダイス付け材30に接触しても問題はない。また、ダイス付け30材はクッションの役割も果たしており、著しいワイヤの変形が生じないようになっている。
【0024】
基板12のパッド14,15、第1の半導体チップ18のパッド24、及び第2の半導体チップ22のパッド26は、矩形状の第1の半導体チップ18及び第2の半導体チップ22の一辺上にのみ設けられている。しかし、パッド14,15,24,26は矩形状の第1の半導体チップ18及び第2の半導体チップ22の複数の辺上に設けられることができる。いずれにしても、基板12の回路及びボール16はパッド14,15,24,26の偏った配置に対して、基板12の下面にほぼ一様な分布で配置されることができる。
【0025】
さらに、板部材20は、パッド24,26がある第1の半導体チップ18及び第2の半導体チップ22の側面に対しては上記したように後退して配置されるが、パッド24,26がない第1の半導体チップ18及び第2の半導体チップ22の側面に対してはそれらの半導体チップから外側へ延長され、封止樹脂36の表面36aから外部へ露出されている。つまり、板部材20の側面20aは封止樹脂36の表面36aと同一平面上に位置するようになっている。実施例においては、半導体装置10は樹脂モールドの後でダイサーカットによりパッケージとして個片化され、製品となる。板部材20の側面20a及び封止樹脂36の表面36aはカット平面となっている。
【0026】
板部材20の側面20aは封止樹脂36の表面36aから外部へ露出されているので、半導体装置10の内部で発生した熱が板部材20を通って半導体装置10の外部へ放熱される。このため、半導体装置10の動作が保証される。
さらに、図3に示されるように、板部材20は複数の層20P,20Q,20Rを積層してなる構成とするのが好ましい。例えば、板部材20が金属製の場合には、中央の層20Pは銅板からなり、上下の層20Q,20Rは金の薄膜とする。また、板部材20がガラスエポキシ基板製の場合には、中央の層20Pはガラスエポキシ基板であり、上下の層20Q,20Rは金の薄膜とする。あるいは、金の薄膜の代わりに、銅の薄膜にニッケルメッキと金メッキを施したものとしてもよい。いずれの場合にも、板部材20は3層20P,20Q,20Rを含む構造とする必要はなく、2層の構造でもよい。また、上下の層20Q,20Rは中央の層20Pの全面を覆う必要はなく、中央の層20Pに部分的に被覆されたものでもよい。
【0027】
板部材20は複数の層20P,20Q,20Rを積層してなる構成とすれば、半導体装置10の内部で発生した水分が複数の層20P,20Q,20Rの間を通って半導体装置10の外部へ放出される。2つの層の界面においては密着力が低いので、水分は2つの層の界面を通って出やすい。このため、半導体装置10内に水分がたまって蒸発し、封止樹脂36を膨張させて、半導体装置の作動が不良になるのを防止することができる。
【0028】
図4は本発明の第2実施例の半導体装置10を示す部分切り欠き斜視図である。第1実施例と同様に、半導体装置10は、基板(インターポーザ)12と、基板12に取り付けられた第1の半導体チップ18と、第1の半導体チップ18の上に配置された板部材20と、板部材20の上に配置された第2の半導体チップ22とを備える。第1の半導体チップ18のサイズは第2の半導体チップ22のサイズと等しく、第2の半導体チップ22は第1の半導体チップ18の上方で第1の半導体チップ18と整列して配置されている。
【0029】
基板12は内部回路、パッド14,15及び外部端子としてのボールを有する。第1の半導体チップ18は図示しない回路とこの回路に接続されたパッド24を有する。パッド24は第1の半導体チップ18の少なくとも一辺に沿って配置されている。第2の半導体チップ22は図示しない回路とこの回路に接続されたパッド26を有する。パッド26は第2の半導体チップ22の二辺に沿って配置されている。
【0030】
板部材20は例えばガラスエポキシ基板からなり、表面にパターン化された回路38と、回路38の両端に配置されたパッド40,42とを含む。板部材20は第1の半導体チップ18の上に配置され且つ第1の半導体チップ18のパッド24よりも内寄りの位置に端部を有する。封止樹脂36が、第1の半導体チップ18及び第2の半導体チップ22を封止する。
【0031】
第1の半導体チップ18のパッド24はボンディングワイヤ32によって基板12のパッド14に接続される。第2の半導体チップ22の一辺上のパッド26はボンディングワイヤ34によって基板12のパッド15に接続される。第2の半導体チップ22の他の一辺上のパッド26はボンディングワイヤ44によって板部材20のパッド40に接続される。さらに、板部材20のパッド42はボンディングワイヤ44によって基板12のパッド15に接続される。こうして、第1の半導体チップ18のパッド24及び第2の半導体チップ22のパッド26は基板12のパッド14,15に電気的に接続される。
【0032】
この実施例においても、板部材20は第1の半導体チップ18のパッド24よりも内寄りの位置に端部を有し、従って、第1の半導体チップ18のパッド24が基板12のパッド14にボンディングワイヤ32で接続されていても、第2の半導体チップ22はボンディングワイヤ32と干渉することなく第1の半導体チップ18の上方に配置されることができる。板部材20の厚さ(すなわち第1の半導体チップ18と第2の半導体チップ22との間の間隙)は100〜150μmくらいあればよい。
【0033】
このようにして、基板12のボール16はパッド14,15,24,26の偏った配置に対して、基板12の下面にほぼ均一な分布で配置されることができる。また、回路38とパッド40,42とを含む板部材22はパッド及びボールの再配置を助ける。
さらに、板部材20の側面20aは封止樹脂36の表面36aから外部へ露出されているので、半導体装置10の内部で発生した熱が板部材20を通って半導体装置10の外部へ放熱される。このため、半導体装置10の動作が保証される。また、板部材20は複数の層を積層してなる構成とするのが好ましい。この場合、板部材20はガラスエポキシ基板と、回路38とパッド40,42を形成した導体層とからなり、この導体層は回路38とパッド40,42の部分を除いてガラスエポキシ基板の表面を覆う。導体層は、銅の薄膜に、ニッケルメッキと金メッキを施したものとしてよい。
【0034】
このようにして、板部材20はスタック状に重ね合わせて配置された複数の半導体チップ18,22のワイヤボンディングを可能し、かつ、板部材20によって半導体装置10の冷却を可能にし、かつ、半導体装置10内の水分の排出を可能にする。
【0035】
【発明の効果】
以上説明したように、本発明によれば、1パッケージ内に複数の半導体チップがスタック状に収納され、隣接する半導体チップ間に板部材を配置することにより、パッケージが大きくならず、半導体チップが容易にパッケージ内で配線されることができる半導体装置を得ることができる。また、板部材を介して熱が放散され、放熱特性が改善された半導体装置を得ることができる。また、板部材を予め大きく設計しておき、半導体装置のダイシング時に封止部材とともに板部材を切断することにより、板部材の側面が封止部材の表面に露出され、熱放散特性が改善されるとともに、水分排出経路を形成して半導体装置の内部の圧力が異常に高くなるのを回避できる効果が得られる。
【図面の簡単な説明】
【図1】 本発明の第1実施例の半導体装置を示す断面図である。
【図2】 図1の半導体装置を示す部分切り欠き斜視図である。
【図3】 複数の層からなる板部材の例を示す図である。
【図4】 本発明の第実施例の半導体装置を示す部分切り欠き斜視図である。
【符号の説明】
10…半導体装置
12…基板(インターポーザ)
14,15…パッド
16…ボール
18…半導体チップ
20…板部材
22…半導体チップ
24…パッド
26…パッド
32…ボンディングワイヤ
34…ボンディングワイヤ
36…封止樹脂
40,42…パッド
44,46…ボンディングワイヤ

Claims (6)

  1. 基板に取り付けられ且つパッドを有する第1の半導体チップと、該第1の半導体チップの上に配置され板部材と、該板部材の上に配置され且つパッドを有する第2の半導体チップと、該第1の半導体チップのパッド及び該第2の半導体チップのパッドを該基板のパッド電気的に接続する手段と、該第1の半導体チップ及び該第2の半導体チップを封止する封止部材とからなり、該第1の半導体チップのパッドのある部位における前記板部材の側面は、該第1の半導体チップのパッドよりも内寄りの位置にあり、該第1の半導体チップのパッドのない部位における板部材の側面は、前記封止部材の表面から外部に露出されていることを特徴とする半導体装置。
  2. 該第1の半導体チップのパッド及び該第1の半導体チップのパッドを該基板のパッドに電気的に接続する手段は、ワイヤからなることを特徴とする請求項1に記載の半導体装置。
  3. 該板部材は複数の層を積層してなることを特徴とする請求項1に記載の半導体装置。
  4. 該板部材は銅板からなる中央の層と、金の薄膜からなる上下の層とが積層されたものであることを特徴とする請求項3に記載の半導体装置
  5. 該板部材はガラスエポキシ基板からなる中央の層と、金の薄膜、又は銅の薄膜にニッケルメッキと金メッキを施した、上下の層とが積層されたものであることを特徴とする請求項3に記載の半導体装置
  6. 該板部材はパッドを備え、該第1の半導体チップのパッド及び該第2の半導体チップのパッドを該基板のパッドに電気的に接続する手段は、該第1の半導体チップのパッド及び該第2の半導体チップのパッドの少なくとも一方を該板部材のパッドに電気的に接続する手段と、該板部材のパッドを該基板のパッドに電気的に接続する手段とを含むことを特徴とする請求項1に記載の半導体装置。
JP2001145238A 2001-05-15 2001-05-15 半導体装置 Expired - Fee Related JP4454181B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001145238A JP4454181B2 (ja) 2001-05-15 2001-05-15 半導体装置
US09/973,002 US6740970B2 (en) 2001-05-15 2001-10-10 Semiconductor device with stack of semiconductor chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001145238A JP4454181B2 (ja) 2001-05-15 2001-05-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2002343928A JP2002343928A (ja) 2002-11-29
JP4454181B2 true JP4454181B2 (ja) 2010-04-21

Family

ID=18991085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001145238A Expired - Fee Related JP4454181B2 (ja) 2001-05-15 2001-05-15 半導体装置

Country Status (2)

Country Link
US (1) US6740970B2 (ja)
JP (1) JP4454181B2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196529A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体装置及びその配線方法
TW479339B (en) * 2001-03-01 2002-03-11 Advanced Semiconductor Eng Package structure of dual die stack
KR100401020B1 (ko) * 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US8089142B2 (en) 2002-02-13 2012-01-03 Micron Technology, Inc. Methods and apparatus for a stacked-die interposer
US7479407B2 (en) * 2002-11-22 2009-01-20 Freescale Semiconductor, Inc. Digital and RF system and method therefor
US7091590B2 (en) * 2003-08-11 2006-08-15 Global Advanced Packaging Technology H.K. Limited Multiple stacked-chip packaging structure
US6983359B2 (en) * 2003-08-13 2006-01-03 Via-Cyrix, Inc. Processor and method for pre-fetching out-of-order instructions
US20050035441A1 (en) * 2003-08-15 2005-02-17 Kwanghak Lee Integrated circuit stack with partially etched lead frames
KR100621547B1 (ko) * 2004-01-13 2006-09-14 삼성전자주식회사 멀티칩 패키지
US6937477B2 (en) * 2004-01-21 2005-08-30 Global Advanced Packaging Technology H.K. Limited Structure of gold fingers
JP4203031B2 (ja) * 2004-03-18 2008-12-24 株式会社東芝 積層型電子部品の製造方法
US7245003B2 (en) * 2004-06-30 2007-07-17 Intel Corporation Stacked package electronic device
JP2006235031A (ja) 2005-02-23 2006-09-07 Fuji Xerox Co Ltd マルチチップモジュールおよびその実装方法
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) * 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7605476B2 (en) * 2005-09-27 2009-10-20 Stmicroelectronics S.R.L. Stacked die semiconductor package
US8026611B2 (en) * 2005-12-01 2011-09-27 Tessera, Inc. Stacked microelectronic packages having at least two stacked microelectronic elements adjacent one another
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
JP4823089B2 (ja) * 2007-01-31 2011-11-24 株式会社東芝 積層型半導体装置の製造方法
JP5205867B2 (ja) * 2007-08-27 2013-06-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR101413220B1 (ko) * 2007-10-02 2014-06-30 삼성전자주식회사 인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조방법
TWI422018B (zh) * 2008-08-20 2014-01-01 Pixart Imaging Inc 感測模組
FR3012670A1 (fr) * 2013-10-30 2015-05-01 St Microelectronics Grenoble 2 Systeme electronique comprenant des dispositifs electroniques empiles munis de puces de circuits integres
TWI620356B (zh) * 2016-10-07 2018-04-01 欣興電子股份有限公司 封裝結構及其製作方法
KR102508552B1 (ko) * 2018-04-30 2023-03-10 에스케이하이닉스 주식회사 쓰루 몰드 비아를 포함하는 스택 패키지

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012323A (en) * 1989-11-20 1991-04-30 Micron Technology, Inc. Double-die semiconductor package having a back-bonded die and a face-bonded die interconnected on a single leadframe
JP2971637B2 (ja) 1991-06-17 1999-11-08 富士通株式会社 半導体装置
US5323060A (en) * 1993-06-02 1994-06-21 Micron Semiconductor, Inc. Multichip module having a stacked chip arrangement
US5528083A (en) * 1994-10-04 1996-06-18 Sun Microsystems, Inc. Thin film chip capacitor for electrical noise reduction in integrated circuits
JPH08130292A (ja) 1994-11-02 1996-05-21 Hitachi Ltd マルチチップモジュール型半導体装置
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5696031A (en) * 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
US6252302B1 (en) * 1996-09-19 2001-06-26 Warren M. Farnworth Heat transfer material for an improved die edge contacting socket
KR100290886B1 (ko) * 1998-05-09 2001-07-12 김영환 초고집적회로반도체패키지및그제조방법
KR100319608B1 (ko) * 1999-03-09 2002-01-05 김영환 적층형 반도체 패키지 및 그 제조방법
US6316727B1 (en) * 1999-10-07 2001-11-13 United Microelectronics Corp. Multi-chip semiconductor package
US6252305B1 (en) * 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US6359340B1 (en) * 2000-07-28 2002-03-19 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement

Also Published As

Publication number Publication date
US20020171136A1 (en) 2002-11-21
US6740970B2 (en) 2004-05-25
JP2002343928A (ja) 2002-11-29

Similar Documents

Publication Publication Date Title
JP4454181B2 (ja) 半導体装置
US7485490B2 (en) Method of forming a stacked semiconductor package
KR101678539B1 (ko) 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
US7521285B2 (en) Method for fabricating chip-stacked semiconductor package
KR100698526B1 (ko) 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
US7982298B1 (en) Package in package semiconductor device
US7211900B2 (en) Thin semiconductor package including stacked dies
US6531784B1 (en) Semiconductor package with spacer strips
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
JP3685947B2 (ja) 半導体装置及びその製造方法
KR101076537B1 (ko) 다이 위에 적층된 역전된 패키지를 구비한 멀티 칩 패키지모듈
JP3526788B2 (ja) 半導体装置の製造方法
US20020096785A1 (en) Semiconductor device having stacked multi chip module structure
KR101166575B1 (ko) 적층형 패키지들 간 도선연결에 의한 상호연결을 이용한반도체 멀티-패키지 모듈 및 그 제작 방법
JP2000077563A (ja) 半導体装置およびその製造方法
JPH0846085A (ja) 半導体装置及びその製造方法
KR20010012187A (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
KR20020078931A (ko) 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법
US20100140801A1 (en) Device
KR20030018642A (ko) 스택 칩 모듈
WO2012054335A1 (en) Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristic
KR20100069589A (ko) 반도체 디바이스
JPWO2003012863A1 (ja) 半導体装置及びその製造方法
JP3547303B2 (ja) 半導体装置の製造方法
JP3910391B2 (ja) 積層型半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080222

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091110

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100126

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100202

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130212

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130212

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130212

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140212

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees