KR100290886B1 - 초고집적회로반도체패키지및그제조방법 - Google Patents

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Abstract

본 발명은 집적도가 우수하고 패키징 단계에서 적층이 진행되기 때문에 공정이 단순하며, 외부로 노출되지 않도록 보호된 극히 짧은 신호선을 가지므로 인해 기계적·전기적 신뢰성이 우수한 초고집적회로 반도체 패키지를 제공하기 위한 것이다.
이를 위해, 본 발명은 전기적 회로가 형성된 인쇄회로기판(1)과, 상기 인쇄회로기판(1) 상에 수직하게 세워져 부착되며 일정 간격 이격되도록 배치되는 복수개의 반도체칩(2)과, 상기 각 반도체칩(2)의 본딩패드(11)와 인쇄회로기판(1)의 패드를 전기적으로 연결하는 전도성 연결부재와, 상기 인쇄회로기판(1) 상부의 각 반도체칩(2) 및 전도성 연결부재를 감싸게 되는 봉지바디(4)와, 상기 인쇄회로기판(1) 저면에 부착되며 인쇄회로기판(1)의 내부 회로를 통해 반도체칩(2)에 전기적으로 연결되는 외부접속단자들로 구성됨을 특징으로 하는 초고집적회로 반도체 패키지가 제공된다.

Description

초고집적회로 반도체 패키지 및 그 제조방법{ultra high density integrated circuit semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 칩의 메모리 증가를 위해 적층함에 있어서 기계적·전기적 신뢰성이 높고 경박단소화된 패키지 구조 및 그 제조방법을 제공하기 위한 것이다.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구를 만족시키기 위해 지금까지 계속 발전해오고 있다.
집적회로의 소형화에 대한 방법의 진보는 회로가 구현된 단일의 집적 실리콘 또는 칩속으로 수백만 개의 회로소자들이 집적되는 것을 가능하게 하였으며, 공간의 효율성을 제고하여 집적회로들을 패키징하는 방법에 대한 중요성을 부각시켜왔다.
한편, 도 1은 메모리 용량이 확장된 반도체 패키지 스택을 얻기 위한 구조예를 나타낸 것으로서, 패키징이 완료된 티·에스·오·피 단품(P)들을 적층하여 메모리 용량이 확장된 반도체 패키지 스택(T)을 얻게 된다.
도 1에 나타낸 반도체 패키지 스택의 제조 과정은 다음과 같다.
먼저, 단품인 티·에스·오·피(TSOP ; Thin Small Outline Package)를 2개 준비하여 각 티·에스·오·피(P)의 아우터리드를 곧게 편 다음, 상기 아웃터리드(18)의 선단부를 컷팅한다.
이어서, 상기 티·에스·오·피들의 아웃터리드(18)를 서로 일치하도록 정렬한 상태에서 서로 접착시킨다.
이 때, 위에 위치하는 티·에스·오·피 및 아래에 위치하는 티·에스·오·피 사이에는 접착제(19)(폴리이미드; polyimide)가 개재된다.
그 후, 선단부가 컷팅된 각 티·에스·오·피의 아우터리드(18)를 연결하기 위해 홀(20)이 뚫린 적층용 레일(21)을 준비하여, 상기 적층용 레일(21)의 홀(20)과 서로 접합된 티·에스·오·피의 아우터리드 선단부를 정렬시킨 상태에서 아웃터리드(18)를 레일(21)의 홀(20)에 끼워 맞춘다.
그 다음, 접착제(19)를 이용하여 레일(21) 상단부를 티·에스·오·피 상면에 부착 고정시키므로써 레일(21)의 유동을 방지한다.
이어, 솔더 페이스트(22)를 레일(21)의 홀(20) 상부에 부착한 후, 솔더 페이스트(22)에 열을 가해서 레일(21)과 아우터리드(18)를 접합시킨다.
상기한 바와 같은 과정을 거쳐 2개의 패키지를 기계적·전기적으로 연결시키면 적층된 패키지가 완성되며, 이 때 패키지의 메모리 용량은 2배로 늘어나게 된다.
한편, 상기한 적층형 패키지 스택은 메모리의 요구되는 용량에 따라 티·에스·오·피를 원하는 수만큼 적층하여 제작하게 된다.
예를 들어, 4메가 DRAM의 티·에스·오·피를 가지고, 16메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피 4개를 상기한 공정을 거쳐 적층하면 된다.
도 3은 적층형 패키지 스택의 다른 실시예를 나타낸 것으로서, TAB 패키지를 적층하는 구조에 관한 것이다.
이에 관해서는 U.S 특허 No. 5,198,888에 상세히 기재되어 있다.
이와 같은 종래의 패키지 스택들은 패키징을 거쳐 만들어진 단품 패키지를 다시 적층하므로 부피가 크고 무거우며, 다단계를 이루는 연결부위가 노출될 뿐만 아니라, 접합부위의 강도가 약해 기계적 신뢰성이 저하되는 문제점이 있었다.
또한, 칩(2)의 본딩패드에서부터 인쇄회로기판까지 긴 신호선을 거쳐야 하므로 고속 성능 실현시, 신호지연, 간섭 노이즈등이 커지는 등 전기적 신뢰성 또한 저하되는 문제점이 있었다.
한편, 제조 과정에 있어서, 여러 번의 접합 단계를 거쳐야 하므로 구성 재료의 변형을 초래하거나, 칩(2)과 봉지바디(4)와의 계면 접착력이 약화되는 문제점이 있었다.
또한, 패키지의 리드 피치가 좁아질수록 패키지 리드에 도포되는 솔더 페이스트(22)의 양을 콘트롤 하기가 어려우며, 솔더 페이스트의 도포불량에 의해 리드간의 절연이 제대로 이루어지지 않게 되는 문제점이 있었다.
이와 더불어, 레일(21)을 별도로 제작하는 공정이 필요하고, 제작된 레일을 패키지 상면에 부착하기 위해 상·하부 티·에스·오·피의 리드를 정렬시키는 공정이 필요하며, 레일(21)의 홀에 티·에스·오·피의 아우터리드를 끼울 경우 및 레일(21) 상단부와 패키지 상면을 접합시킬 경우에도 각각 정렬 과정이 수반되어야 하므로 패키지 스택 제작 공정이 복잡해지게 되는 문제점이 있었다.
그리고, 단품 패키지를 만드는 공정이 끝난 상태에서 이를 다시 적층하는 공정이 추가되므로 인해 총공정수가 많아지며, 단품 패키지에 대한 패키징 공정용 장비외에 별도의 패키지 적층용 장비를 추가적으로 갖추어야 하므로 많은 추가 비용이 소요되고, 제작 기간도 길어지게 되는등 많은 문제점이 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 집적도가 우수하고 공정이 단순하며, 아우터리드를 사용하지 않아 극히 짧은 신호전달 경로를 가지므로 인해 우수한 기계적·전기적 신뢰성을 갖는 반도체 패키지를 제공하는데 그 목적이 있다.
도 1a는 종래의 적층형 반도체 패키지를 나타낸 종단면도
도 1b는 도 1a의 A방향에서 본 측면도
도 2는 종래의 적층형 반도체 패키지 조립전 상태를 나타낸 정면도
도 3은 종래의 적층형 반도체 패키지의 다른 예를 나타낸 측면도
도 4는 본 발명의 적층형 반도체 패키지의 제1실시예를 나타낸 사시도
도 5는 제1실시예의 반도체 패키지를 나타낸 종단면도
도 6a 내지 도 6f는 본 발명에 따른 적층형 반도체 패키지에 대한 패키징 과정을 순차적으로 나타낸 정면도로서,
도 6a는 인쇄회로기판을 나타낸 사시도
도 6b는 도 6a의 인쇄회로기판에 형성된 안착홈에 첫 번째 반도체칩을 세운 상태를 나타낸 정면도
도 6c는 첫 번째 반도체칩을 세운 상태에서 수행되는 와이어 본딩 과정을 설명하기 위해 나타낸 정면도
도 6d는 첫 번째 반도체칩에 이은 두 번째 반도체칩의 와이어 본딩 과정을 설명하기 위해 나타낸 정면도
도 6e는 전(全) 칩에 대한 와이어 본딩이 완료된 후의 상태를 나타낸 정면도
도 6f는 봉지수지를 이용하여 봉지한 후의 상태를 나타낸 정면도
도 6g는 솔더볼을 마운팅한 후의 상태를 나타낸 정면도
도 7은 도 6c의 B부를 확대하여 나타낸 사시도
도 8은 본 발명에 적용되는 캐필러리의 다른 실시예인 투웨이 캐필러리를 나타낸 종단면도
도 9는 본 발명의 적층형 반도체 패키지의 제2실시예를 나타낸 사시도
도 10은 제2실시예에 따른 반도체 패키지의 종단면도
도 11은 제2실시예에 따는 반도체 패키지의 볼본딩부에 대한 봉지 공정을 설명하기 위한 사시도
도 12는 도 10의 반도체 패키지의 방열(放熱) 작용을 설명하기 위한 사시도
도 13은 본 발명에 따른 반도체 패키지의 제3실시예를 나타낸 사시도
도 14는 제3실시예에 따른 반도체 패키지의 종단면도
도 15a 내지 도 15h는 도 13의 반도체 패키지에 대한 패키징 과정을 나타낸 정면도 및 사시도로서,
도 15a는 인쇄회로기판을 나타낸 상태도
도 15b는 인쇄회로기판 상에 와이어 본딩 진행을 위해 첫 번째 반도체칩이 안착되는 상태를 나타낸 사시도
도 15c는 도 15b의 반도체칩이 와이어 본딩된 상태를 나타낸 사시도
도 15d는 첫 번째 반도체칩을 젖힌 상태에서 두 번째 반도체칩에 대한 와이어 본딩이 진행된 상태를 나타낸 사시도
도 15e는 와이어 본딩 완료후, 본딩 완료된 칩들을 칩간 본딩을 위해 일으켜 세운 상태를 나타낸 정면도
도 15f는 도 15e의 칩들을 접합시키기 위해 치구를 이용하여 가압하기 직전의 상태를 나타낸 정면도
도 15g는 도 15e에 나타낸 칩들간의 접합 완료 후, 봉지수지를 이용하여 봉지한 상태를 나타낸 사시도
도 15h는 솔더볼을 마운팅한 후의 상태를 나타낸 정면도
도 16은 본 발명에 따른 반도체 패키지의 제4실시예를 나타낸 사시도
도 17는 제4실시예에 따른 반도체 패키지의 종단면도
도 18은 제4실시예의 반도체 패키지 봉지공정을 설명하기 위한 사시도
도 19는 제4실시예에 따른 반도체 패키지의 방열(放熱) 작용을 설명하기 위한 사시도
도면의 주요부분에 대한 부호의 설명
1:인쇄회로기판 2:반도체칩
3:골드볼 4:봉지바디
5:솔더볼 6:요홈
7:다이본딩용 접착테이프 8:칩간 접착용 테이프
9a:와이어 본딩용 캐필러리
9b:와이어 본딩용 투 웨이 캐필러리
10a:좌·우 압착판 10b:상부 압착판
11:본딩패드 12:기판의 패드
13:봉지제 14:방열용 통공
15:방열캡 16:포팅 노즐
17:골드 와이어 18:리드
19:접착제 21:홀
21:적층용 레일 22:솔더 페이스트
상기한 목적을 달성하기 위한 본 발명의 제1형태에 따르면, 전기적 회로가 형성된 인쇄회로기판과, 상기 인쇄회로기판 상에 수직하게 세워져 부착되며 일정 간격 이격되도록 배치되는 복수개의 반도체칩과, 상기 각 반도체칩의 본딩패드와 인쇄회로기판의 패드를 전기적으로 연결하는 전도성 연결부재와, 상기 인쇄회로기판 상부의 각 반도체칩 및 전도성 연결부재를 감싸게 되는 봉지바디와, 상기 인쇄회로기판 저면에 부착되며 인쇄회로기판의 내부 회로를 통해 반도체칩에 전기적으로 연결되는 외부접속단자들;로 구성됨을 특징으로 하는 초고집적회로 반도체 패키지가 제공된다.
상기한 목적을 달성하기 위한 본 발명의 제2형태에 따르면, 전기적 회로가 형성된 인쇄회로기판과, 상기 인쇄회로기판 상에 수직하게 세워져 부착되며 일정 간격 이격되도록 배치되는 복수개의 반도체칩과, 상기 각 반도체칩의 본딩패드와 인쇄회로기판의 패드를 전기적으로 연결하는 전도성 연결부재들과, 상기 각 반도체칩의 본딩패드와 이에 대응하는 전도성 연결부재를 감싸게 되는 봉지제와, 상기 반도체칩과 봉지제를 감싸도록 인쇄회로기판 상부에 씌워지며 각면 중앙부에 방열용 통공이 형성되는 방열캡과, 상기 인쇄회로기판 저면에 부착되며 인쇄회로기판의 내부 회로를 통해 반도체칩에 전기적으로 연결되는 외부접속단자들;로 구성되는 초고집적회로 반도체 패키지가 제공된다.
이하, 본 발명의 실시예들을 첨부도면 도 4 내지 도 19를 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 적층형 반도체 패키지의 제1실시예를 나타낸 사시도이고, 도 5는 제1실시예의 반도체 패키지를 나타낸 종단면도로서, 제1실시예에 따른 본 발명의 반도체 패키지(P1)는, 전기적 회로가 형성된 인쇄회로기판(1)과, 상기 인쇄회로기판(1) 상에 수직하게 세워져 부착되며 일정 간격 이격되도록 배치되는 복수개의 반도체칩(2)과, 상기 각 반도체칩(2)의 본딩패드와 인쇄회로기판(1)의 패드를 전기적으로 연결하는 전도성 연결부재인 골드볼(3)과, 상기 인쇄회로기판(1) 상부의 각 반도체칩(2) 및 전도성 연결부재를 감싸게 되는 봉지바디(4)와, 상기 인쇄회로기판(1) 저면에 부착되며 인쇄회로기판(1)의 내부 회로를 통해 반도체칩(2)에 전기적으로 연결되는 외부접속단자인 솔더볼(5)들로 구성된다.
이 때, 상기 적층용 인쇄회로기판(1)에는 반도체칩(2)이 기판면에 대하여 수직하게 서도록 반도체칩(2)을 심기 위한 요홈(6)이 형성되어 있으며, 상기 요홈(6) 바닥에는 다이본딩용 접착테이프(7)가 부착되어 있다.
한편, 상기 요홈(6) 바닥에 부착된 다이본딩용 접착테이프(7) 상면으로부터 요홈(6) 입구까지의 깊이는, 반도체칩 부착시 반도체칩(2)에 형성된 본딩패드(11)가 표면에 노출되도록, 반도체칩(2) 가장자리에서 반도체칩의 본딩패드(11)까지의 거리와 동일한 치수를 갖도록 형성되어야 한다.
즉, 상기 인쇄회로기판(1)의 상면에 각 반도체칩(2)의 하단부가 삽입되는 복수개의 요홈(6)이 형성되며, 요홈(6)의 깊이는 홈 바닥에 부착되는 다이본딩용 접착테이프(7)의 깊이를 고려하여 180∼420㎛로 형성된다.
또한, 일반적으로 폴리이미드로 제작되는 다이본딩용 접착테이프(7)의 두께는 압착 후 80∼120㎛를 이루게 된다.
또한, 상기 반도체칩들 간에도 인쇄회로기판(1) 상에 세워진 반도체칩(2)들 간의 충돌을 방지하도록 버퍼(buffer) 역할을 하는 칩간 접착용 테이프(8)가 개재된다.
이 때, 상기 다이본딩용 접착테이프(7) 및 칩간 접착용 테이프(8)는 양면 접착테이프로서, 상기 다이본딩용 접착테이프 및 칩간 접착용 테이프는 동일 재질로 제작되어도 무방하며, 칩들간에는 접착력이 약해도 되므로 비용 측면에서 칩간 접착용 테이프(8)는 다이본딩용 접착테이프(7)와는 달리 접착력이 약한 다른 재질이어도 무방하다.
이와 같이 구성된 본 발명의 제1실시예의 반도체 패키지(P1)에 대한 패키징과정을 도 6a 내지 도 6f를 참조하여 설명하면 후술하는 바와 같다.
먼저, 도 6a에 나타낸 바와 같은 적층용 인쇄회로기판(1)을 준비한다.
상기한 인쇄회로기판(1)이 준비된 상태에서 인쇄회로기판이 예열판(100) 상부에 안착되어 반도체칩(2)과 인쇄회로기판(1)의 예열이 완료되면, 예열된 반도체칩(2)을 기판 상면의 요홈(6)에 삽입하여 수직으로 세운 상태에서 상부 압착판(10b)을 이용하여 반도체칩(2) 상부에 누름력을 가해 인쇄회로기판(1)의 요홈(6)내에 부착된 다이본딩용 접착테이프(7)에 반도체칩(2)을 본딩시키게 된다.
이 때, 다이본딩용 접착테이프(7)의 예열온도는 200℃이며 경화를 위한 피크온도는 400℃이다.
그 후, 상기 반도체칩(2)의 본딩패드(11)와 기판의 패드(12)를 전도성 연결부재인 골드볼(3)로 본딩하게 되는데, 이를 위해서는 와이어 본딩용 캐필러리(9a)가 사용되며, 상기 캐필러리(9a)는 본딩시 기판면에 대해 45°기울어진 상태로 진입하게 된다.
따라서, 상기 각 반도체칩(2)에 대한 다이본딩 및 볼본딩은 볼본딩 수행시 캐필러리(9a)의 진입 및 후퇴가 간섭받지 않도록 하기 위해, 도 6b 내지 도6f에 나타낸 바와 같이 인쇄회로기판(1)의 한쪽 요홈(6)에서부터 차례로 하나씩 해나가게 된다.
즉, 첫 번째 반도체칩(2)에 대한 다이본딩 및 볼본딩이 완료된 후, 그 다음 반도체칩(2)에 대한 다이본딩 및 볼본딩이 행해지게 되며, 이는 적층되는 반도체칩(2)의 수만큼 연속적으로 행해지게 된다.
한편, 볼본딩 진행시, 캐필러리(9a)가 반도체칩(2)을 미는 힘(F)의 X방향 분력(FX)에 의해 반도체칩(2)이 넘어지지 않도록 지지 및 압착하는 좌·우 압착판(10a)이 구비되어, 도 6d에 나타낸 바와 같이 상기 측면 지지용 좌·우 압착판(10a)이 반도체칩(2)을 지지해 주게 된다.
또한, 볼본딩시 상기 캐필러리(9a)에서 나오는 골드볼(3)은 도 7에 나타낸 바와 같이 반도체칩(2)의 본딩패드(11) 및 기판의 패드(12)에 동시에 본딩된다.
한편, 인쇄회로기판(1)상에 전(全) 반도체칩(2)에 대한 다이본딩 및 볼본딩이 완료되면 좌·우 압착판(10a)을 이용하여 양측 반도체 칩들을 좌·우 양방향에서 압착하므로써 칩간 본딩을 행하게 되며, 이는 이미 반도체칩(2)들의 상단부에 부착된 칩간 접착용 테이프(8)에 의해 가능하게 됨은 물론이다.
상기한 순서를 따라, 다이본딩과 볼본딩 및 칩간 본딩을 순차적으로 수행한 후에는, 봉지수지(Encapsulant resin)를 이용하여 반도체칩(2)과 골드볼(3)을 봉지하므로써 적층된 반도체칩과 골드볼 및 볼본딩된 부분들이 보호될 수 있도록 봉지바디(4)(encapsulating body)를 형성하게 된다.
이 때, 봉지수지는 칩간에 존재하는 공간을 채우게 된다.
그리고, 반도체칩(2)들 및 볼본딩 부분들에 대한 봉지가 완료된 후에는 최종적으로 기판 저면에 솔더볼(5)을 마운팅하게 된다.
일반적으로, 솔더볼은 185℃정도의 아주 멜팅 포인트가 낮은 금속재료로서, 솔더볼이 먼저 마운팅되면 몰딩, 테이프 본딩 등의 공정을 진행하기 어려울 뿐만 아니라 핸들링도 문제되므로, 솔더볼을 갖는 모든 패키지 타입에서 솔더볼은 최종적으로 기판에 부착된다.
한편, 상기한 바와 같이하여 패키징된 초고집적회로 패키지(P1)는 반도체칩(2)의 전기적 특성을 기판 상면의 금속배선(도시는 생략함) 및 기판의 내부회로를 통해 패키지 하부의 솔더볼(5)로 전달하여 상기 패키지가 실장된 메인보드(도시는 생략함)에 전달할 수 있게 된다.
도 8은 본 발명에 적용되는 캐필러리의 다른 실시예인 투웨이 캐필러리를 나타낸 구성도로서, 투웨이 캐필러리(9b)의 모세관을 통해 2줄의 골드 와이어가 동시에 배출되어 골드볼(3)의 체적을 증가시키므로써 볼본딩 부위의 본딩 신뢰성을 향상시킬 수 있도록 한 것이다.
도 9는 본 발명의 적층형 반도체 패키지의 제2실시예를 나타낸 사시도이고, 도 10은 제2실시예에 따른 반도체 패키지의 종단면도로서, 제2실시예에 따른 본발명의 반도체 패키지(P2)는, 전기적 회로가 형성된 인쇄회로기판(1)과, 상기 인쇄회로기판(1) 상에 수직하게 세워져 부착되며 일정 간격 이격되도록 배치되는 복수개의 반도체칩(2)과, 상기 각 반도체칩(2)의 본딩패드와 인쇄회로기판(1)의 패드를 전기적으로 연결하는 전도성 연결부재인 골드볼(3)들과, 상기 각 반도체칩(2)의 본딩패드와 이에 대응하는 전도성 연결부재를 감싸게 되는 봉지제(13)와, 상기 반도체칩(2)과 봉지제(13)를 감싸도록 인쇄회로기판(1) 상부에 씌워지며 각면 중앙부에 방열용 통공(14)이 형성되는 방열캡(15)과, 상기 인쇄회로기판(1) 저면에 부착되며 인쇄회로기판의 내부 회로를 통해 반도체칩(2)에 전기적으로 연결되는 외부접속단자인 솔더볼(5)들;로 구성된다.
이 때, 상기 인쇄회로기판(1)의 상면에 각 반도체칩(2)의 하단부가 삽입되는 복수개의 요홈(6)이 형성되며, 상기 요홈(6)의 깊이는 홈 바닥에 부착되는 다이본딩용 접착테이프(7)의 두께를 고려하여 180∼420㎛로 형성되며, 일반적으로 폴리이미드로 제작되는 다이본딩용 접착테이프(7)의 두께가 압착 후 80∼120㎛를 이루게 됨은 제1실시예에서와 마찬가지이다.
또한, 상기 반도체칩(2)들 간에도 인쇄회로기판(1) 상에 세워진 반도체칩들 간의 충돌을 방지하도록 버퍼(buffer) 역할을 하는 칩간 접착용 테이프(8)가 개재됨도 제1실시예에서와 마찬가지이다.
이 때, 상기 다이본딩용 접착테이프(7) 및 칩간 접착용 테이프(8)는 양면 접착테이프로서, 다이본딩용 접착테이프(7) 및 칩간 접착용 테이프(8)는 동일 재질로제작되어도 무방하며, 칩들간에는 접착력이 약해도 되므로 비용 측면에서 칩간 접착용 테이프(8)는 다이본딩용 접착테이프(7)와는 달리 접착력이 약한 다른 재질이어도 무방하며 이 또한 제1실시예에서와 마찬가지이다.
한편, 상기 방열캡(15)의 재질은 표면 산화 방지 처리를 한 Cu 또는 Al 또는 그의 합금으로 함이 바람직하며, 방열캡(15)에 형성된 방열용 통공(14)은 반도체칩(2)들 사이에 형성된 공간들과 연통하도록 형성된다.
이와 같이 구성된 본 발명의 제2실시예의 반도체 패키지(P2)에 대한 패키징 과정중 다이본딩 과정과 볼본딩 과정 및 칩간 본딩 과정은 전술한 바와 동일하므로 설명을 생략하고 그 이후의 과정만을 설명하고자 한다.
즉, 인쇄회로기판(1) 상에서 적층하고자 하는 반도체칩(2)들에 대한 볼본딩 및 칩간 본딩이 모두 완료된 후에는, 상기 인쇄회로기판(1) 상에 위치하는 반도체칩(2)들 위로 방열캡(15)을 덮어 씌운다.
그 후, 도 11에 나타낸 바와 같이, 포팅 노즐(16)을 이용하여 상기 방열캡(15)의 면상에 형성된 방열용 통공(14)을 통해 액상의 봉지제(13)(encapsulant)를 주입하여 봉지제(13)가 경화되도록 하므로써 볼본딩된 부위가 보호되도록 한다.
이에 따라, 제2실시예에 따른 본발명의 반도체 패키지(P2)는 상기 방열캡(15)의 면 상에는 방열용 통공(14)이 형성되어 있고, 상기 방열용 통공(14)은 반도체칩(2) 사이의 공간들과 연통하도록 형성되어 있으므로, 반도체 패키지의구동시, 찬 공기는 도 12에 화살표로 나타낸 바와 같이 방열용 통공(14)을 통해 유입되어 반도체칩(2) 사이의 공간을 지나면서 반도체칩(2)을 냉각시키게 된다.
즉, 반도체칩(2) 내부에서 발생되는 열이 유동하는 찬공기와의 직접적인 열교환을 통해 외부로 방출되므로 방열성능이 다른 구조의 반도체 패키지에 비해 보다 향상된다.
한편, 상기한 제1 및 제2실시예의 반도체 패키지에서 다이본딩시, 다이본딩용 접착테이프(7)를 사용하지 않고 에폭시 레진 등의 페이스트를 쓰고자 할 경우에는, 인쇄회로기판(1)에 형성된 요홈(6)에 페이스트를 도포한 다음, 다이본딩을 실시하게 된다.
이 때, 다이본딩 진행후, 곧 바로 와이어본딩 공정이 진행되므로 인해 페이스트의 재료는 오븐 큐어(oven cure)용이 아닌 스냅 큐어(snap cure)용을 선택해야 한다.
도 13은 본 발명에 따른 반도체 패키지의 제3실시예를 나타낸 사시도이고, 도 14는 제3실시예에 따른 반도체 패키지의 종단면도로서, 본 발명의 반도체 패키지(P3)의 제3형태는 전기적 회로가 형성된 인쇄회로기판(1)과, 상기 인쇄회로기판(1) 상에 수직하게 세워져 부착되며 일정 간격 이격되도록 배치되는 복수개의 반도체칩(2)과, 상기 각 반도체칩(2)의 본딩패드(11)와 인쇄회로기판(1)의 패드(12)를 전기적으로 연결하는 전도성 연결부재인 골드 와이어(17)들과, 상기 인쇄회로기판(1) 상부의 각 반도체칩(2) 및 전도성 연결부재를 감싸게 되는 봉지바디(4)와, 상기 인쇄회로기판(1) 저면에 부착되며 인쇄회로기판(1)의 내부 회로를 통해 반도체칩(2)에 전기적으로 연결되는 외부접속단자인 솔더볼(5)들;로 구성된다.
이 때, 상기 인쇄회로기판(1)의 상면에 각 반도체칩(2)의 하단부가 삽입되는 복수개의 요홈(6)이 형성되며, 요홈(6)의 깊이 및 상기 요홈(6)의 바닥면에 부착되는 다이본딩용 접착테이프(7)의 두께 및 재질은 제1·2실시예에서와 마찬가지이다.
또한, 상기 반도체칩(2)들 간에 인쇄회로기판(1) 상에 세워진 반도체칩(2)들의 충돌을 방지하는 버퍼 역할을 하는 칩간 접착용 테이프(8)가 개재됨도 제1·2실시예에서와 마찬가지이다
그리고, 상기 다이본딩용 접착테이프(7) 및 칩간 접착용 테이프(8)는 양면 접착테이프로서, 다이본딩용 접착테이프(7) 및 칩간 접착용 테이프(8)는 동일 재질로 제작되어도 무방하며, 칩들간에는 접착력이 약해도 되므로 비용 측면에서 칩간 접착용 테이프(8)는 다이본딩용 접착테이프(7)와는 달리 접착력이 약한 다른 재질이어도 무방하며, 이 또한 제1·2실시예에서와 마찬가지이다.
이와 같이 구성된 본 발명의 제3실시예의 반도체 패키지(P3)에 대한 패키징 과정 및 작용을 설명하면 다음과 같다.
먼저, 도 15a에 나타낸 바와 같은 적층용 인쇄회로기판(1)을 준비한다.
이 때, 상기 적층용 인쇄회로기판(1)에는 반도체칩(2)이 기판면에 대하여 수직하게 서도록 반도체칩(2)을 심기 위한 요홈(6)이 형성되어 있으며, 상기 요홈(6)바닥에는 다이본딩용 접착테이프(7)가 부착되어 있다.
인쇄회로기판(1)이 준비되어, 도 15b에 나타낸 바와 같이 예열판(100) 상부에 안착되고 인쇄회로기판(1) 상면에 첫 번째 반도체칩(2)이 안착된 후에는, 와이어본딩공정을 진행하기 위해 예열판(100)을 통해 인쇄회로기판 및 반도체칩을 가열한다.
그 후, 반도체칩(2)의 각 본딩패드(11)와 인쇄회로기판(1)의 각 패드(12) 사이를 전도성 연결부재인 골드 와이어(17)를 이용하여 본딩한다.
이 때, 상기 와이어 본딩시의 온도는 200℃인 반면, 인쇄회로기판(1)의 요홈(6)에 부착된 다이본딩용 접착테이프(7)는 피크 온도인 400℃ 정도의 고온에서 경화되어 접착력을 발휘하므로 와이어 본딩시 반도체칩(2)이 다이본딩용 접착테이프(7)에 부착되는 현상은 일어나지 않는다.
첫 번째 반도체칩(2)에 대한 와이어 본딩이 완료되면, 상기 첫 번째 반도체칩(2)을 도 15c에 나타낸 바와 같이 뒤로 젖힌 다음, 두 번째 반도체칩(2)을 안착시키고 전술한 바와 같이 두 번째 반도체칩(2)의 각 본딩패드(11)와 기판의 각 패드 사이를 전기적으로 연결하는 와이어 본딩을 행하게 된다.
이와 같이 와이어 본딩 및 와이어 본딩된 반도체칩을 젖히는 과정은 적층되는 반도체칩(2)의 갯 수 만큼 반복 수행되는데, 반도체칩을 젖혔다 다시 세우더라도 골드 와이어(17)의 연성으로 인해 이상(異常)현상(예; 와이어의 절단)은 발생하지 않는다.
한편, 반도체칩들에 대한 와이어 본딩이 모두 완료되면, 도 15e에 나타낸 바와 같이 반도체칩(2)을 모두 일으켜 세운 후 열을 가한 상태에서 도 15f에 나타낸 바와 같이 치구인 상부 압착판(10b)을 이용하여 상부에서 압착함과 동시에 칩의 좌·우측에서 좌·우 압착판(10a)을 이용하여 압착하므로써 칩간 본딩 및 기판에 대한 칩본딩을 동시에 수행하게 된다.
이 때, 칩간 본딩은 본딩패드(11)가 형성된 칩상면에 부착되는 칩간 본딩용 접착테이프(8)에 의해 가능함은 전술한 제1·2실시예의 경우와 동일하다.
또한, 상기한 바와 같이 칩간 본딩이 완료된 다음에는 봉지수지(Encapsulant resin)를 이용하여 봉지를 수행하므로써 적층된 반도체칩(2)과 골드 와이어(17) 및 본딩된 부분들이 보호될 수 있도록 도 15g에 나타낸 바와 같은 봉지바디(4)를 형성시키게 된다.
이 때, 봉지수지는 칩들 사이의 공간을 채우게 된다.
그리고, 이와 같이하여 반도체칩(2)들 및 골드 와이어, 그리고 본딩된 부분들에 대한 봉지가 완료된 후에는 기판 저면에 도 15h에 나타낸 바와 같이 최종적으로 솔더볼(5)을 마운팅하게 된다.
도 16은 본 발명에 따른 반도체 패키지의 제4실시예를 나타낸 사시도이고, 도 17는 제4실시예에 따른 반도체 패키지의 종단면도로서, 제4실시예에 따른 본 발명의 반도체 패키지(P4)는, 전기적 회로가 형성된 인쇄회로기판(1)과, 상기 인쇄회로기판(1) 상에 수직하게 세워져 부착되며 일정 간격 이격되도록 배치되는 복수개의 반도체칩(2)과, 상기 각 반도체칩(2)의 본딩패드(11)와 인쇄회로기판(1)의패드(12)를 전기적으로 연결하는 전도성 연결부재인 골드 와이어(17)들과, 상기 각 반도체칩(2)의 본딩패드(11)와 이에 대응하는 전도성 연결부재를 감싸게 되는 봉지제(13)와, 상기 반도체칩(2)과 봉지제(13)를 감싸도록 인쇄회로기판(1) 상부에 씌워지며 각면 중앙부에 방열용 통공(14)이 형성되는 방열캡(15)과, 상기 인쇄회로기판(1) 저면에 부착되며 인쇄회로기판(1)의 내부 회로를 통해 반도체칩(2)에 전기적으로 연결되는 솔더볼(5)들;로 구성된다.
이 때, 상기 인쇄회로기판(1)의 상면에 각 반도체칩(2)의 하단부가 삽입되는 복수개의 요홈(6)이 형성되며, 요홈(6)의 깊이 및 상기 요홈(6)의 바닥면에 부착되는 다이본딩용 접착테이프(7)의 두께 및 재질은 상기한 제1·2·3 실시예의 경우와 마찬가지이다.
또한, 상기 반도체칩(2)들 사이에 인쇄회로기판(1) 상에 세워진 반도체칩(2)들의 충돌을 방지하는 버퍼 역할을 하는 칩간 접착용 테이프(8)가 개재됨도 상기한 제1·2·3 실시예의 경우와 마찬가지이다.
이 때, 상기 다이본딩용 접착테이프(7) 및 칩간 접착용 테이프(8)는 양면 접착테이프로서, 상기 다이본딩용 접착테이프 및 칩간 접착용 테이프는 동일 재질로 제작되어도 무방하며, 칩들간에는 접착력이 약해도 되므로 비용 측면에서 칩간 접착용 테이프(8)는 다이본딩용 접착테이프(7)와는 달리 접착력이 약한 다른 재질이어도 무방하며 이 또한 상기한 제1·2·3 실시예의 경우와 마찬가지이다.
한편, 상기 방열캡(15)의 재질은 표면 산화 방지 처리를 한 Cu 또는 Al 또는 그의 합금으로 함이 바람직하며, 방열캡(15)에 형성된 방열용 통공(14)은반도체칩(2)들 사이에 형성된 공간들과 연통하도록 형성됨은 제2실시예의 경우와 동일하다.
이와 같이 구성된 본 발명의 제4실시예의 반도체 패키지(P4)에 대한 패키징 과정중 다이본딩 과정과 와이어 본딩 과정 및 칩간 본딩 과정은 전술한 제3실시예의 패키징 과정과 동일하므로 설명을 생략하고 그 이후의 과정만을 설명하고자 한다.
즉, 인쇄회로기판(1) 상에서 적층하고자 하는 반도체칩(2)들에 대한 와이어 본딩 및 칩간 본딩이 모두 완료된 후에는, 상기 인쇄회로기판(1) 상에 위치하는 반도체칩(2)들 위로 방열캡(15)을 덮어 씌운다.
그 후, 도 18에 나타낸 바와 같이, 포팅 노즐(16)을 이용하여 상기 방열캡(15)의 면상에 형성된 방열용 통공(14)을 통해 액상의 봉지제(13)(encapsulant)를 주입하여 봉지제(13)가 경화되도록 하므로써 와이어 본딩 부위가 보호되도록 한다.
따라서, 제4실시예에 따른 본발명의 반도체 패키지(P4)는 상기 방열캡(15)의 면 상에 방열용 통공(14)이 형성되어 있고, 상기 방열용 통공(14)이 반도체칩(2) 사이의 공간들과 연통하도록 형성되어 있으므로, 반도체 패키지의 구동시, 도 19에 화살표로 나타낸 바와 같이 찬 공기는 방열용 통공(14)을 통해 유입되어 반도체칩(2) 사이의 공간을 지나면서 반도체칩(2)을 냉각시키게 된다.
즉, 반도체칩(2) 내부에서 발생되는 열이 유동하는 찬공기와의 열교환을 통해 직접 외부로 방출되어 냉각성능이 향상된다.
한편, 상기한 제3 및 제4실시예의 반도체 패키지에서 다이본딩시, 다이본딩용 접착테이프(7)를 사용하지 않고 에폭시 레진 등의 페이스트를 쓰고자 할 경우에는, 인쇄회로기판(1)에 형성된 요홈(6)에 페이스트를 도포한 다음, 와이어 본딩이 완료된 후 다이본딩을 실시하게 된다.
이 때, 와이어 본딩 진행을 위한 예열과정이 있으므로 페이스트의 재료는 스냅 큐어(snap cure)용이 아닌 오븐 큐어(oven cure)용을 선택해야 한다.
본 발명의 실시예에 따른 반도체 패키지들은 집적도가 우수한 패키지를 얻을 수 있으며, 특히 신호 경로를 극도로 짧게 한 구조이므로 고속 디바이스 적층시 탁월한 성능을 나타내는 패키지를 구현할 수 있게 된다.
또한, 본 발명의 반도체 패키지들은 단품 패키지를 개별적으로 만드는 패키징 공정후, 다시 단품으로 제작된 패키지들을 적층하는 공정을 추가적으로 행하는 것이 아니라, 패키징시에 칩의 적층이 동시에 진행되기 때문에 빠른 시간 내에 제품을 완성할 수 있게 된다.
즉, 다이본딩 및 와이어 본딩이 연속적으로 이루어져 공정이 단순하고 작업속도가 빠르며, 단순한 공정 및 와이어 본딩등 저가의 신뢰성 높은 공정이 채택되므로써 제품의 제조 비용이 적고 빠른 시간내에 제품을 완성할 수 있게 되므로 TAT(처리소요시간)를 줄일 수 있으며, 나아가 생산성을 향상시킬 수 있게 된다.
특히, 제2실시예 및 제4실시예에 따른 본 발명의 반도체 패키지(P2),(P4)는 방열캡(15)을 통한 열방출로 인해, 반도체칩 표면을 냉각 유체가 대류에 의한 열전달을 통해 냉각시키게 되므로 우수한 열방출 성능을 나타내게 된다.

Claims (15)

  1. 상면에 각 반도체칩의 하단부가 삽입되는 복수개의 요홈이 형성되고 내부에는 전기적 회로가 형성된 인쇄회로기판과,
    상기 인쇄회로기판의 요홈 바닥에 부착되는 다이본딩용 접착테이프와,
    상기 인쇄회로기판 상에 수직하게 세워져 부착되며 일정 간격 이격되도록 배치되는 복수개의 반도체칩과,
    상기 반도체칩들 간에 인쇄회로기판 상에 세워진 반도체칩 끼리의 충돌을 방지하는 버퍼 역할을 하는 칩간 접착용 테이프와,
    상기 각 반도체칩의 본딩패드와 인쇄회로기판의 패드를 전기적으로 연결하는 전도성 연결부재인 골드볼들과,
    상기 인쇄회로기판 상부의 각 반도체칩 및 전도성 연결부재인 골드볼들을 감싸게 되는 봉지바디와,
    상기 인쇄회로기판 저면에 부착되며 인쇄회로기판의 내부 회로를 통해 반도체칩에 전기적으로 연결되는 외부접속단자인 솔더볼들;로 구성됨을 특징으로 하는 초고집적회로 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 인쇄회로기판의 요홈 바닥에 다이본딩용 접착테이프 대신, 다이본딩용 페이스트가 도포됨을 특징으로 하는 초고집적회로 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 볼본딩시 투웨이 캐필러리가 사용됨을 특징으로 하는 초고집적회로 반도체 패키지.
  4. 상면에 각 반도체칩의 하단부가 삽입되는 복수개의 요홈이 형성되고 내부에는 전기적 회로가 형성된 인쇄회로기판과,
    상기 인쇄회로기판 상에 수직하게 세워져 부착되며 일정 간격 이격되도록 배치되는 복수개의 반도체칩과,
    상기 각 반도체칩의 본딩패드와 인쇄회로기판의 패드를 전기적으로 연결하는 전도성 연결부재인 골드볼들과,
    상기 각 반도체칩의 본딩패드와 이에 대응하는 전도성 연결부재인 골드볼들을 감싸게 되는 봉지제와,
    상기 반도체칩과 봉지제를 감싸도록 인쇄회로기판 상부에 씌워지며 각면 중앙부에 방열용 통공이 형성되는 방열캡과,
    상기 인쇄회로기판 저면에 부착되며 인쇄회로기판의 내부 회로를 통해 반도체칩에 전기적으로 연결되는 외부접속단자인 솔더볼들;로 구성됨을 특징으로 하는 초고집적회로 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 인쇄회로기판의 요홈 바닥에 다이본딩용 접착테이프가 부착되거나, 접착테이프 대신, 다이본딩용 페이스트가 도포됨을 특징으로 하는 초고집적회로 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 반도체칩들 간에 인쇄회로기판 상에 세워진 반도체칩 끼리의 충돌을 방지하는 버퍼 역할을 하는 칩간 접착용 테이프가 개재됨을 특징으로 하는 초고집적회로 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 방열캡의 재질은 표면 산화 방지 처리를 한 Cu 또는 Al 또는 그의 합금임을 특징으로 하는 초고집적회로 반도체 패키지.
  8. 상기 인쇄회로기판 상면에 길이방향을 따라 일정간격 이격 형성된 복수개의 요홈 바닥에 반도체칩을 접착시키기 위한 다이본딩용 접착테이프를 부착하는 단계와,
    상기 인쇄회로기판과 적층하고자 하는 반도체칩을 예열하는 단계와,
    상기 예열된 반도체칩을 기판 상면의 요홈에 삽입하여 수직으로 세운 상태에서 반도체칩 상부에 누름력을 가해 인쇄회로기판의 요홈내에 부착된 다이본딩용 접착테이프에 반도체칩을 본딩하는 단계와,
    상기 반도체칩의 본딩패드와 기판상의 패드가 전기적으로 연결되도록 골더볼로 본딩하는 단계와,
    상기 반도체칩들과 기판과의 볼본딩 부위가 보호되도록 봉지수지를 이용하여 볼본딩 부위를 봉지하는 단계와,
    상기 인쇄회로기판 저면에 솔더볼을 마운팅하는 단계를 순차적으로 수행하여서 됨을 특징으로 하는 초고집적회로 반도체 패키지 제조방법.
  9. 제 8 항에 있어서,
    상기 볼본딩 부위를 봉지수지를 이용하여 봉지한 후, 상기 반도체칩들 및 볼본딩된 부위를 감싸도록 방열캡을 인쇄회로기판 상면에 덮어 씌우는 단계가 포함됨을 특징으로 하는 초고집적회로 반도체 패키지 제조방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 반도체칩들 간에 인쇄회로기판 상에 세워진 반도체칩 끼리의 충돌을 방지하는 버퍼 역할을 하는 칩간 접착용 테이프가 개재됨을 특징으로 하는 초고집적회로 반도체 패키지 제조방법.
  11. 인쇄회로기판 상면에 길이방향을 따라 일정간격 이격 형성된 복수개의 요홈 바닥에 반도체칩을 접착시키기 위한 다이본딩용 접착테이프를 부착하는 제1단계와,
    상기 인쇄회로기판 상면에 제일 먼저 와이어 본딩되는 반도체칩을 눕혀 안착시키는 제2단계와,
    상기 제일 먼저 와이어 본딩되는 반도체칩의 각 본딩패드와 인쇄회로기판의 각 패드 사이를 전도성 연결부재인 골드 와이어를 이용하여 본딩하는 제3단계와,
    상기 와이어 본딩이 완료된 반도체칩의 상·하면이 반전되도록 반도체칩을 젖힌 상태에서 그 다음으로 와이어 본딩될 반도체칩을 기판 상면에 눕혀 안착시키는 제4단계와,
    상기 두 번째 반도체칩에 대해 와이어 본딩을 실시하는 제5단계와,
    적층되는 반도체칩의 수만큼 제2단계 내지 제5단계의 과정을 반복한 후, 와이어 본딩된 모든 반도체칩들을 기판에 대해 수직을 이루도록 일으켜 세우는 제6단계와,
    상기 반도체칩들에 대해 열과 압력을 가해 칩간 본딩 및 반도체칩들을 기판에 열압착시키는 다이본딩을 동시에 행하는 제7단계와,
    상기 인쇄회로기판 상부의 반도체칩을 봉지수지로 봉지하여 칩과 와이어 본딩 부위를 보호하는 봉지바디를 형성시키는 제8단계와,
    상기 인쇄회로기판의 저면에 외부접속단자인 솔더볼을 마운팅하는 제9단계를 순차적으로 수행하여서 됨을 특징으로 하는 초고집적회로 반도체 패키지 제조방법.
  12. 제 11 항에 있어서,
    상기 반도체칩들에 대해 열과 압력을 가해 반도체칩들을 기판에 열압착시키는 다이본딩을 동시에 행하는 단계가 끝난 후, 상기 반도체칩들 및 와이어 본딩된부위를 감싸도록 방열캡을 인쇄회로기판 상면에 덮어 씌우는 단계가 추가적으로 수행됨을 특징으로 하는 초고집적회로 반도체 패키지 제조방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 반도체칩들 간에 인쇄회로기판 상에 세워진 반도체칩 끼리의 충돌을 방지하는 버퍼 역할을 하는 칩간 접착용 테이프가 개재됨을 특징으로 하는 초고집적회로 반도체 패키지 제조방법.
  14. 제 11 항에 있어서,
    상기 방열캡의 전·후면에, 상기 반도체칩들 사이에 형성되는 공간과 연통하는 방열용 통공이 형성됨을 특징으로 하는 초고집적회로 반도체 패키지 제조방법.
  15. 제 11 항에 있어서,
    상기 방열캡의 재질이, 표면 산화 방지 처리를 한 Cu 또는 Al 또는 그의 합금으로 이루어짐을 특징으로 하는 초고집적회로 반도체 패키지 제조방법.
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