JPH11204720A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH11204720A
JPH11204720A JP522198A JP522198A JPH11204720A JP H11204720 A JPH11204720 A JP H11204720A JP 522198 A JP522198 A JP 522198A JP 522198 A JP522198 A JP 522198A JP H11204720 A JPH11204720 A JP H11204720A
Authority
JP
Japan
Prior art keywords
semiconductor chip
wiring layer
wire
semiconductor
electrode portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP522198A
Other languages
English (en)
Other versions
JP3481444B2 (ja
Inventor
Yasuki Fukui
靖樹 福井
Yoshiki Soda
義樹 曽田
Yuji Matsune
裕司 松根
Atsuya Namii
厚也 並井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=11605151&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH11204720(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP00522198A priority Critical patent/JP3481444B2/ja
Priority to US09/223,272 priority patent/US6100594A/en
Publication of JPH11204720A publication Critical patent/JPH11204720A/ja
Priority to US09/604,081 priority patent/US6352879B1/en
Priority to US09/604,079 priority patent/US6229217B1/en
Priority to US10/428,013 priority patent/USRE38806E1/en
Application granted granted Critical
Publication of JP3481444B2 publication Critical patent/JP3481444B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48499—Material of the auxiliary connecting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4945—Wire connectors having connecting portions of different types on the semiconductor or solid-state body, e.g. regular and reverse stitches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85191—Translational movements connecting first both on and outside the semiconductor or solid-state body, i.e. regular and reverse stitches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

(57)【要約】 【課題】 スタックドパッケージでもＣＳＰ構造で、半
導体チップを積層する方法が要求されている。 【解決手段】 表面に所望の回路が形成されたウエハー
の裏面に熱圧着シートを貼り付け、ダイシングすること
により形成された半導体チップ１が、配線層４が形成さ
れ、且つ、裏面に貫通孔１１を通して配線層４と電気的
に接続された実装用外部端子１０を有する絶縁性基板３
に、回路形成面を上にして搭載され、半導体チップ１の
回路形成面上に、表面に回路形成されたウエハーの裏面
に熱圧着シートを貼り付け、ダイシングすることにより
形成された半導体チップ２が搭載され、半導体チップ１
及び２と配線層４の電極部とがワイヤー８を用いて接続
され、半導体チップ１、２及びワイヤー８が樹脂封止さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特にほぼチップサイズにまで小型化された
半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】プリント回路基板への半導体装置の高密
度化に伴い、半導体装置の小型化も進んでおり、近年で
は、ほぼチップサイズにまで小型化された半導体装置が
開発されている。この小型化された半導体装置はＣＳＰ
（Ｃｈｉｐ・Ｓｉｚｅ・Ｐａｃｋａｇｅ）と呼ばれてい
る。特開平９−１２１００２号公報には回路形成面を上
側にして、図１３（ａ）に示すようなワイヤーを用いて
配線するＣＳＰ構造の半導体装置や、図１３（ｂ）に示
すようなバンプを用い、回路形成面を下側にしたＣＳＰ
構造の半導体装置が開示されている。図１２において、
４１は配線部品、４２は半導体チップ、４３はワイヤ
ー、４４は樹脂封止部、４５はスルーホール、４６は基
板、４７は配線パターン、４８は絶縁材、４９は外部接
続端子、５０は外部接続領域、５１は電極、６１はスル
ーホール、６２は配線部品、６３は電極、６４は半導体
チップ、６５は樹脂封止部、６６は配線パターン、６７
は内部接続領域、６８は外部接続領域、６９は外部接続
端子、７０はバンプ電極を示す。
【０００３】また、携帯機器等にメモリ等の付加価値や
容量の増大を狙ってパッケージ内に複数個の半導体チッ
プを搭載しているパッケージがある。例えば、複数個の
半導体チップを横に配列し搭載したマルチチップモジュ
ールはチップを横に並べて配列させるため、搭載する半
導体チップの総面積よりも小さなパッケージの作成は不
可能である。一方、複数個の半導体チップを積層させ搭
載することにより実装密度を高めている構造のパッケー
ジ（以下、「スタックドパッケージ」という。）が特開
平５−９０４８６号公報等に開示されている。この公報
には、半導体チップの回路形成面と反対の面同士を接着
させ、それを他の半導体チップに金属バンプを介して積
み重ねる構造や半導体チップの回路形成面上に他の半導
体チップの回路形成面と反対の面を向かい合わせて搭載
する構造でセラミックパッケージに実装されている半導
体装置が開示されている。
【０００４】
【発明が解決しようとする課題】上述のスタックドパッ
ケージは小型で、密度の高い半導体装置であるが、より
小型化が要求され、スタックドパッケージでもＣＳＰ構
造で、半導体チップを積層する方法が要求されている。
【０００５】半導体チップを基板に接続する際や、半導
体チップを積み重ねるための接着には、接着剤（ペース
ト）のポッティングによる方法や熱圧着シートを使用す
る方法が用いられている。尚、図１４は従来技術の問題
点の説明に供する図であり、３３は絶縁性基板、３４は
配線層、３５は絶縁シート、３６は金属バンプ、３７は
接着シート、４０は実装用外部端子である。
【０００６】まず、ポッティングによる方法は接着剤が
過剰である場合、半導体チップの外縁からのはみ出しが
大きく、例えば図１４（ａ）に示すように半導体チップ
３１と半導体チップ３２との裏面同士を接着する場合、
半導体チップ３１と３２との間よりはみ出した接着剤３
１が上側の半導体チップ２２と絶縁性基板の電極部とを
ワイヤーボンディングする際に、ワイヤーボンダーの治
具と接触しないようにするため、半導体チップと電気的
に接続される絶縁性基板に設けられた配線をチップ側面
より遠くに位置させることになり、最終的にはパッケー
ジサイズが大きくなる。また、図１４（ｂ）に示す半導
体チップ３１の回路形成面上に半導体チップ３２を積み
重ねる場合は、半導体チップ３１のワイヤー配線を行う
電極パッド上にはみ出した接着剤３０が重なる可能性が
ある。
【０００７】一方、接着剤が少ない場合は半導体チップ
３１と３２との間に隙間が生じることになり、この隙間
に封止樹脂３９は埋まらず、剥がれ等の原因となる。
【０００８】また、熱圧着シートを用いる場合は、半導
体チップ３２と同等の大きさの熱圧着シートを半導体チ
ップ３１の指定位置に正確に置き、半導体チップ３２も
ずれないようにその位置に合わせて接着する必要がある
ので、正確な位置合わせ工程が必要となる。
【０００９】
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置は、表面に所望の回路が形成されたウエハ
ーの裏面に第１の絶縁性接着層を形成し、ダイシングす
ることにより形成された第１の半導体チップが、表面に
配線層及び裏面に貫通孔を通して上記配線層と電気的に
接続された実装用外部端子を有する絶縁性基板に上記第
１の絶縁性接着層を介して搭載され、且つ、上記第１の
半導体チップの回路形成面上に、表面に回路形成された
ウエハーの裏面に第２の絶縁性接着層を形成し、ダイシ
ングすることにより形成された第２の半導体チップが上
記第２の絶縁性接着層を介して搭載され、且つ、上記第
１の半導体チップ及び第２の半導体チップと上記配線層
の電極部とがワイヤーを用いて接続され、且つ、上記第
１の半導体チップ、第２の半導体チップ及び上記ワイヤ
ーが樹脂封止されていることを特徴とするものである。
【００１０】また、請求項２に記載の本発明の半導体装
置は、表面に所望の回路が形成された第１の半導体チッ
プが、表面に配線層及び裏面に貫通孔を通して上記配線
層と電気的に接続された実装用外部端子を有する絶縁性
基板に絶縁性ペーストを介して搭載され、且つ、上記第
１の半導体チップの回路形成面上に、表面に回路形成さ
れたウエハーの裏面に第２の絶縁性接着層を形成し、ダ
イシングすることにより形成された第２の半導体チップ
が上記第２の絶縁性接着層を介して搭載され、且つ、上
記第１の半導体チップ及び第２の半導体チップと上記配
線層の電極部とがワイヤーを用いて接続され、且つ、上
記第１の半導体チップ、第２の半導体チップ及び上記ワ
イヤーが樹脂封止されていることを特徴とするものであ
る。
【００１１】また、請求項３に記載の本発明の半導体装
置は、上記第１の半導体チップの外縁より上記第２の半
導体チップの外縁が突出している半導体装置において、
上記突出している上記第２の半導体チップ下に上記第１
の半導体チップと同じ厚さの支持部材を設けたことを特
徴とする、請求項１又は請求項２に記載の半導体装置で
ある。
【００１２】また、請求項４に記載の半導体装置の製造
方法は、表面に所望の回路が形成されたウエハーの裏面
に絶縁性接着層を形成した後、ダイシングすることによ
り形成された第１の半導体チップを、表面に配線層及び
裏面に貫通孔を通して上記配線層と電気的に接続された
実装用外部端子を有する絶縁性基板に上記絶縁性接着層
を介して搭載する工程と、上記第１の半導体チップの回
路形成面上に、表面に所望の回路が形成されたウエハー
の裏面に絶縁性接着層を形成した後、ダイシングするこ
とにより形成された第２の半導体チップを上記絶縁性接
着層を介して搭載する工程と、上記第１の半導体チップ
及び第２の半導体チップと上記配線層の電極部とをワイ
ヤーを用いて接続する工程と、上記第１の半導体チッ
プ、第２の半導体チップ及び上記ワイヤーを樹脂封止す
る工程とを有すること特徴とするものである。
【００１３】また、請求項５に記載の半導体装置の製造
方法は、金から成る上記ワイヤーを用いて、上記第１の
半導体チップと上記配線層の電極部との接続において、
上記第１の半導体チップと上記ワイヤーとの接続を上記
ワイヤーの端部に設けられた金ボールを上記第１の半導
体チップの電極部に接触させることにより行い、且つ、
上記ワイヤーと上記配線層の電極部との接続を上記ワイ
ヤー端部を上記配線層の電極部に熱圧着することにより
行い、また、上記第２の半導体チップと上記配線層の電
極部との接続において、上記ワイヤーと上記配線層の電
極部との接続を上記ワイヤー端部に設けられた金ボール
を上記配線層の電極部に接触させることで行い、且つ、
上記第２の半導体チップの電極部と上記ワイヤーとの接
続を上記第２の半導体チップの電極部に設けられたバン
プに上記ワイヤーを熱圧着することで行うことを特徴と
する、請求項４に記載の半導体装置の製造方法である。
【００１４】また、請求項６に記載の本発明の半導体装
置は、表面に配線層を、また、裏面に貫通孔を通して上
記配線層と電気的に接続された実装用外部端子と、第３
の半導体チップとの接続部以外の該第３の半導体チップ
搭載領域に絶縁層と、上記第３の半導体チップとの電気
的接続のための金属バンプとを有する絶縁性基板表面
に、上記金属バンプを介して上記絶縁性基板に上記第３
の半導体チップがフェイスダウンボンディングされ、且
つ、上記第３の半導体チップの回路形成面と反対の面上
に、表面に所望の回路が形成されたウエハーの裏面に第
３の絶縁性接着層を形成し、ダイシングすることにより
形成された第４の半導体チップが上記第３の絶縁性接着
層を介して搭載され、且つ、上記第４の半導体チップと
上記配線層の電極部とがワイヤーを用いて接続され、且
つ、上記第３の半導体チップ、第４の半導体チップ及び
上記ワイヤーが樹脂封止されていることを特徴とするも
のである。
【００１５】また、請求項７に記載の本発明の半導体装
置は、上記絶縁層内に遮光層を有することを特徴とす
る、請求項６に記載の半導体装置である。
【００１６】また、請求項８に記載の本発明の半導体装
置は、上記第３の半導体チップの外縁より上記第４の半
導体チップの外縁が突出している半導体装置において、
上記突出している上記第４の半導体チップ下に上記第３
の半導体チップと同じ厚さの支持部材を設けたことを特
徴とする、請求項６又は請求項７に記載の半導体装置で
ある。
【００１７】更に、請求項９に記載の本発明の半導体装
置の製造方法は、表面に配線層を有し、且つ裏面に貫通
孔を通して上記配線層と電気的に接続された実装用外部
端子を有する絶縁性基板表面に、第３の半導体チップと
の接続部以外の該第３の半導体チップ搭載領域に絶縁層
を形成し且つ上記第３の半導体チップとの電気的接続の
ための金属バンプを形成する工程と、上記金属バンプを
介して上記絶縁性基板に上記第３の半導体チップをフェ
イスダウンボンディングする工程と、上記第３の半導体
チップの回路形成面と反対の面上に、表面に所望の回路
が形成されたウエハーの裏面に第３の絶縁性接着層を形
成し、ダイシングすることにより形成された第４の半導
体チップを上記第３の絶縁性接着層を介して搭載する工
程と、上記第４の半導体チップと上記配線層の電極部と
をワイヤーを用いて接続する工程と、上記第３半導体チ
ップ、第４の半導体チップ及び上記ワイヤーが樹脂封止
されていることを特徴とするものである。
【００１８】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
【００１９】図１は本発明の第１の実施の形態の半導体
装置の断面図、図２は同半導体装置の製造工程図、図３
は本発明の第２の実施の形態の半導体装置の断面図、図
４は同半導体装置の製造工程図、図５（ａ）は配線層が
片面だけに形成された絶縁性基板の一部拡大図、同
（ｂ）は配線層が両面に形成された絶縁性基板の一部拡
大図、図６は上に搭載された半導体チップが下の半導体
チップの外縁からはみ出した場合の本発明の実施の形態
の説明に供する図、図７（ａ）、同（ｂ）は積層された
２個の半導体チップが配線層における同じ電極部に接続
される場合の配線状態を示す図であり、図８は図７にお
ける配線層及び半導体チップにおける電極パッドの配置
を示す図、図９（ａ）、同（ｂ）は積層された２個の半
導体チップが配線層におけるそれぞれ異なる電極部に接
続される場合の配線状態を示す図であり、図１０（ａ）
はボール状の外部接続用端子の配置を示す図、同（ｂ）
は断面が台形の外部接続用端子の配置を示す図、図１１
（ａ）は切断前の絶縁性基板の上面図、同（ｂ）は
（ａ）に示す絶縁性基板の一部拡大図、図１２は積層さ
れた半導体チップと絶縁性基板とのワイヤーボンディン
グの状態を示す図である。
【００２０】図１乃至図１１において、１、２は半導体
チップ、３は絶縁性基板、４は配線層、５は金属バンプ
を介して接続を行う際に使用する樹脂シート、６は金属
バンプ、７は熱圧着シート（接着層）、８はワイヤー、
８ａは金ボール９は封止樹脂、１０は実装用外部端子、
１１は貫通孔、１２は電極パッド、１３は支持材、１４
はソルダーレジスト層、１６はランド部、１７はダミー
パッド、１８はガイド穴、１９は電極部、２０は配線
部、２１は搭載位置認識用マーク、２２は金バンプを示
す。
【００２１】本発明において、絶縁性基板３は耐熱性に
優れた樹脂基板又はフィルムであれば特に限定されず、
例えば、ポリイミド、ガラスエポキシ、ＢＴ（ビスマレ
イド・トリアジン）レジン、ポリエステル、ポリアミ
ド、テフロン、セラミック、ガラスポリエステル等の樹
脂基板が挙げられ、中でもポリイミドが好ましい。ま
た、図１１に示すように、この絶縁性基板３には、その
両端において形状の違うガイド穴１８が設けられてお
り、このガイド穴１８は製造工程において、搬送時に使
用される。このとき、半導体チップが搭載されている配
線層４の領域に絶縁性樹脂シート、又は絶縁性樹脂コー
ティング等を施しておくと半導体チップ１と配線層４間
の絶縁を確実にすることができる。
【００２２】また、配線層４は、図１１（ｂ）に示すよ
うに、絶縁性基板３上に形成された電極部１９、ランド
部１６、及び電極部１９とランド部１６とを結ぶ配線部
２０から構成されている。また、図１や図３に示すよう
にランド部１６の下方の絶縁性基板３には貫通孔１１が
形成されており、貫通孔１１を介して配線層４と接続す
るように実装用外部端子１０が形成されている。
【００２３】また、図１や図３を裏面から見ると図１０
ａに示すように、ボール状の実装用外部端子１０がエリ
アアレイ状に配列されている。図１０の破線部分は配線
層側の配線層を示したものである。図１０ｂは実装用外
部端子１０がボール状でなく、台形状としたものであ
る。
【００２４】また、配線層４に使用できる材料として
は、Ｃｕ、Ａｌ、Ａｕ、Ｎｉ等が挙げられる。このう
ち、低コストのＣｕが好ましい。配線層４の絶縁性基板
３上への形成方法としては、例えば、蒸着法、メッキ法
等が挙げられる。また、配線層４は所望の形状にパター
ニングされているが、そのパターニング法は、従来技術
である、フォトリソグラフィ法が使用できる。また、電
極パッド１２を構成する材料としては、通常使用されて
いるＡｌやＡｌ合金等が挙げられる。
【００２５】また、ワイヤー８は金又は銅等の金属の細
線からなり、直径十μｍのフレキシブルな細線である。
このワイヤーによる接続は従来技術であるワイヤーボン
ディング法を用いる。
【００２６】また、樹脂封止法は、金型を利用した樹脂
封止法やポッティングのように金型を用いない樹脂封止
法を用いても良い。使用する封止樹脂は、エポキシ樹脂
等の熱硬化性樹脂を使用する。
【００２７】次に、本発明の第１の実施の形態について
説明する。
【００２８】まず、本発明の第１の実施の形態の半導体
装置は、図１に示すように、配線層４が形成された絶縁
性基板３上に、半導体チップ１と半導体チップ２を積層
し、いずれも素子が形成されている主面（以下、「回路
形成面」という。）が絶縁性基板３と反対側を向いてお
り、各半導体チップ１、２は絶縁性基板３の電極パッド
にワイヤー８で配線されており、封止樹脂９で被覆され
ている。
【００２９】上記のように一の半導体チップの回路形成
面上に、他の半導体チップを搭載する構造では、上側の
第２半導体チップ２の形状が第１の半導体チップ１の電
極パッドを干渉しないような形状であることが必要であ
る。また、配線層４の一端は半導体チップ１や半導体チ
ップ２との電気的接続を行う電極部に至る。これらの電
極部は、半導体チップ１及び半導体チップ２が搭載され
る領域よりも外側にある。
【００３０】更に、第１の半導体チップ１の回路形成面
上に予め絶縁性樹脂等をコーティングしておく必要があ
る。このコーティングは半導体チップがダイシングされ
る前のウエハーの状態でスピンコート法等で形成するこ
とができる。この場合、電極パッド１２上のコーティン
グ材は開口しておく。
【００３１】次に、図２を用いて、本発明の第１の実施
の形態の半導体装置の製造方法を説明する。
【００３２】まず、絶縁性基板３上に、半導体チップが
ウエハー状態のときに、絶縁性の熱圧着シート７をウエ
ハー裏面に貼り付け、その後、個別の半導体チップに切
り出し、この半導体チップ１を搭載位置認識用マーク２
１の内側に接するように搭載する（図２（ａ））。この
例では、複数の半導体装置用のフレーム状態であるが、
個別の半導体装置の場合もある。尚、予め、半導体チッ
プ１の裏面に絶縁性の熱圧着シートを付けずに、半導体
チップ１の搭載前に、配線層の上にエポキシ系樹脂等絶
縁性ペーストを塗布し、半導体チップ１を搭載してもよ
い。
【００３３】次に、半導体チップ１の回路形成面上に半
導体チップ２を搭載する。半導体チップ２がウエハー状
態のときに絶縁性の熱圧着シート７をウエハー裏面に貼
り付け、その後、半導体チップに切り出すことにより、
予め半導体チップ２の裏面に熱圧着シート７を付けて置
く。この予め半導体チップの裏面に熱圧着シートを貼り
付けておく方法が、熱圧着シートを半導体チップ１の回
路形成面上に置いて接着するよりも、位置決め工程が一
回省略できる。
【００３４】次に、半導体チップ１、２の電極パッド
（図示せず。）と絶縁性基板３の電極部（図示せず。）
とをＡｕから成るワイヤー８により接続する。それぞれ
の半導体チップ１、２の電気的接続の順番としては、ま
ず、半導体チップ１の接続を行い、次に半導体チップ２
の接続を行うとよい（図２（ｃ）、（ｄ））。半導体チ
ップ１と絶縁性基板３とを接続するワイヤー８と、半導
体チップ２と絶縁性基板３とを接続するワイヤー８とが
交差する場合、半導体チップ１の接続からはできない場
合があるからである。
【００３５】また、従来においては、半導体チップ１、
２の電極パッドとワイヤー８との接続においては、ワイ
ヤー８の端部に金ボールを形成し、この金ボールを半導
体チップの電極パッドに接触させ、従来の絶縁性基板と
ワイヤーとの熱圧着の際の荷重よりも小さい荷重で加圧
することにより行い、また、ワイヤー８と絶縁性基板３
の配線層の電極部との接続を熱圧着させることにより行
っていた。これは、ワイヤー８の片方の端部にしか金ボ
ールを形成することができず、半導体チップとワイヤー
のとの接続を荷重をかけた熱圧着で行うと、半導体チッ
プが破損する可能性が高くなるからである。
【００３６】しかしながら、特に半導体チップ２と接続
しているワイヤー８において、絶縁性基板３の配線層の
電極部との接続は、ワイヤー８は絶縁性基板３に大きな
角度で接続されることになるので、絶縁性基板３に接続
される位置が半導体チップ１の端部から離れることにな
る。
【００３７】そこで、本発明では、図１２に示すよう
に、半導体チップ１と絶縁性基板３との従来の手法を用
いてワイヤーボンディングを行った後、半導体チップ２
と絶縁性基板３とのワイヤーボンディングにおいて、予
め半導体チップ２の電極パッド上に例えば金バンプ２２
を形成し、絶縁性基板３の配線層の電極部とワイヤー８
との接続をワイヤー８に形成した金ボール８ａを用いて
接続し、その後、金バンプ２２にワイヤー８の端部を熱
圧着して接続することにより、ワイヤー８の端部が絶縁
性基板３に対してより垂直方向に接続されることにな
り、半導体チップ１の端部からより近くで接続されるこ
とになる。
【００３８】尚、ここで、金バンプ２２とワイヤー８と
の熱圧着の荷重はワイヤー８と絶縁性基板３の配線層の
電極部との熱圧着の荷重を同程度とするが、金バンプ２
２を用いることより熱圧着の際の半導体チップ２への応
力を緩和することができる。
【００３９】また、この金バンプ２２は、従来の手法で
ワイヤー端に金ボールを形成し、この金ボールを半導体
チップの電極上に搭載した後、ワイヤーを切断すること
により形成することができ、またこの際、スタンピング
治具を用いて、上表面を平坦化することで行う。ここ
で、平坦化することにより、ワイヤー８を確実に金バン
プ２２に熱圧着することができる。
【００４０】尚、半導体チップ１と絶縁性基板３とのワ
イヤーボンディングも、半導体チップ２と絶縁性基板３
とのワイヤーボンディングと同じ構成にしてもよい。
【００４１】次に、絶縁性基板上の半導体チップ１、
２、ワイヤー８を樹脂封止による封止を行う（図２
（ｅ））。この第１の実施の形態では金型を使用し、封
止樹脂９はエポキシ樹脂等の熱硬化性樹脂を用いるが本
発明はこれに限定するものではない。
【００４２】次に、絶縁性基板３の貫通孔（図示せず）
部分に実装用外部端子１０を形成する（図２（ｆ））。
実装用外部端子１０の形成は、各貫通孔にはんだボール
を一時的に固定して、リフロー炉により加熱し、はんだ
ボールをランド部に接合することにより行う。はんだボ
ールを一時的に固定する方法として、フラックスを塗布
後、はんだボールを付ける方法、又ははんだボールにフ
ラックスを付着させた後、貫通孔に付ける方法がある。
【００４３】最後に、絶縁性基板上に複数個形成された
半導体装置を、半導体装置の単品とするため絶縁性基板
の必要のない部分を切断する（図２（ｇ））。切断は樹
脂封止部分の外周部に沿って行われる。切断を行うの
は、実装用外部端子を形成する前でもよい。この切断に
は、金型による打ち抜き法、エキシマレーザを用いた切
断法等が挙げられる。
【００４４】この第１の実施の形態においては、配線層
４が絶縁性基板３の片面に存在する場合だが、配線層が
絶縁性基板の両面にある場合は、図５（ｂ）に示すよう
に、貫通孔１１にメッキを施したスルーホールにより、
電気的接続する。半導体チップの搭載しない側の配線
は、実装用外部端子１０が形成される部分以外は、ソル
ダーレジスト１４等で被覆されている。この際、ソルダ
ーレジスト１４で被覆形成していない実装用外部端子１
１との接続を行う部分はエリアアレイ状に配列されてい
る。
【００４５】また、半導体チップ１、２をワイヤー８に
て電気的に接続をとる際に、電極パッドのレイアウト上
ワイヤーが密に集まる場合で、半導体チップ１及び半導
体チップ２とは配線層４の同じ電極パッドに接続する場
合は図７ａや図７ｂに示すように、配線層４の電極部を
２連にするか、半導体チップ２の電極パッド１２から半
導体チップ１の電極パッド１２に接続し、その電極パッ
ド１２から絶縁性基板３の電極部にワイヤー配線する方
法も考えられる。また、それぞれ接続する電極パッドが
違う場合、図８（ａ）に示すようにそれぞれ直接ワイヤ
ー８を用いて配線層４の電極部と接続するか、図８
（ｂ）に示すように、半導体チップ１にダミーパッド１
７を設けて、そこを介して接続する方法がある。半導体
チップ２から絶縁性基板３の電極部へ直接ワイヤー配線
するよりも、一旦半導体チップにワイヤー配線して、絶
縁性基板３の電極部にワイヤー配線する方が、ワイヤー
８の垂れも小さくなる。
【００４６】次に、第２の実施の形態について説明す
る。
【００４７】まず、本発明の第２の実施の形態の半導体
装置は、図３に示すように、絶縁性基板３上にフェイス
ダウンに搭載された半導体チップ１の回路形成面と反対
側の面上に回路形成面が上側になるように半導体チップ
が搭載され、樹脂封止された構造のものである。
【００４８】半導体チップ１と配線層４の電極部の電気
的接続は、金属バンプ６を介して行う。半導体チップ１
と電気的接続を行う配線層４の電極部の位置は、半導体
チップ１が搭載される領域の内側に配置される。また、
半導体チップ２と電気的に接続を行う配線層の電極部の
位置は、ワイヤー８を用いたワイヤーボンディング接続
のため、半導体チップ１及び半導体チップ２が搭載され
る領域よりも外側の領域に配置される。５は金属バンプ
を介して接続を行う際に使用した樹脂シートが伸張した
ものであり、７は半導体チップ１上に半導体チップ２を
保持するための接着層である。
【００４９】第２の実施の形態において、少なくとも、
半導体チップ１又は２のいずれかの裏面には、予め絶縁
性樹脂等をコーティングしておくのが望ましい。半導体
チップ１及び２が同じ電位でない場合があるため、絶縁
が必要となる場合があるためである。第１の実施の形態
では半導体チップ１と半導体チップ２のワイヤー配線が
多い場合、絶縁性基板上の電極部の面積の増加や、ワイ
ヤー配線の複雑さが生じるが、第２の実施の形態では、
半導体チップ１はバンプ接続のため、それらの問題点が
なくなる。また、同じ面積の半導体チップが積層できる
という利点がある。
【００５０】次に、図４を用いて、第２の実施の形態の
半導体装置の製造工程を説明する。
【００５１】まず、半導体チップ１と電気的に接続を行
う絶縁性基板３上の配線層４の電極部は、半導体チップ
１の回路形成面に配置された電極パッド（図示せず）と
対向するように配置されており、配線層４の電極部上に
金属バンプ６を形成する。また、配線層４上の半導体チ
ップ１の搭載される部位に樹脂シート５を配置する（図
４ａ）。
【００５２】その後、半導体チップ１と配線層との電気
的接続をフェイスダウン方式のフリップチップ法を用い
て行う（図４ｂ）。
【００５３】また、配線層の電極部上に形成する金属バ
ンプ６の材料としては、電極パッドがＡｌである場合、
Ａｕが望ましい。これはＡｌとＡｕとは合金を作りやす
いので、密着性が向上するからである。また、配線層４
と半導体チップ１との間に挟み込む樹脂シート５として
は、熱可塑性樹脂や熱硬化性樹脂が挙げられ、この樹脂
シート５は半導体チップ１と配線層４とが金属バンプ６
を介して接続するときに使用する熱により樹脂が伸長
し、接続部位であるバンプ部分を覆い、衝撃等で接続部
分が劣化するのを防止するため、熱可塑性樹脂がより望
ましい。
【００５４】さらに、この樹脂シート５内に遮光性の物
質層、例えば金属箔などを包含した３重構造の樹脂シー
トを使用することもできる。これにより実装用外部端子
搭載面から入射する光の透過による半導体チップ１の誤
動作を防止することができる。但し、金属箔を使用した
場合、金属箔はバンプと接触を起こさない大きさである
必要がある。
【００５５】本実施の形態では、樹脂シートを用いた場
合を記載しているが、樹脂シートを用いずに半導体チッ
プ１を接合した後に、接合部分に生じた隙間を液状樹脂
材等で充填し、接合部を被覆しても良い。
【００５６】次に、半導体チップ１上に予めチップ裏面
に熱圧着シートの付いた半導体チップ２を搭載する（図
４ｃ）。半導体チップ２のウエハ状態の時にウエハ裏面
に予め熱圧着シートを貼り付けておき、その後切り出し
てチップ化しておく。
【００５７】次に、半導体チップ２と絶縁性基板３の配
線層との電気的接続は、半導体チップ２の回路形成面に
ある電極パッド（図示せず）と、絶縁性基板３上の配線
層４の電極部とをワイヤー８により接続して実現する
（図４ｄ）。
【００５８】次に、配線層を有した絶縁性基板３上の半
導体チップ１、半導体チップ、ワイヤー８を封止樹脂９
により封止する（図４ｅ）。
【００５９】次に、絶縁性基板３の貫通孔部分に実装用
外部端子１０としてはんだボールを形成する（図４
（ｆ））。この実装用外部端子１０は上述の第１の実施
例のように、エリアアレイ状に配列されている。
【００６０】最後に配線層を有した絶縁性基板３上に複
数個形成された半導体装置を、絶縁性基板の必要のない
部分で切断して、単品にする（図４（ｇ））。
【００６１】上述の第１の実施の形態及び第２の実施の
形態において、半導体チップ１上に半導体チップ２を搭
載する際、図６に示すように、半導体チップ２が張り出
すとごく半導体チップ１と半導体チップ２の形状に差異
がある場合がある。この場合、半導体チップ２の電極パ
ッド１２に基板側との電気的接続のためのワイヤーボン
ディング等を行う際、その衝撃により半導体チップが破
壊される恐れがある。この場合、この半導体チップ２の
張り出し部分に半導体チップ１と高さが同じで形状が張
り出し部と同じ形状の支持材１３を固定しておくこと
で、半導体チップ２の破壊を防止することができる。支
持材１３は線膨張係数が同じものを用いるが、工程上及
びＣＳＰ完成後の熱負荷に対して応力等の発生が少なく
なるため、Ｓｉを用いるのが好ましい。
【００６２】以上は２個の半導体チップを積層した場合
であるが、本発明は、更に半導体チップを積み上げて行
く方法が可能である。即ち、３個目の半導体チップを上
向きに積み上げてワイヤーボンディングするか、半導体
チップ２に金属バンプ用に電極パッドを形成しておき、
３個目の半導体チップを金属バンプで接続する方法を用
いることが可能である。
【００６３】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置及びその製造方法を用いることにより、チッ
プサイズパッケージにおいて、従来よりも高集積化され
た、携帯機器に適した半導体装置を提供することができ
る。
【００６４】また、請求項３及び請求項８に記載の半導
体装置を用いることにより、ワイヤーボンディングの
際、上側にある半導体チップが破損することを防ぐこと
ができる。
【００６５】また、請求項５に記載の半導体装置の製造
方法を用いることにより、絶縁性基板でのワイヤーボン
ディング位置が、搭載される半導体チップ端により近づ
けることができるので、半導体装置のサイズを小さくす
ることができる。
【００６６】また、請求項７に記載の半導体装置を用い
ることにより、絶縁性基板側からの光を遮光するため、
絶縁性基板に搭載された半導体チップの誤動作がより確
実に防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の断面
図である。
【図２】図１に示す半導体装置の製造工程図である。
【図３】本発明の第２の実施の形態の半導体装置の断面
図である。
【図４】図３に示す半導体装置の製造工程図である。
【図５】（ａ）は配線層が片面だけに形成された絶縁性
基板の一部拡大図、同（ｂ）は配線層が両面に形成され
た絶縁性基板の一部拡大図である。
【図６】上に搭載された半導体チップが下の半導体チッ
プの外縁からはみ出した場合の本発明の実施の形態の説
明に供する図である。
【図７】積層された２個の半導体チップが配線層におけ
る同じ電極部に接続される場合の配線状態を示す図であ
る。
【図８】図７における半導体チップにおける電極パッド
の配置を示す図である。
【図９】積層された２個の半導体チップが配線層におけ
るそれぞれ異なる電極部に接続される場合の配線状態を
示す図である。
【図１０】（ａ）はボール状の外部接続用端子の配置を
示す図、（ｂ）は断面が台形の外部接続用端子の配置を
示す図である。
【図１１】（ａ）は切断前の絶縁性基板の上面図、
（ｂ）は（ａ）に示す絶縁性基板の一部拡大図である。
【図１２】積層された半導体チップと絶縁性基板とのワ
イヤーボンディングの状態を示す図である。
【図１３】（ａ）は従来のワイヤーボンディング法を用
いたＣＳＰ構造の半導体装置の断面図であり、（ｂ）は
従来のフェイスダウンボンディング法を用いたＣＳＰ構
造の半導体装置の断面図である。
【図１４】従来のスタックドパッケージの断面図であ
る。
【符号の説明】
１ 第１の半導体チップ ２ 第２の半導体チップ ３ 絶縁性基板 ４ 配線層 ５ 樹脂シート ６ 金属バンプ ７ 熱圧着シート ８ ワイヤー ８ａ 金ボール ９ 封止樹脂 １０ 実装用外部端子 １１ 貫通孔 １２ 電極パッド １３ 支持材 １４ ソルダーレジスト層 １５ 金属バンプ １６ ランド部 １７ ダミーパッド １８ ガイド穴 １９ 電極部 ２０ 配線部 ２１ 搭載位置認識用マーク ２２ 金バンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 並井 厚也 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 表面に所望の回路が形成されたウエハー
    の裏面に第１の絶縁性接着層を形成し、ダイシングする
    ことにより形成された第１の半導体チップが、表面に配
    線層及び裏面に貫通孔を通して上記配線層と電気的に接
    続された実装用外部端子を有する絶縁性基板に上記第１
    の絶縁性接着層を介して搭載され、 且つ、上記第１の半導体チップの回路形成面上に、表面
    に回路形成されたウエハーの裏面に第２の絶縁性接着層
    を形成し、ダイシングすることにより形成された第２の
    半導体チップが上記第２の絶縁性接着層を介して搭載さ
    れ、 且つ、上記第１の半導体チップ及び第２の半導体チップ
    と上記配線層の電極部とがワイヤーを用いて接続され、 且つ、上記第１の半導体チップ、第２の半導体チップ及
    び上記ワイヤーが樹脂封止されていることを特徴とする
    半導体装置。
  2. 【請求項２】 表面に所望の回路が形成された第１の半
    導体チップが、表面に配線層及び裏面に貫通孔を通して
    上記配線層と電気的に接続された実装用外部端子を有す
    る絶縁性基板に絶縁性ペーストを介して搭載され、 且つ、上記第１の半導体チップの回路形成面上に、表面
    に回路形成されたウエハーの裏面に第２の絶縁性接着層
    を形成し、ダイシングすることにより形成された第２の
    半導体チップが上記第２の絶縁性接着層を介して搭載さ
    れ、 且つ、上記第１の半導体チップ及び第２の半導体チップ
    と上記配線層の電極部とがワイヤーを用いて接続され、 且つ、上記第１の半導体チップ、第２の半導体チップ及
    び上記ワイヤーが樹脂封止されていることを特徴とする
    半導体装置。
  3. 【請求項３】 上記第１の半導体チップの外縁より上記
    第２の半導体チップの外縁が突出している半導体装置に
    おいて、上記突出している上記第２の半導体チップ下に
    上記第１の半導体チップと同じ厚さの支持部材を設けた
    ことを特徴とする、請求項１又は請求項２に記載の半導
    体装置。
  4. 【請求項４】 表面に所望の回路が形成されたウエハー
    の裏面に絶縁性接着層を形成した後、ダイシングするこ
    とにより形成された第１の半導体チップを、表面に配線
    層及び裏面に貫通孔を通して上記配線層と電気的に接続
    された実装用外部端子を有する絶縁性基板に上記絶縁性
    接着層を介して搭載する工程と、 上記第１の半導体チップの回路形成面上に、表面に所望
    の回路が形成されたウエハーの裏面に絶縁性接着層を形
    成した後、ダイシングすることにより形成された第２の
    半導体チップを上記絶縁性接着層を介して搭載する工程
    と、 上記第１の半導体チップ及び第２の半導体チップと上記
    配線層の電極部とをワイヤーを用いて接続する工程と、 上記第１の半導体チップ、第２の半導体チップ及び上記
    ワイヤーを樹脂封止する工程とを有すること特徴とす
    る、半導体装置の製造方法。
  5. 【請求項５】 金から成る上記ワイヤーを用いて、 上記第１の半導体チップと上記配線層の電極部との接続
    において、上記第１の半導体チップと上記ワイヤーとの
    接続を上記ワイヤーの端部に設けられた金ボールを上記
    第１の半導体チップの電極部に接触させることにより行
    い、且つ、上記ワイヤーと上記配線層の電極部との接続
    を上記ワイヤー端部を上記配線層の電極部に熱圧着する
    ことにより行い、 また、上記第２の半導体チップと上記配線層の電極部と
    の接続において、上記ワイヤーと上記配線層の電極部と
    の接続を上記ワイヤー端部に設けられた金ボールを上記
    配線層の電極部に接触させることで行い、且つ、上記第
    ２の半導体チップの電極部と上記ワイヤーとの接続を上
    記第２の半導体チップの電極部に設けられたバンプに上
    記ワイヤーを熱圧着することで行うことを特徴とする、
    請求項４に記載の半導体装置の製造方法。
  6. 【請求項６】 表面に配線層を、また、裏面に貫通孔を
    通して上記配線層と電気的に接続された実装用外部端子
    と、第３の半導体チップとの接続部以外の該第３の半導
    体チップ搭載領域に絶縁層と、上記第３の半導体チップ
    との電気的接続のための金属バンプとを有する絶縁性基
    板表面に、上記金属バンプを介して上記絶縁性基板に上
    記第３の半導体チップがフェイスダウンボンディングさ
    れ、 且つ、上記第３の半導体チップの回路形成面と反対の面
    上に、表面に所望の回路が形成されたウエハーの裏面に
    第３の絶縁性接着層を形成し、ダイシングすることによ
    り形成された第４の半導体チップが上記第３の絶縁性接
    着層を介して搭載され、 且つ、上記第４の半導体チップと上記配線層の電極部と
    がワイヤーを用いて接続され、 且つ、上記第３の半導体チップ、第４の半導体チップ及
    び上記ワイヤーが樹脂封止されていることを特徴とする
    半導体装置。
  7. 【請求項７】 上記絶縁層内に遮光層を有することを特
    徴とする、請求項６に記載の半導体装置。
  8. 【請求項８】 上記第３の半導体チップの外縁より上記
    第４の半導体チップの外縁が突出している半導体装置に
    おいて、上記突出している上記第４の半導体チップ下に
    上記第３の半導体チップと同じ厚さの支持部材を設けた
    ことを特徴とする、請求項６又は請求項７に記載の半導
    体装置。
  9. 【請求項９】 表面に配線層を有し、且つ裏面に貫通孔
    を通して上記配線層と電気的に接続された実装用外部端
    子を有する絶縁性基板表面に、第３の半導体チップとの
    接続部以外の該第３の半導体チップ搭載領域に絶縁層を
    形成し且つ上記第３の半導体チップとの電気的接続のた
    めの金属バンプを形成する工程と、 上記金属バンプを介して上記絶縁性基板に上記第３の半
    導体チップをフェイスダウンボンディングする工程と、 上記第３の半導体チップの回路形成面と反対の面上に、
    表面に所望の回路が形成されたウエハーの裏面に第３の
    絶縁性接着層を形成し、ダイシングすることにより形成
    された第４の半導体チップを上記第３の絶縁性接着層を
    介して搭載する工程と、 上記第４の半導体チップと上記配線層の電極部とをワイ
    ヤーを用いて接続する工程と、 上記第３半導体チップ、第４の半導体チップ及び上記ワ
    イヤーが樹脂封止されていることを特徴とする、半導体
    装置の製造方法。
JP00522198A 1998-01-14 1998-01-14 半導体装置及びその製造方法 Expired - Lifetime JP3481444B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP00522198A JP3481444B2 (ja) 1998-01-14 1998-01-14 半導体装置及びその製造方法
US09/223,272 US6100594A (en) 1998-01-14 1998-12-30 Semiconductor device and method of manufacturing the same
US09/604,081 US6352879B1 (en) 1998-01-14 2000-06-27 Semiconductor device and method of manufacturing the same
US09/604,079 US6229217B1 (en) 1998-01-14 2000-06-27 Semiconductor device and method of manufacturing the same
US10/428,013 USRE38806E1 (en) 1998-01-14 2003-05-02 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00522198A JP3481444B2 (ja) 1998-01-14 1998-01-14 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH11204720A true JPH11204720A (ja) 1999-07-30
JP3481444B2 JP3481444B2 (ja) 2003-12-22

Family

ID=11605151

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00522198A Expired - Lifetime JP3481444B2 (ja) 1998-01-14 1998-01-14 半導体装置及びその製造方法

Country Status (2)

Country Link
US (4) US6100594A (ja)
JP (1) JP3481444B2 (ja)

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
EP1094517A3 (en) * 1999-10-19 2002-04-10 Fujitsu Limited Semiconductor device and method for producing the same
KR20020029251A (ko) * 2000-10-12 2002-04-18 마이클 디. 오브라이언 반도체패키지 및 그 제조 방법
KR100355745B1 (ko) * 2000-10-25 2002-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US6538331B2 (en) 2000-01-31 2003-03-25 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same
US6621172B2 (en) 1999-09-03 2003-09-16 Seiko Epson Corporation Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
KR100411808B1 (ko) * 1999-12-30 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
KR100424058B1 (ko) * 2000-05-10 2004-03-24 샤프 가부시키가이샤 반도체장치 및 그의 제조방법
US6731013B2 (en) 2000-06-28 2004-05-04 Sharp Kabushiki Kaisha Wiring substrate, semiconductor device and package stack semiconductor device
KR100440788B1 (ko) * 1999-12-20 2004-07-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 제조방법
KR100441532B1 (ko) * 2001-01-11 2004-07-23 미쓰비시덴키 가부시키가이샤 반도체장치
US6828174B2 (en) 2001-06-07 2004-12-07 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
KR100461220B1 (ko) * 2001-01-24 2004-12-10 샤프 가부시키가이샤 반도체 장치 및 그의 제조방법
US6849952B2 (en) 2002-04-19 2005-02-01 Renesas Technology Corp. Semiconductor device and its manufacturing method
US6992396B2 (en) 2002-12-27 2006-01-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7042073B2 (en) 2001-06-07 2006-05-09 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
US7087455B2 (en) 2003-01-29 2006-08-08 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method for the same
US7112872B2 (en) 2002-10-15 2006-09-26 Sharp Kabushiki Kaisha Flexible semiconductor device with groove(s) on rear side of semiconductor substrate
JP2007019415A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp 半導体装置およびその製造方法
JP2007103423A (ja) * 2005-09-30 2007-04-19 Renesas Technology Corp 半導体装置及びその製造方法
US7208826B2 (en) * 2000-07-05 2007-04-24 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US7224052B2 (en) 1999-12-03 2007-05-29 Renesas Technology Corp. IC card with controller and memory chips
KR100731332B1 (ko) * 2001-03-30 2007-06-21 가부시끼가이샤 도시바 반도체 패키지
US7239021B2 (en) 2003-07-04 2007-07-03 Matsushita Electric Industrial Co., Ltd. Stacked chip semiconductor device and method for manufacturing the same
US7285864B2 (en) 2004-02-13 2007-10-23 Kabushiki Kaisha Toshiba Stack MCP
JP2007294977A (ja) * 2001-06-29 2007-11-08 Hitachi Chem Co Ltd 接着部材
US7389937B2 (en) 2004-12-15 2008-06-24 Kabushiki Kaisha Toshiba Card-shaped memory device incorporating IC card function
JP2008258521A (ja) * 2007-04-09 2008-10-23 Powertech Technology Inc マルチチップ積層基板とそれを使用するマルチチップ積層実装構造とその応用
US7453153B2 (en) 2005-03-29 2008-11-18 Sanyo Electric Co., Ltd. Circuit device
WO2008140541A1 (en) * 2007-05-16 2008-11-20 Kulicke And Soffa Industries, Inc. Wire bonding methods and bonding force calibration
JP2008300699A (ja) * 2007-05-31 2008-12-11 Sanyo Electric Co Ltd 回路装置およびその製造方法
US7495344B2 (en) 2004-03-18 2009-02-24 Sanyo Electric Co., Ltd. Semiconductor apparatus
JP2009111392A (ja) * 2007-10-30 2009-05-21 Samsung Electronics Co Ltd スタック・パッケージ及びその製造方法
JP2010157695A (ja) * 2008-12-29 2010-07-15 Jin Imu Myun チップパッケージ化における保護薄膜コーティング
US7759161B2 (en) 2005-03-31 2010-07-20 Renesas Technology Corp. Semiconductor device and method of manufacturing thereof
US7893539B2 (en) 2007-01-31 2011-02-22 Sanyo Electric Co., Ltd. Semiconductor apparatus and mobile apparatus
US7911064B2 (en) 2005-03-07 2011-03-22 Panasonic Corporation Mounted body and method for manufacturing the same
US7973415B2 (en) 2007-06-06 2011-07-05 Renesas Electronics Corporation Manufacturing process and structure of through silicon via
KR101123797B1 (ko) 2006-09-29 2012-03-12 주식회사 하이닉스반도체 적층 반도체 패키지
US8134240B2 (en) 2006-07-27 2012-03-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method for the same
JP2014241422A (ja) * 2001-03-02 2014-12-25 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 混合アナログおよびデジタル集積回路
USRE45931E1 (en) 1999-11-29 2016-03-15 Renesas Electronics Corporation Method of manufacturing a semiconductor device

Families Citing this family (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP3662461B2 (ja) * 1999-02-17 2005-06-22 シャープ株式会社 半導体装置、およびその製造方法
US6965166B2 (en) * 1999-02-24 2005-11-15 Rohm Co., Ltd. Semiconductor device of chip-on-chip structure
TW415050B (en) * 1999-04-16 2000-12-11 Shen Ming Dung Semiconductor chipset module and the manufacturing method of the same
JP3403689B2 (ja) * 1999-06-25 2003-05-06 沖電気工業株式会社 半導体装置
JP3526788B2 (ja) * 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
US6424033B1 (en) * 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
KR100366409B1 (ko) * 1999-09-21 2002-12-31 엘지전자 주식회사 접착성 전도체 및 이를 사용한 칩실장구조
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP2001196529A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体装置及びその配線方法
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
JP3996315B2 (ja) * 2000-02-21 2007-10-24 松下電器産業株式会社 半導体装置およびその製造方法
JP3955712B2 (ja) * 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
US6531333B2 (en) * 2000-04-05 2003-03-11 Hong-Ming Lin Chip photoelectric sensor assembly and method for making same
US6448659B1 (en) * 2000-04-26 2002-09-10 Advanced Micro Devices, Inc. Stacked die design with supporting O-ring
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6833984B1 (en) * 2000-05-03 2004-12-21 Rambus, Inc. Semiconductor module with serial bus connection to multiple dies
US7122889B2 (en) * 2000-05-03 2006-10-17 Rambus, Inc. Semiconductor module
US6600231B2 (en) * 2000-05-11 2003-07-29 Mitutoyo Corporation Functional device unit and method of producing the same
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6683368B1 (en) 2000-06-09 2004-01-27 National Semiconductor Corporation Lead frame design for chip scale package
US6552910B1 (en) 2000-06-28 2003-04-22 Micron Technology, Inc. Stacked-die assemblies with a plurality of microelectronic devices and methods of manufacture
US6560117B2 (en) 2000-06-28 2003-05-06 Micron Technology, Inc. Packaged microelectronic die assemblies and methods of manufacture
TW459361B (en) * 2000-07-17 2001-10-11 Siliconware Precision Industries Co Ltd Three-dimensional multiple stacked-die packaging structure
TW455964B (en) * 2000-07-18 2001-09-21 Siliconware Precision Industries Co Ltd Multi-chip module package structure with stacked chips
US6472758B1 (en) 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
US7298031B1 (en) 2000-08-09 2007-11-20 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
US6812564B1 (en) * 2000-09-05 2004-11-02 Hewlett-Packard Development Company, L.P. Monolithic common carrier
JP3581086B2 (ja) * 2000-09-07 2004-10-27 松下電器産業株式会社 半導体装置
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US6522015B1 (en) * 2000-09-26 2003-02-18 Amkor Technology, Inc. Micromachine stacked wirebonded package
US6638789B1 (en) * 2000-09-26 2003-10-28 Amkor Technology, Inc. Micromachine stacked wirebonded package fabrication method
US6530515B1 (en) 2000-09-26 2003-03-11 Amkor Technology, Inc. Micromachine stacked flip chip package fabrication method
JP3631120B2 (ja) * 2000-09-28 2005-03-23 沖電気工業株式会社 半導体装置
US6689640B1 (en) 2000-10-26 2004-02-10 National Semiconductor Corporation Chip scale pin array
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
KR100731007B1 (ko) * 2001-01-15 2007-06-22 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
US6900549B2 (en) * 2001-01-17 2005-05-31 Micron Technology, Inc. Semiconductor assembly without adhesive fillets
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
US6404648B1 (en) * 2001-03-30 2002-06-11 Hewlett-Packard Co. Assembly and method for constructing a multi-die integrated circuit
WO2002082540A1 (fr) * 2001-03-30 2002-10-17 Fujitsu Limited Dispositif a semi-conducteurs, son procede de fabrication et substrat semi-conducteur connexe
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
US6400007B1 (en) * 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
US6586825B1 (en) * 2001-04-26 2003-07-01 Lsi Logic Corporation Dual chip in package with a wire bonded die mounted to a substrate
JP2002343899A (ja) 2001-05-17 2002-11-29 Sharp Corp 半導体パッケージ用基板、半導体パッケージ
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
US20030006493A1 (en) * 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
KR20030012192A (ko) * 2001-07-31 2003-02-12 주식회사 심텍 다이 적층형 윈도우 칩 스케일 패키지
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
DE10142120A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
US6975025B2 (en) * 2001-12-03 2005-12-13 Intel Corporation Semiconductor chip package and method of manufacturing same
EP1455392A4 (en) * 2001-12-07 2008-05-07 Fujitsu Ltd SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP2003204039A (ja) * 2002-01-04 2003-07-18 Mitsubishi Electric Corp 半導体装置
TW527672B (en) * 2002-02-08 2003-04-11 United Test Ct Inc Stacked semiconductor device and method of manufacture
US6721189B1 (en) * 2002-03-13 2004-04-13 Rambus, Inc. Memory module
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US6979904B2 (en) * 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
US6809416B1 (en) * 2002-05-28 2004-10-26 Intersil Corporation Package for integrated circuit with thermal vias and method thereof
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
KR20050074961A (ko) * 2002-10-08 2005-07-19 치팩, 인코포레이티드 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
DE10251527B4 (de) * 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
JP4076841B2 (ja) * 2002-11-07 2008-04-16 シャープ株式会社 半導体装置の製造方法
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
JP2006509371A (ja) * 2002-12-09 2006-03-16 アドバンスド インターコネクト テクノロジーズ リミテッド 露出された集積回路装置を有するパッケージ
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US7754537B2 (en) * 2003-02-25 2010-07-13 Tessera, Inc. Manufacture of mountable capped chips
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
WO2004097896A2 (en) * 2003-04-26 2004-11-11 Freescale Semiconductor, Inc. A packaged integrated circuit having a heat spreader and method therefor
JP4705748B2 (ja) * 2003-05-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4266717B2 (ja) * 2003-06-13 2009-05-20 三洋電機株式会社 半導体装置の製造方法
US6833287B1 (en) * 2003-06-16 2004-12-21 St Assembly Test Services Inc. System for semiconductor package with stacked dies
JP4241302B2 (ja) * 2003-09-30 2009-03-18 株式会社ルネサステクノロジ 半導体装置の製造方法
US6930378B1 (en) 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
JP3776427B2 (ja) * 2003-11-17 2006-05-17 沖電気工業株式会社 半導体装置及びその製造方法
US7622951B2 (en) * 2004-02-14 2009-11-24 Tabula, Inc. Via programmable gate array with offset direct connections
US7126381B1 (en) 2004-02-14 2006-10-24 Herman Schmit VPA interconnect circuit
US20050205981A1 (en) * 2004-03-18 2005-09-22 Kabushiki Kaisha Toshiba Stacked electronic part
US11081370B2 (en) * 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US20050212144A1 (en) * 2004-03-25 2005-09-29 Rugg William L Stacked die for inclusion in standard package technology
JP4538830B2 (ja) * 2004-03-30 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置
US7629695B2 (en) 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
US7183651B1 (en) 2004-06-15 2007-02-27 Storage Technology Corporation Power plane decoupling
DE102004029587B4 (de) * 2004-06-18 2006-05-24 Infineon Technologies Ag Substratbasiertes BGA-Gehäuse, insbesondere FBGA-Gehäuse
US8707553B2 (en) * 2004-07-08 2014-04-29 International Business Machines Corporation Method and system for improving alignment precision of parts in MEMS
US7095096B1 (en) 2004-08-16 2006-08-22 National Semiconductor Corporation Microarray lead frame
JP4601365B2 (ja) * 2004-09-21 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置
US7301242B2 (en) * 2004-11-04 2007-11-27 Tabula, Inc. Programmable system in package
US7530044B2 (en) * 2004-11-04 2009-05-05 Tabula, Inc. Method for manufacturing a programmable system in package
JP2006210402A (ja) * 2005-01-25 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置
TWI362708B (en) * 2005-02-21 2012-04-21 Nitto Denko Corp A manufacturing method of semiconductor device
US8201124B1 (en) 2005-03-15 2012-06-12 Tabula, Inc. System in package and method of creating system in package
JP4526983B2 (ja) * 2005-03-15 2010-08-18 新光電気工業株式会社 配線基板の製造方法
JP3914239B2 (ja) * 2005-03-15 2007-05-16 新光電気工業株式会社 配線基板および配線基板の製造方法
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
TW200727446A (en) * 2005-03-28 2007-07-16 Toshiba Kk Stack type semiconductor device manufacturing method and stack type electronic component manufacturing method
US7846775B1 (en) 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
JP2007053121A (ja) * 2005-08-12 2007-03-01 Sharp Corp 半導体装置、積層型半導体装置、及び配線基板
US7485969B2 (en) * 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
TWI303873B (en) * 2005-09-23 2008-12-01 Freescale Semiconductor Inc Method of making stacked die package
US7262633B1 (en) 2005-11-11 2007-08-28 Tabula, Inc. Via programmable gate array with offset bit lines
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US7750482B2 (en) * 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US7598122B1 (en) * 2006-03-08 2009-10-06 National Semiconductor Corporation Die attach method and microarray leadframe structure
JP2007288003A (ja) * 2006-04-18 2007-11-01 Sharp Corp 半導体装置
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7772040B2 (en) 2006-09-12 2010-08-10 Nitto Denko Corporation Manufacturing method of semiconductor device, adhesive sheet used therein, and semiconductor device obtained thereby
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
US7719122B2 (en) * 2007-01-11 2010-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. System-in-package packaging for minimizing bond wire contamination and yield loss
JP5330697B2 (ja) * 2007-03-19 2013-10-30 株式会社リコー 機能素子のパッケージ及びその製造方法
US20090051046A1 (en) * 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
KR100891537B1 (ko) 2007-12-13 2009-04-03 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
TW200947569A (en) * 2008-05-13 2009-11-16 Richtek Technology Corp Package structure and method
CN101587844A (zh) * 2008-05-23 2009-11-25 立锜科技股份有限公司 封装结构及方法
JP2010050262A (ja) * 2008-08-21 2010-03-04 Panasonic Corp 半導体装置及びその製造方法
US8022539B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Integrated circuit packaging system with increased connectivity and method of manufacture thereof
US8592260B2 (en) 2009-06-26 2013-11-26 Nitto Denko Corporation Process for producing a semiconductor device
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US20110084374A1 (en) * 2009-10-08 2011-04-14 Jen-Chung Chen Semiconductor package with sectioned bonding wire scheme
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
TWI392066B (zh) * 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
DE102010031055B4 (de) 2010-07-07 2023-02-23 Robert Bosch Gmbh Sensormodul und Verfahren zum Herstellen eines Sensormoduls
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
KR20120024099A (ko) * 2010-09-06 2012-03-14 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US9324659B2 (en) 2011-08-01 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming POP with stacked semiconductor die and bumps formed directly on the lower die
US8723327B2 (en) * 2011-10-20 2014-05-13 Invensas Corporation Microelectronic package with stacked microelectronic units and method for manufacture thereof
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
TWI550816B (zh) * 2013-01-08 2016-09-21 矽品精密工業股份有限公司 半導體封裝件及其製法
US9055701B2 (en) * 2013-03-13 2015-06-09 International Business Machines Corporation Method and system for improving alignment precision of parts in MEMS
US10636773B2 (en) * 2015-09-23 2020-04-28 Mediatek Inc. Semiconductor package structure and method for forming the same
US11302611B2 (en) * 2018-11-28 2022-04-12 Texas Instruments Incorporated Semiconductor package with top circuit and an IC with a gap over the IC
US11062994B2 (en) * 2019-07-15 2021-07-13 Advanced Semiconducor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3043484B2 (ja) * 1991-09-30 2000-05-22 ローム株式会社 半導体装置
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5366933A (en) * 1993-10-13 1994-11-22 Intel Corporation Method for constructing a dual sided, wire bonded integrated circuit chip package
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
US5652463A (en) * 1995-05-26 1997-07-29 Hestia Technologies, Inc. Transfer modlded electronic package having a passage means
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR100443484B1 (ko) * 1996-02-19 2004-09-18 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR100467946B1 (ko) * 1997-01-24 2005-01-24 로무 가부시키가이샤 반도체 칩의 제조방법
US6130483A (en) * 1997-03-05 2000-10-10 Kabushiki Kaisha Toshiba MMIC module using flip-chip mounting
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US6133067A (en) * 1997-12-06 2000-10-17 Amic Technology Inc. Architecture for dual-chip integrated circuit package and method of manufacturing the same
US6077724A (en) * 1998-09-05 2000-06-20 First International Computer Inc. Multi-chips semiconductor package and fabrication method

Cited By (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621172B2 (en) 1999-09-03 2003-09-16 Seiko Epson Corporation Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
EP1713122A3 (en) * 1999-10-19 2006-11-02 Fujitsu Limited Semiconductor device and method for producing the same
EP1094517A3 (en) * 1999-10-19 2002-04-10 Fujitsu Limited Semiconductor device and method for producing the same
USRE45931E1 (en) 1999-11-29 2016-03-15 Renesas Electronics Corporation Method of manufacturing a semiconductor device
US7538418B2 (en) 1999-12-03 2009-05-26 Renesas Technology Corp. IC card
US7768110B2 (en) 1999-12-03 2010-08-03 Renesas Technology Corp. Nonvolatile memory apparatus
US8018038B2 (en) 1999-12-03 2011-09-13 Renesas Electronics Corporation IC card with terminals for direct access to internal components
US7267287B2 (en) 1999-12-03 2007-09-11 Renesas Technology Corp. IC card
US7224052B2 (en) 1999-12-03 2007-05-29 Renesas Technology Corp. IC card with controller and memory chips
US7547961B2 (en) 1999-12-03 2009-06-16 Renesas Technology Corp. IC card with bonding wire connections of different lengths
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
KR100440788B1 (ko) * 1999-12-20 2004-07-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 제조방법
KR100411808B1 (ko) * 1999-12-30 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
US8502395B2 (en) 2000-01-31 2013-08-06 Elpida Memory, Inc. Semiconductor device and a method of manufacturing the same
US8067251B2 (en) 2000-01-31 2011-11-29 Elpida Memory, Inc. Semiconductor device and a method of manufacturing the same
US6538331B2 (en) 2000-01-31 2003-03-25 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same
US7061105B2 (en) 2000-01-31 2006-06-13 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same
US7348668B2 (en) 2000-01-31 2008-03-25 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
US7633146B2 (en) 2000-01-31 2009-12-15 Elpida Memory Inc. Semiconductor device and a method of manufacturing the same
US6686663B2 (en) 2000-01-31 2004-02-03 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same
US8159062B2 (en) 2000-01-31 2012-04-17 Elpida Memory, Inc. Semiconductor and a method of manufacturing the same
US8853864B2 (en) 2000-01-31 2014-10-07 Ps4 Luxco S.A.R.L. Semiconductor device and a method of manufacturing the same
US7879647B2 (en) 2000-01-31 2011-02-01 Elpida Memory, Inc. Semiconductor device and a method of manufacturing the same
KR100424058B1 (ko) * 2000-05-10 2004-03-24 샤프 가부시키가이샤 반도체장치 및 그의 제조방법
US6731013B2 (en) 2000-06-28 2004-05-04 Sharp Kabushiki Kaisha Wiring substrate, semiconductor device and package stack semiconductor device
US7208826B2 (en) * 2000-07-05 2007-04-24 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
KR20020029251A (ko) * 2000-10-12 2002-04-18 마이클 디. 오브라이언 반도체패키지 및 그 제조 방법
KR100355745B1 (ko) * 2000-10-25 2002-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR100441532B1 (ko) * 2001-01-11 2004-07-23 미쓰비시덴키 가부시키가이샤 반도체장치
KR100461220B1 (ko) * 2001-01-24 2004-12-10 샤프 가부시키가이샤 반도체 장치 및 그의 제조방법
JP2014241422A (ja) * 2001-03-02 2014-12-25 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 混合アナログおよびデジタル集積回路
JP2018022903A (ja) * 2001-03-02 2018-02-08 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 混合アナログおよびデジタル集積回路
KR100731332B1 (ko) * 2001-03-30 2007-06-21 가부시끼가이샤 도시바 반도체 패키지
US8524534B2 (en) 2001-06-07 2013-09-03 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US9613922B2 (en) 2001-06-07 2017-04-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8653655B2 (en) 2001-06-07 2014-02-18 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8278147B2 (en) 2001-06-07 2012-10-02 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US7859095B2 (en) 2001-06-07 2010-12-28 Renesas Electronics Corporation Method of manufacturing semiconductor device
US6828174B2 (en) 2001-06-07 2004-12-07 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US7531441B2 (en) 2001-06-07 2009-05-12 Renesas Technology Corp. Method of manufacturing semiconductor device
US8952527B2 (en) 2001-06-07 2015-02-10 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US7042073B2 (en) 2001-06-07 2006-05-09 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
JP2007294977A (ja) * 2001-06-29 2007-11-08 Hitachi Chem Co Ltd 接着部材
US6849952B2 (en) 2002-04-19 2005-02-01 Renesas Technology Corp. Semiconductor device and its manufacturing method
US7112872B2 (en) 2002-10-15 2006-09-26 Sharp Kabushiki Kaisha Flexible semiconductor device with groove(s) on rear side of semiconductor substrate
US6992396B2 (en) 2002-12-27 2006-01-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7087455B2 (en) 2003-01-29 2006-08-08 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method for the same
US7239021B2 (en) 2003-07-04 2007-07-03 Matsushita Electric Industrial Co., Ltd. Stacked chip semiconductor device and method for manufacturing the same
US7521288B2 (en) 2003-07-04 2009-04-21 Panasonic Corporation Stacked chip semiconductor device and method for manufacturing the same
US7482695B2 (en) 2004-02-13 2009-01-27 Kabushiki Kaisha Toshiba Stack MCP and manufacturing method thereof
US7285864B2 (en) 2004-02-13 2007-10-23 Kabushiki Kaisha Toshiba Stack MCP
US7833836B2 (en) 2004-02-13 2010-11-16 Kabushiki Kaisha Toshiba Stack MCP and manufacturing method thereof
US7495344B2 (en) 2004-03-18 2009-02-24 Sanyo Electric Co., Ltd. Semiconductor apparatus
US7389937B2 (en) 2004-12-15 2008-06-24 Kabushiki Kaisha Toshiba Card-shaped memory device incorporating IC card function
US7911064B2 (en) 2005-03-07 2011-03-22 Panasonic Corporation Mounted body and method for manufacturing the same
US7453153B2 (en) 2005-03-29 2008-11-18 Sanyo Electric Co., Ltd. Circuit device
US7759161B2 (en) 2005-03-31 2010-07-20 Renesas Technology Corp. Semiconductor device and method of manufacturing thereof
JP2007019415A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp 半導体装置およびその製造方法
JP2007103423A (ja) * 2005-09-30 2007-04-19 Renesas Technology Corp 半導体装置及びその製造方法
US8134240B2 (en) 2006-07-27 2012-03-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method for the same
KR101123797B1 (ko) 2006-09-29 2012-03-12 주식회사 하이닉스반도체 적층 반도체 패키지
US7893539B2 (en) 2007-01-31 2011-02-22 Sanyo Electric Co., Ltd. Semiconductor apparatus and mobile apparatus
JP4579263B2 (ja) * 2007-04-09 2010-11-10 力成科技股▲分▼有限公司 マルチチップ積層基板及びマルチチップ積層実装構造
JP2008258521A (ja) * 2007-04-09 2008-10-23 Powertech Technology Inc マルチチップ積層基板とそれを使用するマルチチップ積層実装構造とその応用
US8302840B2 (en) 2007-05-16 2012-11-06 Kulicke And Soffa Industries, Inc. Closed loop wire bonding methods and bonding force calibration
WO2008140541A1 (en) * 2007-05-16 2008-11-20 Kulicke And Soffa Industries, Inc. Wire bonding methods and bonding force calibration
US8007285B2 (en) 2007-05-31 2011-08-30 Sanyo Electric Co., Ltd. Circuit device and manufacturing method therefor
JP4588046B2 (ja) * 2007-05-31 2010-11-24 三洋電機株式会社 回路装置およびその製造方法
JP2008300699A (ja) * 2007-05-31 2008-12-11 Sanyo Electric Co Ltd 回路装置およびその製造方法
US8324736B2 (en) 2007-06-06 2012-12-04 Renesas Electronics Corporation Manufacturing process and structure of through silicon via
US7973415B2 (en) 2007-06-06 2011-07-05 Renesas Electronics Corporation Manufacturing process and structure of through silicon via
JP2009111392A (ja) * 2007-10-30 2009-05-21 Samsung Electronics Co Ltd スタック・パッケージ及びその製造方法
JP2010157695A (ja) * 2008-12-29 2010-07-15 Jin Imu Myun チップパッケージ化における保護薄膜コーティング

Also Published As

Publication number Publication date
US6229217B1 (en) 2001-05-08
USRE38806E1 (en) 2005-10-04
US6100594A (en) 2000-08-08
JP3481444B2 (ja) 2003-12-22
US6352879B1 (en) 2002-03-05

Similar Documents

Publication Publication Date Title
JP3481444B2 (ja) 半導体装置及びその製造方法
US6593648B2 (en) Semiconductor device and method of making the same, circuit board and electronic equipment
US6515357B2 (en) Semiconductor package and semiconductor package fabrication method
US6642610B2 (en) Wire bonding method and semiconductor package manufactured using the same
KR100459971B1 (ko) 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기
US6414382B1 (en) Film carrier tape, semiconductor assembly, semiconductor device and method of manufacturing the same, mounted board, and electronic instrument
JP3176542B2 (ja) 半導体装置及びその製造方法
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
JP2002110898A (ja) 半導体装置
JP2001127246A (ja) 半導体装置
JP2000311982A (ja) 半導体装置と半導体モジュールおよびそれらの製造方法
KR100240748B1 (ko) 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지
US20050116322A1 (en) Circuit module
JP2003023133A (ja) リードフレームおよびそれを用いた樹脂封止型半導体装置ならびにその製造方法
JPH10335366A (ja) 半導体装置
JP4038021B2 (ja) 半導体装置の製造方法
JP2007150346A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20030057569A1 (en) Semiconductor device
JPH11204565A (ja) 半導体装置
JP2000299399A (ja) 半導体装置
JPH04359457A (ja) 半導体装置およびその製造方法
US6433415B2 (en) Assembly of plurality of semiconductor devices
JP4593951B2 (ja) マルチチップパッケージの製造方法
JP2536439B2 (ja) 半導体装置用リ―ドフレ―ム及びこれを用いた樹脂封止型半導体装置
JP2000091378A (ja) 半導体装置およびその製造方法ならびにフィルムキャリア

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030930

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071010

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081010

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081010

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091010

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091010

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101010

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131010

Year of fee payment: 10

EXPY Cancellation because of completion of term