JP2007103423A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 半導体装置の小型化を図る。
【解決手段】 １列目の複数の第１の配線は、複数の第１の接続部の夫々から半導体チップの一辺に向かって延在し、複数の第２の配線は、複数の第２の接続部の夫々から半導体チップの一辺と反対側に向かって延在している。
【選択図】 図６

Description

本発明は、半導体装置及びその製造技術に関し、特に、半導体チップの電極パッドと配線基板の電極パッドとをボンディングワイヤで接続する半導体装置に適用して有効な技術に関するものである。

半導体装置として、例えばＢＧＡ（Ｂall Ｇrid Ａrray）型と呼称される半導体装置が知られている。このＢＧＡ型半導体装置は、インターポーザと呼ばれる配線基板の主面側に半導体チップを搭載し、配線基板の主面と反対側の裏面側に外部接続用端子としてボール状の半田バンプを複数配置したパッケージ構造になっている。

ＢＧＡ型半導体装置においては、様々な構造のものが開発され、製品化されているが、大別するとフェースアップボンディング構造（ワイヤボンディング構造）とフェースダウンボンディング構造に分類される。フェースアップボンディング構造では、半導体チップの主面（回路形成面）に配置された電極パッドと、配線基板の主面に配置された電極パッド（配線の一部からなる接続部）との電気的な接続をボンディングワイヤで行っている。フェースダウンボンディング構造では、半導体チップの主面に配置された電極パッドと、配線基板の主面に配置された電極パッドとの電気的な接続をこれらの電極パッド間に介在された突起状電極（例えば半田バンプ、スタッドバンプ等）で行っている。

フェースアップボンディング構造のＢＧＡ型半導体装置については、例えば、特開２００１−１４４２１４号公報に開示されている。また、フェースダウンボンディング構造のＢＧＡ型半導体装置については、例えば、特開平６−３４９８３号公報に開示されている。

また、特開２００３−３１６１０号公報には、半導体チップの主面にその一辺に沿って配置された複数の電極パッドと、配線基板の主面に前記半導体チップの一辺に沿って２列で配置された複数の電極パッドとを複数のボンディングワイヤで夫々電気的に接続するワイヤボンディングにおいて、先行形成されたワイヤとキャピラリとの干渉を避ける技術が開示されている。

特開２００１−１４４２１４号公報 特開平６−３４９８３号公報 特開２００３−３１６１０号公報

近年、携帯電話、携帯型パーソナルコンピュータ等の電子機器の小型化が進み、これらの電子機器に組み込まれるＢＧＡ型半導体装置においても小型化が要求されている。そこで、本発明者は、既存の製造設備が流用でき、フェースダウン構造に比較すると低コストで製造が可能なフェースアップボンディング構造を有するＢＧＡ型半導体装置の小型化について検討した結果、以下の問題点を見出した。

ＢＧＡ型半導体装置の小型化を図るためには、配線基板の平面サイズを小さくする必要がある。配線基板の平面サイズを小さくするためには、配線基板の電極パッドの配列ピッチを狭くし、複数の電極パッドからなるパッド列の長さを短くする必要がある。

ＢＧＡ型半導体装置においては、半導体チップの主面にその一辺に沿って配置された複数の電極パッド（ボンディングパッド）と、この複数の電極パッドに対応して配線基板の主面に配置された複数の電極パッド（接続部）とを複数のボンディングワイヤで電気的に接続している。従来の配線基板においては、複数の電極パッドを１列で配置することが主であったが、この１列パッド配置では、要求される基板サイズやワイヤ長規格を満足できないことから、２列パッド配置、３列パッド配置といった多列パッド配置が現在主流になっている。

多列パッド配置は、１列パッド配置と比較して各パッド列の長さが短くなるが、半導体チップに搭載される集積回路の多機能化や高集積化に伴って電極パッド数が増加傾向にあるため、半導体装置の小型化を図るには多列パッド配置においても電極パッドの配列ピッチを狭くし、各パッド列の長さを短くする必要がある。

しかしながら、従来の多列パッド配置、例えば２列パッド配置では、半導体チップ側から数えて１列目の電極パッドに繋がる配線（電極パッドから引き出される配線）が２列目の電極パッド間を通って引き回されているため、２列目の電極パッドの配列ピッチを狭くすることが困難である。

また、パッド列の長さが長くなると、半導体チップから離れて配線基板の電極パッドを配置する必要があり、これに伴って半導体チップの電極パッドと配線基板の電極パッドとを電気的に接続するボンディングワイヤの長さが長くなる。また、加工精度の違いから配線基板の電極パッドの配列ピッチは半導体チップの電極パッドの配列ピッチよりも広くなっているため、ボンディングワイヤの長さは、半導体チップの辺の中心からその端に向かって徐々に長くなるが、配線基板のパッド列の長さが長くなると、更にボンディングワイヤの長さが長くなる。このため、トランスファモールディング法に基づいて樹脂封止体を形成する時、ボンディングワイヤの形状が樹脂の流れによって変形するワイヤ流れにより、隣り合うボンディングワイヤ同士が短絡するといった不具合が発生し易くなる。この不具合は、半導体装置の製造歩留まり低下の要因となる。

また、配線基板の電極パッドの配列ピッチは半導体チップの電極パッドの配列ピッチよりも広くなっているため、ボンディングワイヤは、半導体チップの一辺の中心を横切ってその一辺と直行する仮想線に対して鋭角をなす角度で半導体チップ側から放射状に延在するが、配線基板のパッド列の長さが長くなると、ボンディングワイヤの前記仮想線に対する角度が広くなる。このため、半導体チップの電極パッドにおいて、隣り合う２つの電極パッドのうちの一方の電極パッドにボンディングワイヤを接続し、その後、他方の電極パッドにボンディングワイヤを接続する時、一方の電極パッドに接続されたボンディングワイヤにキャピラリが干渉するといった不具合が発生し易くなる。この不具合は、半導体装置の製造歩留まり低下の要因となる。

本発明の目的は、半導体装置の小型化を図ることが可能な技術を提供することにある。

また、本発明の他の目的は、半導体装置の製造歩留まり向上を図ることが可能な技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）半導体装置は、
主面に形成され、かつ前記主面の一辺に沿って配置された複数の電極パッドを有する半導体チップと、
主面に前記半導体チップが搭載された配線基板と、
前記配線基板の前記主面に形成され、かつ前記半導体チップの前記一辺に沿って配置された複数の第１の接続部と、
前記配線基板の前記主面に形成され、かつ前記半導体チップの前記一辺から前記複数の第１の接続部よりも離れた位置に前記半導体チップの前記一辺に沿って配置された複数の第２の接続部と、
前記配線基板の前記主面に形成され、かつ前記複数の第１の接続部に夫々繋がる複数の第１の配線と、
前記配線基板の前記主面に形成され、かつ前記複数の第２の接続部に夫々繋がる複数の第２の配線と、
前記複数の電極パッドと、前記複数の第１及び第２の接続部とを夫々接続する複数のボンディングワイヤと、
前記半導体チップ、及び前記複数のボンディングワイヤを封止する樹脂封止体とを有し、
前記複数の第１の配線は、前記複数の第１の接続部の夫々から前記半導体チップの前記一辺に向かって延在し、
前記複数の第２の配線は、前記複数の第２の接続部の夫々から前記半導体チップの前記一辺と反対側に向かって延在している。
（２）前記手段（１）において、
前記複数の第１の配線の一端部は、前記複数の第１の接続部に夫々繋がり、
前記複数の第２の配線の一端部は、前記複数の第２の接続部に夫々繋がっている。
（３）前記手段（１）において、
前記第１の接続部の配列ピッチ、及び前記第２の接続部の配列ピッチは、前記電極パッドの配列ピッチの２倍である。
（４）前記手段（１）において、
前記第１及び第２の接続部、並びに前記電極パッドは、平面が方形状で形成され、
前記第１の接続部の一辺は、対応する前記電極パッドの一辺と向かい合っており、
前記第２の接続部の一辺は、対応する前記電極パッドの一辺と向かい合っている。
（５）前記手段（１）において、
前記第２の接続部は、隣り合う２つの前記第１の接続部の間に配置されている。
（６）前記手段（５）において、
前記第２の接続部は、前記２つの第１の接続部における配列ピッチの中間に配置されている。
（７）前記手段（１）において、
前記配線基板は、表層及び内層の配線層を有する多層配線構造になっている。
（８）前記手段（１）において、
前記配線基板は、表層及び内層の配線層を有する多層配線構造のビルドアップ基板である。
（９）前記手段（１）において、
前記配線基板は、表層及び内層の配線層を有する多層配線構造のセミアディティブ基板である。
（１０）半導体装置の製造において、
（ａ）主面に形成され、かつ前記主面の一辺に沿って第１の電極パッド、第２の電極パッド及び第３の電極パッドがこの順番で繰り返し配置された半導体チップを準備する工程と、
（ｂ）前記半導体チップが搭載されるチップ搭載部と、前記チップ搭載部の外側に前記複数の第１の電極パッドに対応して前記半導体チップの一辺に沿って配置された複数の第１の接続部と、前記半導体チップの一辺から前記複数の第１の接続部よりも離れた位置に前記複数の第２の電極パッドに対応して前記半導体チップの一辺に沿って配置された複数の第２の接続部と、前記半導体チップの一辺から前記複数の第２の接続部よりも離れた位置に前記複数の第３の電極パッドに対応して前記半導体チップの一辺に沿って配置された複数の第３の接続部とを有する配線基板を準備する工程と、
（ｃ）前記複数の第１の接続部が前記半導体チップの一辺に沿う状態で前記配線基板のチップ搭載部に前記半導体チップを搭載する工程と、
（ｄ）前記複数の第１の電極パッドと前記複数の第１の接続部とを複数の第１のボンディングワイヤで夫々電気的に接続する工程と、
（ｅ）前記複数の第２の電極パッドと前記複数の第２の接続部とを前記複数の第１のボンディングワイヤよりもループ高さが高い複数の第２のボンディングワイヤで夫々電気的に接続する工程と、
（ｆ）前記複数の第３の電極パッドと前記複数の第３の接続部とを前記第２のボンディングワイヤよりもループ高さが高い複数の第３のボンディングワイヤで夫々電気的に接続する工程と、
（ｇ）前記半導体チップ、及び前記複数の第１乃至第３のボンディングワイヤを樹脂で封止する工程とを有し、
前記複数の第１乃至第３のボンディングワイヤは、前記半導体チップの一辺の中心を横切って前記半導体チップの一辺と直行する仮想線に対して鋭角をなす角度で延在し、
前記第３のボンディングワイヤと前記第３の電極パッドとの接続は、前記第１のボンディングワイヤと前記第１の電極パッドとの接続よりも前記半導体チップの一辺から離れた位置で行われ、
前記（ｅ）工程、（ｄ）工程、及び（ｆ）工程は、この順番で行われる。
（１１）前記手段（１０）において、
前記第２のボンディングワイヤと前記第２の電極パッドとの接続は、前記第３のボンディングワイヤと前記第３の電極パッドとの接続よりも前記半導体チップの一辺から近い位置で行われる。
（１２）前記手段（１０）において、
前記第２のボンディングワイヤと前記第２の電極パッドとの接続は、前記第１のボンディングワイヤと前記第１の電極パッドとの接続よりも前記半導体チップの一辺から離れた位置で行われる。
（１３）前記手段（１０）において、
前記複数の第１乃至第３の電極パッドは、互いに反対側に位置する２つの長辺が前記半導体チップの一辺から遠ざかる方向に沿って延在する長方形状の平面形状になっている。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

本発明によれば、半導体装置の小型化を図ることができる。

本発明によれば、半導体装置の製造歩留まり向上を図ることができる。

以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

本実施例１では、ＢＧＡ型半導体装置として、機能が異なる集積回路が搭載された複数の半導体チップを配線基板に実装して１つのシステムを構築するＳＩＰ（Ｓystem Ｉｎ Ｐackage）型半導体装置に本発明を適用した例について説明する。

図１乃至図１６は、本発明の実施例１である半導体装置に係る図であり、
図１は、半導体装置の内部構造を示す模式的平面図、
図２は、図１におけるボンディングワイヤの一部を省略して示す模式的平面図、
図３は、図１のａ’−ａ’線に沿う模式的断面図、
図４は、図１のｂ’−ｂ’線に沿う模式的断面図、
図５は、図１の一部（部分Ａ）を簡略化して示す模式的平面図、
図６は、図５におけるボンディングワイヤを削除して示す模式的平面図、
図７は、図５のｃ’−ｃ’線に沿う模式的断面図、
図８は、図５のｄ’−ｄ’線に沿う模式的断面図、
図９は、図１の一部（部分Ｂ）を簡略化して示す模式的平面図である。
図１０は、図９のボンディングワイヤを削除して示す模式的平面図、
図１１は、図９のｅ’−ｅ’線に沿う模式的断面図、
図１２は、図９のｆ’−ｆ’線に沿う模式的断面図、
図１３は、図９のｇ’−ｇ’線に沿う模式的断面図、
図１４乃至図１６は、半導体装置の製造において、ワイヤボンディング工程を示す模式的平面図である。

図１乃至図４に示すように、本実施例１の半導体装置１は、インターポーザとも呼ばれる配線基板２の主面側に、１つの半導体チップ５、並びに２つの半導体チップ（７，８）が実装され、配線基板２の主面と反対側の裏面側に、外部接続用端子として例えばボール状の半田バンプ１２が複数配置されたパッケージ構造になっている。

半導体チップ５、並びに半導体チップ（７，８）は、厚さ方向と交差する平面形状が方形状になっている。本実施例１では、半導体チップ５は、例えば５．０ｍｍ×６．７ｍｍの長方形、半導体チップ（７，８）は、例えば１．５３９ｍｍ×６．１３７ｍｍの長方形になっている。半導体チップ５、並びに半導体チップ（７，８）は、これに限定されないが、例えば、主に、半導体基板と、この半導体基板の主面に形成された複数のトランジスタ素子と、前記半導体基板の主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜（最終保護膜）とを有する構成になっている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。

半導体チップ５は、互いに反対側に位置する主面（素子形成面，回路形成面）及び裏面を有し、半導体チップ５の主面側には集積回路として例えばデータプロセッサ（ＭＰＵ：Ｍicro Ｐrocessing Ｕnit）が形成されている。

半導体チップ５の主面には、複数の電極パッド（ボンディングパッド）６ａからなる第１のパッド群、複数の電極パッド（ボンディングパッド）６ｂからなる第２のパッド群、複数の電極パッド（ボンディングパッド）６ｃからなる第３のパッド群、複数の電極パッド（ボンディングパッド）６ｄからなる第４のパッド群が形成されている。第１のパッド群の複数の電極パッド６ａは、半導体チップ５の第１の辺５ａに沿って配置されている。第２のパッド群の複数の電極パッド６ｂは、半導体チップ５の第１の辺５ａとは反対側に位置する第２の辺５ｂに沿って配置されている。第３のパッド群の複数の電極パッド６ｃは、半導体チップ５の第１の辺５ａと交わる第３の辺５ｃに沿って配置されている。第４のパッド群の複数の電極パッド６ｄは、半導体チップ５の第３の辺５ｃとは反対側に位置する第４の辺５ｄに沿って配置されている。各パッド群の複数の電極パッド（６ａ〜６ｄ）は、半導体チップ５の多層配線層のうちの最上層の配線層に形成され、これらの電極パッドに対応して半導体チップ５の表面保護膜に形成されたボンディング開口によって露出されている。

半導体チップ７及び８は、互いに反対側に位置する主面（素子形成面，回路形成面）及び裏面を有し、半導体チップ７及び８の各々の主面側には集積回路として例えばシンクロナス・ディーラム（ＳＤＲＡＭ：Ｓynchronous Ｄynamic Ｒandom Ａccess Ｍemory）が形成されている。半導体チップ７及び８の各々の主面には、各々の第１の辺（７ａ，８ａ）に沿って配置された複数の電極パッド（ボンディングパッド）９が形成されている。

半導体チップ５は、その裏面が配線基板２の主面と向かい合う状態で配線基板２の主面に接着材を介在して接着固定されている。半導体チップ７は、その裏面が配線基板２の主面と向かい合う状態で配線基板２の主面に接着材を介在して接着固定され、半導体チップ８は、その裏面が半導体チップ７の主面と向かい合う状態で半導体チップ７の主面に接着材を介在して接着固定されている。

半導体チップ７及び８は、半導体チップ８の第１の辺８ａの外側に半導体チップ７の電極パッド９が平面的に位置するように位置をずらした状態で多段に積層されている。また、半導体チップ７及び８は、各々の第１の辺（７ａ，８ａ）の伸びる方向が半導体チップ５の第１の辺５ａの伸びる方向と同じ方向を向き、かつ各々の第１の辺（７ａ，８ａ）と反対側の各々の第２の辺（７ｂ，８ｂ）が半導体チップ５の第１の辺５ａ側となるように半導体チップ５から離間して配置されている。

配線基板２は、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば９ｍｍ×１１ｍｍの長方形になっている。ここで、配線基板２の平面において、互いに反対側に位置する２つの短辺のうち、一方を第１の辺２ａ、他方を第２の辺２ｂと呼び、互いに反対側に位置する２つの長辺のうち、一方を第３の辺２ｃ、他方を第４の辺２ｄと呼ぶ。

半導体チップ５は、その長辺（第１及び第２の辺５ａ，５ｂ）の伸びる方向が配線基板２の短辺（２ａ，２ｂ）の伸びる方向と同じ方向を向く状態で配線基板２の主面に配置されている。

配線基板２の主面には、複数の電極パッド（接続部）３ａ１からなるパッド群、複数の電極パッド（接続部）３ａ２からなるパッド群、複数の電極パッド（接続部）３ｂ１からなるパッド群、複数の電極パッド（接続部）３ｂ２からなるパッド群、複数の電極パッド（接続部）３ｂ３からなるパッド群、複数の電極パッド（接続部）３ｃからなるパッド群、複数の電極パッド（接続部）３ｄからなるパッド群、並びに複数の電極パッド（接続部）３ｅからなるパッド群が形成されている。

複数の電極パッド３ａ１は、半導体チップ５と半導体チップ（７，８）との間において、半導体チップ５の第１の辺５ａの外側に半導体チップ５の第１の辺５ａに沿って配置されている。複数の電極パッド３ａ２は、半導体チップ５と半導体チップ（７，８）との間において、半導体チップ５の第１の辺５ａから複数の電極パッド３ａ１よりも離れた位置に半導体チップ５の第１の辺５ａに沿って配置されている。即ち、半導体チップ５と半導体チップ（７，８）との間には、半導体チップ５の第１の辺５ａに沿って複数の電極パッド（３ａ１，３ａ２）が２列で配置されている。

複数の電極パッド３ｂ１は、半導体チップ５の第２の辺５ｂと配線基板２の第２の辺２ｂとの間において、半導体チップ５の第２の辺５ｂの外側に半導体チップ５の第２の辺５ｂに沿って配置されている。複数の電極パッド３ｂ２は、半導体チップ５の第２の辺５ｂと配線基板２の第２の辺２ｂとの間において、半導体チップ５の第２の辺５ｂから複数の電極パッド３ｂ１よりも離れた位置に半導体チップ５の第２の辺５ｂに沿って配置されている。複数の電極パッド３ｂ３は、半導体チップ５の第２の辺５ｂと配線基板２の第２の辺２ｂとの間において、半導体チップ５の第２の辺５ｂから複数の電極パッド３ｂ２よりも離れた位置に半導体チップ５の第２の辺５ｂに沿って配置されている。即ち、半導体チップ５の第２の辺５ｂと配線基板２の第２の辺２ｂとの間には、半導体チップ５の第２の辺５ｂに沿って複数の電極パッド（３ｂ１，３ｂ２，３ｂ３）が３列で配置されている。

複数の電極パッド３ｃは、半導体チップ５の第３の辺５ｃと配線基板２の第３の辺２ｃとの間において、半導体チップ５の第３の辺５ｃの外側に半導体チップ５の第３の辺５ｃに沿って配置されている。即ち、半導体チップ５の第３の辺５ｃと配線基板２の第３の辺２ｃとの間には、半導体チップ５の第３の辺５ｃに沿って複数の電極パッド３ｃが１列で配置されている。

複数の電極パッド３ｄは、半導体チップ５の第４の辺５ｄと配線基板２の第４の辺２ｄとの間において、半導体チップ５の第４の辺５ｄの外側に半導体チップ５の第４の辺５ｄに沿って配置されている。即ち、半導体チップ５の第４の辺５ｄと配線基板２の第４の辺２ｄとの間には、半導体チップ５の第４の辺５ｄに沿って複数の電極パッド３ｄが１列で配置されている。

複数の電極パッド３ｅは、半導体チップ（７，８）の第１の辺（７ａ，８ａ）と配線基板２の第１の辺２ａとの間において、半導体チップ（７，８）の第１の辺（７ａ，８ａ）の外側に半導体チップ（７，８）の第１の辺（７ａ，８ａ）に沿って配置されている。即ち、半導体チップ（７，８）の第１の辺（７ａ，８ａ）と配線基板２の第１の辺２ａとの間には、半導体チップ（７，８）の第１の辺（７ａ，８ａ）に沿って複数の電極パッド３ｅが１列で配置されている。

半導体チップ５の複数の電極パッド６ａは、複数のボンディングワイヤ（１０ａ１，１０ａ２）によって配線基板２の複数の電極パッド（３ａ１，３ａ２）と夫々電気的に接続されている。半導体チップ５の複数の電極パッド６ｂは、複数のボンディングワイヤ（１０ｂ１，１０ｂ２，１０ｂ３）によって配線基板２の複数の電極パッド（３ｂ１，３ｂ２，３ｂ３）と夫々電気的に接続されている。半導体チップ５の複数の電極パッド６ｃは、複数のボンディングワイヤ１０ｃによって配線基板２の複数の電極パッド３ｃと夫々電気的に接続されている。半導体チップ５の複数の電極パッド６ｄは、複数のボンディングワイヤ１０ｄによって配線基板２の複数の電極パッド３ｄと夫々電気的に接続されている。半導体チップ（７，８）の複数の電極パッド９は、複数のボンディングワイヤ１０ｅによって配線基板２の複数の電極パッド３ｅと夫々電気的に接続されている。

ボンディングワイヤとしては、例えば、金（Ａｕ）ワイヤが用いられている。また、ボンディングワイヤの接続方法としては、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法が用いられている。各ボンディングワイヤの接続は、半導体チップ５の電極パッドを一次接続、配線基板２の電極パッドを二次接続とする正ボンディング法で行われている。

半導体チップ５、半導体チップ（７，８）、及び複数のボンディングワイヤ等は、配線基板２の主面上に形成された樹脂封止体１１によって樹脂封止されている。樹脂封止体１１は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。

樹脂封止体１１は、厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば配線基板２と同一の平面サイズになっている。樹脂封止体１１の形成方法としては、例えば大量生産に好適なトランスファモールディング法が用いられている。

ここで、ＢＧＡ型半導体装置の製造においては、スクライブラインによって区画された複数の製品形成領域（デバイス形成領域，製品取得領域）を有するマルチ配線基板（多数個取り配線基板）を使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファモールディング法や、複数の製品形成領域を有するマルチ配線基板を使用し、各製品形成領域に搭載された半導体チップを１つの樹脂封止体で一括して樹脂封止する一括方式のトランスファモールディング法が採用されている。本実施例１では、例えば一括方式のトランスファモールディング法を採用している。

一括方式のトランスファモールディング法の場合、樹脂封止体を形成した後、マルチ配線基板及び樹脂封止体は、例えばダイシングによって複数の小片に分割される。従って、本実施例１の樹脂封止体１１と配線基板２は、外形サイズがほぼ同一になっている。

図７に示すように、配線基板２の主面と反対側の裏面には、複数の電極パッド２９ａが配置されている。この複数の電極パッド２９ａには、半田バンプ１２が夫々固着（電気的にかつ機械的に接続）されている。

配線基板２は、図７に示すように、表層及び内層の配線層を有する多層配線構造になっており、本実施例１では例えば４層配線構造になっている。配線基板２は、これに限定されないが、コア材２０と、コア材２０の主面に設けられた配線層２１と、配線層２１を覆うようにしてコア材２０の主面上に設けられた絶縁層２３と、絶縁層２３上に設けられた配線層２４と、配線層２４を覆うようにして絶縁層２３上に設けられた絶縁層２５と、コア材２０の主面と反対側の裏面に設けられた配線層２６と、配線層２６を覆うようにしてコア材２０の裏面上に設けられた絶縁層２８と、絶縁層２８上に設けられた配線層２９と、配線層２９を覆うようにして絶縁層２８上に設けられた絶縁層３０とを有する構成になっている。コア材２０は、例えばガラス繊維にエポキシ樹脂、若しくはポリイミド樹脂を含浸させた高弾性樹脂基板からなる。表層の絶縁層２５及び３０は、表層の配線層に形成された配線を保護する目的で設けられており、例えば絶縁性の樹脂膜（ソルダーレジスト膜）で形成されている。

配線基板２は、コア材２０に絶縁層及び配線層を１層ずつ形成し、層間を接続して配線層を積み上げることによって多層化するビルドアップ工法で形成されている。また、配線基板は、配線層をセミアディティブ工法で形成している。

配線基板２の主面に配置された複数の電極パッド（３ａ１，３ａ２，３ｂ１〜３ｂ３，３ｃ，３ｄ，３ｅ）は、多層配線層の上から数えて第１層目の配線層２４に形成され、配線基板２の裏面に配置された複数の電極パッド２９ａは、多層配線層の上から数えて第４層目の配線層２９に形成されている。

図５及び図６に示すように、半導体チップ５の複数の電極パッド６ａは、平面形状が長方形で形成され、互いに向かい合う２つの長辺が半導体チップ５の第１の辺５ａから遠ざかる方向に沿って延在するように、換言すれば２つの短辺が半導体チップ５の第１の辺５ａと向かい合うように配置されている。配線基板２の複数の電極パッド３ａ１及び３ａ２は、平面が長方形で形成され、互いに向かい合う２つの長辺が半導体チップの第１の辺５ａから遠ざかる方向に沿って延在するように、換言すれば２つの短辺が半導体チップの第１の辺５ａと向かい合うように配置されている。

ここで、半導体チップ５の電極パッド６ａにおいて、ボンディングワイヤ１０ａ１を介して配線基板２の１列目の電極パッド３ａ１と電気的に接続される電極パッド６ａを参照符号ａで区別し、ボンディングワイヤ１０ａ２を介して配線基板２の２列目の電極パッド３ａ２と電気的に接続される電極パッド６ｂを参照符号ｂで区別する。また、配線基板２の電極パッドにおいて、半導体チップ５の電極パッド６ａ（ａ）に対応する１列目の電極パッド３ａ１、半導体チップ５の電極パッド６ａ（ｂ）に対応する電極パッド３ａ２を夫々参照符号ａ、ｂで区別する。

複数の電極パッド３ａ１及び３ａ２は、半導体チップ５の第１の辺５ａに沿って１つずつ交互に配置した千鳥配列になっている。電極パッド３ａ１の配列ピッチｎ１、及び電極パッド３ａ２の配列ピッチｎ２は、設計上の値が電極パッド６ａの配列ピッチｍ１の２倍になっている。電極パッド３ａ１の一辺（短辺）は、対応する電極パッド６ａの一辺（短辺）と向かい合っており、電極パッド３ａ２の一辺（短辺）は、対応する電極パッド６ａの一辺（短辺）と向かい合っている。電極パッド３ａ２は、隣り合う２つの電極パッド３ａ１の間に配置され、更に電極パッド３ａ１の配列ピッチｎ２の中間に配置されている。即ち、複数の電極パッド３ａ１及び３ａ２は、電極パッド３ａ１と電極パッド３ａ２との配列ピッチｎ１２が半導体チップ５の電極パッド６ａの配列ピッチｍ１に対して同一（設計上の値）となる配列で配置されている。本実施例１において、電極パッド６ａの配列ピッチｍ１は例えば５５［μｍ］程度であり、電極パッド３ａ１の配列ピッチｎ１及び電極パッド３ａ２の配列ピッチｎ２は例えば１１０［μｍ］程度であり、電極パッド３ａ１と電極パッド３ａ２との配列ピッチｎ１２は例えば５５［μｍ］程度である。

なお、電極パッドの配列ピッチに関しては、あくまでも設計値であり、実際の寸法は加工精度のバラツキ等により若干ずれることは言うまでもない。

複数の電極パッド６ａと複数の電極パッド３ａ１とを夫々電気的に接続する複数のボンディングワイヤ１０ａ１、複数の電極パッド６ａと複数の電極パッド３ａ２とを夫々電気的に接続する複数のボンディングワイヤ１０ａ２は、ほぼ並行に延在し、更に半導体チップ５の第１の辺５ａの中間を横切ってその第１の辺５ａと直交する仮想線に対してもほぼ並行に延在している。図７及び図８に示すように、ボンディングワイヤ１０ａ２のループ高さ（ボンディング面からワイヤの最長部までの高さ）ａｈ２は、ボンディングワイヤ１０ａ１のループ高さａｈ１よりも高くなっている。

図６乃至図８に示すように、複数の電極パッド３ａ１には、電極パッド３ａ１と同一の配線層に形成された複数の配線４ａが夫々繋がっている。また、複数の電極パッド３ａ２においても、電極パッド３ａ２と同一の配線層に形成された配線４ｂが夫々繋がっている。複数の配線４ａは、各々の一端部が複数の電極パッド３ａ１と夫々一体的に繋がっており、複数の配線４ｂにおいても、各々の一端部が複数の電極パッド３ａ２と夫々一体的に繋がっている。即ち、電極パッド３ａ１は配線４ａの一部で形成され、電極パッド３ａ２は配線４ｂの一部で形成されている。

複数の配線４ａは、複数の電極パッド３ａ１の夫々から半導体チップ５の第１の辺５ａに向かって延在している（延びている）。一方、複数の配線４ｂは、複数の電極パッドの夫々から半導体チップ５の第１の辺５ａとは反対側に向かって延在している（延びている）。

図９及び図１０に示すように、半導体チップ５の複数の電極パッド６ｂは、平面形状が長方形で形成され、互いに向かい合う２つの長辺が半導体チップ５の第２の辺５ｂから遠ざかる方向に沿って延在するように、換言すれば２つの短辺が半導体チップ５の第２の辺５ｂと向かい合うように配置されている。配線基板２の複数の電極パッド３ｂ１〜３ｂ３は、平面が長方形で形成され、互いに向かい合う２つの長辺が半導体チップの第１の辺５ａから遠ざかる方向に対して若干ずれて延在するように、換言すれば２つの短辺が半導体チップ５の第２の辺５ｂに対して若干斜めになるように配置されている。

３列目の複数の電極パッド３ｂ３、２列目の複数の電極パッド３ｂ２、及び１列目の複数の電極パッド３ｂ１は、半導体チップ５の第２の辺５ｂの中心を横切って第２の辺５ｂと直交する仮想線（中心線）５ｓから数えて同じ段数（順番）に位置する電極パッドにおいて、３列目の電極パッド３ｂ３よりも２列目の電極パッド３ｂ２、２列目の電極パッド３ｂ２よりも１列目の電極パッド３ｂ１の方が仮想線５ｓから離れる状態で配置されている。

ここで、半導体チップ５の複数の電極パッド６ｂにおいて、ボンディングワイヤ１０ｂ１を介して配線基板２の１列目の電極パッド３ｂ１と電気的に接続される電極パッド６ｂを参照符号ａで区別し、ボンディングワイヤ１０ｂ２を介して配線基板２の２列目の電極パッド３ｂ２と電気的に接続される電極パッド６ｂを参照符号ｂで区別し、ボンディングワイヤ１０ｂ３を介して配線基板２の３列目の電極パッド３ｂ３と電気的に接続される電極パッド６ｂ参照符号ｃで区別する。

また、配線基板２の電極パッドにおいて、半導体チップ５の電極パッド６ｂ（ａ）に対応する１列目の電極パッド３ｂ１、半導体チップ５の電極パッド６ｂ（ｂ）に対応する電極パッド３ｂ２、半導体チップ５の電極パッド６ｂ（ｃ）に対応する電極パッド５ｂ３を夫々参照符号ａ、ｂ、ｃで区別する。

複数の電極パッド６ｂは、半導体チップ５の第２の辺５ｂに沿って半導体チップ５の第２の辺５ｂの中心からその端部に向かって電極パッドｃ、電極パッドｂ及び電極パッドａがこの順番で繰り返し配置されている。即ち、半導体チップ５の電極パッド６ｂ（ｃ）と配線基板２の３列目の電極パッド３ｂ３とを接続するボンディングワイヤ１０ｂ３、半導体チップ５の電極パッド６ｂ（ｂ）と配線基板２の２列目の電極パッド３ｂ２とを接続するボンディングワイヤ１０ｂ２、及び半導体チップ５の電極パッド６ｂ（ａ）と配線基板２の１列目の電極パッド３ｂ１とを接続するボンディングワイヤ１０ｂ１は、この順番で半導体チップ５の第２の辺５ｂの中心からその端部に向かって繰り返し配置されている。

複数のボンディングワイヤ１０ｂ１〜１０ｂ３は、仮想線５ｓに対して鋭角をなす角度で半導体チップ５の第２の辺５ｂの中心を起点にして半導体チップ５側から放射状に延在している。

図９並びに図１１乃至図１３に示すように、ボンディングワイヤ１０ｂ３と半導体チップ５の電極パッド６ｂ（ｃ）との接続は、ボンディングワイヤ１０ｂ１と半導体チップ５の電極パッド６ｂ（ａ）との接続よりも半導体チップ５の第２の辺５ｂから離れた位置で行われている。ボンディングワイヤ１０ｂ２と半導体チップ５の電極パッド６ｂ（ｂ）との接続は、ボンディングワイヤ１０ｂ１と半導体チップ５の電極パッド６ｂ（ａ）との接続よりも半導体チップ５の第２の辺５ｂから離れた位置で行われている。図１１乃至図１３に示すように、ボンディングワイヤ１０ｂ２のループ高さｂｈ２（図１２参照）は、ボンディングワイヤ１０ｂ１のループ高さｂｈ１（図１１参照）よりも高くなっている。ボンディングワイヤ１０ｂ３のループ高さｂｈ３（図１３参照）は、ボンディングワイヤ１０ｂ２のループ高さｂｈ２（図１２参照）よりも高くなっている。

次に、半導体装置１の製造について説明する。

まず、半導体チップ５、及び２つの半導体チップ（７，８）を準備すると共に、マルチ配線基板を準備する。

次に、マルチ配線基板の各製品形成領域のチップ搭載部に半導体チップ５、半導体チップ７及び８を搭載する。半導体チップの搭載は、各製品形成領域におけるパッド列が半導体チップの辺に沿う状態で行う。

次に、各製品形成領域において、半導体チップの複数の電極パッドと半導体チップの周囲に配置された複数の電極パッドとを複数のボンディングワイヤで夫々電気的に接続する。この工程により、マルチ配線基板の各製品形成領域に、半導体チップ５，半導体チップ７及び８が実装される。

ここで、実装とは、基板に半導体チップが接着固定され、基板の接続用パッドと半導体チップの接続用パッドとが電気的に接続された状態を言う。本実施例１では、半導体チップ２の接着固定は、接着材によって行われており、マルチ配線基板の電極パッドと半導体チップの電極パッドとの電気的な接続は、ボンディングワイヤによって行われている。

次に、一括方式のトランスファモールディング法を使用して、マルチ配線基板の各製品形成領域３７に実装された半導体チップを一括して樹脂封止する樹脂封止体を形成する。

次に、マルチ配線基板の主面と反対側の裏面に、各製品形成領域に対応して複数の半田バンプ１２を形成する。半田バンプ１２は、これに限定されないが、例えば、マルチ配線基板の裏面の電極パッド上にフラックス材を塗布し、その後、電極パッド３２上に半田ボールを供給し、その後、半田ボールを溶融して電極パッドとの接合を行うことによって形成される。

次に、半田バンプ形成工程において使用したフラックスを洗浄にて除去し、その後、マルチ配線基板の各製品形成領域３７に対応して樹脂封止体の上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を用いて形成する。

次に、マルチ配線基板及び樹脂封止体を各製品形成領域に対応して複数の小片に分割する。この分割は、例えば、ダイシングシートに樹脂封止体を貼り付けた状態で、マルチ配線基板のスクライブラインに沿ってマルチ配線基板及び樹脂封止体をダイシングブレードでダイシングすることによって行われる。この工程により、図１に示す半導体装置１がほぼ完成する。

次に、半導体チップ５の主面にその主面の第１の辺５ｂに沿って配置された複数の電極パッド６ｂと、この複数の電極パッド６ｂに対応して配線基板２の主面に３列で配置された複数の電極パッド（３ｂ１，３ｂ２，３ｂ３）とを複数のボンディングワイヤ（１０ｂ１，１０ｂ２，１０ｂ３）で夫々電気的に接続するワイヤボンディングについて説明する。

まず、図１４に示すように、配線基板２に配置された１列目の複数の電極パッド３ｂ１（ａ）と、半導体チップ５の複数の電極パッド６ｂのうち、配線基板２の１列目の複数の電極パッド３ｂ１と対応する複数の電極パッド６ｂ（ａ）とを複数のボンディングワイヤ１０ｂ１で夫々電気的に接続する。この工程において、ボンディングワイヤ１０ｂ１と電極パッド６ｂ（ａ）との接続は、電極パッドａの２つの短辺のうち、半導体チップ５の第２の辺５ｂに近い方の短辺に偏った位置（接続点ｋ１）で行う。また、ボンディングワイヤ１０ｂ１は、仮想線５ｓに対して鋭角を成す角度で延在する。

次に、図１５に示すように、配線基板２に配置された２列目の複数の電極パッド３ｂ２（ｂ）と、半導体チップ５の複数の電極パッド６ｂのうち、配線基板２の２列目の複数の電極パッド３ｂ２と対応する複数の電極パッド６ｂ（ｂ）とを複数のボンディングワイヤ１０ｂ２で夫々電気的に接続する。ボンディングワイヤ１０ｂ２と電極パッド６ｂ（ｂ）との接続は、電極パッド６ｂ（ｂ）の２つの短辺のうち、半導体チップ５の第２の辺５ｂから離れた方の短辺に偏った位置（接続点ｋ２）で行う。換言すると、ボンディングワイヤ１０ｂ１が接続された電極パッド６ｂ（ａ）の短辺側とは異なる短辺側に偏った位置で、ボンディングワイヤ１０ｂ２の接続を行う。また、ボンディングワイヤ１０ｂ２は、仮想線５ｓに対して鋭角を成す角度で延在する。この工程において、電極パッド６ｂ（ｂ）におけるボンディングワイヤ１０ｂ２の接続位置(接続点ｋ２)と隣り合う電極パッド６ｂ（ａ）におけるボンディングワイヤ１０ｂ１の接続位置（接続点ｋ１）は、それぞれ異なる短辺に偏った位置で接続をしている。換言すると、それぞれの接続点が千鳥配置の関係でそれぞれのボンディングワイヤと接続されているため、電極パッド６ｂ（ｂ）にキャピラリが降りた時、ボンディングワイヤ１０ｂ１とキャピラリとの距離が電極パッド６ｂの配列ピッチよりも大きくなる。このため、ボンディングワイヤ１０ｂ１とキャピラリとの干渉を抑制することができる。

次に、図１６に示すように、配線基板２に配置された３列目の複数の電極パッド３ｂ３（ｃ）と、半導体チップ５の複数の電極パッド６ｂのうち、配線基板２の３列目の複数の電極パッド３ｂ３と対応する複数の電極パッド６ｂ（ｃ）とを複数のボンディングワイヤ１０ｂ３で夫々電気的に接続する。ボンディングワイヤ１０ｂ３と電極パッド６ｂ（ｃ）との接続は、電極パッドｃの２つの短辺のうち、半導体チップ５の第２の辺５ｂから離れた方の短辺に偏った位置（接続点ｋ２）で行う。換言すると、電極パッド６ｂ（ｂ）においてボンディングワイヤ１０ｂ２が接続される短辺と同じ側の短辺に偏った位置で行う。また、ボンディングワイヤ１０ｂ２は、仮想線５ｓに対して鋭角を成す角度で延在する。

この工程において、電極パッド６ｂ（ｃ）と隣り合う電極パッド６ｂ（ｂ）に接続されたボンディングワイヤ１０ｂ２は、仮想線５ｓに対して鋭角をなす角度、即ち電極パッド６ｂ（ｃ）に対して外側を向いているため、電極パッド６ｂ（ｃ）にキャピラリが降りた時、ボンディングワイヤ１０ｂ２とキャピラリとの距離が電極パッド６ｂの配列ピッチよりも大きくなる。このため、ボンディングワイヤ１０ｂ１とキャピラリとの干渉を抑制することができる。一方、電極パッド６ｂ（ｃ）と隣り合う電極パッド６ｂ（ａ）に接続されたボンディングワイヤ１０ｂ１は、仮想線５ｓに対して鋭角をなす角度、即ち電極パッド６ｂ（ｃ）に対して内側を向いているが、ボンディングワイヤ１０ｂ３と電極パッド６ｂ（ｃ）との接続は、ボンディングワイヤ１０ｂ１と電極パッド３ｂ１との接続位置よりも半導体チップ５の第２の辺５ｂから離れた位置で行われるため、電極パッド６ｂ（ｃ）にキャピラリが降りた時、ボンディングワイヤ１０ｂ１とキャピラリとの距離が電極パッド６ｂの配列ピッチよりも大きくなる。このため、ボンディングワイヤ１０ｂ１とキャピラリとの干渉を抑制することができる。

ここで、本実施例１のように配線基板２の電極パッドが多列の場合、１列目の電極パッド３ｂ１に接続されるボンディングワイヤ１０ｂ１と、２列目の電極パッド３ｂ２に接続されるボンディングワイヤ１０ｂ２と、３列目の電極パッド３ｂ３に接続されるボンディングワイヤ１０ｂ３とでは、夫々のワイヤ長が異なる。このようにワイヤ長が異なるワイヤボンディングでは、ワイヤだれ（ワイヤループが中間でたれ下がる状態）や、ワイヤのよれ（２点間を接続したワイヤが上方から見て直線ではなく湾曲した状態）によって、半導体チップにボンディングワイヤが接触、又は隣接するワイヤ同士が接触するといったワイヤタッチ不良を抑制するため、ボンディングワイヤのループ高さを変える必要がある。本実施例１では、２列目の電極パッド３ｂ２に接続されるボンディングワイヤ１０ｂ２のループ高さｂｈ２（図１２参照）は、１列目の電極パッド３ｂ１に接続されるボンディングワイヤ１０ｂ１のループ高さｂｈ１（図１１参照）よりも高く、３列目の電極パッド３ｂ３に接続されるボンディングワイヤ１０ｂ３のループ高さｂｈ３（図１３参照）は、２列目の電極パッド３ｂ２に接続されるボンディングワイヤ１０ｂ２のループ高さｂｈ２（図１２参照）よりも高くなっている。

ボンディングワイヤのループ高さを考慮しなければ、半導体チップ５の第２の辺５ｂの両端からその中央に向かって順次ワイヤボンディングを行うことによって、ボンディングワイヤとキャピラリとの干渉を抑制することができるが、ボンディングワイヤのループ高さを考慮した場合は、半導体チップ５の第２の辺５ｂの端からその中央に向かってワイヤボンディングを行うと、ループ高さが高いボンディングワイヤ１０ｂ３で接続した後に、ループ高さが低いボンディングワイヤ１０ｂ１で接続することになるため、ループ高さが高いボンディングワイヤ１０ｂ３にその後のワイヤボンディングを行うキャピラリが干渉してしまう。

従って、本実施例１のように、１列目の電極パッド３ｂ１のワイヤ接続後に２列目の電極パッド３ｂ２のワイヤ接続、２列目の電極パッド３ｂ２のワイヤ接続後に３列目の電極パッド３ｂ３のワイヤ接続という順番で行う、換言すれば、同じワイヤ長から成るワイヤ接続を全て完了した後、異なるワイヤ長からなるワイヤ接続を行うことが有効である。

本実施例１において、図５乃至図８に示すように、半導体チップ５の第１の辺５ａに沿って配線基板２の主面に２列で配置された複数の電極パッド（３ａ１，３ａ２）のうち、１列目に配置された複数の電極パッド３ａ１に繋がる複数の配線４ａは、各々の電極パッド３ａ１から半導体チップ５の第１の辺５ａに向かって延在し、２列目に配置された複数の電極パッド３ａ２に繋がる複数の配線４ｂは、各々の電極パッド３ａ２から半導体チップ５の第１の辺５ａと反対側に向かって延在している。このような構成にすることにより、電極パッド３ａ２の配列ピッチを小さくすることができるので、２列目のパッド列の長さを短くすることができる。また、２列目の電極パッド３ａ２の配列ピッチの縮小に伴い、１列目の電極パッド３ｂ１の配列ピッチも小さくすることができるので、１列目のパッド配列の長さを短くすることができる。これにより、配線基板２の平面サイズを縮小できるため、半導体装置１の小型化を図ることができる。

また、１列目の電極パッド３ａ１及び２列目の電極パッド３ａ２を半導体チップ５の第１の辺５ａに近づけることができるため、ボンディングワイヤの長さを短くすることができる。これにより、トランスファモールディング法に基づいて樹脂封止体を形成する時、ボンディングワイヤの形状が樹脂の流れによって変形するワイヤ流れにより、隣り合うボンディングワイヤ同士が短絡するといった不具合の発生を抑制することができるため、半導体装置１の製造歩留まり向上を図ることができる。

また、配線基板２の電極パッドの配列ピッチは半導体チップ５の電極パッドの配列ピッチよりも広くなっているため、ボンディングワイヤは、半導体チップの一辺の中心を横切ってその一辺と直行する仮想線に対して鋭角をなす角度で半導体チップ側から放射状に延在するが、配線基板のパッド列の長さが長くなると、ボンディングワイヤの前記仮想線に対する角度が小さくなるため、半導体チップの電極パッドにおいて、隣り合う２つの電極パッドのうちの一方の電極パッドにボンディングワイヤを接続し、その後、他方の電極パッドにボンディングワイヤを接続する時、一方の電極パッドに接続されたボンディングワイヤにキャピラリが干渉するといった不具合の発生を抑制することができる。この結果、半導体装置の製造歩留まり向上を図ることができる。

本実施例１において、図５及び図６に示すように、半導体チップ５の第１の辺５ａに沿って配線基板２の主面に２列で配置された複数の電極パッド（３ａ１，３ａ２）のうち、１列目の複数の電極パッド３ａ１は、対応する複数の電極パッド６ａと向かい合って配置され、２列目の複数の電極パッド３ａ２は、対応する複数の電極パッド６ａと向かい合って配置されている。このような構成にすることにより、更に１列目のパッド列の長さ及び２列目のパッド列の長さを短くすることができるので、半導体装置１の小型化、半導体装置１の歩留まり向上を更に図ることができる。

本実施例１の配線基板２は、セミアディティブ工法で形成されている。セミアディティブ工法は、サブトラ工法と比較して加工精度が高く、完成した導体パターン（配線、電極パッド）の上幅と下幅との差がほとんどないため、高密度に配線や電極パッドを形成することできる。従って、更に１列目のパッド列の長さ及び２列目のパッド列の長さを短くすることができるので、半導体装置１の小型化、半導体装置１の歩留まり向上を更に図ることができる。

配線基板２の電極パッドには、ボンディングワイヤとのボンダビリティ向上を図るため、メッキ層が形成される。このメッキ層は、低コストでのメッキが可能な電界メッキ法が使用されるが、この場合、電極パッドに給電用配線を接続する必要がある。本実施例１の配線基板２は、表層及び内層の配線層を有する多層配線構造になっている。従って、配線基板２の内層の配線層を使って給電用配線を引き回すことができるため、２列目の電極パッド３ａ２間に給電用配線を通すことなく、１列目の電極パッド３ａ１に給電用配線を接続することができる。

本実施例１の配線基板２は、ビルドアップ工法で形成されている。ビルドアップ工法は、コア材に絶縁層及び配線層を１層ずつ形成し、層間を接続して配線層を積み上げることによって多層化するため、配線の引き回し自由度が高い。従って、ビルドアップ工法で形成された配線基板を使用することにより、狭ピッチの電極パッドを配置することができる。

半導体チップ５の主面にその主面の第１の辺５ｂに沿って配置された複数の電極パッド６ｂと、この複数の電極パッド６ｂに対応して配線基板２の主面に３列で配置された複数の電極パッド（３ｂ１，３ｂ２，３ｂ３）とを複数のボンディングワイヤ（１０ｂ１，１０ｂ２，１０ｂ３）で夫々電気的に接続するワイヤボンディングにおいて、２列目の複数の電極パッド３ｂ２は、半導体チップ５の第２の辺５ｂの中心を横切って第２の辺５ｂと直交する仮想線（中心線）５ｓから数えて３列目の電極パッド３ｂ３と同じ順位（順番）に位置する電極パッド３ｂ２が仮想線５ｓから離れる状態で配置する。１列目の複数の電極パッド３ｂ１は、仮想線５ｓから数えて２列目の電極パッド３ｂ２と同じ順位（順番）に位置する電極パッド３ｂ１が仮想線５ｓから離れる状態で配置する。
１列目の複数の電極パッド３ｂ１とこれに対応する複数の電極パッド６ｂ（ａ）とを複数のボンディングワイヤ１０ｂ１で夫々電気的に接続する工程、２列目の複数の電極パッド３ｂ２とこれに対応する複数の電極パッド６ｂ（ｂ）とを複数のボンディングワイヤ１０ｂ２で夫々電気的に接続する工程、及び３列目の複数の電極パッド３ｂ３とこれに対応する複数の電極パッド６ｂ（ｃ）とを複数のボンディングワイヤ１０ｂ３で夫々電気的に接続する工程を、この順番で行う。
ボンディングワイヤ１０ｂ３と３列目の電極パッド３ｂ３との接続、並びにボンディングワイヤ１０ｂ２と２列目の電極パッド３ｂ２との接続は、ボンディグワイヤ１０ｂ１と１列目の電極パッド３ｂ１との接続よりも半導体チップ５の第２の辺５ｂから離れた位置で行う。

このようにしてワイヤボンディングを行うことにより、キャピラリが電極パッドに降りた時、隣接するボンディングワイヤとキャピラリとの距離が電極パッド６ｂの配列ピッチよりも大きくなるため、隣接するボンディングワイヤとキャピラリとの干渉を抑制することができる。これにより、半導体装置１の製造歩留まり向上を図ることができる。

なお、実施例１では、ボンディングワイヤ１０ｂ２と電極パッド６ｂ（ｂ）との接続を、ボンディングワイヤ１０ｂ１と電極パッド６ｂ（ａ）との接続よりも半導体チップ５の第２の辺５ｂから離れた位置で行う例について説明したが、ボンディングワイヤ１０ｂ２と電極パッド６ｂ（ｂ）との接続は、ボンディングワイヤ１０ｂ１と電極パッド６ｂ（ａ）との接続と同じように半導体チップ５の第２の辺５ｂに近い位置、即ち、ボンディングワイヤ１０ｂ３と電極パッド６ｂ（ｃ）よりも半導体チップ５の第２の辺５ｂと近い位置に配置しても、同様の効果が得られる。

各ボンディングワイヤ（１０ｂ１，１０ｂ２，１０ｂ３）の接続は、半導体チップ５の第２の辺５ｂの一端側から他端側に向かって連続的に行っても良いし、半導体チップ５の第２の辺５ｂの一端側及び他端側からその第２の辺５ｂの中心に向かって連続的に行っても良いし、半導体チップ５の第２の辺５ｂの中心からその第２の辺５ｂの一端側及び他端側に向かって連続的に行っても良い。

ただし、半導体チップ５の電極パッド６ｂ（ａ）と配線基板２の１列目の電極パッド３ｂ１とをボンディングワイヤ１０ｂ１で接続する第１のワイヤボンディング工程の後、半導体チップ５の電極パッド６ｂ（ｂ）と配線基板２の２列目の電極パッド３ｂ２とをボンディングワイヤ１０ｂ２で接続する第２のワイヤボンディング工程を実施し、第２のワイヤボンディング工程の後、半導体チップ５の電極パッド６ｂ（ｃ）と配線基板２の３列目の電極パッド３ｂ３とをボンディングワイヤ１０ｂ３で接続する第３のワイヤボンディング工程を実施する。

第１のワイヤボンディング工程の後、第３のワイヤボンディング工程を実施すると、第３のワイヤボンディング工程で張られたボンディングワイヤ１０ｂ３に第２のワイヤボンディング工程におけるキャピラリが干渉し易くなるため、第１、第２、第３の順番でワイヤボンディング工程を実施することが重要である。

図１７は、本発明の実施例２である半導体装置の概略構成を示す模式的平面図であり、図１８は、図１７のボンディングワイヤを省略して示す模式的平面図である。

本実施例２は、パッド配列ピッチを小さくする本発明を３列パッド配置に適用した例である。

図１７及び１８に示すように、電極パッド３ａ１（ａ）は対応する電極パッド６ａ（ａ）と向かい合っており、電極パッド３ａ２（ｂ）は対応する電極パッド６ａ（ｂ）と向かい合っており、電極パッド３ａ３（ｃ）は対応する電極パッド６ａ（ｃ）と向かい合っている。

電極パッド３ａ１（ａ）の配列ピッチｎ１、電極パッド３ａ２（ｂ）の配列ピッチｎ２、及び電極パッド３ａ３（ｃ）の配列ピッチｎ３は、設計値で半導体チップ５の電極パッド６ａの配列ピッチｍ１の３倍になっている。

電極パッド３ａ１（ａ）と電極パッド３ａ２（ｂ）との配列ピッチｎ１２、並びに電極パッド３ａ２（ｂ）と電極パッド３ａ３（ｃ）との配列ピッチｎ２３は、設計値で電極パッド６ａの配列ピッチｍ１と同一になっている。

本実施例２においても、前述の実施例１と同様の効果が得られる。

また、各列の電極パッドの配列ピッチが大きくなるので、電極パッド間に配線を通しても、各パッド列の長さは長く成らない。

図１９は、本発明の実施例３である半導体装置の概略構成を示す模式的平面図であり、図２０は、図１９のボンディングワイヤを省略して示す模式的平面図である。

本実施例３は、パッド配列ピッチを小さくする本発明を４列パッド配置に適用した例である。

図１９及び２０に示すように、電極パッド３ａ１〜３ａ４（ａ〜ｄ）は夫々対応する電極パッド６ａ（ａ〜ｄ）と向かい合っている。電極パッド３ａ１（ａ）の配列ピッチｎ１、電極パッド３ａ２（ｂ）の配列ピッチｎ２、電極パッド３ａ３（ｃ）の配列ピッチｎ３、電極パッド３ａ４（ｄ）の配列ピッチｎ４は、電極パッド６ａの配列ピッチｍ１の４倍になっている。

電極パッド３ａ１と電極パッド３ａ２との配列ピッチｎ１２、電極パッド３ａ２と電極パッド３ａ３との配列ピッチｎ２３、並びに電極パッド３ａ３と電極パッド３ａ４との配列ピッチｎ３４は、設計値が電極パッド６ａの配列ピッチｍ１と同一になっている。

本実施例３においても、前述の実施例１と同様の効果が得られる。

また、各列の電極パッドの配列ピッチが大きくなるので、電極パッド間に配線を通しても、各パッド列の長さは長く成らない。

図２１は、本発明の実施例４である半導体装置の概略構成を示す模式的平面図である。

本実施例４は、キャピラリ干渉を抑制する本発明を４列パッド配置に適用した例である。本実施例４においても、実施例１と同様の効果が得られる。

更には、最初にボンディングワイヤで接続された位置と最後にボンディングワイヤで接続される位置が千鳥配置の関係を満たせば、電極パッドの配置は４列以上であっても良い。

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例１である半導体装置の内部構造を示す模式的平面図である。 図１におけるボンディングワイヤの一部を省略した状態を示す模式的平面図である。 図１のａ’−ａ’線に沿う模式的断面図である。 図１のｂ’−ｂ’線に沿う模式的断面図である。 図１の一部（部分Ａ）を簡略化して示す模式的平面図である。 図５におけるボンディングワイヤを省略して示す模式的平面図である。 図５のｃ’−ｃ’線に沿う模式的断面図である。 図５のｄ’−ｄ’線に沿う模式的断面図である。 図１の一部（部分Ｂ）を簡略化して示す模式的平面図である。 図９のボンディングワイヤを省略して示す模式的平面図である。 図９のｅ’−ｅ’線に沿う模式的断面図である。 図９のｆ’−ｆ’線に沿う模式的断面図である。 図９のｇ’−ｇ’線に沿う模式的断面図である。 本発明の実施例１である半導体装置の製造において、ワイヤボンディング工程を示す模式的平面図である。 本発明の実施例１である半導体装置の製造において、ワイヤボンディング工程を示す模式的平面図である。 本発明の実施例１である半導体装置の製造において、ワイヤボンディング工程を示す模式的平面図である。 本発明の実施例２である半導体装置の概略構成を示す模式的平面図である。 図１７のボンディングワイヤを省略して示す模式的平面図である。 本発明の実施例３である半導体装置の概略構成を示す模式的平面図である。 図１９のボンディングワイヤを省略して示す模式的平面図である。 本発明の実施例４である半導体装置の概略構成を示す模式的平面図である。

符号の説明

１…半導体装置、
２…配線基板、３ａ１，３ａ２，３ｂ１，３ｂ２，３ｂ３，３ｃ，３ｄ，３ｅ…電極パッド（接続部）、４ａ，４ｂ…配線、
５…半導体チップ、５ａ，５ｂ，５ｃ，５ｄ…第１〜第４の辺、６ａ，６ｂ，６ｃ，６ｄ…電極パッド（ボンディングパッド）、
７，８…半導体チップ、９…電極パッド（ボンディングパッド）、
１０ａ１，１０ａ２，１０ｂ１，１０ｂ２，１０ｂ３，１０ｃ，１０ｄ，１０ｅ…ボンディングワイヤ、１１…樹脂封止体、１２…半田バンプ。

Claims (21)

1. 主面に形成され、かつ前記主面の一辺に沿って配置された複数の電極パッドを有する半導体チップと、
   主面に前記半導体チップが搭載された配線基板と、
   前記配線基板の前記主面に形成され、かつ前記半導体チップの前記一辺に沿って配置された複数の第１の接続部と、
   前記配線基板の前記主面に形成され、かつ前記半導体チップの前記一辺から前記複数の第１の接続部よりも離れた位置に前記半導体チップの前記一辺に沿って配置された複数の第２の接続部と、
   前記配線基板の前記主面に形成され、かつ前記複数の第１の接続部に夫々繋がる複数の第１の配線と、
   前記配線基板の前記主面に形成され、かつ前記複数の第２の接続部に夫々繋がる複数の第２の配線と、
   前記複数の電極パッドと、前記複数の第１及び第２の接続部とを夫々接続する複数のボンディングワイヤと、
   前記半導体チップ、及び前記複数のボンディングワイヤを封止する樹脂封止体とを有し、
   前記複数の第１の配線は、前記複数の第１の接続部の夫々から前記半導体チップの前記一辺に向かって延在し、
   前記複数の第２の配線は、前記複数の第２の接続部の夫々から前記半導体チップの前記一辺と反対側に向かって延在していることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記複数の第１の配線の一端部は、前記複数の第１の接続部に夫々繋がり、
   前記複数の第２の配線の一端部は、前記複数の第２の接続部に夫々繋がっていることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１の接続部の配列ピッチ、及び前記第２の接続部の配列ピッチは、前記電極パッドの配列ピッチの２倍であることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１及び第２の接続部、並びに前記電極パッドは、平面が方形状で形成され、
   前記第１の接続部の一辺は、対応する前記電極パッドの一辺と向かい合っており、
   前記第２の接続部の一辺は、対応する前記電極パッドの一辺と向かい合っていることを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第２の接続部は、隣り合う２つの前記第１の接続部の間に配置されていることを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第２の接続部は、前記２つの第１の接続部における配列ピッチの中間に配置されていることを特徴とする半導体装置。
7. 請求項１に記載の半導体装置において、
   前記配線基板は、表層及び内層の配線層を有する多層配線構造になっていることを特徴とする半導体装置。
8. 請求項１に記載の半導体装置において、
   前記配線基板は、表層及び内層の配線層を有する多層配線構造のビルドアップ基板であることを特徴とする半導体装置。
9. 請求項１に記載の半導体装置において、
   前記配線基板は、表層及び内層の配線層を有する多層配線構造のセミアディティブ基板であることを特徴とする半導体装置。
10. 請求項７乃至請求項９のうち何れか１項に記載の半導体装置において、
    前記第１の配線は、前記配線基板の周囲まで引き回されたメッキ配線と接続されていることを特徴とする半導体装置。
11. 請求項１に記載の半導体装置において、
    前記配線基板の主面に搭載された第２の半導体チップを更に有し、
    前記複数の第１及び第２の接続部は、前記半導体チップと前記第２の半導体チップとの間に配置されていることを特徴とする半導体装置。
12. （ａ）主面に形成され、かつ前記主面の一辺に沿って第１の電極パッド、第２の電極パッド及び第３の電極パッドがこの順番で繰り返し配置された半導体チップを準備する工程と、
    （ｂ）前記半導体チップが搭載されるチップ搭載部と、前記チップ搭載部の外側に前記複数の第１の電極パッドに対応して前記半導体チップの一辺に沿って配置された複数の第１の接続部と、前記半導体チップの一辺から前記複数の第１の接続部よりも離れた位置に前記複数の第２の電極パッドに対応して前記半導体チップの一辺に沿って配置された複数の第２の接続部と、前記半導体チップの一辺から前記複数の第２の接続部よりも離れた位置に前記複数の第３の電極パッドに対応して前記半導体チップの一辺に沿って配置された複数の第３の接続部とを有する配線基板を準備する工程と、
    （ｃ）前記複数の第１の接続部が前記半導体チップの一辺に沿う状態で前記配線基板のチップ搭載部に前記半導体チップを搭載する工程と、
    （ｄ）前記複数の第１の電極パッドと前記複数の第１の接続部とを複数の第１のボンディングワイヤで夫々電気的に接続する工程と、
    （ｅ）前記複数の第２の電極パッドと前記複数の第２の接続部とを前記複数の第１のボンディングワイヤよりもループ高さが高い複数の第２のボンディングワイヤで夫々電気的に接続する工程と、
    （ｆ）前記複数の第３の電極パッドと前記複数の第３の接続部とを前記第２のボンディングワイヤよりもループ高さが高い複数の第３のボンディングワイヤで夫々電気的に接続する工程と、
    （ｇ）前記半導体チップ、及び前記複数の第１乃至第３のボンディングワイヤを樹脂で封止する工程とを有し、
    前記複数の第１乃至第３のボンディングワイヤは、前記半導体チップの一辺の中心を横切って前記半導体チップの一辺と直行する仮想線に対して鋭角をなす角度で延在し、
    前記第３のボンディングワイヤと前記第３の電極パッドとの接続は、前記第１のボンディングワイヤと前記第１の電極パッドとの接続よりも前記半導体チップの一辺から離れた位置で行われ、
    前記（ｅ）工程、（ｄ）工程、及び（ｆ）工程は、この順番で行われることを特徴とする半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    前記第２のボンディングワイヤと前記第２の電極パッドとの接続は、前記第３のボンディングワイヤと前記第３の電極パッドとの接続よりも前記半導体チップの一辺から近い位置で行われることを特徴とする半導体装置の製造方法。
14. 請求項１２に記載の半導体装置の製造方法において、
    前記第２のボンディングワイヤと前記第２の電極パッドとの接続は、前記第１のボンディングワイヤと前記第１の電極パッドとの接続よりも前記半導体チップの一辺から離れた位置で行われることを特徴とする半導体装置の製造方法。
15. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｅ）工程、（ｄ）工程、及び（ｆ）工程は、前記半導体チップの一辺の一端側から他端側に向かって行われることを特徴とする半導体装置の製造方法。
16. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｅ）工程、（ｄ）工程、及び（ｆ）工程は、前記半導体チップの一辺の一端側及び他端側から前記半導体チップの一辺の中心に向かって行われることを特徴とする半導体装置の製造方法。
17. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｅ）工程、（ｄ）工程、及び（ｆ）工程は、前記半導体チップの一辺の中心から前記半導体チップの一辺の一端側及び他端側に向かって行われることを特徴とする半導体装置の製造方法。
18. 請求項１２に記載の半導体装置の製造方法において、
    前記複数の第２の接続部は、前記仮想線から数えて前記第３の接続部と同じ段数に位置する前記第２の接続部が前記第３の接続部よりも前記仮想線から離れる状態で配置され、
    前記複数の第１の接続部は、前記仮想線から数えて前記第２の接続部と同じ段数に位置する前記第１の接続部が前記第２の接続部よりも前記仮想線から離れる状態で配置されていることを特徴とする半導体装置の製造方法。
19. 請求項１２に記載の半導体装置の製造方法において、
    前記第２の接続部は、隣り合う２つの前記第１の接続部の間に配置され、
    前記第３の接続部は、隣り合う２つの前記第２の接続部の間に配置されていることを特徴とする半導体装置の製造方法。
20. 請求項１２に記載の半導体装置の製造方法において、
    前記複数の第１乃至第３の電極パッドは、互いに反対側に位置する２つの長辺が前記半導体チップの一辺から遠ざかる方向に沿って延在する長方形状の平面形状になっていることを特徴とする半導体装置の製造方法。
21. 請求項１２に記載の半導体装置の製造方法において、
    前記配線基板は、平面が長方形で形成され、
    前記複数の第１乃至第３の接続部は、前記配線基板の短辺に沿って配置されていることを特徴とする半導体装置の製造方法。
    

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