KR20230001955A - 인식 마크를 포함한 반도체 장치 - Google Patents

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KR20230001955A
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Abstract

반도체 장치는 본딩 패드부를 인식시키는 인식 마크를 포함하여 구성될 수 있다. 반도체 장치는 제1재배선층 패턴과 제1재배선층 패턴에 실질적으로 중첩된 제2재배선층 패턴을 포함할 수 있다. 제1재배선층 패턴은 반도체 기판 상에 형성될 수 있다. 제2재배선층 패턴은 제1재배선층 패턴에 실질적으로 수직하게 이격되면서 배치될 수 있다. 제2재배선층 패턴은 본딩 패드부를 제공할 수 있다. 인식 마크는 제1재배선층 패턴에 형성될 수 있다.

Description

인식 마크를 포함한 반도체 장치{Semiconductor devices including recognition mark}
본 개시는 반도체 기술에 관한 것으로, 특히, 인식 마크를 포함한 반도체 장치에 관한 것이다.
반도체 장치들은 웨이퍼(wafer)와 같은 반도체 기판을 포함할 수 있다. 반도체 기판에 집적 회로(integrated circuit)이 집적될 수 있다. 반도체 장치는 외부 기기와의 전기적 접속을 위한 본딩 패드(bonding pad)들을 포함할 수 있다. 반도체 장치는 재배선층(RDL: ReDistribution Layer) 패턴들을 포함할 수 있다. 재배선층 패턴들은 본딩 패드들에 연결되거나 또는 본딩 패드들로부터 연장될 수 있다. 재배선층 패턴들은 본딩 패드들을 내부의 집적 회로들에 전기적으로 접속시킬 수 있다. 본딩 패드들에는 본딩 와이어(bonding wire)와 같은 상호접속(interconnection) 구조가 연결될 수 있다. 상호접속 구조는 반도체 장치와 패키지 기판을 서로 전기적으로 연결시킬 수 있다. 반도체 장치는 패키지 기판 상에 실장(mounting)되어, 반도체 패키지(semiconductor package)를 구성할 수 있다. 상호 접속 구조는 반도체 장치와 다른 반도체 장치를 서로 전기적으로 연결시킬 수도 있다.
본 개시는 인식 마크(recognition mark)를 포함한 반도체 장치를 제시하고자 한다. 인식 마크는 본딩 와이어가 본딩될 패드의 위치를 지시(indicating)하거나 알려주거나 또는 인식시킬 수 있다.
본 개시의 일 관점은, 반도체 기판 상에 형성된 제1재배선층 패턴; 상기 제1재배선층 패턴 상에 배치되고, 본딩 패드부를 제공하는 제2재배선층 패턴; 및 상기 제1재배선층 패턴에 형성되고, 상기 본딩 패드부를 인식시키는 인식 마크(recognition mark)를 포함한 반도체 장치를 제시할 수 있다.
본 개시의 다른 일 관점은, 반도체 기판 상에 형성된 제1재배선층 패턴; 상기 제1재배선층 패턴 상에 배치되고, 본딩 패드부를 제공하는 제2재배선층 패턴; 및 상기 본딩 패드부를 인식시키는 인식 마크(recognition mark)를 포함하고, 상기 인식 마크는 상기 제1재배선층 패턴의 일부 부분이 제거된 오프닝(opening)부를 포함할 수 있다. 상기 본딩 패드부는, 상기 오프닝부의 내측 영역에 중첩되고, 상기 오프닝부의 가장 자리 영역을 드러내도록 배치될 수 있다.
본 개시의 다른 일 관점은, 반도체 기판 상에 형성되고 인식 마크들을 제공하는 복수 개의 트렌치부들이 형성된 재배선층 패턴; 상기 반도체 기판에 실질적으로 수직한 방향에서 바라볼 때, 상기 트렌치부들에 테두리들이 접하도록, 상기 재배선층 패턴에 중첩된 복수 개의 본딩 패드부들; 및 상기 본딩 패드부들에 본딩된 본딩 와이어들을 포함한 반도체 장치를 제시할 수 있다.
본 개시의 다른 일 관점은, 반도체 기판 상에 형성된 제1재배선층 패턴; 상기 제1재배선층 패턴 상에 배치되고, 상기 제1재배선층 패턴에 중첩된 본딩 패드부를 제공하는 제2재배선층 패턴; 및 상기 반도체 기판에 실질적으로 수직한 방향에서 바라볼 때, 상기 본딩 패드부를 둘러싸는 형상으로 상기 제1재배선층 패턴에 형성된 트렌치부를 포함한 반도체 장치를 제시할 수 있다.
본 개시의 실시예들에 따르면, 인식 마크를 포함한 반도체 장치를 제시할 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 단면 형상을 보여주는 개략적인 단면도이다.
도 2는 도 1의 반도체 장치의 제1 및 제2재배선층 패턴들이 서로 중첩된 평면 형상을 보여주는 개략적인 평면도이다.
도 3은 도 1의 반도체 장치의 제2재배선층 패턴들의 평면 형상을 보여주는 개략적인 평면도이다.
도 4는 도 1의 반도체 장치의 제1재배선층 패턴의 평면 형상을 보여주는 개략적인 평면도이다.
도 5는 도 1의 반도체 장치에 본딩 와이어를 형성하는 것을 보여주는 개략적인 도면이다.
도 6은 다른 일 실시예에 따른 반도체 장치의 단면 형상을 보여주는 개략적인 단면도이다.
도 7은 도 6의 반도체 장치의 패드 인식 마크의 평면 형상을 보여주는 개략적인 평면도이다.
도 8은 또 다른 일 실시예에 따른 반도체 장치의 단면 형상을 보여주는 개략적인 단면도이다.
도 9는 도 8의 반도체 장치의 패드 인식 마크의 평면 형상을 보여주는 개략적인 평면도이다.
도 10은 또 다른 일 실시예에 따른 반도체 장치의 단면 형상을 보여주는 개략적인 단면도이다.
본 개시의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 개시의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 장치는 반도체 기판 또는 복수의 반도체 기판들이 스택된 구조를 포함할 수 있다. 반도체 장치는 반도체 기판들이 스택된 구조가 패키징(packaging)된 반도체 패키지 구조를 지시할 수 있다. 반도체 기판들은 전자 부품 및 요소들이 집적된 반도체 웨이퍼, 반도체 다이 또는 반도체 칩을 지시할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치(CPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 지시할 수 있다. 반도체 장치는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 장치는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 실시예에 따른 반도체 장치(10)의 단면 형상을 보여주는 개략적인 단면도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 장치(10)는 반도체 기판(100) 및 제1재배선층 패턴(first RDL pattern: 200), 제2재배선층 패턴(300), 및 인식 마크(400)을 포함하여 구성될 수 있다. 반도체 기판(100)에 또는 반도체 기판(100) 상에 집적 회로 또는 메모리(memory) 회로가 구성될 수 있다. 예컨대, 반도체 기판(100)에 트랜지스터(transistor)와 같은 능동 소자가 구성될 수 있다. 반도체 기판(100) 상에 커패시터(capacitor)와 같은 수동 소자가 구성될 수 있다. 이러한 능동 소자 또는 수동 소자들 집적 회로나 메모리 회로를 구성할 수 있다. 집적 회로 또는 메모리 회로는 디램(DRAM) 소자나 낸드(NAND 소자로 구성될 수 있다.
제1재배선층 패턴(200)은 반도체 기판(100) 상에 형성될 수 있다. 제2재배선층 패턴(300)은 제1재배선층 패턴(200) 상에 형성될 수 있다. 제2재배선층 패턴(300)은 제1재배선층 패턴(200)에 실질적으로 중첩될 수 있다. 제2재배선층 패턴(300)의 중첩된 부분은 제1재배선층 패턴(200)에 실질적으로 수직하게 이격되면서 배치될 수 있다. 인식 마크(400)는 제1재배선층 패턴(200)에 형성될 수 있다. 인식 마크(400)는 제1재배선층 패턴(200)에 일정한 형상을 가지는 패턴으로 형성될 수 있다.
반도체 기판(100)과 제1재배선층 패턴(200) 사이에 제1유전층(500)이 형성될 수 있다. 제1유전층(500) 상에 제1재배선층 패턴(200)이 형성될 수 있다. 제1재배선층 패턴(200)과 제2재배선층 패턴(300) 사이에 제2유전층(610)이 더 배치될 수 있다. 제2유전층(610)은 제1재배선층 패턴(200)을 덮도록 형성될 수 있다. 제1유전층(500)과 반도체 기판(100) 사이에 제3유전층(630)이 더 배치될 수 있다. 제3유전층(630)은 금속간유전층(IMD: Inter-Metal Dielectric)으로 형성될 수 있다. 금속간유전층은 금속 배선층(metallization)들 사이에 도입되고, 금속 배선층들을 서로 절연시키는 절연층들일 수 있다.
제3유전층(630)과 제1유전층(500) 사이에 제1콘택 패턴(contact pattern: 705)이 배치될 수 있다. 제1콘택 패턴(705)는 하부의 금속 배선층들에 연결되는 도전 패턴일 수 있다. 제1콘택 패턴(705)는 하부의 금속 배선층들에 연결되는 도전 패드 형상을 가질 수 있다. 제1콘택 패턴(705)에 제1재배선층 패턴(200)이 연결될 수 있다.
제1재배선층 패턴(200)은 제1콘택부(200C), 플레이트부(plate portion: 200A), 및 패드 중첩부(200S)들을 포함할 수 있다. 제1재배선층 패턴(200)의 제1콘택부(200C)는 제1콘택 패턴(705)에 중첩되는 제1재배선층 패턴(200)의 일부 부분일 수 있다. 제1재배선층 패턴(200)의 패드 중첩부(200S)는 제1콘택부(200C)와 이격된 부분일 수 있고, 제1재배선층 패턴(200)의 패드 중첩부(200S)는 제1콘택부(200C)와 패드 중첩부(200S)를 연결시키는 중간 부분일 수 있다. 제1재배선층 패턴(200)은 제1콘택부(200C)는 제1콘택 패턴(705)에 연결되고, 제1재배선층 패턴(200)은 제1콘택 패턴(705)과 금속 배선층들을 통해서, 반도체 기판(100)에 형성되어 있는 집적 회로에 연결될 수 있다. 제1유전층(500)과 제3유전층(630) 사이에 제1콘택 패턴(705)을 절연하는 절연층으로 제4유전층(650)이 더 형성될 수 있다.
반도체 기판(100) 및 제1재배선층 패턴(200), 제2재배선층 패턴(300), 제1유전층(500)을 포함하여 반도체 칩(11)이 구성될 수 있다. 반도체 칩(11)은 웨이퍼(wafer)로부터 분리된 단위 부품일 수 있다. 반도체 칩(11)은 패키지 기판(도시되지 않음)에 실장되고, 봉지재(encapsulant)로 봉지될 수 있다. 이에 따라, 반도체 칩(11)을 패키징(packaging)한 반도체 패키지가 구성될 수 있다.
반도체 장치(10)는 반도체 칩(11)에 연결되는 상호접속 구조를 더 포함할 수 있다. 상호접속 구조는 반도체 칩(11)에 연결되는 본딩 와이어(800)을 포함할 수 있다. 본딩 와이어(800)는 제2재배선층 패턴(300)의 일부 부분에 접속될 수 있다. 본딩 와이어(800)의 일 단부(801)는 제2재배선층 패턴(300)이 제공하는 본딩 패드부(bonding pad portion: 300P)에 본딩(bonding)될 수 있다.
도 2는 도 1의 반도체 장치(10)의 제1 및 제2재배선층 패턴들(200, 300)이 서로 중첩된 평면 형상을 보여주는 개략적인 평면도이다. 도 1은 도 2의 X1-X2 절단선을 따르는 단면 형상을 보여주는 개략적인 단면도일 수 있다. 도 3은 도 1 및 도 2의 제2재배선층 패턴(300)들의 평면 형상을 보여주는 개략적인 평면도이다. 도 4은 도 1 및 도 2의 제1재배선층 패턴(200)의 평면 형상을 보여주는 개략적인 평면도이다.
도 2 및 도 1을 참조하면, 제2재배선층 패턴(300)들은 제1재배선층 패턴(200)에 실질적으로 중첩될 수 있다. 반도체 기판(100)에 실질적으로 수직한 방향에서 바라볼 때, 제2재배선층 패턴(300)들은 제1재배선층 패턴(200)에 실질적으로 수직한 방향으로 일정 높이로 이격된 위치에 배치될 수 있다. 제2재배선층 패턴(300)들과 제1재배선층 패턴(200) 사이에 제2유전층(610)이 배치될 수 있다. 제2재배선층 패턴(300)들은 제2유전층(610) 상에 형성될 수 있다. 도 2는 제2유전층(610)을 배제한 제1 및 제2재배선층 패턴들(200, 300)의 평면 형상을 보여줄 수 있다.
도 2 및 도 3을 참조하면, 제2재배선층 패턴(300)은 제2콘택부(300C), 본딩 패드부(300P), 및 라인부(line portion: 300L)을 포함하는 도전 패턴으로 형성될 수 있다. 제2재배선층 패턴(300)들의 제2콘택부(300C)들은 제2유전층(도 1의 610)을 실질적으로 관통하여, 하부의 제2재배선층 패턴(200)에 접속하는 제2재배선층 패턴(300)의 일부들일 수 있다. 제2재배선층 패턴(300)들의 본딩 패드부(300P)들은 제1재배선층 패턴(200)에 중첩되고, 서로 나란히 이웃하면서 배치될 수 있다. 제2재배선층 패턴(300)들의 본딩 패드부(300P)들은 본딩 와이어(도 1의 800)들이 접속하는 도전 패턴들일 수 있다. 제2재배선층 패턴(300)의 라인부(300L)는 제2재배선층 패턴(300)의 제2콘택부(300C)와 제2재배선층 패턴(300)의 본딩 패드부(300P)를 서로 연결하는 도전 패턴일 수 있다. 제2재배선층 패턴(300)의 라인부(300L)는 제2재배선층 패턴(300)의 제2콘택부(300C)로부터 연장되어 제2재배선층 패턴(300)의 본딩 패드부(300P)에 연결될 수 있다.
도 2 및 도 1을 참조하면, 제1재배선층 패턴(200)은 제2재배선층 패턴(300)에 실질적으로 중첩될 수 있다. 반도체 기판(100)에 실질적으로 수직한 방향에서 바라볼 때, 제1재배선층 패턴(200)은 제2재배선층 패턴(300)의 본딩 패드부(300P)들에 실질적으로 수직한 방향으로 일정 간격 이격된 위치에 배치될 수 있다.
도 2 및 도 4, 도 1을 참조하면, 제1재배선층 패턴(200)과 이격되는 제2콘택 패턴(200-1)들이 도전 패턴들로 형성될 수 있다. 제2콘택 패턴(200-1)들의 일부 부분들인 제3콘택부(200C-1)은 하부의 다른 도전 패턴들에 접속할 수 있다. 제2콘택 패턴(200-1)들의 제3콘택부(200C-1)은, 제1재배선층 패턴(200)의 제1콘택부(200C)와 유사하게, 제1재배선층 패턴(200)에 연결된 제1콘택 패턴(705)와 유사한 다른 도전 패턴에 연결될 수 있다. 제2콘택 패턴(200-1)들은 제1재배선층 패턴(200)으로부터 분리된 제3재배선층 패턴들일 수도 있다. 제1재배선층 패턴(200)의 플레이트부(200A)는 반도체 기판(100) 또는 제1유전층(500)을 덮는 대면적의 패턴일 수 있다. 제1재배선층 패턴(200)의 플레이트부(200A)는 패드 중첩부(200S)들이나, 또는 제2콘택 패턴(200-1)들 보다 넓은 면적을 가지는 도전 패턴일 수 있다.
제1재배선층 패턴(200)의 플레이트부(200A)의 일부 부분은 제2재배선층 패턴(300)의 제2콘택부(300C)에 연결될 수 있다. 제1재배선층 패턴(200)의 플레이트부(200A)는, 제2재배선층 패턴(300)의 제2콘택부(300C)를 통해서, 제2재배선층 패턴(300) 및 본딩 패드부(300P)에 전기적으로 연결될 수 있다. 제1재배선층 패턴(200)의 플레이트부(200A), 제2재배선층 패턴(300) 및 본딩 패드부(300P)는 반도체 기판(100)에 구성된 집적 회로에 VDD와 같은 전원을 공급하는 경로를 구성할 수 있다. 제1재배선층 패턴(200)의 플레이트부(200A), 제2재배선층 패턴(300) 및 본딩 패드부(300P)는 반도체 기판(100)에 구성된 집적 회로를 접지하는 경로, 예컨대 VSS가 연결되는 경로를 구성할 수 있다.
도 2를 참조하면, 제1재배선층 패턴(200)은 제2재배선층 패턴(300) 보다 넓은 폭(W1)을 가지는 도전 패턴일 수 있다. 제1재배선층 패턴(200)의 플레이트부(200A)는 제2재배선층 패턴(300)의 본딩 패드부(300P)의 폭(W2) 보다 넓은 폭(W1)을 가질 수 있다. 제1재배선층 패턴(200)의 플레이브부(200A)는 제2재배선층 패턴(300)의 라인부(300L)의 폭(W3) 보다 넓은 폭(W1)을 가질 수 있다. 이와 같이, 제1재배선층 패턴(200)의 플레이트부(200A)가 넓은 폭(W1)을 가지므로, 제1재배선층 패턴(200)은 전력 분배 네트워크(PDN: Power Distribution Network)를 개선하는 데 기여할 수 있다.
제1재배선층 패턴(200)의 플레이트부(200A)가 넓은 폭(W1)을 가지므로, 복수 개의 제2재배선층 패턴(300)들이 제1재배선층 패턴(200) 상에 배치될 수 있다. 복수 개의 제2재배선층 패턴(300)들이 제1재배선층 패턴(200)에 실질적으로 중첩될 수 있다. 복수 개의 제2재배선층 패턴(300)들의 라인부(300L)들이 제1재배선층 패턴(200)의 플레이트부(200A) 상에 중첩될 수 있다. 도 2 및 도 4를 참조하면, 제1재배선층 패턴(200)의 패드 중첩부(200S) 상에 제2재배선층 패턴(300)의 본딩 패드부(300P)들이 중첩될 수 있다. 복수 개의 본딩 패드부(300P)들이 제1재배선 패턴(200) 상에 실질적으로 중첩되도록 배치될 수 있다.
도 2 및 도 4를 참조하면, 제2콘택 패턴(200-1)들은, 제1재배선층 패턴(200)에 연결된 제2재배선층 패턴(300A) 이외의 다른 일부의 제2재배선층 패턴(300B)들에 전기적으로 연결되는 도전 패턴들일 수 있다. 제2재배선층 패턴(300B)들은 제2콘택 패턴(200-1)들에 제2콘택부(300C)들을 통해서 연결될 수 있다. 제2콘택 패턴(200-1)들이 제1재배선층 패턴(200)의 플레이트부(200A)와 이격되어 전기적으로 격리되고 있으므로, 제2재배선층 패턴(300B)들은 제1재배선층 패턴(200)의 플레이트부(200A)와는 전기적으로 연결되지 않을 수 있다. 제2콘택 패턴(200-1)들과 이들에 연결된 제2재배선층 패턴(300B)들은, 반도체 기판(100)에 구성된 집적 회로에 데이터 신호(data signal)들을 전달하는 경로를 구성할 수 있다.
도 2 및 도 4, 도 1을 참조하면, 반도체 장치(10) 또는 반도체 칩(11)은 인식 마크(400)를 포함할 수 있다. 인식 마크(400)는 제2재배선층 패턴(300)의 본딩 패드부(300P)를 화상(image)으로 검출하고자 할 때, 본딩 패드부(300P)를 인식시키거나 또는 지시할 수 있다. 인식 마크(400)는 제2재배선층 패턴(300)의 본딩 패드부(300P) 또는 제1재배선층 패턴(200)과 다른 색상(color)를 보이거나, 또는 다른 명암(contrast)를 보일 수 있는 형상 또는 패턴을 가질 수 있다. 검출 화상에서 제2재배선층 패턴(300)의 본딩 패드부(300P)가 제1재배선층 패턴(200)과 구분되기 어려울 때, 인식 마크(400)는 제1재배선층 패턴(200) 또는 본딩 패드부(300P)와 다른 색상을 나타내거나 또는 다른 명암을 나타내도록 구성될 수 있다. 인식 마크(400)가 화상에서 구분될 수 있으므로, 인식 마크(400)를 검출할 수 있고, 이에 따라, 인식 마크(400)가 지시하는 본딩 패드부(300P)의 위치를 검출하는 것이 가능하다.
인식 마크(400)는 제1재배선층 패턴(200)에 형성될 수 있다. 인식 마크(400)는 반도체 기판(100)에 실질적으로 수직한 방향에서 바라볼 때, 도 2에 제시된 것과 같이, 본딩 패드부(300P)를 둘러싸는 원호(arc) 형상을 가지는 패턴으로 형성될 수 있다.
도 4, 도 2 및 도 1을 참조하면, 인식 마크(400)는 제1재배선층 패턴(200)의 일부 부분을 제거한 트렌치부(trench portion: 402)를 포함할 수 있다. 트렌치부(402)는 제1재배선층 패턴(200)을 실질적으로 상하로 관통하도록 형성될 수 있다. 트렌치부(402)는 제2유전층(610)으로 채워질 수 있다. 제2유전층(610)이 제1재배선층 패턴(200)을 덮도록 형성되면서, 트렌치부(402)를 함께 채울 수 있다. 제2유전층(610)은 PIQ(Poly Imide-??isoindoloquinazolinedione)와 같은 폴리머(polymer) 물질의 층을 포함할 수 있다.
트렌치부(402)는, 도 4에 제시된 것과 같이, 제1재배선층 패턴(200)을 플레이트부(200A)와 패드 중첩부(200S)로 분리시키는 루프(loop) 형상으로 형성될 수 있다. 트렌치부(402)는 패드 중첩부(200S)를 둘러싸는 루프 형상을 가지므로, 반도체 기판(100)에 실질적으로 수직한 방향에서 바라볼 때, 도 2에 제시된 것과 같이, 본딩 패드부(300P)를 둘러싸는 원호 형상으로 인식될 수 있다. 반도체 기판(100)에 실질적으로 수직한 방향에서 바라볼 때, 본딩 패드부(300P)들은 트렌치부(402)에 테두리들이 실질적으로 접하도록 배치될 수 있다.
도 4 및 도 1을 참조하면, 트렌치부(402)가 제1재배선층 패턴(200)을 관통하므로, 트렌치부(402)의 바닥에 마크 영역(mark region: 405)가 드러날 수 있다. 마크 영역(405)와 트렌치부(402)는 인식 마크(400)를 함께 구성할 수 있다. 마크 영역(405)은 본딩 패드부(300P) 및 제1재배선층 패턴(200)과 다른 색상을 나타내거나 또는 다른 명암을 제공하는 층으로 구성될 수 있다.
마크 영역(405)은 제1유전층(도 1의 500)의 트렌치부(402)에 의해 드러난 부분일 수 있다. 제1재배선층 패턴(200)이나 제2재배선층 패턴(300), 또는 본딩 패드부(300P)는 금속층을 포함하여 형성될 수 있다. 제1재배선층 패턴(200)이나 제2재배선층 패턴(300), 또는 본딩 패드부(300P)는 실질적으로 동일한 금속 물질을 포함하는 층으로 형성될 수 있다. 반면에, 제1유전층(500)은 화상으로 검출될 때, 금속층과 다른 색상 또는 명암을 가지는 층으로 구성될 수 있다.
제1유전층(500)은 절연 물질의 층을 포함할 수 있다. 제1유전층(500)은 실리콘 산화물(SiO2)층을 포함할 수 있다. 제1유전층(500)은 실리콘 질화물(Si3N4)층을 포함할 수 있다. 제1유전층(500)은 실리콘 산화물 및 실리콘 질화물층을 포함하는 이중층 또는 복합층 또는 다중층을 포함할 수 있다. 이와 같은 절연 물질의 층은 화상으로 검출되거나 촬영될 때, 금속 물질의 층과 다른 색상 또는 다른 명암을 나타낼 수 있다.
이에 따라, 본딩 패드부(300P)를 화상으로 검출하고자 할 때, 인식 마크(400) 또는 마크 영역(405)는 제1재배선층 패턴(200)과 구분되는 화상 형상으로 검출될 수 있다. 반면에, 본딩 패드부(300P)와 제1재배선층 패턴(200)은 실질적으로 동일하거나 유사한 금속 물질의 층들로 형성되고 있어, 본딩 패드부(300P)의 화상 형상을 제1재배선층 패턴(200)의 화상 형상과 구분하기는 어렵다. 그렇지만, 구분되는 화상 형상으로 검출되는 인식 마크(400) 또는 마크 영역(405)는 본딩 패드부(300P)의 아웃라인(outline) 형상을 지시할 수 있다. 이와 같이, 인식 마크(400)의 화상 형상으로 본딩 패드부(300P)를 인식하는 것이 가능하므로, 인식 마크(400)를 인식함으로써 본딩 패드부(300P)의 위치를 검출하거나 본딩 패드부(300P)를 화상으로 인식하는 것이 가능하다.
도 5는 도 1의 반도체 장치(10)의 본딩 와이어(800)를 형성하는 과정 및 공정 장치(890)를 보여주는 개략적인 도면이다.
도 5 및 도 1을 참조하면, 반도체 장치(10) 또는 반도체 칩(11)의 본딩 패드부(300P)에 본딩 와이어(800)를 본딩하는 과정은, 와이어 본딩 공정을 위한 공정 장치(890)에 의해 수행될 수 있다. 공정 장치(890)는 본딩될 와이어(890W)을 이끌어, 와이어(890W)를 본딩 패드부(300P)에 본딩하는 작업을 수행하는 캐필러리(capillary: 890P)를 포함하여 구성될 수 있다. 공정 장치(890)는 본딩 와이어(800)가 본딩될 본딩 패드부(300P)를 검출하는 검출부(890C)를 더 포함할 수 있다. 검출부(890)는 반도체 장치(10) 또는 반도체 칩(11)의 표면에 대한 화상을 얻거나, 또는 본딩 패드부(300P)의 화상이나 본딩 패드부(300P) 및 인근의 인식 마크(400), 인근의 제1재배선층 패턴(200)의 일부 부분을 포함하는 화상을 얻을 수 있다. 검출부(890)는 화상을 얻기 위한 카메라를 포함할 수 있다.
공정 장치(890)는 촬상된 화상으로부터 인식 마크(400)를 구분하여, 본딩 패드부(300P)의 위치를 인식할 수 있다. 공정 장치(890)는 인식된 본딩 패드부(300P)의 위치에 캐필러리(890P)를 이동시키고, 본딩 패드부(300P)에 본딩 와이어(800)를 본딩하는 작업을 수행할 수 있다. 본딩 패드부(300P)와 제1재배선층 패턴(200)이 화상으로 구분되기 어려워도, 인식 마크(400)가 화상으로 구분될 수 있어, 본딩 패드부(300P)의 아웃라인 형상 또는 본딩 패드부(300P)의 위치를 공정 장치(890)가 인식하는 것이 가능하다. 이에 따라, 본딩 패드부(300P)를 인식하기 어려워, 와이어 본딩 공정에 불량이 유발되는 것이 개선될 수 있다.
도 6은 다른 일 실시예에 따른 반도체 장치(20)를 보여주는 개략적인 단면도이다. 도 7은 도 6의 반도체 장치(20)의 인식 마크(2400)를 보여주는 개략적인 평면도이다. 도 6 및 도 7에서 제시된 도면 부호들 중 도 1 내지 도 5에서 설명한 도면 부호들과 동일한 도면 부호들은 동일한 요소를 지시할 수 있다.
도 6 및 도 7을 참조하면, 반도체 장치(20) 또는 반도체 칩(21)은 제1재배선층 패턴(2200)과, 제2재배선층 패턴(300), 및 인식 마크(2400)을 포함할 수 있다. 제1재배선층 패턴(2200)은 패드 중첩부(2200S)와 플레이트부(2200A)를 포함하는 도전 패턴일 수 있다. 제2재배선층 패턴(300)은 본딩 와이어(800)가 본딩된 본딩 패드부(300P)를 포함하는 도전 패턴일 수 있다. 제1재배선층 패턴(2200)의 패드 중첩부(2200S)는 제2재배선층 패턴(300)의 본딩 패드부(300P)에 중첩되는 패턴일 수 있다.
제1재배선층 패턴(2200)의 일부 부분을 제거하여 트렌치부(2402)를 형성할 수 있다. 트렌치부(2402)는 제1재배선층 패턴(2200)의 패드 중첩부(2200S)를 구획짓는 패턴 형상을 가질 수 있다. 트렌치부(2402)는 제1재배선층 패턴(2200)의 패드 중첩부(2200S)를 둘러싸는 원호 형상을 가질 수 있다. 트렌치부(2402)와 트렌치부(2402) 바닥에 드러난 제1유전층(500)의 마크 영역(2405)가 인식 마크(2400)를 구성할 수 있다.
도 8은 다른 일 실시예에 따른 반도체 장치(30)를 보여주는 개략적인 단면도이다. 도 9는 도 8의 반도체 장치(30)의 인식 마크(3400)를 보여주는 개략적인 평면도이다. 도 8 및 도 9에서 제시된 도면 부호들 중 도 1 내지 도 5에서 설명한 도면 부호들과 동일한 도면 부호들은 동일한 요소를 지시할 수 있다.
도 8 및 도 9를 참조하면, 반도체 장치(30) 또는 반도체 칩(31)은 제1재배선층 패턴(3200)과, 제2재배선층 패턴(300), 및 인식 마크(3400)을 포함할 수 있다. 제1재배선층 패턴(3200)은 플레이트부(3200A)를 포함하는 도전 패턴일 수 있다. 제2재배선층 패턴(300)은 본딩 와이어(800)가 본딩된 본딩 패드부(300P)를 포함하는 도전 패턴일 수 있다. 제1재배선층 패턴(3200)은 제1재배선층 패턴(3200)의 일부 부분이 제거된 오프닝부(opening portion: 3402)를 포함할 수 있다. 오프닝부(3402)는 제2재배선층 패턴(300)의 본딩 패드부(300P)에 중첩될 수 있다.
오프닝부(3402)는, 도 9에 제시된 것과 같이, 내측 영역(3402-1)과 가장 자리 영역(3402-2)를 포함할 수 있다. 오프닝부(3402)의 가장 자리 영역(3402-2)은 내측 영역(3402-1)을 둘러싸는 원형 또는 루프 형상의 영역을 지시할 수 있다. 본딩 패드부(300P)는 오프닝부(3402)의 내측 영역(3402-1)에 중첩되고, 가장 자리 영역(3402-2)을 드러내도록 배치될 수 있다. 본딩 패드부(300P)는 오프닝부(3402)의 가장 자리 영역(3402-2)에 제1유전층(500)의 마크 영역(3405)이 드러날 수 있다. 인식 마크(3400)는 오프닝부(3402)와 마크 영역(3405)를 포함할 수 있다.
도 10은 다른 일 실시예에 따른 반도체 장치(40)를 보여주는 개략적인 단면도이다. 도 10에서 제시된 도면 부호들 중 도 1 내지 도 5에서 설명한 도면 부호들과 동일한 도면 부호들은 동일한 요소를 지시할 수 있다.
도 10을 참조하면, 반도체 장치(40) 또는 반도체 칩(41)은 제1재배선층 패턴(200), 제2재배선층 패턴(300) 및 인식 마크(400)을 포함할 수 있다. 제1유전층(500)이 제1재배선층 패턴(200) 하부에 형성될 수 있다. 제1유전층(500) 하부에 제4유전층(650)이 형성될 수 있다. 제4유전층(650) 하부에 제3유전층(630A)이 형성될 수 있다. 제3유전층(630A)는 반도체 기판(100)과 제1유전층(500) 사이에 형성될 수 있다.
제3유전층(630A)은 복수의 금속간유전층들(631, 632, 633, 634)이 적층된 구조를 포함할 수 있다. 반도체 기판(100) 상에 제1금속간유전층(631), 제2금속간유전층(632), 제3금속간유전층(633), 및 제4금속간유전층(634)들이 순차적으로 형성될 수 있다. 제3유전층(630A)은 저유전상수 유전 물질(low-k dielectric)을 포함할 수 있다. 저유전상수 유전 물질은 실리콘 산화물(SiO2) 보다 낮은 유전율을 가지고 있는 물질을 지시할 수 있다.
금속간유전층들(631, 632, 633, 634)은 저유전상수 유전 물질층들로 형성될 수 있다. 금속간유전층들(631, 632, 633, 634) 중 일부 층들, 예컨대, 제2금속간유전층(632) 및 제3금속간유전층(633)들이 저유전상수 유전 물질층들로 형성될 수 있다. 제1금속간유전층(631) 및 제4금속간유전층(634)들은 저유전상수 유전 물질층 보다 밀도가 높은 절연 물질의 층으로 형성될 수 있다. 제1금속간유전층(631) 및 제4금속간유전층(634)들은 TEOS(Tetraethyl Orthosilicate)와 같은 실리콘 산화물층을 포함할 수 있다. 제4금속간유전층(634) 상에 형성되는 제4유전층(650)은 실리콘 산화물층을 포함할 수 있다.
금속간유전층들(631, 632, 633, 634) 사이에 금속 배선층들(712, 713, 714)이 배치될 수 있다. 금속 배선층들(712, 713, 714)은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 제1금속간유전층(631) 상에 제1금속 배선층(712)의 패턴들이 형성될 수 있다. 제2금속간유전층(632) 상에 제2금속 배선층(713)의 패턴들이 형성될 수 있다. 제3금속간유전층(633) 상에 제3금속 배선층(714)의 패턴들이 형성될 수 있다. 금속간유전층들(631, 632, 633, 634)의 구조 내에 도전 비아들(711, 715)이 형성될 수 있다. 제1도전 비아(711)가 제1금속간유전층(631)을 실질적으로 관통하고, 제1금속 배선층(712)의 일부 패턴에 접속될 수 있다. 제2도전 비아(715)가 제4금속간유전층(634)을 실질적으로 관통하고, 제3금속 배선층(714)의 일부 패턴과 제1콘택 패턴(705)을 상호 연결시킬 수 있다. 제1 및 제2도전 비아(711,715)들은 텅스텐(W)과 같은 금속 물질을 포함할 수 있다. 이와 같이, 다층 금속 배선층 구조가 도전 비아들(711, 715)과 금속 배선층들(712, 713, 714), 및 금속간유전층들(631, 632, 633, 634)을 포함하여 구성될 수 있다.
저유전상수 유전 물질층들은 실리콘 산화물 보다 흡습에 취약할 수 있다. 제1재배선층 패턴(200)은 반도체 기판(100) 상측에 위치하면서, 저유전상수 유전 물질층들로 습기가 침투되는 것을 차단할 수 있다. 제1재배선층 패턴(200)이 도 2에 제시된 것과 같이 넓은 폭(W1)의 패턴 형상을 가지므로, 외부로부터 반도체 기판(100) 내부로 습기가 침투하는 것을 유효하게 차단할 수 있다.
도 1 및 도 2를 다시 참조하면, 일 실시예에 따른 반도체 장치(10)는, 반도체 기판(100) 상에 형성되고 인식 마크(400)들을 제공하는 복수 개의 트렌치부(402)들이 형성된 제1재배선층 패턴(200)을 포함할 수 있다. 반도체 장치(10)는, 반도체 기판(100)에 실질적으로 수직한 방향에서 바라볼 때, 트렌치부(402)들에 테두리들이 접하도록, 제1재배선층 패턴(200)에 중첩된 복수 개의 본딩 패드부(300P)들을 더 포함할 수 있다. 반도체 자이(10)는 본딩 패드부(300P)들에 본딩된 본딩 와이어(800)들을 더 포함할 수 있다.
다른 일 실시예에 따른 반도체 장치(10)는, 반도체 기판(100) 상에 형성된 제1재배선층 패턴(200)을 포함할 수 있다. 반도체 장치(10)는, 제1재배선층 패턴(200) 상에 배치된 제2재배선층 패턴(300)을 더 포함할 수 있다. 제2재배선층 패턴(300)은 제1재배선층 패턴(200)에 중첩된 본딩 패드부(300P)를 제공할 수 있다. 반도체 장치(10)는, 반도체 기판(100)에 실질적으로 수직한 방향에서 바라볼 때, 본딩 패드부(300P)를 둘러싸는 형상으로 제1재배선층 패턴(200)에 형성된 트렌치부(402)를 포함할 수 있다.
이제까지 본 개시에 대하여 실시예들을 중심으로 살펴보았다. 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 개시의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 개시에 포함된 것으로 해석되어야 할 것이다.
100: 반도체 기판,
200, 300: 재배선층 패턴,
300P: 본딩 패드부,
400: 인식 마크.

Claims (27)

  1. 반도체 기판 상에 형성된 제1재배선층 패턴;
    상기 제1재배선층 패턴 상에 배치되고, 본딩 패드부를 제공하는 제2재배선층 패턴; 및
    상기 제1재배선층 패턴에 형성되고, 상기 본딩 패드부를 인식시키는 인식 마크(recognition mark)를 포함한 반도체 장치.
  2. 제1항에 있어서,
    상기 제2재배선층 패턴은
    상기 제1재배선층 패턴에 실질적으로 중첩되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2재배선층 패턴은
    상기 본딩 패드부로부터 연장되는 라인부를 더 포함하고,
    상기 제1재배선층 패턴은
    상기 제2재배선층 패턴의 라인부가 중첩된 플레이트부를 더 포함하고,
    상기 제1재배선층 패턴의 상기 플레이트부는
    상기 제2재배선층 패턴의 상기 라인부 및 상기 본딩 패드부 보다 넓은 폭을 가지는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2재배선층 패턴은
    복수 개가 상기 제1재배선층 패턴에 실질적으로 중첩되도록 배치된 반도체 장치.
  5. 제1항에 있어서,
    상기 인식 마크는
    상기 반도체 기판에 실질적으로 수직한 방향에서 바라볼 때,
    상기 본딩 패드부를 둘러싸는 원호(arc) 형상을 가지는 반도체 장치.
  6. 제1항에 있어서,
    상기 인식 마크는
    상기 제1재배선층 패턴의 일부 부분을 제거한 트렌치부를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1재배선층 패턴은
    상기 제2재배선층 패턴의 상기 본딩 패드부에 중첩되는 패드 중첩부를 더 포함하고,
    상기 트렌치부는
    상기 제1재배선층 패턴의 상기 패드 중첩부를 둘러싸는 루프(loop) 형상을 가지는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1재배선층 패턴은
    상기 제2재배선층 패턴의 상기 본딩 패드부에 중첩되는 패드 중첩부를 더 포함하고,
    상기 트렌치부는
    상기 제1재배선층 패턴의 상기 패드 중첩부를 둘러싸는 원호 형상을 가지는 반도체 장치.
  9. 제6항에 있어서,
    상기 트렌치부는
    상기 제1재배선층 패턴을 상하로 관통하는 반도체 장치.
  10. 제9항에 있어서,
    상기 반도체 기판과 상기 제1재배선층 패턴 사이에 형성된 제1유전층을 더 포함하고,
    상기 제1유전층은,
    상기 트렌치부의 바닥에 드러난 마크 영역을 포함하고,
    상기 마크 영역은
    상기 본딩 패드부 및 상기 제1재배선층 패턴과 다른 색상(color) 또는 다른 명암(contrast)를 제공하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1유전층은
    실리콘 산화물층, 실리콘 질화물층 또는 실리콘 산화물 및 실리콘 질화물을 포함하는 이중층을 포함하는 반도체 장치.
  12. 제6항에 있어서,
    상기 제1재배선층 패턴을 덮고, 상기 트렌치부를 채우는 제2유전층을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1유전층과 상기 반도체 기판 사이에
    저유전상수 유전 물질을 포함한 제3유전층; 및
    상기 제3유전층 내에 배치된 금속 배선층을 더 포함하는 반도체 장치.
  14. 제1항에 있어서,
    상기 본딩 패드부에 본딩되는 본딩 와이어를 더 포함하는 반도체 장치.
  15. 제1항에 있어서,
    상기 제1재배선층 패턴과 상기 제2재배선층 패턴 및 상기 본딩 패드부는
    동일한 금속 물질을 포함하는 반도체 장치.
  16. 반도체 기판 상에 형성된 제1재배선층 패턴;
    상기 제1재배선층 패턴 상에 배치되고, 본딩 패드부를 제공하는 제2재배선층 패턴; 및
    상기 본딩 패드부를 인식시키는 인식 마크(recognition mark)를 포함하고,
    상기 인식 마크는
    상기 제1재배선층 패턴의 일부 부분이 제거된 오프닝(opening)부를 포함하고,
    상기 본딩 패드부는,
    상기 오프닝부의 내측 영역에 중첩되고, 상기 오프닝부의 가장 자리 영역을 드러내도록 배치된 반도체 장치.
  17. 반도체 기판 상에 형성되고 인식 마크들을 제공하는 복수 개의 트렌치부들이 형성된 재배선층 패턴;
    상기 반도체 기판에 실질적으로 수직한 방향에서 바라볼 때, 상기 트렌치부들에 테두리들이 접하도록, 상기 재배선층 패턴에 중첩된 복수 개의 본딩 패드부들; 및
    상기 본딩 패드부들에 본딩된 본딩 와이어들을 포함한 반도체 장치.
  18. 제17항에 있어서,
    상기 트렌치부는
    상기 재배선층 패턴을 상하로 관통하는 반도체 장치.
  19. 제18항에 있어서,
    상기 반도체 기판과 상기 재배선층 패턴 사이에 형성된 유전층을 더 포함하고,
    상기 유전층은,
    상기 트렌치부의 바닥에 드러난 마크 영역을 포함하고,
    상기 마크 영역은
    상기 본딩 패드부 및 상기 재배선층 패턴과 다른 색상(color) 또는 다른 명암(contrast)를 제공하는 반도체 장치.
  20. 제19항에 있어서,
    상기 유전층과 상기 반도체 기판 사이에
    저유전상수 유전 물질을 포함한 금속간유전층(IMD)들; 및
    상기 금속간유전층들 사이에 배치된 금속 배선층들을 더 포함하는 반도체 장치.
  21. 반도체 기판 상에 형성된 제1재배선층 패턴;
    상기 제1재배선층 패턴 상에 배치되고, 상기 제1재배선층 패턴에 중첩된 본딩 패드부를 제공하는 제2재배선층 패턴; 및
    상기 반도체 기판에 실질적으로 수직한 방향에서 바라볼 때, 상기 본딩 패드부를 둘러싸는 형상으로 상기 제1재배선층 패턴에 형성된 트렌치부를 포함한 반도체 장치.
  22. 제21항에 있어서,
    상기 제1재배선층 패턴은
    상기 제2재배선층 패턴의 상기 본딩 패드부에 중첩되는 패드 중첩부를 더 포함하고,
    상기 트렌치부는
    상기 제1재배선층 패턴의 상기 패드 중첩부를 둘러싸는 루프 형상을 가지는 반도체 장치.
  23. 제21항에 있어서,
    상기 제1재배선층 패턴은
    상기 제2재배선층 패턴의 상기 본딩 패드부에 중첩되는 패드 중첩부를 더 포함하고,
    상기 트렌치부는
    상기 제1재배선층 패턴의 상기 패드 중첩부를 둘러싸는 원호 형상을 가지는 반도체 장치.
  24. 제21항에 있어서,
    상기 반도체 기판과 상기 제1재배선층 패턴 사이에 형성된 제1유전층을 더 포함하고,
    상기 제1유전층은,
    상기 트렌치부의 바닥에 드러난 마크 영역을 포함하고,
    상기 마크 영역은
    상기 본딩 패드부 및 상기 제1재배선층 패턴과 다른 색상(color) 또는 다른 명암(contrast)를 제공하는 반도체 장치.
  25. 제24항에 있어서,
    상기 제1재배선층 패턴을 덮고, 상기 트렌치부를 채우는 제2유전층을 더 포함하는 반도체 장치.
  26. 제21항에 있어서,
    상기 본딩 패드부에 본딩되는 본딩 와이어를 더 포함하는 반도체 장치.
  27. 제21항에 있어서,
    상기 제1유전층과 상기 반도체 기판 사이에
    저유전상수 유전 물질을 포함한 제3유전층; 및
    상기 제3유전층 내에 배치된 금속 배선층;을 더 포함하는 반도체 장치.

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