KR20230045973A - 리세스 영역을 갖는 반도체 칩 - Google Patents

리세스 영역을 갖는 반도체 칩 Download PDF

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Abstract

반도체 칩은 소자 영역 및 상기 소자 영역을 둘러싸는 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상의 소자층; 상기 소자층 상의 배선층, 상기 배선층은 상기 에지 영역에 배치되며 상기 배선층의 측면을 노출시키는 리세스 영역을 포함하고; 및 상기 배선층 상의 상부 절연층을 포함한다. 상기 리세스 영역은 상기 소자층의 측면으로부터 상기 소자 영역을 향하여 연장된다. 상기 상부 절연층의 일부는 상기 리세스 영역에 의해 노출되는 상기 배선층의 측면을 덮는다.

Description

리세스 영역을 갖는 반도체 칩{SEMICONDUCTOR CHIPS HAVING RECESSED REGIONS}
본 개시의 기술적 사상은 리세스 영역을 갖는 반도체 칩에 관한 것이다.
반도체 칩은 집적 회로 소자가 형성된 반도체 기판을 절삭하는 소잉(sawing) 공정을 이용하여 만들어진다. 소잉 공정 중의 불량을 방지하고, 안정성 및 신뢰성이 향상된 반도체 칩을 만드는 기술이 요구된다.
본 개시의 기술적 사상의 실시 예들에 따른 과제는 리세스 영역 및 상기 리세스 영역을 덮는 커버부를 갖는 반도체 칩을 제공하는데 있다.
본 개시의 실시 예들에 따른 반도체 칩은 소자 영역 및 상기 소자 영역을 둘러싸는 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상의 소자층; 상기 소자층 상의 배선층, 상기 배선층은 상기 에지 영역에 배치되며 상기 배선층의 측면을 노출시키는 리세스 영역을 포함하고; 및 상기 배선층 상의 상부 절연층을 포함할 수 있다. 상기 리세스 영역은 상기 소자층의 측면으로부터 상기 소자 영역을 향하여 연장될 수 있다. 상기 상부 절연층의 일부는 상기 리세스 영역에 의해 노출되는 상기 배선층의 측면을 덮을 수 있다.
본 개시의 실시 예들에 따른 반도체 칩은 소자 영역 및 상기 소자 영역을 둘러싸는 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상의 소자층; 상기 소자층 상의 배선층, 상기 배선층은 상기 에지 영역에 배치되며 상기 배선층의 측면을 노출시키는 리세스 영역을 포함하고; 상기 리세스 영역에 의해 노출되는 상기 배선층의 측면을 덮는 커버 구조물; 및 상기 배선층 상의 상부 절연층을 포함할 수 있다. 상기 리세스 영역은 상기 소자층의 측면으로부터 상기 소자 영역을 향하여 연장될 수 있다.
본 개시의 실시 예들에 따른 반도체 패키지는 상부 패드 및 외부 연결 단자를 포함하는 패키지 기판, 상기 상부 패드는 상기 패키지 기판의 상면에 배치되고 상기 외부 연결 단자는 상기 패키지 기판의 하면에 배치되며; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩을 상기 상부 패드에 연결하는 본딩 와이어; 상기 패키지 기판과 상기 반도체 칩의 사이에 배치되는 접착 부재; 및 상기 패키지 기판 및 상기 반도체 칩을 덮는 봉지재를 포함할 수 있다. 상기 반도체 칩은 소자 영역 및 상기 소자 영역을 둘러싸는 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상의 소자층; 상기 소자층 상의 배선층, 상기 배선층은 상기 에지 영역에 배치되며 상기 배선층의 측면을 노출시키는 리세스 영역을 포함하고; 및 상기 배선층 상의 상부 절연층을 포함할 수 있다. 상기 리세스 영역은 상기 소자층의 측면으로부터 상기 소자 영역을 향하여 연장될 수 있다. 상기 상부 절연층의 일부는 상기 리세스 영역에 의해 노출되는 상기 배선층의 측면을 덮을 수 있다.
본 개시의 실시 예들에 따르면 반도체 칩의 벗겨짐을 방지 및 감소시킬 수 있다.
도 1 내지 도 6은 본 개시의 일 실시 예에 따른 반도체 칩의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 7은 본 개시의 일 실시 예에 따른 반도체 칩의 수직 단면도이다.
도 8은 본 개시의 일 실시 예에 따른 반도체 칩의 평면도이다.
도 9는 본 개시의 일 실시 예에 따른 반도체 칩의 평면도이다.
도 10 내지 도 14는 본 개시의 일 실시 예에 따른 반도체 칩의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 15는 본 개시의 일 실시 예에 따른 반도체 칩의 수직 단면도이다.
도 16 내지 도 21은 본 개시의 일 실시 예에 따른 반도체 칩의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 22는 본 개시의 일 실시 예에 따른 반도체 칩의 수직 단면도이다.
도 23 내지 도 27은 본 개시의 일 실시 예에 따른 반도체 칩의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 28은 본 개시의 일 실시 예에 따른 반도체 칩의 수직 단면도이다.
도 29는 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다.
도 1 내지 도 6은 본 개시의 일 실시 예에 따른 반도체 칩의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다. 도 7은 본 개시의 일 실시 예에 따른 반도체 칩의 수직 단면도이다.
도 1을 참조하면, 반도체 기판(102) 상에 소자층(110)이 형성될 수 있다. 반도체 기판(102)은 소자 영역들(DR), 에지 영역들(ER) 및 커팅 영역(SL)을 포함할 수 있다. 커팅 영역(SL)은 후술하는 커팅 공정 시 제거되는 부분을 지칭할 수 있다. 커팅 영역(SL)과 소자 영역들(DR) 사이에는 에지 영역들(ER)이 배치될 수 있다. 반도체 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
소자층(110)은 소자들(112), 배선들(114, 116) 및 하부 층간 절연층(118)을 포함할 수 있다. 소자들(112)은 스위칭 소자들(112) 및 데이터 저장 요소들을 포함하는 메모리 셀 어레이와, MOSFET, 커패시터, 및 저항을 포함하는 로직 소자들(112)을 포함할 수 있다. 배선(114)은 소자들(112) 상에 배치될 수 있으며, 소자들(112) 중 적어도 하나와 전기적으로 연결될 수 있다. 소자들(112) 및 배선(114)은 소자 영역(DR)에 위치할 수 있다. 배선(116)은 에지 영역(ER)에 위치할 수 있으며, 전기적으로 분리될 수 있다. 하부 층간 절연층(118)은 반도체 기판(102), 소자들(112) 및 배선들(114, 116)을 덮을 수 있다. 배선들(114, 116)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 금(Au), 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 하부 층간 절연층(118)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 2를 참조하면, 소자층(110) 상에 배선층(120), 제1 상부 절연층(132), 칩 패드(134) 및 제2 상부 절연층(136)이 형성될 수 있다. 배선층(120)은 제1 하부 절연층(122), 제2 하부 절연층(124), 하부 배선(126) 및 상부 층간 절연층(128)을 포함할 수 있다. 제1 하부 절연층들(122)은 제2 하부 절연층들(124)과 교대로 증착될 수 있다. 예를 들어, 제1 하부 절연층들(122) 중 최하단의 제1 하부 절연층(122)은 하부 층간 절연층(118)과 접할 수 있으며, 각 제1 하부 절연층(122) 상에 제2 하부 절연층들(124)이 배치될 수 있다. 상부 층간 절연층(128)은 배선층(120)의 상부에 배치될 수 있으며 제2 하부 절연층(124)과 접할 수 있다. 하부 배선(126)은 소자 영역(DR)에 배치될 수 있으며 배선층(120)에 매립될 수 있다. 하부 배선(126)은 예를 들어 제1 하부 절연층(122) 중 적어도 하나의 내부에 배치될 수 있다. 하부 배선(126)은 소자(112)와 전기적으로 연결될 수 있다.
제1 하부 절연층(122), 제2 하부 절연층(124) 및 상부 층간 절연층(128)은 유전 상수가 낮은 저유전 물질을 포함할 수 있다. 예를 들어, 제1 하부 절연층(122)은 불순물이 도핑된 실리콘 산화물 또는 유기 폴리머를 포함할 수 있다. 일 실시 예에서, 제1 하부 절연층(122)은 SiOCH를 포함할 수 있다. 제2 하부 절연층(124)은 SiCN을 포함할 수 있으며, 상부 층간 절연층(128)은 실리콘 산화물을 포함할 수 있다.
배선층(120)은 에지 영역(ER)에 배치되는 하부 메탈 라인들(MLa) 및 메탈 비아들(MV)을 더 포함할 수 있다. 하부 메탈 라인들(MLa)은 제1 하부 절연층들(122) 내에 형성될 수 있으며 복수의 층을 이룰 수 있다. 하부 메탈 라인(MLa)은 또한 하부 층간 절연층(118) 내의 배선(116)과 연결될 수 있다. 메탈 비아들(MV)은 수직 방향으로 연장될 수 있으며 서로 다른 레벨의 하부 메탈 라인들(MLa)을 연결할 수 있다. 일 실시 예에서, 하부 배선(126), 하부 메탈 라인들(MLa) 및 메탈 비아들(MV)은 듀얼 다마신 공정에 의해 형성될 수 있다. 배선층(120)은 하부 배선(126), 하부 메탈 라인들(MLa) 및 메탈 비아들(MV)의 표면에 배치되는 배리어 물질을 더 포함할 수 있다. 하부 배선(126), 하부 메탈 라인들(MLa) 및 메탈 비아들(MV)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 금(Au), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 배선(126), 하부 메탈 라인들(MLa) 및 메탈 비아들(MV)은 구리(Cu)를 포함할 수 있다.
배선층(120)이 형성된 후, 상부 층간 절연층(128) 상에 칩 패드(134)가 형성될 수 있다. 또한, 칩 패드(134)와 함께 상부 층간 절연층(128) 상에 메탈 패턴이 더 형성될 수 있다. 칩 패드(134) 및 메탈 패턴은 상부 층간 절연층(128) 상에 도전성 물질을 형성한 후, 상기 도전성 물질을 패터닝하여 형성될 수 있다. 칩 패드(134)는 소자 영역(DR)에 위치할 수 있으며, 하부 배선(126)과 전기적으로 연결될 수 있다. 상기 메탈 패턴 중 에지 영역(ER)에 배치되며 하부 메탈 라인(MLa)과 연결되는 것은 상부 메탈 라인(MLb)으로 지칭될 수 있다. 상부 메탈 라인(MLb)은 메탈 비아(MV)에 의해 하부 메탈 라인(MLa)과 연결될 수 있다. 하부 메탈 라인들(MLa), 상부 메탈 라인(MLb) 및 메탈 비아들(MV)은 댐 구조체(DS)를 구성할 수 있다. 도 2에는 하부 메탈 라인들(MLa), 상부 메탈 라인(MLb) 및 메탈 비아들(MV)이 각 레벨에 3개씩 배치되어 있는 것이 도시되어 있으나, 이에 제한되지 않는다. 각 레벨에 배치된 하나 이상의 하부 메탈 라인들(MLa), 상부 메탈 라인(MLb) 및 메탈 비아들(MV)은 전체로서 댐 구조체(DS)로 지칭될 수 있다. 댐 구조체(DS)는 소자 영역(DR)을 둘러싸도록 수평 방향으로 연장될 수 있다. 댐 구조체(DS)는 배선(114), 하부 배선(126) 및 칩 패드(134)와 전기적으로 분리될 수 있다. 칩 패드(134) 및 상부 메탈 라인(MLb)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 금(Au), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 칩 패드(134) 및 상부 메탈 라인(MLb)은 알루미늄(Al)을 포함할 수 있다.
제1 상부 절연층(132)은 배선층(120), 칩 패드(134) 및 상부 메탈 라인(MLb)을 덮을 수 있으며, 제2 상부 절연층(136)은 제1 상부 절연층(132)을 덮을 수 있다. 제2 상부 절연층(136)은 평평한 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시 예에서, 칩 패드(134) 및 상부 메탈 라인(MLb)에 대응하는 제2 상부 절연층(136)의 일부분은 위로 돌출될 수 있다. 제2 상부 절연층(136)은 제1 상부 절연층(132)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 상부 절연층(132)은 고밀도 플라즈마(HDP) 산화물을 포함할 수 있으며, 제2 상부 절연층(136)은 실리콘 질화물을 포함할 수 있다.
도 3을 참조하면, 배선층(120), 제1 상부 절연층(132) 및 제2 상부 절연층(136)을 식각하는 식각 공정이 수행될 수 있다. 상기 식각 공정에 의해 커팅 영역(SL) 및 에지 영역(ER)에 리세스 영역(RR)이 형성될 수 있다. 커팅 영역(SL)에서 배선층(120), 제1 상부 절연층(132) 및 제2 상부 절연층(136)은 완전히 절단될 수 있으며, 하부 층간 절연층(118)의 상면이 노출될 수 있다. 일 실시 예에서, 하부 층간 절연층(118)의 상면은 부분적으로 식각될 수 있다. 예를 들어, 리세스 영역(RR)의 하단은 하부 층간 절연층(118)의 상면보다 낮은 레벨에 위치할 수 있다. 일 실시 예에서, 하부 층간 절연층(118)은 식각되지 않을 수 있으며, 리세스 영역(RR)의 하단은 하부 층간 절연층(118)의 상면과 동일한 레벨에 위치할 수 있다. 에지 영역(ER)에서 배선층(120), 제1 상부 절연층(132) 및 제2 상부 절연층(136)은 부분적으로 식각될 수 있다. 단면도에서, 리세스 영역(RR)은 라운드질 수 있다. 리세스 영역(RR)의 상단은 제2 상부 절연층(136)의 상면과 동일한 레벨에 위치할 수 있다. 리세스 영역(RR)은 소자 영역(DR)을 둘러싸도록 수평 방향으로 연장될 수 있다.
도 4를 참조하면, 도 3의 결과물 상에 제3 상부 절연층(138)이 형성될 수 있다. 제3 상부 절연층(138)은 배선층(120)이 노출되지 않도록 배선층(120)의 절단면 또는 측면을 덮을 수 있다. 예를 들어, 제3 상부 절연층(138)은 하부 층간 절연층(118), 배선층(120), 제1 상부 절연층(132) 및 제2 상부 절연층(136)을 덮을 수 있으며, 컨포멀하게 형성될 수 있다. 리세스 영역(RR)이 하부 층간 절연층(118)을 노출시키는 경우, 예를 들어 리세스 영역(RR)의 하단이 하부 층간 절연층(118)의 상면보다 낮은 레벨에 있는 경우, 제3 상부 절연층(138)은 하부 층간 절연층(118)을 덮을 수 있다. 제1 상부 절연층(132), 제2 상부 절연층(136) 및 제3 상부 절연층(138)은 상부 절연층(130)을 구성할 수 있다. 일 실시 예에서, 제3 상부 절연층(138)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 제3 상부 절연층(138)은 TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.
도 5를 참조하면, 상부 절연층(130)이 패터닝될 수 있다. 상기 패터닝 공정에 의해 개구부들(OP1)이 형성될 수 있다. 개구부들(OP1)은 제1 상부 절연층(132), 제2 상부 절연층(136) 및 제3 상부 절연층(138)을 관통할 수 있으며, 칩 패드들(134)을 노출시킬 수 있다. 일 실시 예에서, 상기 패터닝 공정에 의해 하부 층간 절연층(118)의 상면이 노출될 수 있으나, 배선층(120)은 노출되지 않을 수 있다. 제3 상부 절연층(138)은 커팅 영역(SL)에서 완전히 절단될 수 있으며, 리세스 영역(RR)을 덮는 제3 상부 절연층(138)의 부분은 커버부(138a)로 지칭될 수 있다. 커버부(138a)는 배선층(120), 제1 상부 절연층(132) 및 제2 상부 절연층(136)의 절단면들(또는 측면들)을 덮을 수 있다. 일 실시 예에서, 하부 층간 절연층(118) 상의 제3 상부 절연층(138)은 상기 패터닝 공정에 의해 완전히 식각되지 않을 수 있다.
도 6을 참조하면, 연결 패드(140) 및 보호층(150)이 형성될 수 있다. 연결 패드(140)는 개구부(OP1) 내에 형성될 수 있으며, 칩 패드(134)와 접할 수 있다. 예를 들어, 연결 패드(140)는 개구부(OP1)의 측벽 및 제3 상부 절연층(138)의 상면을 따라 배치될 수 있다. 연결 패드(140)는 도 5의 결과물 상에 도전성 물질을 형성한 후 상기 도전성 물질을 패터닝하여 형성될 수 있다. 연결 패드(140)는 예를 들어 스퍼터링 공정 및 도금 공정과 같은 박막 증착 공정에 의해 형성될 수 있다. 연결 패드(140)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 금(Au), 또는 이들의 조합을 포함할 수 있다. 또한, 연결 패드(140)는 그 하면에 배리어 물질을 더 포함할 수 있다.
연결 패드(140)가 형성된 후, 상부 절연층(130) 상에 보호층(150)이 형성될 수 있다. 보호층(150)은 스핀 코팅 공정에 의해 절연 물질을 형성한 후, 상기 절연 물질을 패터닝하여 형성될 수 있다. 보호층(150)은 제3 상부 절연층(138)의 상면을 덮을 수 있으며, 연결 패드(140)를 부분적으로 덮을 수 있다. 그러나, 보호층(150)은 하부 층간 절연층(118) 및 커버부(138a)를 덮지 않을 수 있다. 일 실시 예에서, 보호층(150)을 형성하기 전에, 실리콘 질화물이 더 형성될 수 있다. 보호층(150)은 감광성 폴리이미드(photo sensitive polyimide; PSPI)와 같은 폴리이미드계 물질을 포함할 수 있다.
도 7을 참조하면, 커팅 영역(SL)을 따라 반도체 기판(102)을 절단하는 커팅 공정이 수행될 수 있다. 상기 커팅 공정은 쏘잉 휠(sawing wheel)을 사용하여 반도체 기판(102)을 절단하는 쏘잉 공정일 수 있다. 상기 커팅 공정에 의해 개별화된 반도체 칩(100)이 형성될 수 있다.
반도체 칩(100)은 소자 영역(DR) 및 에지 영역(ER)을 포함할 수 있다. 소자 영역(DR)에는 소자들(112), 하부 배선(126), 칩 패드(134) 및 연결 패드(140)가 배치될 수 있다. 에지 영역(ER)에는 댐 구조체(DS)가 배치될 수 있다. 또한, 반도체 칩(100)은 에지 영역(ER)내에 리세스 영역(RR)을 포함할 수 있다. 리세스 영역(RR)은 소자층(110)의 측면(111)으로부터 소자 영역(DR)을 향하여 연장될 수 있다. 리세스 영역(RR)에 의해 노출되는 배선층(120)의 두께는 에지 영역(ER)에서 소자 영역(DR)으로 갈수록 두꺼워질 수 있다. 배선층(120), 제1 상부 절연층(132) 및 제2 상부 절연층(136)의 각각의 수평 길이는 반도체 기판(102)의 수평 길이보다 작을 수 있다. 배선층(120), 제1 상부 절연층(132) 및 제2 상부 절연층(136)은 소자층(110)의 상면으로부터 멀리 위치할수록 수평 길이가 작을 수 있다. 제3 상부 절연층(138)은 리세스 영역(RR)을 덮는 커버부(138a)를 포함할 수 있다. 예를 들어, 커버부(138a)는 제2 상부 절연층(136)의 상면으로부터 하부 층간 절연층(118)의 상면으로 대각선 방향으로 연장될 수 있으며, 에지 영역(ER)에서, 배선층(120), 제1 상부 절연층(132) 및 제2 상부 절연층(136)의 측면들을 덮을 수 있다.
도 3 및 도 4에 도시된 바와 같이, 커팅 공정을 수행하기 전에 배선층(120)을 절단하여 리세스 영역(RR)을 형성한 후, 상기 리세스 영역(RR)을 덮도록 제3 상부 절연층(138)을 형성하므로, 반도체 칩(100)의 배선층(120)을 노출되지 않을 수 있다. 따라서, 상부 절연층(130)이 배선층(120)을 보호하므로 배선층(120)의 산화를 방지할 수 있으며, 배선층(120)의 벗겨짐(peeling)을 방지 및 감소시킬 수 있다.
도 8은 본 개시의 일 실시 예에 따른 반도체 칩의 평면도이다.
도 8을 참조하면, 소자 영역(DR)은 반도체 칩(100)의 중심부에 위치할 수 있으며, 에지 영역(ER)은 소자 영역(DR)을 둘러싸며 반도체 칩(100), 반도체 기판(102) 또는 소자층(110)의 가장자리를 따라 연장될 수 있다. 연결 패드(140)는 소자 영역(DR) 내에 배치될 수 있다. 배선층(120) 및 상부 절연층(130)의 내부에 형성되는 댐 구조체(DS)는 에지 영역(ER)에 배치될 수 있으며, 소자 영역(DR)을 둘러싸도록 수평 방향으로 연장될 수 있다. 평면도에서, 댐 구조체(DS)는 사각형 또는 프레임 형상을 가질 수 있으나, 이에 제한되지 않는다. 리세스 영역(RR)은 반도체 칩(100), 반도체 기판(102) 또는 소자층(110)의 가장자리를 따라 연장될 수 있다. 도 8에는 리세스 영역(RR)이 댐 구조체(DS)의 외측에 배치된 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시 예에서, 리세스 영역(RR)은 댐 구조체(DS)와 부분적으로 중첩될 수 있다. 도 8에 도시된 바와 같이, 리세스 영역(RR)이 반도체 칩(100)의 가장자리를 따라 배치되며, 제3 상부 절연층(138)의 커버부(138a)가 상기 리세스 영역(RR)을 덮으므로, 배선층(120)의 벗겨짐이 방지될 수 있다. 리세스 영역(RR)을 덮는 커버부(138a)도 또한 반도체 기판(102) 또는 소자층(110)의 가장자리를 따라 연장될 수 있다.
도 9는 본 개시의 일 실시 예에 따른 반도체 칩의 평면도이다.
도 9를 참조하면, 반도체 칩(200)은 그 가장자리를 따라 연장되는 리세스 영역(RR)을 포함할 수 있다. 일 실시 예에서, 반도체 칩(200), 반도체 기판(102) 또는 소자층(110)의 가장자리의 일부분에는 리세스 영역(RR)이 형성되지 않을 수 있다. 예를 들어, 리세스 영역(RR)은 복수 개가 배치될 수 있으며, 복수의 리세스 영역(RR)은 서로 이격될 수 있다. 리세스 영역(RR)이 형성되지 않는 부분에는 테스트 패턴 및/또는 정렬 패턴이 배치될 수 있다. 테스트 패턴은 반도체 칩(200)의 전기적 특성을 평가하기 위해 소자, 배선 및 하부 배선(126)과 실질적으로 동일한 구조를 갖는 테스트 소자 및 이와 연결된 배선 구조를 지칭한다. 정렬 패턴은 반도체 칩(200)을 제조하는 공정에서, 정렬 기준으로 사용되는 패턴을 지칭한다.
도 10 내지 도 14는 본 개시의 일 실시 예에 따른 반도체 칩의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다. 도 15는 본 개시의 일 실시 예에 따른 반도체 칩의 수직 단면도이다.
도 10을 참조하면, 도 1 및 도 2를 참조하여 설명한 바와 같이, 반도체 기판(102), 소자층(110) 및 배선층(120)이 형성될 수 있다. 배선층(120)은 제1 하부 절연층(122), 제2 하부 절연층(124), 하부 배선(126) 및 상부 층간 절연층(128)을 포함할 수 있으며, 배선층(120)의 상부에는 상부 층간 절연층(128)이 배치될 수 있다. 또한, 에지 영역(ER) 내에서, 하부 메탈 라인들(MLa) 및 상기 하부 메탈 라인들(MLa)을 서로 연결하는 메탈 비아들(MV)이 배선층(120) 내에 형성될 수 있다. 메탈 비아들(MV) 중 최상단의 것의 상면은 상부 층간 절연층(128)의 상면과 공면을 이룰 수 있다.
배선층(120)이 형성된 후, 도 3을 참조하여 설명한 바와 같이, 식각 공정에 의해 리세스 영역(RR)이 형성될 수 있다. 커팅 영역(SL)에서 배선층(120)은 완전히 절단될 수 있으며, 하부 층간 절연층(118)의 상면이 노출될 수 있다. 일 실시 예에서, 하부 층간 절연층(118)의 상면은 부분적으로 식각될 수 있으나, 이에 제한되지 않는다. 에지 영역(ER)에서 배선층(120)은 부분적으로 식각될 수 있다. 리세스 영역(RR)의 상단은 배선층(120)의 상면 또는 상부 층간 절연층(128)의 상면과 동일한 레벨에 위치할 수 있다.
도 11을 참조하면, 배선층(120)이 형성된 후, 상부 층간 절연층(128) 상에 칩 패드(134)가 형성될 수 있다. 또한, 칩 패드(134)와 함께 상부 층간 절연층(128) 상에 메탈 패턴이 더 형성될 수 있다. 칩 패드(134)는 소자 영역(DR)에 위치할 수 있으며, 하부 배선(126)과 전기적으로 연결될 수 있다. 상기 메탈 패턴 중 에지 영역(ER)에 배치되며 하부 메탈 라인(MLa)과 연결되는 것은 상부 메탈 라인(MLb)으로 지칭될 수 있다. 상부 메탈 라인(MLb)은 메탈 비아(MV)에 의해 하부 메탈 라인(MLa)과 연결될 수 있다. 하부 메탈 라인들(MLa), 상부 메탈 라인(MLb) 및 메탈 비아들(MV)은 댐 구조체(DS)를 구성할 수 있다.
도 12를 참조하면, 배선층(120) 상에 상부 절연층(330)이 증착될 수 있다. 상부 절연층(330)은 순차적으로 적층되는 제1 상부 절연층(332), 제2 상부 절연층(336) 및 제3 상부 절연층(338)을 포함할 수 있다. 제1 상부 절연층(332)은 칩 패드(134) 및 상부 메탈 라인(MLb)을 덮을 수 있다. 제1 상부 절연층(332), 제2 상부 절연층(336) 및 제3 상부 절연층(338)은 리세스 영역(RR) 내에 컨포멀하게 증착될 수 있으며, 리세스 영역(RR) 내에서 아래로 볼록할 수 있다.
도 13을 참조하면, 도 5를 참조하여 설명한 바와 같이, 상부 절연층(330)이 패터닝될 수 있다. 상기 패터닝 공정에 의해 개구부들(OP1)이 형성될 수 있다. 개구부들(OP1)은 제1 상부 절연층(332), 제2 상부 절연층(336) 및 제3 상부 절연층(338)을 관통할 수 있으며, 칩 패드들(134)을 노출시킬 수 있다. 일 실시 예에서, 상기 패터닝 공정에 의해 하부 층간 절연층(118)의 상면이 노출될 수 있으나, 배선층(120)은 노출되지 않을 수 있다. 제1 상부 절연층(332), 제2 상부 절연층(336) 및 제3 상부 절연층(338)은 커팅 영역(SL)에서 완전히 절단될 수 있다. 리세스 영역(RR)을 덮는 제1 상부 절연층(332)의 일부분은 제1 상부 커버부(332a)로 지칭될 수 있으며, 제1 상부 커버부(332a)를 덮는 제2 상부 절연층(336)의 일부분은 제2 상부 커버부(336a)로 지칭될 수 있으며, 제2 상부 커버부(336a)를 덮는 제3 상부 절연층(338)의 일부분은 제3 상부 커버부(338a)로 지칭될 수 있다. 제1 상부 커버부(332a)는 배선층(120)의 절단면(또는 측면)을 덮을 수 있다.
도 14를 참조하면, 도 6을 참조하여 설명한 바와 같이, 연결 패드(140) 및 보호층(150)이 형성될 수 있다. 보호층(150)은 제3 상부 절연층(338)의 상면을 덮을 수 있으며, 연결 패드(140)를 부분적으로 덮을 수 있다.
도 15를 참조하면, 도 7을 참조하여 설명한 바와 같이, 커팅 영역(SL)을 따라 반도체 기판(102)을 절단하는 커팅 공정이 수행될 수 있다. 상기 커팅 공정에 의해 개별화된 반도체 칩(300)이 형성될 수 있다.
반도체 칩(300)은 소자층(110) 상의 배선층(120) 및 상기 배선층(120) 상의 상부 절연층(330)을 포함할 수 있다. 또한, 반도체 칩(300)은 에지 영역(ER)내에 리세스 영역(RR)을 포함할 수 있다. 예를 들어, 배선층(120)은 에지 영역(ER) 내에서 리세스된 형상을 가질 수 있다.
제1 상부 커버부(332a)는 리세스 영역(RR)을 덮을 수 있으며 배선층(120)의 측면과 접할 수 있다. 제2 상부 커버부(336a)는 제1 상부 커버부(332a)를 덮을 수 있다. 일 실시 예에서, 제1 상부 커버부(332a)의 상면은 부분적으로 노출될 수 있으며 제2 상부 커버부(336a)에 의해 완전히 덮이지 않을 수 있다. 제3 상부 커버부(338a)는 제2 상부 커버부(336a)를 덮을 수 있다.
도 16 내지 도 21은 본 개시의 일 실시 예에 따른 반도체 칩의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다. 도 22는 본 개시의 일 실시 예에 따른 반도체 칩의 수직 단면도이다.
도 16을 참조하면, 도 1 및 도 2를 참조하여 설명한 바와 같이, 반도체 기판(102), 소자층(110), 제1 하부 절연층(122), 제2 하부 절연층(124) 및 배선(126)이 형성될 수 있다. 제1 하부 절연층(122)은 제2 하부 절연층(124)과 교대로 적층될 수 있으며, 배선(126)은 제1 하부 절연층(122) 중 적어도 하나의 내부에 형성될 수 있다. 또한, 하부 메탈 라인들(MLa) 및 상기 하부 메탈 라인들(MLa)을 연결하는 메탈 비아들(MV)이 형성될 수 있다. 하부 메탈 라인(MLa)은 2개 층으로 형성될 수 있고, 하부 메탈 라인들(MLa) 상에 메탈 비아들(MV)이 형성될 수 있다. 제1 하부 절연층들(122)은 메탈 비아들(MV)을 덮을 수 있다.
도 17을 참조하면, 식각 공정에 의해 제1 하부 절연층들(122) 및 제2 하부 절연층들(124)이 식각되어 리세스 영역(RR)이 형성될 수 있다. 또한, 상기 제1 하부 절연층들(122) 중 최상단의 것이 식각되어 개구부(OP2)가 형성될 수 있다. 일 실시 예에서, 개구부들(OP2)과 리세스 영역(RR)은 동시에 형성될 수 있다. 예를 들어, 도 16의 결과 구조물 상에 하드 마스크 및 하드 마스크 상의 포토 레지스트가 형성될 수 있다. 포토 레지스트는 노광 공정에 의해 패터닝될 수 있다. 상기 노광 공정은 전자빔 또는 빛을 포토 레지스트에 조사하여 수행될 수 있다. 일 실시 예에서, 커팅 영역(SL)에 대응하는 포토 레지스트의 일부분과 에지 영역(ER)에 대응하는 포토 레지스트의 일부분에 조사되는 전자빔 또는 빛의 양은 다를 수 있다. 예를 들어, 커팅 영역(SL)에 더 많은 전자빔 또는 빛이 조사되도록 노광 공정이 진행될 수 있다. 상기 노광 공정에 의해 포토 레지스트는 식각되어 식각 패턴이 형성될 수 있으며, 커팅 영역(SL)과 에지 영역(ER)에서 포토 레지스트의 식각량은 다를 수 있다. 예를 들어, 에지 영역(ER)에서의 식각 패턴은 커팅 영역(SL)에서의 식각 패턴보다 좁거나 및/또는 얕을 수 있다. 이후에, 상기 포토 레지스트를 식각 마스크로 하여 상기 하드 마스크를 식각하고, 식각된 하드 마스크를 식각 마스크로 하는 식각 공정에 의해 개구부(OP2) 및 리세스 영역(RR)이 형성될 수 있다. 따라서, 리세스 영역(RR)은 개구부(OP2)보다 깊고 넓게 형성될 수 있다. 예를 들어, 리세스 영역(RR)은 커팅 영역(SL)에서 제1 하부 절연층들(122) 및 제2 하부 절연층들(124)을 완전히 관통할 수 있으며 하부 층간 절연층(118)을 노출 시킬 수 있다. 개구부(OP2)는 제1 하부 절연층(122)을 부분적으로 관통하여 메탈 비아(MV)를 노출시킬 수 있다. 리세스 영역(RR)의 상단은 제1 하부 절연층들(122) 중 최상단의 것의 상면과 동일한 레벨에 위치할 수 있다.
일 실시 예에서, 도 16의 결과 구조물에 대해 복수의 식각 공정이 수행될 수 있으며, 개구부(OP2) 및 리세스 영역(RR)은 서로 다른 식각 공정에 의해 형성될 수 있다.
도 18을 참조하면, 상기 개구부(OP2)를 채우는 하부 메탈 라인(MLa) 및 리세스 영역(RR)을 덮는 커버 구조물(425)이 형성될 수 있다. 상기 하부 메탈 라인(MLa) 및 커버 구조물(425)은 도 17의 결과 구조물 상에 도전성 물질을 형성한 후, 상기 도전성 물질을 패터닝하여 형성될 수 있다. 커버 구조물(425)은 리세스 영역(RR)의 내벽을 따라 컨포멀하게 형성될 수 있으며, 라운드질 수 있다. 커버 구조물(425)의 상단은 제1 하부 절연층들(122) 중 최상단의 것의 상면과 동일한 레벨에 위치할 수 있다. 커버 구조물(425)은 하부 메탈 라인(MLa)과 동일한 물질을 포함할 수 있다. 예를 들어, 커버 구조물(425) 및 하부 메탈 라인(MLa)은 구리(Cu)를 포함할 수 있다.
도 19를 참조하면, 도 18의 결과 구조물 상에 제3 하부 절연층(424), 상부 층간 절연층(428), 칩 패드(134), 상부 메탈 라인(MLb) 및 제1 상부 절연층(432)이 형성될 수 있다. 제1 하부 절연층(122), 제2 하부 절연층(124), 배선(126), 제3 하부 절연층(424) 및 상부 층간 절연층(428)은 배선층(420)을 구성할 수 있다. 제3 하부 절연층(424)은 제2 하부 절연층들(124) 중 최상단의 것을 지칭할 수 있다. 제3 하부 절연층(424) 및 상부 층간 절연층(428)은 제1 하부 절연층(122) 및 커버 구조물(425) 상에 컨포멀하게 형성될 수 있다. 칩 패드(134) 및 상부 메탈 라인(MLb)은 상부 층간 절연층(428) 상에 형성될 수 있다. 또한, 상부 메탈 라인(MLb)과 하부 메탈 라인(MLa)은 연결하는 메탈 비아(MV)가 더 형성될 수 있다. 제1 상부 절연층(432)은 칩 패드(134) 및 상부 메탈 라인(MLb)을 덮도록 형성될 수 있다.
도 20을 참조하면, 제1 상부 절연층(432) 상에 제2 상부 절연층(436) 및 제3 상부 절연층(438)이 증착될 수 있다. 제1 상부 절연층(432), 제2 상부 절연층(436) 및 제3 상부 절연층(438)은 상부 절연층(430)을 구성할 수 있다. 커버 구조물(425), 제3 하부 절연층(424), 상부 층간 절연층(428) 및 상부 절연층(430)은 리세스 영역(RR) 내에서 아래로 볼록할 수 있다.
도 21을 참조하면, 도 5를 참조하여 설명한 바와 같이, 커버 구조물(425), 제3 하부 절연층(424), 상부 층간 절연층(428) 및 상부 절연층(430)이 패터닝될 수 있다. 커버 구조물(425), 제3 하부 절연층(424), 상부 층간 절연층(428) 및 상부 절연층(430)은 커팅 영역(SL)에서 완전히 절단될 수 있다. 커버 구조물(425)을 덮는 제3 하부 절연층(424)의 일부분은 커버부(424a)로 지칭될 수 있고, 제3 하부 절연층(424)의 커버부를 덮는 상부 층간 절연층(428)의 일부분은 커버부(428a)로 지칭될 수 있다. 상부 층간 절연층(428)의 커버부(428a)를 덮는 제1 상부 절연층(432)의 일부분은 제1 상부 커버부(432a)로 지칭될 수 있고, 제1 상부 커버부(432a)를 덮는 제2 상부 절연층(436)의 일부분은 제2 상부 커버부(436a)로 지칭될 수 있으며, 제2 상부 커버부(436a)를 덮는 제3 상부 절연층(438)의 일부분은 제3 상부 커버부(438a)로 지칭될 수 있다. 이후에, 칩 패드(134)와 연결되는 연결 패드(140) 및 상부 절연층(430) 상에 배치되며 연결 패드(140)를 부분적으로 덮는 보호층(150)이 형성될 수 있다.
도 22를 참조하면, 도 7을 참조하여 설명한 바와 같이, 커팅 영역(SL)을 따라 반도체 기판(102)을 절단하는 커팅 공정이 수행될 수 있다. 상기 커팅 공정에 의해 개별화된 반도체 칩(400)이 형성될 수 있다.
반도체 칩(400)은 소자층(110) 상의 배선층(420) 및 상기 배선층(420) 상의 상부 절연층(430)을 포함할 수 있다. 또한, 반도체 칩(400)은 리세스 영역(RR)을 덮는 커버 구조물(425)을 포함할 수 있다. 커버부들(424a, 428a, 432a, 436a, 438a)은 커버 구조물(425) 상에 순차적으로 적층되는 구조를 가질 수 있다. 도 22에 도시된 바와 같이, 커버 구조물(425)은 리세스 영역(RR)에 의해 노출되는 배선층(420)의 측면을 덮으므로, 배선층(420)의 산화를 방지하며 배선층(420)의 벗겨짐을 방지 및 감소시킬 수 있다.
도 23 내지 도 27은 본 개시의 일 실시 예에 따른 반도체 칩의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다. 도 28은 본 개시의 일 실시 예에 따른 반도체 칩의 수직 단면도이다.
도 23을 참조하면, 반도체 기판(102), 소자층(110), 및 배선층(120)이 형성될 수 있다. 제1 하부 절연층(122)은 제2 하부 절연층(124)과 교대로 적층될 수 있으며, 배선(126)은 제1 하부 절연층(122) 중 적어도 하나의 내부에 형성될 수 있다. 상부 층간 절연층(128)은 배선층(120)의 상부에 배치될 수 있다. 또한, 하부 메탈 라인들(MLa) 및 상기 하부 메탈 라인들(MLa)을 연결하는 메탈 비아들(MV)이 형성될 수 있다. 하부 메탈 라인(MLa)은 3개 층으로 형성될 수 있고, 하부 메탈 라인들(MLa) 상에 메탈 비아들(MV)이 형성될 수 있다. 메탈 비아들(MV) 중 최상단의 것의 상면은 상부 층간 절연층(128)의 상면과 공면을 이룰 수 있다.
도 24를 참조하면, 도 3을 참조하여 설명한 바와 같이, 식각 공정에 의해 리세스 영역(RR)이 형성될 수 있다. 커팅 영역(SL)에서 배선층(120)은 완전히 절단될 수 있으며, 하부 층간 절연층(118)의 상면이 노출될 수 있다. 리세스 영역(RR)의 상단은 배선층(120)의 상면 또는 상부 층간 절연층(128)의 상면과 동일한 레벨에 위치할 수 있다. 일 실시 예에서, 하부 층간 절연층(118)의 상면은 부분적으로 식각될 수 있으나, 이에 제한되지 않는다. 에지 영역(ER)에서 배선층(120)은 부분적으로 식각될 수 있다.
도 25를 참조하면, 칩 패드(134), 상부 메탈 라인(MLb) 및 커버 구조물(525)이 형성될 수 있다. 칩 패드(134), 상부 메탈 라인(MLb) 및 커버 구조물(525)은 도 24의 결과 구조물 상에 도전성 물질을 형성한 후, 상기 도전성 물질을 패터닝하여 형성될 수 있다. 커버 구조물(525)은 리세스 영역(RR)의 내벽을 따라 컨포멀하게 형성될 수 있으며, 라운드질 수 있다. 예를 들어, 커버 구조물(525)은 배선층(120)의 측면(또는 절단면)을 덮을 수 있다. 커버 구조물(525)의 상단은 배선층(120)의 상면과 동일한 레벨에 위치할 수 있다. 커버 구조물(525)은 칩 패드(134) 및 상부 메탈 라인(MLb)과 동일한 물질을 포함할 수 있다. 예를 들어, 커버 구조물(525), 칩 패드(134) 및 상부 메탈 라인(MLb)은 알루미늄(Al)을 포함할 수 있다.
도 26을 참조하면, 도 25의 결과 구조물 상에 제1 상부 절연층(532), 제2 상부 절연층(536) 및 제3 상부 절연층(538)이 순차적으로 형성될 수 있다. 제1 상부 절연층(532), 제2 상부 절연층(536) 및 제3 상부 절연층(538)은 상부 절연층(530)을 구성할 수 있다. 커버 구조물(525) 및 상부 절연층(530)은 리세스 영역(RR) 내에서 아래로 볼록할 수 있다.
도 27을 참조하면, 도 5를 참조하여 설명한 바와 같이, 커버 구조물(525) 및 상부 절연층(530)이 패터닝될 수 있다. 커버 구조물(525) 및 상부 절연층(530)은 커팅 영역(SL)에서 완전히 절단될 수 있다. 일 실시 예에서, 커버 구조물(525)은 완전히 절단되지 않을 수 있다. 커버 구조물(525)을 덮는 제1 상부 절연층(532)의 일부분은 제1 상부 커버부(532a)로 지칭될 수 있고, 제1 상부 커버부(532a)를 덮는 제2 상부 절연층(536)의 일부분은 제2 상부 커버부(536a)로 지칭될 수 있으며, 제2 상부 커버부(536a)를 덮는 제3 상부 절연층(538)의 일부분은 제3 상부 커버부(538a)로 지칭될 수 있다. 이후에, 칩 패드(134)와 연결되는 연결 패드(140) 및 상부 절연층(530) 상에 배치되며 연결 패드(140)를 부분적으로 덮는 보호층(150)이 형성될 수 있다.
도 28을 참조하면, 도 7을 참조하여 설명한 바와 같이, 커팅 영역(SL)을 따라 반도체 기판(102)을 절단하는 커팅 공정이 수행될 수 있다. 상기 커팅 공정에 의해 개별화된 반도체 칩(500)이 형성될 수 있다.
반도체 칩(500)은 소자층(110) 상의 배선층(120) 및 상기 배선층(120) 상의 상부 절연층(530)을 포함할 수 있다. 또한, 반도체 칩(500)은 리세스 영역(RR)을 덮는 커버 구조물(525)을 포함할 수 있다. 커버부들(532a, 536a, 538a)은 커버 구조물(525) 상에 순차적으로 적층되는 구조를 가질 수 있다. 커버 구조물(525)의 상면은 부분적으로 노출되는 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시 예에서, 커버 구조물(525)은 제1 상부 커버부(532a)에 의해 완전히 덮일 수 있다.
도 29는 본 개시의 일 실시 예에 따른 반도체 패키지의 수직 단면도이다.
도 29를 참조하면, 반도체 패키지(1000)는 반도체 칩(100), 패키지 기판(1002), 접착 부재(1010) 및 봉지재(1100)를 포함할 수 있다.
패키지 기판(1002)은 상부 패드들(1003, 1004), 하부 패드들(1005), 내부 배선(1006) 및 외부 연결 단자(1007)를 포함할 수 있다. 일 실시 예에서, 패키지 기판(1002)은 인쇄 회로 기판(Printed Circuit Board)일 수 있으며, 페놀 수지(Phenolic Resin), 에폭시 수지(Epoxy Resin) 또는 프리프레그(Prepreg) 등과 같은 절연 물질을 포함할 수 있다. 다른 실시예에서, 패키지 기판(1002)은 절연 물질과 도전성 물질이 적층된 재배선층일 수 있다. 상부 패드들(1003, 1004) 및 하부 패드들(1005)은 패키지 기판(1002)의 베이스에 금속층을 형성한 후, 상기 금속층을 패터닝하여 형성될 수 있다. 도시되지는 않았으나, 솔더 레지스트층이 패키지 기판(1002)의 상면 및 하면에 배치될 수 있으며, 상부 패드들(1003, 1004) 및 하부 패드들(1005)을 부분적으로 덮을 수 있다.
반도체 패키지(1000)는 상부 패드들(1003, 1004)을 반도체 칩에 연결하는 본딩 와이어(W)를 더 포함할 수 있다. 상부 패드들(1003, 1004)은 패키지 기판(1002)의 상면에 배치될 수 있으며, 반도체 칩(100)에 전기적으로 연결될 수 있다. 하부 패드들(1005)은 패키지 기판(1002)의 하면에 배치될 수 있으며, 상부 패드(1003)들은 내부 배선(1006)에 의해 대응하는 하부 패드(1005)와 전기적으로 연결될 수 있다. 외부 연결 단자(1007)들은 하부 패드들(1005)의 하부에 배치될 수 있다.
하부 패드(1005)와 상부 패드(1003, 1004)는 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 납(Pd), 백금(Pt), 금(Au) 및 은(Ag)과 같은 금속을 포함할 수 있다. 내부 배선(1006)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 금(Au), 또는 이들의 조합을 포함할 수 있다. 외부 연결 단자(1007)는 솔더 범프일 수 있다.
반도체 칩(100)은 패키지 기판(1002) 상에 실장될 수 있다. 반도체 칩(100)은 DRAM과 같은 휘발성 메모리 칩 또는 RRAM 및 플래시 메모리와 같은 비휘발성 메모리 칩을 포함할 수 있다. 반도체 칩(100)은 와이어 본딩 방식에 의해 패키지 기판(1002) 상에 실장될 수 있다.
반도체 칩(100)은 상부 절연층(130), 칩 패드(134), 보호층(150) 및 연결 패드(140)를 포함할 수 있으며, 이들은 도 7에 도시된 반도체 칩(100)의 구성 요소들과 동일하거나 유사할 수 있다. 상부 절연층(130)은 반도체 칩(100)의 상부에 배치될 수 있으며, 보호층(150)은 상부 절연층(130) 상에 배치될 수 있으며, 상부 절연층(130)을 외부의 물리적 충격으로부터 보호할 수 있다. 칩 패드(134)는 상부 절연층(130)에 매립될 수 있다.
칩 패드(134)는 예를 들어, 그라운드 패드, 전원 패드, AC 패드, 데이터 패드, 및 DC 패드를 포함할 수 있다. 그라운드 패드는 반도체 칩의 회로 동작을 위한 기준 전위를 제공하기 위한 패드일 수 있다. 전원 패드는 회로 동작을 위한 전원을 공급하기 위한 패드일 수 있다. AC 패드는 반도체 칩에 AC의 전원을 공급하거나, 또는 AC 테스트를 수행하기 위한 신호를 수신하는 패드일 수 있다. 데이터 패드는 논리 신호, 또는 데이터의 입/출력을 위한 패드들일 수 있다. DC 패드는 반도체 칩의 특정 위치의 전위 레벨을 측정하기 위한 패드일 수 있다.
연결 패드(140)는 칩 패드(134) 상에 배치될 수 있으며 보호층(150)에 매립될 수 있다. 연결 패드(140)의 일부는 보호층(150)에 의해 덮이지 않을 수 있으며, 노출되는 연결 패드(140)의 일부분은 본딩 와이어(W)와 직접적으로 연결될 수 있다. 칩 패드(134)는 연결 패드(140) 및 본딩 와이어(W)에 의해 패키지 기판(1002)의 상면에 배치된 상부 패드(1003, 1004)와 전기적으로 연결될 수 있다. 칩 패드(134) 및 연결 패드(140)는 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 납(Pd), 백금(Pt), 금(Au) 및 은(Ag)과 같은 금속을 포함할 수 있다.
접착 부재(1010)는 패키지 기판(1002)과 반도체 칩(100) 사이에 배치될 수 있다. 접착 부재(1010)는 반도체 칩(100)을 패키지 기판(1002) 상에 고정시킬 수 있다. 접착 부재(1010)는 DAF(die attach film)일 수 있으나, 이에 제한되지 않는다.
봉지재(1100)는 패키지 기판(1002), 반도체 칩(100), 본딩 와이어(W)를 덮을 수 있다. 예를 들면, 봉지재(1100)는 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin) 등을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 칩 102 : 반도체 기판
DR : 소자 영역 ER : 에지 영역
SL : 커팅 영역 110 : 소자층
120 : 배선층 122 : 제1 하부 절연층
124 : 제2 하부 절연층 126 : 하부 배선
128 : 상부 층간 절연층 130 : 상부 절연층
132 : 제1 상부 절연층 134 : 칩 패드
136 : 제2 상부 절연층 138 : 제3 상부 절연층
DS : 댐 구조체 MLa : 하부 메탈 라인
MLb : 상부 메탈 라인 MV : 메탈 비아
RR : 리세스 영역 140 : 연결 패드
150 : 보호층 420 : 배선층
424 : 제3 하부 절연층 428 : 상부 층간 절연층
425 : 커버 구조물 430 : 상부 절연층 432a : 제1 상부 커버부 436a : 제2 상부 커버부
438a : 제3 상부 커버부

Claims (10)

  1. 소자 영역 및 상기 소자 영역을 둘러싸는 에지 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상의 소자층;
    상기 소자층 상의 배선층, 상기 배선층은 상기 에지 영역에 배치되며 상기 배선층의 측면을 노출시키는 리세스 영역을 포함하고; 및
    상기 배선층 상의 상부 절연층을 포함하며,
    상기 리세스 영역은 상기 소자층의 측면으로부터 상기 소자 영역을 향하여 연장되며,
    상기 상부 절연층의 일부는 상기 리세스 영역에 의해 노출되는 상기 배선층의 측면을 덮는 반도체 칩.
  2. 제1항에 있어서,
    상기 상부 절연층은 순차적으로 적층되는 제1 상부 절연층, 제2 상부 절연층 및 제3 상부 절연층을 포함하며,
    상기 리세스 영역은 상기 제1 상부 절연층 및 상기 제2 상부 절연층의 측면들을 더 노출시키는 반도체 칩.
  3. 제2항에 있어서,
    상기 제3 상부 절연층은 커버부를 포함하며, 상기 커버부는 상기 리세스 영역에 의해 노출되는 상기 배선층, 상기 제1 상부 절연층 및 상기 제2 상부 절연층의 측면들을 덮는 반도체 칩.
  4. 제1항에 있어서,
    평면도에서, 상기 리세스 영역은 상기 소자층의 가장자리를 따라 연장되는 반도체 칩.
  5. 제1항에 있어서,
    상기 상부 절연층은 순차적으로 적층되는 제1 상부 절연층, 제2 상부 절연층 및 제3 상부 절연층을 포함하며,
    상기 제1 상부 절연층은 상기 리세스 영역에 배치되는 제1 상부 커버부를 포함하며,
    상기 제2 상부 절연층은 상기 리세스 영역에 배치되는 제2 상부 커버부를 포함하며,
    상기 제3 상부 절연층은 상기 리세스 영역에 배치되는 제3 상부 커버부를 포함하는 반도체 칩.
  6. 제5항에 있어서,
    상기 제1 상부 커버부는 상기 리세스 영역에 의해 노출되는 상기 배선층의 측면을 덮고,
    상기 제2 상부 커버부는 상기 제1 상부 커버부를 덮으며, 상기 제3 상부 커버부는 상기 제2 상부 커버부를 덮는 반도체 칩.
  7. 소자 영역 및 상기 소자 영역을 둘러싸는 에지 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상의 소자층;
    상기 소자층 상의 배선층, 상기 배선층은 상기 에지 영역에 배치되며 상기 배선층의 측면을 노출시키는 리세스 영역을 포함하고;
    상기 리세스 영역에 의해 노출되는 상기 배선층의 측면을 덮는 커버 구조물; 및
    상기 배선층 상의 상부 절연층을 포함하며,
    상기 리세스 영역은 상기 소자층의 측면으로부터 상기 소자 영역을 향하여 연장되는 반도체 칩.
  8. 제7항에 있어서,
    상기 상부 절연층은 순차적으로 적층되는 제1 상부 절연층, 제2 상부 절연층 및 제3 상부 절연층을 포함하며,
    상기 제1 상부 절연층은 상기 커버 구조물을 덮는 제1 상부 커버부를 포함하며,
    상기 제2 상부 절연층은 상기 제1 상부 커서부를 덮는 제2 상부 커버부를 포함하며,
    상기 제3 상부 절연층은 상기 제2 상부 커버부를 덮는 제3 상부 커버부를 포함하는 반도체 칩.
  9. 제7항에 있어서,
    상기 배선층의 일부는 상기 커버 구조물과 상기 제1 상부 커버부 사이로 연장되는 반도체 칩.
  10. 제9항에 있어서,
    상기 배선층은 하부 절연층 및 상기 하부 절연층 상의 상부 층간 절연층을 포함하며,
    상기 하부 절연층은 상기 커버 구조물을 덮는 커버부를 포함하며,
    상기 상부 층간 절연층은 상기 하부 절연층의 커버부와 상기 제1 상부 커버부 사이에 배치되는 커버부를 포함하는 반도체 칩.
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