KR20230048195A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20230048195A
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layer
pattern
insulating layer
substrate
under bump
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황현정
김민정
김종윤
이석현
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

하부 기판, 상기 하부 기판 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩 상에 배치되는 재배선층, 상기 재배선층 상에 실장되는 상부 반도체 칩, 및 상기 하부 반도체 칩의 일측에서 상기 하부 기판과 상기 재배선층을 연결하는 관통 전극을 포함하는 반도체 패키지를 제공하되, 상기 하부 기판은 제 1 절연막, 상기 제 1 절연막 상에 배치되고, 서로 수평으로 이격된 배선 패턴 및 언더 범프 패턴을 갖는 제 1 도전 패턴, 상기 제 1 절연막 상에 제공되고, 상기 제 1 도전 패턴을 덮는 제 2 절연막, 및 상기 제 2 절연막 상에 제공되는 제 2 도전 패턴을 포함하고, 상기 언더 범프 패턴은 상기 제 1 절연막 상에서 수평하게 연장되는 제 1 헤드부, 및 상기 제 1 절연막을 수직하게 관통하여 상기 제 1 절연막의 하부면 상으로 노출되는 제 1 테일부를 포함하고, 상기 언더 범프 패턴의 상기 제 1 헤드부는, 상기 제 1 절연막 상에 위치하고 상기 제 1 절연막의 상부면에 대해 경사진 제 1 측면을 갖고, 상기 제 2 도전 패턴은, 상기 제 2 절연막 상에 위치하고 상기 제 2 절연막의 상부면에 대해 수직한 제 2 측면을 가질 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FABRICATING OF THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 배선 구조체를 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB)과 같은 기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 요구에 대응하기 위해, 고속신호 전송 및 최소크기의 반도체 소자 내지 반도체 패키지를 제조할 수 있는 기술로, 신뢰성이 있는 재배선 기술 개발이 요구되고 있다.
한편, 반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있다. 그러나 반도체 칩이 고집적화됨에 따라, 재배선 내의 배선의 밀집도가 증가하고 있으며, 이로 인한 다양한 문제점이 발생되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 구동 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 불량의 발생이 적은 반도체 패키지의 제조 방법 및 이를 통해 제조된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 하부 기판, 상기 하부 기판 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩 상에 배치되는 재배선층, 상기 재배선층 상에 실장되는 상부 반도체 칩, 및 상기 하부 반도체 칩의 일측에서 상기 하부 기판과 상기 재배선층을 연결하는 관통 전극을 포함할 수 있다. 상기 하부 기판은 제 1 절연막, 상기 제 1 절연막 상에 배치되고, 서로 수평으로 이격된 배선 패턴 및 언더 범프 패턴을 갖는 제 1 도전 패턴, 상기 제 1 절연막 상에 제공되고, 상기 제 1 도전 패턴을 덮는 제 2 절연막, 및 상기 제 2 절연막 상에 제공되는 제 2 도전 패턴을 포함할 수 있다. 상기 언더 범프 패턴은 상기 제 1 절연막 상에서 수평하게 연장되는 제 1 헤드부, 및 상기 제 1 절연막을 수직하게 관통하여 상기 제 1 절연막의 하부면 상으로 노출되는 제 1 테일부를 포함할 수 있다. 상기 언더 범프 패턴의 상기 제 1 헤드부는, 상기 제 1 절연막 상에 위치하고 상기 제 1 절연막의 상부면에 대해 경사진 제 1 측면을 가질 수 있다. 상기 제 2 도전 패턴은, 상기 제 2 절연막 상에 위치하고 상기 제 2 절연막의 상부면에 대해 수직한 제 2 측면을 가질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 기판 단자를 이용하여 상기 패키지 기판 상에 실장되는 인터포저 기판, 상기 인터포저 기판 상에 배치되고, 수직으로 적층되는 제 1 반도체 칩들을 포함하는 칩 스택, 및 상기 인터포저 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩을 포함할 수 있다. 상기 인터포저 기판은 제 1 절연막, 상기 제 1 절연막을 관통하여 상기 제 1 절연막의 하부면 상으로 노출되고, 상기 제 1 절연막 상으로 돌출되는 언더 범프 패턴, 상기 제 1 절연막 상에 제공되고, 상기 언더 범프 패턴을 덮는 제 2 절연막, 상기 제 2 절연막 상에 제공되고, 상기 언더 범프 패턴에 전기적으로 연결되는 도전 패턴, 및 상기 제 2 절연막 상에 제공되고, 상기 도전 패턴을 덮는 제 3 절연막을 포함할 수 있다. 상기 기판 단자는 상기 제 1 절연막의 상기 하부면 상으로 노출되는 상기 언더 범프 패턴의 하부면 상에 제공될 수 있다. 상기 제 1 절연막 상에서 수평하게 연장되는 상기 언더 범프 패턴의 헤드부는 상기 제 1 절연막의 상부면에 대해 경사진 제 1 측면을 가질 수 있다. 상기 도전 패턴은 상기 제 2 절연막 상에 위치하고, 상기 제 1 측면에 대해 경사진 제 2 측면을 가질 수 있다. 상기 언더 범프 패턴의 상부면은 상기 제 1 절연막의 상기 상부면과 실질적으로 평행할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 배선층을 형성하는 것, 상기 제 1 배선층 상에 제 2 배선층을 형성하는 것, 상기 제 2 배선층 상에 기판 패드를 형성하는 것, 상기 기판 패드에 반도체 칩을 실장하는 것, 및 상기 제 1 배선층의 언더 범프 패턴의 아래에 연결 단자를 제공하는 것을 포함할 수 있다. 상기 제 1 배선층을 형성하는 것은 제 1 절연막을 형성하는 것, 상기 제 1 절연막을 관통하는 제 1 홀을 형성하는 것, 상기 제 1 절연막을 덮고 상기 제 1 홀을 채우는 도전층을 형성하는 것, 상기 도전층 상에 형성된 제 1 마스크 패턴을 형성하는 것, 및 상기 제 1 마스크 패턴을 식각 마스크로 상기 도전층을 식각하여 상기 언더 범프 패턴을 형성하는 것을 포함할 수 있다. 상기 제 2 배선층을 형성하는 것은 상기 제 1 절연막 상에 상기 언더 범프 패턴을 덮는 제 2 절연막을 형성하는 것, 상기 제 2 절연막을 관통하여 상기 언더 범프 패턴을 노출하는 제 2 홀을 형성하는 것, 상기 제 2 절연막 상에 상기 제 2 홀을 노출하는 노출 패턴을 갖는 제 2 마스크 패턴을 형성하는 것, 및 상기 제 2 홀 및 상기 노출 패턴 내에 도전 물질을 채워 도전 패턴을 형성하는 것을 포함할 수 있다. 상기 제 1 절연막 상에서 상기 언더 범프 패턴의 측면은 상기 제 1 절연막의 상부면에 대해 경사질 수 있다. 상기 제 2 절연막 상에서 상기 도전 패턴의 측면은 상기 제 2 절연막의 상부면에 대해 수직할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제 1 배선층이 평탄한 제 1 도전 패턴을 가질 수 있고, 언더 범프 패턴을 포함하는 제 1 배선층은 기복이 발생하지 않을 수 있다. 제 1 배선층 상에 제공되는 제 2 배선층 또한 평탄한 제 2 도전 패턴을 가질 수 있고, 제 2 배선층은 기복이 발생하지 않을 수 있다. 제 1 도전 패턴과 제 2 도전 패턴 간의 간격이 균일할 수 있다. 따라서, 제 1 도전 패턴과 제 2 도전 패턴 간의 단락이 발생하지 않을 수 있으며, 반도체 패키지의 전기적 특성 및 구동 신뢰성이 향상될 수 있다.
더하여, 본 발명의 실시예들에 따르면, 평탄한 형상의 제 1 및 제 2 배선층들은 외력으로 인한 변형에 강할 수 있다. 즉, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 배선 패턴의 상부면 및 언더 범프 패턴의 상부면도 평탄하게 형성될 수 있어, 제 1 도전 패턴에 기복이 발생하지 않을 수 있다. 더욱이, 제 1 도전 패턴 상에 형성되는 제 2 절연막에 기복이 발생하지 않을 수 있다. 즉, 불량 발생이 적은 반도체 패키지의 제조 방법이 제공될 수 있다.
또한, 넓은 폭의 언더 범프 패턴이 형성되는 제 1 배선층은 기복이 발생하지 않도록 형성하는 동시에, 좁은 폭의 연결 패턴이 형성되는 제 2 배선층은 배선 집적도가 높도록 형성될 수 있다. 즉, 구조적 안정성 및 전기적 특성이 모두 향상된 반도체 패키지가 제조될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 내지 도 5는 도 1의 A 영역을 확대 도시한 확대 도면들이다.
도 6 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9 내지 도 21은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 A 영역을 확대 도시한 확대 도면이고, 도 3은 도 1의 A 영역에 대응되는 확대 도면이다.
도 1 및 도 2를 참조하여, 본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판(redistribution substrate, 100), 반도체 칩(200) 및 몰딩막(300)을 포함할 수 있다.
재배선 기판(100)은 반도체 칩(200)의 하부면과 몰딩막(300)의 하부면 상에 제공될 수 있다. 재배선 기판(100)의 두께는 반도체 칩(200)의 두께보다 작을 수 있다. 재배선 기판(100)은 적어도 하나의 배선층을 포함할 수 있다. 배선층은 복수 개로 제공될 수 있다. 실시예에서, 재배선 기판(100)은 보호층(102) 및 적어도 둘 이상의 배선층들(RL1, RL2)을 포함할 수 있다.
재배선 기판(100)의 최하단의 배선층으로, 제 1 배선층(RL1)이 제공될 수 있다. 제 1 배선층(RL1)은 반도체 칩(200)과 연결되는 다양한 배선을 위한 배선층일 수 있다. 제 1 배선층(RL1)은 제 1 절연막(110) 및 제 1 도전 패턴(120)을 포함할 수 있다.
제 1 절연막(110)이 제공될 수 있다. 제 1 절연막(110)은 감광성 절연 물질(photo imageable dielectric: PID)을 포함할 수 있다. 예를 들어, 제 1 절연막(110)은 감광성 폴리이미드(polyimide: PI), 폴리벤조옥사졸(polybenzoxazole: PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머와 같은 감광성 폴리머를 포함할 수 있다. 또는, 제 1 절연막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 1 절연막(110)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다.
제 1 절연막(110) 상에 제 1 도전 패턴(120)이 제공될 수 있다. 제 1 도전 패턴(120)은 제 1 절연막(110) 상에서 수평으로 연장될 수 있다. 제 1 도전 패턴(120)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 도전 패턴(120)은 구리(Cu)를 포함할 수 있다. 제 1 도전 패턴(120)은 제 1 배선층(RL1)의 제 1 배선 패턴(122) 및 언더 범프 패턴들(124)을 포함할 수 있다.
제 1 배선 패턴(122)은 제 1 배선층(RL1) 내의 수평 재배선을 위한 구성일 수 있다. 일 예로, 제 1 배선 패턴(122)은 제 1 절연막(110)의 상부면에 제공될 수 있다. 제 1 배선 패턴(122)은 제 1 절연막(110) 상에서 수평으로 연장될 수 있다.
언더 범프 패턴들(124)은 재배선 기판(100)에 기판 단자들(105)을 접속시키기 위한 재배선 기판(100)의 하부 기판 패드일 수 있다. 일 예로, 언더 범프 패턴들(124)은 제 1 절연막(110)을 관통하여 제 1 절연막(110)의 하부면 상으로 노출될 수 있다. 보다 상세하게는, 언더 범프 패턴들(124)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 언더 범프 패턴들(124) 각각은 서로 일체로 연결된 제 1 헤드부(126) 및 제 1 테일부(128)를 가질 수 있다. 제 1 헤드부(126) 및 제 1 테일부(128)는 그들 사이에 경계면이 없을 수 있다. 이때, 제 1 테일부(128)와 연결되는 제 1 헤드부(126)의 폭은 제 1 테일부(128)의 폭보다 클 수 있다. 즉, 언더 범프 패턴(124)의 제 1 헤드부(126)와 제 1 테일부(128)는 'T' 형상의 단면을 가질 수 있다.
제 1 헤드부(126)는 제 2 배선층(RL2)의 제 2 도전 패턴(140)이 접속되는 패드 부분일 수 있다. 언더 범프 패턴들(124)의 제 1 헤드부(126)는 제 1 절연막(110)의 상부면 상에 배치될 수 있으며, 제 1 헤드부(126)는 제 1 절연막(110)의 상부면 상으로 돌출될 수 있다.
제 1 테일부(128)는 제 1 절연막(110)의 하부면 상으로 노출되고, 기판 단자들(105)이 제공되는 재배선 기판(100)의 하부 기판 패드에 해당할 수 있다. 기판 단자들(105)의 용이한 접속을 위하여, 제 1 테일부(128)는 넓은 폭(또는, 면적)을 가질 수 있다. 일 예로, 제 1 테일부(128)는 후술되는 제 1 연결 패턴들(144)의 제 2 테일부(148)의 폭 또는 면적보다 큰 폭 또는 면적을 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제 1 테일부(128)의 폭 및 면적은 필요에 따라 다양하게 형성될 수 있으며, 제 1 테일부(128)의 평면 형상 또한 필요에 따라 다양하게 형성될 수 있다. 언더 범프 패턴들(124)의 제 1 테일부(128)는 제 1 헤드부(126)의 하부면으로부터 연장될 수 있으며, 제 1 절연막(110)을 관통하여 제 1 절연막(110)의 하부면 상으로 노출될 수 있다.
제 1 배선층(RL1)은 제 1 절연막(110)과 제 1 도전 패턴(120)의 사이에 개재되는 제 1 시드/배리어막(115)을 더 포함할 수 있다. 제 1 시드/배리어막(115)은 제 1 도전 패턴(120)의 바닥면을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 제 1 시드/배리어막(115)은 제 1 절연막(110)의 상부면과 제 1 배선 패턴(122)의 하부면 사이에 개재될 수 있다. 예를 들어, 제 1 시드/배리어막(115)은 제 1 절연막(110)의 상기 상부면과 언더 범프 패턴들(124)의 제 1 헤드부(126)의 하부면 사이에 개재되고, 제 1 절연막(110)과 언더 범프 패턴들(124)의 제 1 테일부(128)의 측면 사이에 개재될 수 있다. 이때, 제 1 시드/배리어막(115)은 제 1 배선 패턴(122)의 측면 및 언더 범프 패턴들(124)의 제 1 헤드부(126)의 측면은 덮지 않을 수 있다. 언더 범프 패턴들(124)의 제 1 테일부(128)가 제 1 절연막(110)을 관통하도록 형성됨에 따라, 언더 범프 패턴들(124)의 제 1 테일부(128)의 하부면 상에서 제 1 시드/배리어막(115)이 제 1 절연막(110)의 하부면 상으로 노출될 수 있다. 제 1 시드/배리어막(115)은 금(Au), 타이타늄(Ti) 또는 탄탈럼(Ta)과 같은 금속 물질을 포함할 수 있다. 또는, 제 1 시드/배리어막(115)은 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
제 1 배선층(RL1) 상에 제 2 배선층(RL2)이 배치될 수 있다. 제 2 배선층(RL2)은 반도체 칩(200)과 연결되는 다양한 배선을 위한 배선층일 수 있다. 일 예로, 재배선 기판(100)은 제 1 배선층(RL1) 및 제 2 배선층(RL2)을 이용하여 반도체 칩(200)을 재배선할 수 있다. 제 1 배선층(RL1) 및 제 2 배선층(RL2)은 서로 동일한 신호를 재배선하기 위한 배선층들일 수 있고, 또는 서로 다른 신호를 재배선하기 위한 배선층들일 수 있다. 예를 들어, 제 1 배선층(RL1) 및 제 2 배선층(RL2)은 모두 반도체 칩(200)의 데이터 신호를 전달하기 위한 배선층들일 수 있다. 예를 들어, 제 1 배선층(RL1) 및 제 2 배선층(RL2) 중 어느 하나는 반도체 칩(200)의 데이터 신호를 전달하기 위한 배선층일 수 있고, 제 1 배선층(RL1) 및 제 2 배선층(RL2) 중 다른 하나는 반도체 칩(200)에 전력 신호 및 접지 신호를 전달하기 위한 배선층일 수 있다. 제 2 배선층(RL2)은 제 2 절연막(130) 및 제 2 도전 패턴(140)을 포함할 수 있다.
제 1 절연막(110) 상에 제 2 절연막(130)이 제공될 수 있다. 제 2 절연막(130)은 제 1 절연막(110) 상에서 제 1 도전 패턴(120)을 덮을 수 있다. 즉, 제 1 도전 패턴(120)은 제 1 절연막(110) 및 제 2 절연막(130)에 의해 매립될 수 있다. 제 2 절연막(130)은 제 1 절연막(110)과 동일한 물질을 포함할 수 있다. 제 2 절연막(130)은 감광성 절연 물질(PID)을 포함할 수 있다. 예를 들어, 제 2 절연막(130)은 감광성 폴리이미드(PI), 폴리벤조옥사졸(PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머와 같은 감광성 폴리머를 포함할 수 있다. 또는, 제 2 절연막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 2 절연막(130)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다.
제 2 절연막(130) 상에 제 2 도전 패턴(140)이 제공될 수 있다. 제 2 도전 패턴(140)은 제 2 절연막(130) 상에서 수평으로 연장될 수 있다. 제 2 도전 패턴(140)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 도전 패턴(140)은 구리(Cu)를 포함할 수 있다. 제 2 도전 패턴(140)은 제 2 배선층(RL2)의 제 2 배선 패턴(142) 및 제 1 연결 패턴들(144)을 포함할 수 있다.
제 2 배선 패턴(142)은 제 2 배선층(RL2) 내의 수평 재배선을 위한 구성일 수 있다. 일 예로, 제 2 배선 패턴(142)은 제 2 절연막(130)의 상부면에 제공될 수 있다. 제 2 배선 패턴(142)은 제 2 절연막(130) 상에서 수평으로 연장될 수 있다.
제 1 연결 패턴들(144)은 제 2 배선층(RL2)의 제 2 도전 패턴(140)과 제 1 배선층(RL1)의 제 1 도전 패턴(120) 사이의 수직 연결을 위한 구성일 수 있다. 일 예로, 제 1 연결 패턴들(144)은 제 2 절연막(130)을 관통하여 제 1 도전 패턴(120)에 접속될 수 있다. 보다 상세하게는, 제 1 연결 패턴들(144)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 연결 패턴들(144) 각각은 서로 일체로 연결된 제 2 헤드부(146) 및 제 2 테일부(148)를 가질 수 있다. 제 2 헤드부(146) 및 제 2 테일부(148)는 그들 사이에 경계면이 없을 수 있다. 이때, 제 2 테일부(148)와 연결되는 제 2 헤드부(146)의 폭은 제 2 테일부(148)의 폭보다 클 수 있다. 즉, 제 1 연결 패턴들(144)의 제 2 헤드부(146)와 제 2 테일부(148)는 'T' 형상의 단면을 가질 수 있다.
제 2 헤드부(146)는 재배선 기판(100)의 상부 기판 패드들(160)이 접속되는 패드 부분일 수 있다. 제 1 연결 패턴들(144)의 제 2 헤드부(146)는 제 2 절연막(130)의 상부면 상에 배치될 수 있으며, 제 2 헤드부(146)는 제 2 절연막(130)의 상부면 상으로 돌출될 수 있다.
제 2 테일부(148)는 제 2 도전 패턴(140)과 제 1 도전 패턴(120) 사이의 수직 연결을 위한 비아 부분일 수 있다. 제 1 연결 패턴들(144)의 제 2 테일부(148)는 제 2 헤드부(146)의 하부면으로부터 연장될 수 있으며, 제 2 절연막(130)을 관통하여 제 1 도전 패턴(120)에 접속될 수 있다.
제 2 배선층(RL2)은 제 2 절연막(130)과 제 2 도전 패턴(140)의 사이에 개재되는 제 2 시드/배리어막(135)을 더 포함할 수 있다. 제 2 시드/배리어막(135)은 제 2 도전 패턴(140)의 바닥면을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 제 2 시드/배리어막(135)은 제 2 절연막(130)의 상부면과 제 2 배선 패턴(142)의 하부면 사이에 개재될 수 있다. 예를 들어, 제 2 시드/배리어막(135)은 제 2 절연막(130)의 상기 상부면과 제 1 연결 패턴들(144)의 제 2 헤드부(146)의 하부면 사이에 개재되고, 제 2 절연막(130)과 제 1 연결 패턴들(144)의 제 2 테일부(148)의 측면 사이에 개재될 수 있다. 이때, 제 2 시드/배리어막(135)은 제 2 배선 패턴(142)의 측면 및 제 1 연결 패턴들(144)의 제 2 헤드부(146)의 측면은 덮지 않을 수 있다. 제 1 연결 패턴들(144)의 제 2 테일부(148)가 제 1 도전 패턴(120)과 접하도록 형성됨에 따라, 제 1 연결 패턴들(144)의 제 2 테일부(148)의 하부면 상에서 제 2 시드/배리어막(135)은 제 2 테일부(148)와 제 1 도전 패턴(120) 사이에 개재될 수 있다. 제 2 시드/배리어막(135)은 금(Au), 타이타늄(Ti) 또는 탄탈럼(Ta)과 같은 금속 물질을 포함할 수 있다. 또는, 제 2 시드/배리어막(135)은 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
제 1 배선층(RL1)의 제 1 도전 패턴(120)의 형성과 제 2 배선층(RL2)의 제 2 도전 패턴(140)의 형상은 서로 다를 수 있다. 제 1 배선층(RL1)과 제 2 배선층(RL2)의 구성에 대해, 도 2를 참조하여 보다 상세히 설명하도록 한다.
도 2를 참조하여, 제 1 도전 패턴(120)의 언더 범프 패턴들(124)의 제 1 측면(SS1)과 제 2 도전 패턴(140)의 제 1 연결 패턴들(144)의 제 2 측면(SS2)은 서로 평행하지 않을 수 있다. 즉, 제 1 측면(SS1)과 제 2 측면(SS2)은 서로에 대해 경사질 수 있다. 여기서, 언더 범프 패턴들(124)의 제 1 측면(SS1)은 제 1 절연막(110) 상에 위치하는 언더 범프 패턴들(124)의 최외각의 측면으로, 언더 범프 패턴들(124)의 제 1 헤드부(126)의 측면에 해당한다. 제 1 연결 패턴들(144)의 제 2 측면(SS2)은 제 2 절연막(130) 상에 위치하는 제 1 연결 패턴들(144)의 최외각의 측면으로, 제 1 연결 패턴들(144)의 제 2 헤드부(146)의 측면에 해당한다.
제 1 헤드부(126)의 제 1 측면(SS1)은 제 1 절연막(110)의 상부면(110a)에 대해 경사질 수 있다. 구체적으로는, 제 1 헤드부(126)의 제 1 하부면은 제 1 절연막(110)의 상부면(110a)과 실질적으로 평행하되, 제 1 헤드부(126)의 제 1 측면(SS1)은 제 1 헤드부(126)의 상기 제 1 하부면과 90도 보다 작은 제 1 사이각(AN1)을 가질 수 있다. 즉, 제 1 헤드부(126)의 상기 제 1 하부면과 제 1 측면(SS1) 사이의 제 1 사이각(AN1)은 예각일 수 있다. 보다 바람직하게는, 제 1 사이각(AN1)은 45도 내지 89도일 수 있다. 즉, 언더 범프 패턴들(124)의 제 1 헤드부(126)는 제 1 절연막(110)의 상부면(110a)으로부터 멀어질수록 그의 폭이 감소할 수 있다. 더하여, 제 1 배선층(RL1)의 제 1 배선 패턴(122)의 제 2 측면(SS2)은 제 1 배선 패턴(122)의 하부면과 90도 보다 작은 제 2 사이각(AN2)을 가질 수 있다. 제 1 배선 패턴(122)의 상기 하부면은 제 1 헤드부(126)의 상기 제 1 하부면과 동일한 레벨에 위치할 수 있다. 제 2 사이각(AN2)은 제 1 사이각(AN1)과 실질적으로 동일할 수 있다. 예를 들어, 제 2 사이각(AN2)은 45도 내지 89도일 수 있다. 즉, 제 1 배선 패턴(122)은 제 1 절연막(110)의 상부면(110a)으로부터 멀어질수록 그의 폭이 감소할 수 있다.
제 2 헤드부(146)의 제 2 하부면은 제 2 절연막(130)의 상부면(130a)과 실질적으로 평행하되, 제 2 헤드부(146)의 제 3 측면(SS3)은 제 2 헤드부(146)의 상기 제 2 하부면과 수직한 제 3 사이각(AN3)을 가질 수 있다. 즉, 제 2 헤드부(146)의 상기 제 2 하부면과 제 3 측면(SS3) 사이의 제 3 사이각(AN3)은 직각, 즉 90도일 수 있다. 제 1 연결 패턴들(144)의 제 2 헤드부(146)는 제 2 절연막(130)의 상부면(130a)으로부터의 거리에 따라 폭이 균일할 수 있다. 더하여, 제 2 배선층(RL2)의 제 2 배선 패턴(142)의 제 4 측면(SS4)은 제 2 배선 패턴(142)의 하부면과 수직한 제 4 사이각(AN4)을 가질 수 있다. 제 4 사이각(AN4)은 제 3 사이각(AN3)과 실질적으로 동일할 수 있다. 예를 들어, 제 4 사이각(AN4)은 90도일 수 있다. 즉, 제 2 배선 패턴(142)은 제 2 절연막(130)의 상부면(130a)으로부터의 거리에 따라 폭이 균일할 수 있다.
언더 범프 패턴(124)의 제 1 테일부(128)의 측면은 제 1 절연막(110)의 상부면과 경사질 수 있다. 예를 들어, 언더 범프 패턴(124)의 제 1 테일부(128)의 측면과 제 1 절연막(110)의 상기 상부면은 45도 내지 89도의 사이각을 가질 수 있다. 연결 패턴들(144)의 제 2 테일부(148)의 측면은 제 2 절연막(130)의 상부면과 경가질 수 있다. 예를 들어, 연결 패턴들(144)의 제 2 테일부(148)의 측면과 제 2 절연막(130)의 상기 상부면은 45도 내지 89도의 사이각을 가질 수 있다.
다른 실시예들에 따르면, 도 3에 도시된 바와 같이, 제 2 헤드부(146)의 제 3 측면(SS3)은 제 2 헤드부(146)의 상기 제 2 하부면과 90도 보다 큰 제 3 사이각(AN3')을 가질 수 있다. 즉, 제 2 헤드부(146)의 상기 제 2 하부면과 제 3 측면(SS3) 사이의 제 3 사이각(AN3')은 둔각일 수 있다. 보다 바람직하게는, 제 3 사이각(AN3')은 91도 내지 135도일 수 있다. 즉, 제 1 연결 패턴들(144)의 제 2 헤드부(146)는 제 2 절연막(130)의 상부면(130a)으로부터 멀어질수록 그의 폭이 증가할 수 있다. 더하여, 제 2 배선층(RL2)의 제 2 배선 패턴(142)의 제 4 측면(SS4)은 제 2 배선 패턴(142)의 하부면과 90도 보다 큰 제 4 사이각(AN4')을 가질 수 있다. 제 4 사이각(AN4')은 제 3 사이각(AN3')과 실질적으로 동일할 수 있다. 예를 들어, 제 4 사이각(AN4')은 91도 내지 135도일 수 있다. 즉, 제 2 배선 패턴(142)은 제 2 절연막(130)의 상부면(130a)으로부터 멀어질수록 그의 폭이 증가할 수 있다. 이하, 도 2의 실시예를 기준으로 계속 설명하도록 한다.
도 1 및 도 2를 계속 참조하여, 언더 범프 패턴들(124)의 제 1 상부면(124a)은 제 1 절연막(110)을 향하여 함몰되지 않을 수 있다. 언더 범프 패턴(124)의 제 1 상부면(124a)은 제 1 절연막(110)의 상부면(110a)과 실질적으로 평행할 수 있다. 언더 범프 패턴들(124)의 제 1 상부면(124a)은 평탄(flat)할 수 있다. 다르게 설명하자면, 언더 범프 패턴(124)의 제 1 헤드부(126)는 수평적 위치에 따라 균일한 두께를 가질 수 있다. 언더 범프 패턴들(124)의 제 1 상부면(124a)은 제 1 절연막(110)의 상부면(110a)으로부터 제 1 배선 패턴(122)의 제 2 상부면(122a)과 동일한 레벨에 위치할 수 있다. 즉, 언더 범프 패턴들(124)의 제 1 상부면(124a)과 제 1 배선 패턴(122)의 제 2 상부면(122a)은 동일한 평면 상에 위치할 수 있다.
언더 범프 패턴들(124)을 덮는 제 2 절연막(130)의 상부면(130a)은 제 1 절연막(110)을 향하여 함몰되지 않을 수 있다. 제 2 절연막(130)의 상부면(130a)은 제 1 절연막(110)의 상부면(110a)과 실질적으로 평행할 수 있다. 제 2 절연막(130)의 상부면(130a)은 평탄(flat)할 수 있다.
본 발명의 실시예들에 따르면, 언더 범프 패턴들(124)의 상부면이 함몰되지 않을 수 있다. 따라서, 평탄한 상부면(124a)을 갖는 언더 범프 패턴들(124)이 제공될 수 있으며, 제 1 배선층(RL1) 내에서 언더 범프 패턴들(124) 및 제 1 배선 패턴(122)은 수평한 평면 내에 제공되고, 또한 동일한 레벨에 제공될 수 있다. 즉, 제 1 배선층(RL1)이 평탄한 배선(언더 범프 패턴들(124) 및 제 1 배선 패턴(122))을 가질 수 있고, 언더 범프 패턴들(124)을 포함하는 제 1 배선층(RL1)은 기복(undulation)이 발생하지 않을 수 있다. 본 명세서에서 기복(undulation)이라 함은 어느 층의 표면의 굴곡 또는 두께의 변화를 의미한다. 제 1 배선층(RL1)이 평탄한 형태로 제공됨에 따라, 제 1 배선층(RL1) 상에 제공되는 제 2 배선층(RL2) 또한 제 1 연결 패턴들(144) 및 제 2 배선 패턴(142)이 수평한 평면 내에 제공되고, 또한 동일한 레벨에 제공될 수 있다. 특히, 기복이 있는 제 1 배선층(RL1) 및 제 2 배선층(RL2)에 비해, 평탄한 형태로 제공되는 제 1 배선층(RL1) 및 제 2 배선층(RL2)은 제 1 도전 패턴(120)과 제 2 도전 패턴(140) 간의 간격이 균일할 수 있다. 제 1 도전 패턴(120)과 제 2 도전 패턴(140) 간의 간격이 좁아질 경우 단락이 발생할 수 있으나, 본 발명의 실시예들에 따른 반도체 패키지는 제 1 도전 패턴(120)과 제 2 도전 패턴(140) 간의 단락이 발생하지 않을 수 있으며, 반도체 패키지의 전기적 특성 및 구동 신뢰성이 향상될 수 있다. 상기한 제 1 배선층(RL1) 및 제 2 배선층(RL2)의 형태에 따른 효과에 대해서는 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
더하여, 본 발명의 실시예들에 따르면, 평탄한 형상의 제 1 배선층(RL1) 및 제 2 배선층(RL2)은 외력으로 인한 변형에 강할 수 있다. 특히, 기복이 있는 제 1 배선층(RL1) 및 제 2 배선층(RL2)에 비해, 평탄한 형상의 제 1 배선층(RL1) 및 제 2 배선층(RL2)은 수평 방향의 외력에 대한 내구성이 높을 수 있다. 즉, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
도 1 및 도 2를 계속 참조하여, 제 2 배선층(RL2) 상에 제 3 절연막(150)이 제공될 수 있다. 제 3 절연막(150)은 제 2 절연막(130) 상에서 제 2 도전 패턴(140)을 덮을 수 있다. 즉, 제 2 도전 패턴(140)은 제 2 절연막(130) 및 제 3 절연막(150)에 의해 매립될 수 있다. 제 3 절연막(150)은 제 1 절연막(110) 및 제 2 절연막(130)과 동일한 물질을 포함할 수 있다. 제 3 절연막(150)은 감광성 절연 물질(PID)을 포함할 수 있다. 예를 들어, 제 3 절연막(150)은 감광성 폴리이미드(PI), 폴리벤조옥사졸(PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머와 같은 감광성 폴리머를 포함할 수 있다. 또는, 제 3 절연막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 3 절연막(150)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다.
제 3 절연막(150) 상에 상부 기판 패드들(160)이 제공될 수 있다. 상부 기판 패드들(160)은 반도체 칩(200)이 실장되기 위한 재배선 기판(100)의 패드일 수 있다. 상부 기판 패드들(160)은 제 3 절연막(150)의 상부면에 제공될 수 있다. 상부 기판 패드들(160) 각각의 일부는 제 3 절연막(150)을 관통하여 제 2 배선층(RL2)의 제 2 도전 패턴(140)에 접속될 수 있다. 상부 기판 패드들(160)은 도전성 물질을 포함할 수 있다. 예를 들어, 상부 기판 패드들(160)은 구리(Cu)를 포함할 수 있다.
제 3 절연막(150)과 상부 기판 패드들(160)의 사이에 제 3 시드/배리어막(155)이 개재될 수 있다. 제 3 시드/배리어막(155)은 상부 기판 패드들(160)의 바닥면을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 제 3 시드/배리어막(155)은 제 3 절연막(150)과 상부 기판 패드들(160) 사이 및 상부 기판 패드들(160)와 제 2 도전 패턴(140) 사이에 개재될 수 있다. 제 3 시드/배리어막(155)은 금(Au), 타이타늄(Ti) 또는 탄탈럼(Ta)과 같은 금속 물질을 포함할 수 있다. 또는, 제 3 시드/배리어막(155)은 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
제 1 배선층(RL1)의 아래에 보호층(102)이 제공될 수 있다. 보호층(102)은 제 1 배선층(RL1)의 하부면을 덮을 수 있다. 보호층(102)은 재배선 기판(100)의 하부면을 보호하기 위한 구성일 수 있다. 보호층(102)은 보호층(102)의 하부면에 형성된 리세스들을 가질 수 있다. 상기 리세스들은 보호층(102)을 관통하여 제 1 절연막(110)을 노출할 수 있다. 즉, 상기 리세스들의 바닥면은 제 1 절연막(110)의 하부면일 수 있다. 이때, 언더 범프 패턴들(124)은 상기 리세스들에 의해 각각 노출될 수 있다. 상기 리세스들은 기판 단자들(105)이 제공되는 영역일 수 있다. 보호층(102)은 절연성 물질을 포함할 수 있다. 예를 들어, 보호층(102)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다.
재배선 기판(100)의 아래에 기판 단자들(105)이 배치될 수 있다. 예를 들어, 기판 단자들(105)은 재배선 기판(100)의 하부면 상에 배치되는 언더 범프 패턴들(124) 상에 배치될 수 있다. 보다 상세하게는, 기판 단자들(105)은 보호층(102)에 형성된 상기 리세스들 내에서 언더 범프 패턴들(124)의 하부면에 접속될 수 있다. 기판 단자들(105)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 기판 단자들(105)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
재배선 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 반도체 칩(200)은 접합형 트랜지스터(junction transistor) 및 전계효과형 트랜지스터(field effect transistor) 등의 트랜지스터(transistor), 정류 다이오드(rectification diode), 발광 다이오드(light emitting diode) 및 포토 다이오드(photo diode) 등의 다이오드(diode), 기억 소자(memory element), 집적 회로(integrated circuit) 등의 능동 소자(active element)일 수 있다. 또는, 반도체 칩(200)은 콘덴서(condenser), 저항(resistor) 또는 코일(coil)과 같은 수동 소자(passive element)일 수도 있다. 반도체 칩(200)의 하부면은 활성면(active surface)이고, 반도체 칩(200)의 상부면은 비활성면(inactive surface)일 수 있다. 예를 들어, 반도체 칩(200)은 반도체 칩(200)의 상기 하부면 상에 제공되는 칩 패드들(202)을 가질 수 있다. 칩 패드들(202)은 반도체 칩(200) 내의 집적 회로와 전기적으로 연결될 수 있다. 반도체 칩(200)의 상기 하부면 상에 칩 연결 단자들(204)이 제공될 수 있다. 칩 연결 단자들(204)은 칩 패드들(202)의 하부면 상에 제공되어, 칩 패드들(202)에 접속될 수 있다.
반도체 칩(200)은 재배선 기판(100) 상에 실장될 수 있다. 예를 들어, 반도체 칩(200)은 칩 연결 단자들(204)을 통해 재배선 기판(100)의 상부 기판 패드들(160)에 접속될 수 있다. 칩 연결 단자들(204)은 재배선 기판(100)의 상부 기판 패드들(160)과 칩 패드들(202) 사이에 제공될 수 있다
도시하지는 않았으나, 재배선 기판(100)과 반도체 칩(200) 사이에 언더필(under fill) 막이 제공될 수 있다. 상기 언더필 막은 재배선 기판(100)과 반도체 칩(200) 사이의 공간을 채우고, 칩 연결 단자들(204)을 둘러쌀 수 있다.
재배선 기판(100) 상에 몰딩막(300)이 제공될 수 있다. 몰딩막(300)은 재배선 기판(100)의 상부면을 덮을 수 있다. 몰딩막(300)은 반도체 칩(200)을 둘러쌀 수 있다. 몰딩막(300)은 절연 물질을 포함할 수 있다. 예를 들어, 몰딩막(300)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 2에서는 제 1 배선층(RL1)의 두께 및 제 2 배선층(RL2)의 두께가 동일 또는 유사할 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 도 4는 도 1의 A 영역에 대응되는 확대 도면이다. 이하의 실시예들에서, 도 1 내지 도 3의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 3의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 4에 도시된 바와 같이, 제 1 배선층(RL1)의 두께가 제 2 배선층(RL2)의 두께보다 두꺼울 수 있다. 보다 상세하게는, 제 1 배선층(RL1)의 제 1 도전 패턴(120)의 두께는 제 2 배선층(RL2)의 제 2 도전 패턴(140)의 두께보다 두꺼울 수 있다. 예를 들어, 제 1 절연막(110) 상에 위치하는 언더 범프 패턴들(124)의 제 1 헤드부(126)의 두께 및 제 1 배선 패턴(122)의 두께는 제 2 절연막(130) 상에 위치하는 제 1 연결 패턴들(144)의 제 2 헤드부(146)의 두께 및 제 2 배선 패턴(142)의 두께보다 두꺼울 수 있다.
본 발명의 실시예들에 따르면, 제 1 배선층(RL1)의 제 1 도전 패턴(120)의 두께가 두꺼울 경우, 제 1 배선층(RL1)은 기복(undulation)의 발생이 보다 억제될 수 있다. 본 발명의 실시예들에 따른 반도체 패키지는 제 1 도전 패턴(120)과 제 2 도전 패턴(140) 간의 단락이 발생하지 않을 수 있으며, 반도체 패키지의 전기적 특성 및 구동 신뢰성이 향상될 수 있다. 또한, 언더 범프 패턴들(124)은 기판 단자들(105)의 실장 및 반도체 패키지의 실장 시, 기판 단자들(105)을 통해 압력이 직접 인가될 수 있다. 따라서, 두꺼운 두께의 언더 범프 패턴들(124)은 외력에 보다 강할 수 있으며, 반도체 패키지는 구조적 안정성이 향상될 수 있다.
도 2에서는 재배선 기판(100)이 둘의 배선층(RL1, RL2)을 갖는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 도 5는 도 1의 A 영역에 대응되는 확대 도면이다.
도 5를 참조하여, 제 2 배선층(RL2) 상에 제 3 배선층(RL3)이 배치될 수 있다. 제 3 배선층(RL3)은 반도체 칩(200)과 연결되는 다양한 배선을 위한 배선층일 수 있다. 일 예로, 재배선 기판(100)은 제 1 배선층(RL1), 제 2 배선층(RL2) 및 제 3 배선층(RL3)을 이용하여 반도체 칩(200)을 재배선할 수 있다. 제 3 배선층(RL3)의 구성은 제 2 배선층(RL2)의 구성과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 제 3 배선층(RL3)은 제 4 절연막(170) 및 제 3 도전 패턴(180)을 포함할 수 있다.
제 2 절연막(130) 상에 제 4 절연막(170)이 제공될 수 있다. 제 4 절연막(170)은 제 2 절연막(130) 상에서 제 2 도전 패턴(140)을 덮을 수 있다. 즉, 제 2 도전 패턴(140)은 제 2 절연막(130) 및 제 4 절연막(170)에 의해 매립될 수 있다. 제 4 절연막(170)은 제 1 절연막(110) 및 제 2 절연막(130)과 동일한 물질을 포함할 수 있다. 제 4 절연막(170)은 감광성 절연 물질(PID)을 포함할 수 있다. 예를 들어, 제 4 절연막(170)은 감광성 폴리이미드(PI), 폴리벤조옥사졸(PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머와 같은 감광성 폴리머를 포함할 수 있다. 또는, 제 4 절연막(170)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 4 절연막(170)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다.
제 4 절연막(170) 상에 제 3 도전 패턴(180)이 제공될 수 있다. 제 3 도전 패턴(180)은 제 4 절연막(170) 상에서 수평으로 연장될 수 있다. 제 3 도전 패턴(180)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 3 도전 패턴(180)은 구리(Cu)를 포함할 수 있다. 제 3 도전 패턴(180)은 제 3 배선층(RL3)의 제 3 배선 패턴(182) 및 제 2 연결 패턴들(184)을 포함할 수 있다.
제 3 배선 패턴(182)은 제 3 배선층(RL3) 내의 수평 재배선을 위한 구성일 수 있다. 일 예로, 제 3 배선 패턴(182)은 제 4 절연막(170)의 상부면에 제공될 수 있다. 제 3 배선 패턴(182)은 제 4 절연막(170) 상에서 수평으로 연장될 수 있다.
제 2 연결 패턴들(184)은 제 3 배선층(RL3)의 제 3 도전 패턴(180)과 제 2 배선층(RL2)의 제 2 도전 패턴(140) 사이의 수직 연결을 위한 구성일 수 있다. 일 예로, 제 2 연결 패턴들(184)은 제 4 절연막(170)을 관통하여 제 1 도전 패턴(120)에 접속될 수 있다. 보다 상세하게는, 제 2 연결 패턴들(184)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 연결 패턴들(184)은 서로 일체로 연결된 제 3 헤드부(186) 및 제 3 테일부(188)를 가질 수 있다. 제 2 연결 패턴들(184)의 제 3 헤드부(186)와 제 3 테일부(188)는 'T' 형상의 단면을 가질 수 있다.
제 3 헤드부(186)는 재배선 기판(100)의 상부 기판 패드들(160)이 접속되는 패드 부분일 수 있다. 제 2 연결 패턴들(184)의 제 3 헤드부(186)는 제 4 절연막(170)의 상부면 상에 배치될 수 있다.
제 3 테일부(188)는 제 3 도전 패턴(180)과 제 2 도전 패턴(140) 사이의 수직 연결을 위한 비아 부분일 수 있다. 제 2 연결 패턴들(184)의 제 3 테일부(188)는 제 3 헤드부(186)의 하부면으로부터 연장될 수 있으며, 제 4 절연막(170)을 관통하여 제 2 도전 패턴(140)에 접속될 수 있다.
제 3 배선층(RL3)은 제 4 절연막(170)과 제 3 도전 패턴(180)의 사이에 개재되는 제 4 시드/배리어막(175)을 더 포함할 수 있다. 제 4 시드/배리어막(175)은 제 3 도전 패턴(180)의 바닥면을 컨포멀(conformal)하게 덮을 수 있다.
제 1 도전 패턴(120)의 언더 범프 패턴들(124)의 제 1 측면과 제 3 도전 패턴(180)의 제 2 연결 패턴들(184)의 제 5 측면은 서로 평행하지 않을 수 있다. 즉, 상기 제 1 측면과 상기 제 5 측면은 서로에 대해 경사질 수 있다. 여기서, 제 2 연결 패턴들(184)의 상기 제 5 측면은 제 4 절연막(170) 상에 위치하는 제 2 연결 패턴(184)의 최외각의 측면으로, 제 2 연결 패턴들(184)의 제 3 헤드부(186)의 측면에 해당한다.
제 1 헤드부(126)의 상기 제 1 측면은 제 1 절연막(110)의 상부면에 대해 경사질 수 있다. 구체적으로는, 제 1 헤드부(126)의 상기 제 1 측면은 제 1 헤드부(126)의 상기 제 1 하부면과 90도 보다 작은 제 1 사이각을 가질 수 있다.
제 3 헤드부(186)의 제 3 하부면은 제 4 절연막(170)의 상부면과 실질적으로 평행하되, 제 3 헤드부(186)의 제 5 측면은 제 3 헤드부(186)의 상기 제 3 하부면과 수직할 수 있다. 즉, 제 3 헤드부(186)의 상기 제 3 하부면과 상기 제 5 측면 사이의 사이각은 직각, 즉 90도일 수 있다. 제 2 연결 패턴들(184)의 제 3 헤드부(186)는 제 4 절연막(170)의 상기 상부면으로부터의 거리에 따라 폭이 균일할 수 있다. 더하여, 제 3 배선층(RL3)의 제 3 배선 패턴(182)의 제 6 측면은 제 3 배선 패턴(182)의 하부면과 수직할 수 있다. 즉, 제 3 배선 패턴(182)은 제 4 절연막(170)의 상기 상부면으로부터의 거리에 따라 폭이 균일할 수 있다.
제 3 배선층(RL3) 상에 제 3 절연막(150)이 제공될 수 있다. 제 3 절연막(150)은 제 4 절연막(170) 상에서 제 3 도전 패턴(180)을 덮을 수 있다. 즉, 제 3 도전 패턴(180)은 제 4 절연막(170) 및 제 3 절연막(150)에 의해 매립될 수 있다.
제 3 절연막(150) 상에 상부 기판 패드들(160)이 제공될 수 있다. 상부 기판 패드들(160)은 반도체 칩(200)이 실장되기 위한 재배선 기판(100)의 패드일 수 있다. 상부 기판 패드들(160)은 제 3 절연막(150)의 상부면에 제공될 수 있다. 상부 기판 패드들(160) 각각의 일부는 제 3 절연막(150)을 관통하여 제 3 배선층(RL3)의 제 3 도전 패턴(180)에 접속될 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6을 참조하여, 하부 기판(100)이 제공될 수 있다. 하부 기판(100)은 도 1 내지 도 5를 참조하여 설명한 재배선 기판(100)에 해당할 수 있다.
하부 기판(100) 상에 연결 기판(400)이 제공될 수 있다. 연결 기판(400)은 내부를 관통하는 오프닝을 가질 수 있다. 예를 들어, 상기 오프닝은 연결 기판(400)의 상부면 및 하부면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(400)의 하부면은 하부 기판(100)의 상부면과 접할 수 있다. 연결 기판(400)은 기판 베이스층(410) 및 기판 베이스층(410) 내에 제공되는 배선 패턴인 도전부(420)를 포함할 수 있다. 일 예로, 기판 베이스층(410)은 실리콘 산화물(SiO)을 포함할 수 있다. 도전부(420)는 상기 오프닝보다 연결 기판(400)의 외측에 배치될 수 있다. 도전부(420)는 연결 기판 상부 패드들(422), 연결 기판 하부 패드들(424) 및 연결 기판 비아들(426)을 포함할 수 있다. 연결 기판 상부 패드들(422)은 연결 기판(400)의 상부에 배치될 수 있다. 연결 기판 하부 패드들(424)은 연결 기판(400)의 하부면 상에 배치될 수 있다. 연결 기판 비아들(426)은 기판 베이스층(410)을 관통하고, 연결 기판 상부 패드들(422) 및 연결 기판 하부 패드들(424)을 전기적으로 연결할 수 있다.
연결 기판(400)은 하부 기판(100)에 실장될 수 있다. 예를 들어, 연결 기판 하부 패드들(424) 상에 연결 기판 단자들(430)이 제공될 수 있다. 연결 기판(400)은 연결 기판 단자들(430)을 이용하여 하부 기판(100)의 상부 기판 패드들(160)에 접속될 수 있다. 이에 따라, 연결 기판(400)은 반도체 칩(200) 및 기판 단자들(105)과 전기적으로 연결될 수 있다.
하부 기판(100) 상에 하부 반도체 칩(200)이 배치될 수 있다. 하부 반도체 칩(200)은 도 1 내지 도 5를 참조하여 설명한 반도체 칩(200)에 해당할 수 있다. 하부 반도체 칩(200)은 연결 기판(400)의 상기 오프닝 내에 배치될 수 있다.
하부 몰딩막(300)은 하부 기판(100) 상에서 연결 기판(400)과 하부 반도체 칩(200) 사이의 공간을 채울 수 있다. 하부 몰딩막(300)은 상기 오프닝 내에서 하부 반도체 칩(200)을 둘러쌀 수 있으며, 하부 반도체 칩(200)의 상부면을 노출시킬 수 있다. 하부 몰딩막(300)은 연결 기판(400)의 상부면을 노출시킬 수 있다.
연결 기판(400) 상에 재배선층(500)이 제공될 수 있다. 재배선층(500)은 연결 기판(400)의 상부면 및 하부 반도체 칩(200)의 상부면과 접할 수 있다. 재배선층(500)은 상호 적층된 적어도 하나의 기판 배선층을 포함할 수 있다. 각각의 상기 기판 배선층은 제 5 절연막(510) 및 제 4 도전 패턴(520)을 포함할 수 있다. 기판 배선층이 복수로 제공되는 경우, 어느 하나의 기판 배선층의 제 4 도전 패턴(520)은 인접한 다른 기판 배선층의 제 4 도전 패턴(520)과 전기적으로 연결될 수 있다. 최하단의 상기 기판 배선층의 제 4 도전 패턴(520)은 제 5 절연막(510)을 관통하여 연결 기판(400)의 연결 기판 상부 패드들(422)에 접속될 수 있다.
제 5 절연막(510)은 절연성 폴리머 또는 감광성 폴리머(PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(PI), 폴리벤조옥사졸(PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.
제 5 절연막(510) 내에 제 4 도전 패턴(520)이 제공될 수 있다. 제 4 도전 패턴(520)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어 제 4 도전 패턴(520) 각각은 서로 일체로 연결된 헤드부 및 테일부를 가질 수 있다. 상기 헤드부는 재배선층(500) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다. 상기 테일부는 재배선층(500) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 제 4 도전 패턴(520)은 T 형상의 단면을 가질 수 있다. 제 4 도전 패턴(520)의 상기 헤드부는 제 5 절연막(510)의 상부면 상에 위치할 수 있다. 제 4 도전 패턴(520)의 상기 테일부의 하부면은 제 5 절연막(510)의 하부면 상으로 노출될 수 있다. 제 5 절연막(510)과 제 4 도전 패턴(520)의 사이에 시드/배리어막이 개재될 수 있다.
최상단의 상기 기판 배선층 상에는 제 6 절연막(530)이 제공될 수 있다. 상에는 제 6 절연막(530)은 제 5 절연막(510) 상에서 제 4 도전 패턴(520)을 덮을 수 있다. 즉, 제 4 도전 패턴(520)은 제 5 절연막(510) 및 제 6 절연막(530)에 의해 매립될 수 있다. 제 6 절연막(530)은 절연성 폴리머 또는 감광성 폴리머(PID)를 포함할 수 있다.
제 6 절연막(530) 상에 재배선층 패드들(540)이 제공될 수 있다. 재배선층 패드들(540)은 상부 반도체 칩(550)이 실장되기 위한 재배선층(500)의 패드일 수 있다. 재배선층 패드들(540)은 제 6 절연막(530)의 상부면에 제공될 수 있다. 재배선층 패드들(540) 각각의 일부는 제 6 절연막(530)을 관통하여 제 4 도전 패턴(520)에 접속될 수 있다. 제 6 절연막(530)과 재배선층 패드들(540)의 사이에 시드/배리어막이 개재될 수 있다.
재배선층(500) 상에 상부 반도체 칩(550)이 배치될 수 있다. 상부 반도체 칩(550)은 능동 소자(active element) 또는 수동 소자(passive element)일 수도 있다. 상부 반도체 칩(550)의 하부면은 활성면(active surface)이고, 상부 반도체 칩(550)의 상부면은 비활성면(inactive surface)일 수 있다. 예를 들어, 상부 반도체 칩(550)은 상부 반도체 칩(550)의 상기 하부면 상에 제공되는 상부 칩 패드들(552)을 가질 수 있다. 상부 칩 패드들(552)은 상부 반도체 칩(550) 내의 집적 회로와 전기적으로 연결될 수 있다. 상부 반도체 칩(550)의 상기 하부면 상에 상부 칩 연결 단자들(554)이 제공될 수 있다. 상부 칩 연결 단자들(554)은 상부 칩 패드들(552)의 하부면 상에 제공되어, 상부 칩 패드들(552)에 접속될 수 있다.
상부 반도체 칩(550)은 재배선층(500) 상에 실장될 수 있다. 예를 들어, 상부 반도체 칩(550)은 상부 칩 연결 단자들(554)을 통해 재배선층(500)의 재배선층 패드들(540)에 접속될 수 있다. 상부 칩 연결 단자들(554)은 재배선층(500)의 재배선층 패드들(540)과 상부 칩 패드들(552) 사이에 제공될 수 있다
재배선층(500) 상에 상부 몰딩막(560)이 제공될 수 있다. 상부 몰딩막(560)은 재배선층(500)의 상부면을 덮을 수 있다. 상부 몰딩막(560)은 상부 반도체 칩(550)을 둘러쌀 수 있다. 상부 몰딩막(560)은 절연 물질을 포함할 수 있다. 예를 들어, 상부 몰딩막(560)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 6에서는 연결 기판(400)을 이용하여 하부 기판(100)과 재배선층(500)을 연결하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 7을 참조하여, 하부 기판(100) 상에 하부 반도체 칩(200)이 실장될 수 있다. 하부 몰딩막(300)은 하부 기판(100) 상에서 하부 반도체 칩(200)을 덮을 수 있다. 재배선층(500)은 하부 몰딩막(300) 상에 제공될 수 있다. 즉, 도 7의 실시예에서는 하부 기판(100)과 재배선층(500) 사이의 공간이 하부 몰딩막(300)에 의해 채워질 수 있다.
하부 기판(100) 상에 적어도 하나의 관통 전극(450)이 제공될 수 있다. 관통 전극들(450)은 하부 반도체 칩(200)의 일측에 배치될 수 있다. 관통 전극들(450)은 하부 몰딩막(300)을 수직으로 관통할 수 있다. 관통 전극들(450)의 일단은 하부 기판(100)을 향하여 연장되어 하부 기판(100)의 상부 기판 패드들(160)에 접속될 수 있다. 관통 전극들(450)의 다른 일단은 하부 몰딩막(300)의 상부면으로 노출될 수 있다. 관통 전극들(450)의 상부면은 하부 몰딩막(300)의 상부면과 공면(coplanar)을 이룰 수 있다. 관통 전극들(450)은 하부 몰딩막(300)을 수직으로 관통하는 원 기둥 형상 또는 다각형의 기둥 형상을 가질 수 있다. 관통 전극들(450)은 하부 기판(100)과 재배선층(500)을 전기적으로 연결하기 위한 수직 연결 단자일 수 있다. 관통 전극들(450)은 금속을 포함할 수 있다. 예를 들어, 관통 전극들(450)은 구리(Cu)를 포함할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8을 참조하여, 패키지 기판(600)이 제공될 수 있다. 패키지 기판(600)은 그의 상부면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 또는, 패키지 기판(600)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 패키지 기판(600)은 그의 상부면 상에 배치되는 패드들을 가질 수 있다.
패키지 기판(600)의 아래에 외부 단자들(602)이 배치될 수 있다. 상세하게는, 외부 단자들(602)은 패키지 기판(600)의 하부면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 외부 단자들(602)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자들(602)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(BGA), 파인 볼 그리드 어레이FBGA) 또는 랜드 그리드 어레이(LGA) 형태로 제공될 수 있다.
패키지 기판(600) 상에 인터포저 기판(100)이 제공될 수 있다. 인터포저 기판(100)은 도 1 내지 도 5를 참조하여 설명한 재배선 기판(100)에 해당할 수 있다.
인터포저 기판(100)은 패키지 기판(600)의 상부면 상에 실장될 수 있다. 인터포저 기판(100)의 하부면 상에 기판 단자들(105)이 배치될 수 있다. 기판 단자들(105)은 패키지 기판(600)의 상기 패드들와 인터포저 기판(100)의 언더 범프 패턴들(124) 사이에 제공될 수 있다. 기판 단자들(105)은 인터포저 기판(100)을 패키지 기판(600)에 전기적으로 연결시킬 수 있다. 예를 들어, 인터포저 기판(100)은 패키지 기판(600)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 기판 단자들(105)은 솔더 볼 또는 솔더 범프 등을 포함할 수 있다.
패키지 기판(600)과 인터포저 기판(100) 사이에 제 1 언더필(under fill) 막(604)이 제공될 수 있다. 제 1 언더필 막(604)은 패키지 기판(600)과 인터포저 기판(100) 사이의 공간을 채우고, 기판 단자들(105)을 둘러쌀 수 있다.
인터포저 기판(100) 상에 칩 스택(CS)이 배치될 수 있다. 칩 스택(CS)은 베이스 기판, 상기 베이스 기판 상에 적층되는 제 1 반도체 칩들(720), 및 제 1 반도체 칩들(720)을 둘러싸는 제 1 몰딩막(730)을 포함할 수 있다. 이하, 칩 스택(CS)의 구성을 상세히 설명한다.
상기 베이스 기판은 베이스 반도체 칩(710)일 수 있다. 예를 들어, 상기 베이스 기판은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 이하, 베이스 반도체 칩(710)은 상기 베이스 기판과 동일한 구성 요소를 지칭하는 것이며, 상기 베이스 반도체 칩과 베이스 기판과 동일한 참조 번호를 사용할 수 있다.
베이스 반도체 칩(710)은 베이스 회로층(712) 및 베이스 관통 전극들(714)을 포함할 수 있다. 베이스 회로층(712)은 베이스 반도체 칩(710)의 하부면 상에 제공될 수 있다. 베이스 회로층(712)은 집적 회로를 포함할 수 있다. 예를 들어, 베이스 회로층(712)은 메모리 회로일 수 있다. 즉, 베이스 반도체 칩(710)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 베이스 관통 전극들(714)은 인터포저 기판(100)의 상부면에 수직한 방향으로 베이스 반도체 칩(710)을 관통할 수 있다. 베이스 관통 전극들(714)과 베이스 회로층(712)은 전기적으로 연결될 수 있다. 베이스 반도체 칩(710)의 하부면은 활성면(active surface)일 수 있다. 다른 실시예들에 따르면, 상기 베이스 기판은 베이스 반도체 칩(710)을 포함하지 않는 배선 기판일 수 있다.
베이스 반도체 칩(710)은 보호막 및 제 1 연결 단자들(716)을 더 포함할 수 있다. 상기 보호막은 베이스 반도체 칩(710)의 하부면 상에 배치되어, 베이스 회로층(712)을 덮을 수 있다. 상기 보호막은 실리콘 질화물(SiN)을 포함할 수 있다. 제 1 연결 단자들(716)은 베이스 반도체 칩(710)의 하부면 상에 제공될 수 있다. 제 1 연결 단자들(716)은 베이스 회로층(712)의 집적 회로와 전기적으로 연결될 수 있다. 제 1 연결 단자들(716)은 상기 보호막으로부터 노출될 수 있다.
제 1 반도체 칩(720)은 베이스 반도체 칩(710) 상에 실장될 수 있다. 즉, 제 1 반도체 칩(720)은 베이스 반도체 칩(710)과 칩 온 웨이퍼(chip on wafer: COW) 구조를 이룰 수 있다. 제 1 반도체 칩(720)의 폭은 베이스 반도체 칩(710)의 폭보다 작을 수 있다.
제 1 반도체 칩(720)은 제 1 회로층(722) 및 제 1 관통 전극들(724)을 포함할 수 있다. 제 1 회로층(722)은 메모리 회로를 포함할 수 있다. 즉, 제 1 반도체 칩(720)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 제 1 회로층(722)은 베이스 회로층(712)과 동일한 회로를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 관통 전극들(724)은 인터포저 기판(100)의 상부면에 수직한 방향으로 제 1 반도체 칩(720)을 관통할 수 있다. 제 1 관통 전극들(724)과 제 1 회로층(722)은 전기적으로 연결될 수 있다. 제 1 반도체 칩(720)의 하부면은 활성면(active surface)일 수 있다. 제 1 반도체 칩(720)의 하부면 상에 제 1 칩 범프들(726)이 제공될 수 있다. 제 1 칩 범프들(726)은 베이스 반도체 칩(710)과 제 1 반도체 칩(720) 사이에서, 베이스 반도체 칩(710) 및 제 1 반도체 칩(720)을 전기적으로 연결시킬 수 있다.
제 1 반도체 칩(720)은 복수로 제공될 수 있다. 예를 들어, 베이스 반도체 칩(710) 상에 복수 개의 제 1 반도체 칩들(720)이 적층될 수 있다. 제 1 반도체 칩들(720)은 8개 내지 32개가 적층될 수 있다. 제 1 칩 범프들(726)은 제 1 반도체 칩들(720) 사이에 각각 제공될 수 있다. 이때, 최상단에 배치되는 제 1 반도체 칩(720)은 제 1 관통 전극(724)을 포함하지 않을 수 있다. 또한, 최상단에 배치되는 제 1 반도체 칩(720)의 두께는 그의 아래에 배치되는 제 1 반도체 칩들(720)의 두께보다 두꺼울 수 있다.
도시하지는 않았으나, 접착층이 제 1 반도체 칩들(720) 사이에 제공될 수 있다. 상기 접착층은 비전도성 필름(non-conductive film: NCF)을 포함할 수 있다. 상기 접착층은 제 1 반도체 칩들(720) 사이의 제 1 칩 범프들(726) 사이에 개재되어, 제 1 칩 범프들(726) 간에 전기적 쇼트의 발생을 방지할 수 있다.
베이스 반도체 칩(710)의 상부면 상에 제 1 몰딩막(730)이 배치될 수 있다. 제 1 몰딩막(730)은 베이스 반도체 칩(710)을 덮을 수 있으며, 제 1 반도체 칩들(720)을 둘러쌀 수 있다. 제 1 몰딩막(730)의 상부면은 최상단의 제 1 반도체 칩(720)의 상부면과 공면을 이룰 수 있으며, 최상단의 제 1 반도체 칩(720)은 제 1 몰딩막(730)으로부터 노출될 수 있다. 제 1 몰딩막(730)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 제 1 몰딩막(730)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
상기와 같이 칩 스택(CS)이 제공될 수 있다. 칩 스택(CS)은 인터포저 기판(100) 상에 실장될 수 있다. 예를 들어, 칩 스택(CS)은 베이스 반도체 칩(710)의 제 1 연결 단자들(716)을 통해 인터포저 기판(100)의 상부 기판 패드(160)에 접속될 수 있다. 제 1 연결 단자들(716)은 인터포저 기판(100)의 상부 기판 패드(160)와 베이스 회로층(712) 사이에 제공될 수 있다.
인터포저 기판(100)과 칩 스택(CS) 사이에 제 2 언더필(under fill) 막(704)이 제공될 수 있다. 제 2 언더필 막(704)은 인터포저 기판(100)과 베이스 반도체 칩(710) 사이의 공간을 채우고, 제 1 연결 단자들(716)을 둘러쌀 수 있다.
인터포저 기판(100) 상에 제 2 반도체 칩(800)이 배치될 수 있다. 제 2 반도체 칩(800)은 칩 스택(CS)과 이격되어 배치될 수 있다. 제 2 반도체 칩(800)의 두께는 제 1 반도체 칩들(720)의 두께보다 두꺼울 수 있다. 제 2 반도체 칩(800)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 2 반도체 칩(800)은 제 2 회로층(802)을 포함할 수 있다. 제 2 회로층(802)은 로직 회로를 포함할 수 있다. 즉, 제 2 반도체 칩(800)은 로직 칩(logic chip)일 수 있다. 제 2 반도체 칩(800)의 하부면은 활성면(active surface)이고, 제 2 반도체 칩(800)의 상부면은 비활성면(inactive surface)일 수 있다. 제 2 반도체 칩(800)의 하부면 상에 제 2 연결 단자들(804)이 제공될 수 있다. 제 2 연결 단자들(804)은 제 2 회로층(802)의 집적 회로와 전기적으로 연결될 수 있다.
제 2 반도체 칩(800)은 인터포저 기판(100) 상에 실장될 수 있다. 예를 들어, 제 2 반도체 칩(800)은 제 2 연결 단자들(804)을 통해 인터포저 기판(100)의 상부 기판 패드들(160)에 접속될 수 있다. 제 2 연결 단자들(804)은 인터포저 기판(100)의 상부 기판 패드들(160)과 제 2 회로층(802) 사이에 제공될 수 있다
인터포저 기판(100)과 제 2 반도체 칩(800) 사이에 제 3 언더필(under fill) 막(806)이 제공될 수 있다. 제 3 언더필 막(806)은 인터포저 기판(100)과 제 2 반도체 칩(800) 사이의 공간을 채우고, 제 2 연결 단자들(804)을 둘러쌀 수 있다.
인터포저 기판(100) 상에 제 2 몰딩막(900)이 제공될 수 있다. 제 2 몰딩막(900)은 인터포저 기판(100)의 상부면을 덮을 수 있다. 제 2 몰딩막(900)은 칩 스택(CS) 및 제 2 반도체 칩(800)을 둘러쌀 수 있다. 제 2 몰딩막(900)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 몰딩막(900)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다
도 9 내지 도 21은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 9를 참조하여, 캐리어 기판(1000)이 제공될 수 있다. 캐리어 기판(1000)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 캐리어 기판(1000)은 캐리어 기판(1000)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
캐리어 기판(1000) 상에 제 1 절연막(110)이 형성될 수 있다. 제 1 절연막(110)은 캐리어 기판(1000) 상에 절연 물질을 도포 및 경화하여 형성될 수 있다. 제 1 절연막(110)은 캐리어 기판(1000)의 상부면을 덮을 수 있다. 상기 절연 물질은 감광성 절연 물질(PID)을 포함할 수 있다.
제 1 절연막(110)을 패터닝하여 제 1 홀들(h1)이 형성될 수 있다. 제 1 홀들(h1)은 캐리어 기판(1000)의 상부면을 노출시킬 수 있다. 제 1 홀들(h1)을 후술되는 공정에서 언더 범프 패턴들(124, 도 11 참조)의 제 1 테일부(128, 도 11 참조)가 형성되는 영역을 정의할 수 있다. 제 1 홀들(h1)이 외부 단자들이 접속되는 언더 범프 패턴들(124)의 제 1 테일부(128)가 형성되는 영역을 정의하는 바, 제 1 홀들(h1)의 폭은 충분히 넓게 형성될 수 있다. 예를 들어, 제 1 홀들(h1)의 폭은 후술되는 공정에서 설명되는 제 2 홀들(h2, 도 13 참조)의 폭보다 클 수 있다.
도 10을 참조하여, 제 1 절연막(110) 상에 제 1 시드/배리어막(115)이 형성될 수 있다. 제 1 시드/배리어막(115)은 제 1 절연막(110)의 상부면을 덮을 수 있다. 제 1 시드/배리어막(115)은 제 1 홀들(h1) 내를 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 제 1 시드/배리어막(115)은 제 1 홀들(h1)의 내측면 및 바닥면을 따라 형성될 수 있다.
제 1 시드/배리어막(115) 상에 제 1 도전층(129)이 형성될 수 있다. 예를 들어, 제 1 시드/배리어막(115)을 시드로 도금 공정을 수행하여 제 1 도전층(129)이 형성될 수 있다. 상기 도금 공정은 전해 도금(electro plating)을 포함할 수 있다. 제 1 도전층(129)은 제 1 절연막(110)의 상부면을 덮고, 제 1 홀들(h1)의 내부를 채울 수 있다. 제 1 도전층(129)이 제 1 절연막(110)의 전면에 걸쳐 형성되기 때문에, 제 1 도전층(129)의 상부면(129a)은 평탄하게 형성될 수 있다. 증착되는 제 1 도전층(129)의 두께가 두꺼울수록 제 1 도전층(129)의 상부면(129a)은 보다 평탄하게 형성될 수 있다. 일 예로, 제 1 도전층(129)의 두께는 후술되는 공정에서 형성되는 제 2 도전 패턴(140)의 두께와 동일하거나, 보다 두꺼울 수 있다.
도 11을 참조하여, 제 1 도전층(129) 상에 제 1 마스크 패턴(MP1)이 형성될 수 있다. 예를 들어, 제 1 도전층(129) 상에 포토 레지스트(photoresist: PR)층을 형성한 후, 상기 포토 레지스트층에 노광 및 현상 공정을 수행하여 제 1 마스크 패턴(MP1)이 형성될 수 있다. 제 1 마스크 패턴(MP1)의 패턴은 제 1 도전층(129)의 상부면을 노출시킬 수 있다. 제 1 마스크 패턴(MP1)에 의해 덮이는 영역은 제 1 도전 패턴(120)이 형성되는 영역일 수 있다. 예를 들어, 제 1 홀들(h1)은 제 1 마스크 패턴(MP1)에 의해 덮일 수 있다.
도 12를 참조하여, 제 1 도전층(129) 및 제 1 시드/배리어막(115)이 패터닝될 수 있다. 상세하게는, 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여, 제 1 도전층(129) 상에 식각 공정이 수행될 수 있다. 제 1 도전층(129)이 패터닝되어 제 1 도전 패턴(120)이 형성될 수 있다. 예를 들어, 제 1 도전층(129)에 상기 식각 공정이 수행되어 제 1 배선 패턴(122) 및 언더 범프 패턴들(124)이 분리될 수 있다. 제 1 도전층(129)이 식각되어 노출되는 제 1 시드/배리어막(115) 상에 상기 식각 공정이 계속하여 수행될 수 있다. 제 1 시드/배리어막(115)이 패터닝되어 제 1 절연막(110)의 상부면이 노출될 수 있다. 상기 식각 공정에 의해 제 1 시드/배리어막(115)은 제 1 배선 패턴(122)의 아래 및 언더 범프 패턴들(124)의 아래에만 잔여할 수 있다.
제 1 마스크 패턴(MP1)을 식각 마스크로 이용하는 식각 공정을 이용하여 제 1 도전층(129) 및 제 1 시드/배리어막(115)이 패터닝는 바, 상기 식각 공정의 식각 깊이(ed)가 깊어질수록 식각 폭(ew)은 작아질 수 있다. 또는, 도시하지는 않았으나, 제 1 마스크 패턴(MP1)의 바로 아래에서 제 1 도전층(129)의 상부가 과식각되어 형성되는 언더 컷(undercut)이 발생할 수 있다. 따라서, 제 1 절연막(110) 상에 위치하는 제 1 배선 패턴(122)의 측면 및 언더 범프 패턴들(124)의 제 1 헤드부(126)의 측면은 제 1 절연막(110)의 상부면에 대해 경사지도록 형성될 수 있다. 상기와 같이, 제 1 절연막(110) 및 제 1 도전 패턴(120)을 포함하는 제 1 배선층(RL1)이 형성될 수 있다.
도 13을 참조하여, 제 1 절연막(110) 상에 제 2 절연막(130)이 형성될 수 있다. 제 2 절연막(130)은 제 1 절연막(110) 상에서 절연 물질을 도포 및 경화하여 형성될 수 있다. 제 2 절연막(130)은 제 1 도전 패턴(120)을 덮을 수 있다. 상기 절연 물질은 감광성 절연 물질(PID)을 포함할 수 있다.
제 2 절연막(130)을 패터닝하여 제 2 홀들(h2)이 형성될 수 있다. 제 2 홀들(h2)은 제 1 도전 패턴(120)의 상부면을 노출시킬 수 있다. 제 2 홀들(h2)을 후술되는 공정에서 연결 패턴들(144)의 제 2 테일부(148)가 형성되는 영역을 정의할 수 있다. 제 2 홀들(h2)의 폭은 상기한 제 1 홀들(h1)의 폭보다 작을 수 있다.
반도체 패키지의 집적도가 향상됨에 따라, 일반적으로 재배선 기판의 배선층들은 SAP(semi addictive process) 공정을 이용하여 형성되고 있다. 도 14 및 도 15는 SAP(semi addictive process) 공정을 이용하여 제 1 배선층을 형성하는 예시를 도시한 도면들이다.
도 14를 참조하여, 도 9의 결과물 상에, 제 1 절연막(110) 상에 제 1 시드/배리어막(115)이 형성될 수 있다. 제 1 시드/배리어막(115)은 제 1 절연막(110)의 상부면 및 제 1 홀들(h1)의 내부를 컨포멀(conformal)하게 덮을 수 있다.
제 1 시드/배리어막(115) 상에 제 2 마스크 패턴(MP2)이 형성될 수 있다. 예를 들어, 제 1 시드/배리어막(115) 상에 포토 레지스트(PR)층을 형성한 후, 상기 포토 레지스트층에 노광 및 현상 공정을 수행하여 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)의 패턴은 제 1 시드/배리어막(115)의 상부면을 노출시킬 수 있다. 제 2 마스크 패턴(MP2)에 의해 노출되는 영역은 제 1 도전 패턴(120')이 형성되는 영역일 수 있다. 예를 들어, 제 1 홀들(h1)은 제 2 마스크 패턴(MP2)에 의해 노출될 수 있다. 제 2 마스크 패턴(MP2)은 노광 및 형상을 통해 상기 패턴이 형성되는 바, 제 2 마스크 패턴(MP2)의 상기 패턴의 내측면은 제 1 절연막(110)의 상부면에 대해 수직할 수 있다.
제 1 시드/배리어막(115) 상에 제 1 도전 패턴(120')이 형성될 수 있다. 예를 들어, 제 1 시드/배리어막(115)을 시드로 도금 공정을 통해, 제 2 마스크 패턴(MP2)의 패턴 내에 금속 물질을 채워 제 1 도전 패턴(120')이 형성될 수 있다. 상기 도금 공정은 전해 도금(electro plating)을 포함할 수 있다. 제 2 마스크 패턴(MP2)의 상기 패턴의 내측면이 제 1 절연막(110)의 상부면에 대해 수직하고, 이에 따라 상기 패턴의 상기 내측면과 접하는 제 1 배선 패턴(122')의 측면 및 언더 범프 패턴들(124')의 제 1 헤드부(126')의 측면은 제 1 절연막(110)의 상부면에 대해 수직할 수 있다.
상기와 같이, 제 2 마스크 패턴(MP2)에 의해 노출되는 제 1 시드/배리어막(115) 만을 시드로 상기 도금 공정을 수행하는 경우, 제 1 시드/배리어막(115)의 면적에 비해 상기 도금 공정의 시드 면적이 작을 수 있다. 이에 따라, 시드/배리어막(115)의 면적과 시드 면적의 차이에 의해, 전류 과밀(current crowding) 현상이 발생할 수 있으며, 위치에 따라 도금 두께가 달리질 수 있다. 특히, 넓은 면적에서 깊은 두께의 도금이 수행되어야 하는 제 1 홀들(h1) 내에서는 언더 범프 패턴들(124')의 상부면이 아래로 함몰되도록 형성될 수 있으며, 더욱이 언더 범프 패턴들(124')의 상기 상부면이 제 1 배선 패턴(122')의 상부면보다 낮도록 형성될 수 있다. 즉, 제 1 도전 패턴(120')에 기복(undulation)이 발생할 수 있다.
도 15를 참조하여, 제 1 절연막(110) 상에 제 2 절연막(130')이 형성될 수 있다. 제 2 절연막(130')은 제 1 절연막(110) 상에서 절연 물질을 도포 및 경화하여 형성될 수 있다. 제 2 절연막(130')은 제 1 도전 패턴(120')을 덮을 수 있다. 제 2 절연막(130')을 패터닝하여 제 2 홀들(h2)이 형성될 수 있다. 제 2 홀들(h2)은 제 1 도전 패턴(120')의 상부면을 노출시킬 수 있다. 제 1 도전 패턴(120')의 상부면에 기복(undulation)이 형성되는 바, 제 1 도전 패턴(120') 상에 형성되는 제 2 절연막(130') 역시 기복이 발생할 수 있다. 이 경우, 제 2 절연막(130') 상에 형성되는 제 2 도전 패턴과 제 1 도전 패턴(120') 사이의 간격이 일정치 않아 제 2 도전 패턴과 제 1 도전 패턴(120') 간의 단락이 발생할 수 있으며, 배선층들 간의 박리 등이 발생할 수 있다.
본 발명의 실시예들에 따르면, 도 11에 도시된 바와 같이 제 1 도전층(129)이 제 1 절연막(110)의 전면에 걸쳐 형성되기 때문에, 제 1 도전층(129)의 상부면(129a)은 평탄하게 형성될 수 있다. 특히, 제 1 홀(h1) 상에서 제 1 도전층(129)의 상부면(129aa)과 제 1 절연막(110)의 상부면 상에서 제 1 도전층(129)의 상부면(129ab)이 동일한 레벨에 위치하도록, 제 1 도전층(129)이 형성될 수 있다. 이에 따라, 제 1 도전층(129)을 패터닝하여 형성되는 제 1 배선 패턴(122, 도 13 참조)의 상부면 및 언더 범프 패턴들(124, 도 13 참조)의 상부면도 평탄하게 형성될 수 있다. 더욱이, 제 1 배선 패턴(122)의 상부면 및 언더 범프 패턴들(124)의 상부면은 동일한 레벨에 위치하도록 형성될 수 있다. 즉, 제 1 도전 패턴(120, 도 13 참조)에 기복(undulation)이 발생하지 않을 수 있다. 더욱이, 제 1 도전 패턴(120)의 상부면이 평탄하게 형성되는 바, 제 1 도전 패턴(120) 상에 형성되는 제 2 절연막(130, 도 13 참조)에 기복이 발생하지 않을 수 있다. 즉, 불량 발생이 적은 반도체 패키지의 제조 방법이 제공될 수 있다.
도 16을 참조하여, 도 13의 결과물 상에, 제 2 절연막(130) 상에 제 2 시드/배리어막(135)이 형성될 수 있다. 제 2 시드/배리어막(135)은 제 2 절연막(130)의 상부면을 덮을 수 있다. 제 2 시드/배리어막(135)은 제 2 홀들(h2) 내를 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 제 2 시드/배리어막(135)은 제 2 홀들(h2)의 내측면 및 바닥면을 따라 형성될 수 있다.
제 2 시드/배리어막(135) 상에 제 3 마스크 패턴(MP3)이 형성될 수 있다. 예를 들어, 제 2 시드/배리어막(135) 상에 포토 레지스트(PR)층을 형성한 후, 상기 포토 레지스트층에 노광 및 현상 공정을 수행하여 제 3 마스크 패턴(MP3)이 형성될 수 있다. 제 3 마스크 패턴(MP3)의 노출 패턴은 제 2 시드/배리어막(135)의 상부면을 노출시킬 수 있다. 제 3 마스크 패턴(MP3)에 의해 노출되는 영역은 제 2 도전 패턴(140)이 형성되는 영역일 수 있다. 예를 들어, 제 2 홀들(h2)은 제 3 마스크 패턴(MP3)에 의해 노출될 수 있다. 제 3 마스크 패턴(MP3)은 노광 및 형상을 통해 상기 노출 패턴이 형성되는 바, 제 3 마스크 패턴(MP3)의 상기 노출 패턴의 내측면은 제 2 절연막(130)의 상부면에 대해 수직할 수 있다.
다른 실시예들에 따르면, 도 17에 도시된 바와 같이, 제 2 시드/배리어막(135) 상에 희생막을 형성한 후, 상기 희생막을 식각하여 제 3 마스크 패턴(MP3)이 형성될 수 있다. 이 경우, 제 3 마스크 패턴(MP3)의 상기 패턴의 내측면은 제 2 절연막(130)의 상부면에 대해 경사질 수 있다. 예를 들어, 제 3 마스크 패턴(MP3)의 상기 패턴은 상기 패턴의 바닥면을 향할수록 폭이 작아질 수 있다. 이 경우, 도 3의 실시예에 따른 반도체 패키지가 형성될 수 있다. 이하, 도 16의 실시예를 기준으로 계속 설명하도록 한다.
도 18을 참조하여, 제 2 시드/배리어막(135) 상에 제 2 도전 패턴(140)이 형성될 수 있다. 예를 들어, 제 2 시드/배리어막(135)을 시드로 도금 공정을 통해, 제 3 마스크 패턴(MP3)의 패턴 내에 금속 물질을 채워 제 2 도전 패턴(140)이 형성될 수 있다. 상기 도금 공정은 전해 도금(electro plating)을 포함할 수 있다. 제 3 마스크 패턴(MP3)의 상기 패턴의 내측면이 제 2 절연막(130)의 상부면에 대해 수직하고, 이에 따라 상기 패턴의 상기 내측면과 접하는 제 2 배선 패턴(142)의 측면 및 연결 패턴들(144)의 제 2 헤드부(146)의 측면은 제 2 절연막(130)의 상부면에 대해 수직할 수 있다.
도 19를 참조하여, 제 3 마스크 패턴(MP3)이 제거될 수 있다. 제 3 마스크 패턴(MP3)이 제거됨에 따라, 제 2 시드/배리어막(135)의 상부면이 노출될 수 있다. 제 2 도전 패턴(140)을 식각 마스크로 제 2 시드/배리어막(135)이 식각될 수 있다. 상기 식각 공정에 의해 제 2 시드/배리어막(135)은 제 2 배선 패턴(142)의 아래 및 연결 패턴들(144)의 아래에만 잔여할 수 있다. 상기와 같이, 제 2 절연막(130) 및 제 2 도전 패턴(140)을 포함하는 제 2 배선층(RL2)이 형성될 수 있다.
포토 레지스트층을 노광 및 현상하여 형성된 제 3 마스크 패턴(MP3)은 미세 패턴을 형성하기 보다 용이할 수 있으며, 제 3 마스크 패턴(MP3)의 패턴 내에 도전 물질을 채워 형성된 제 2 도전 패턴(140)은 배선 집적도가 높을 수 있다. 또한, 언더 범프 패턴(124)에 비해 좁은 폭을 갖는 연결 패턴들(144)은 도금 공정 시 기복(undulation)의 발생이 적을 수 있다.
본 발명의 실시예에 따르면, 넓은 폭의 언더 범프 패턴들(124)이 형성되는 제 1 배선층(RL1)은 기복(undulation)이 발생하지 않도록 형성하는 동시에, 좁은 폭의 연결 패턴들(144)이 형성되는 제 2 배선층(RL2)은 배선 집적도가 높도록 형성될 수 있다. 즉, 구조적 안정성 및 전기적 특성이 모두 향상된 반도체 패키지가 제조될 수 있다.
도 20을 참조하여, 제 2 절연막(130) 상에 제 3 절연막(150)이 형성될 수 있다. 제 3 절연막(150)은 제 2 절연막(130) 상에서 절연 물질을 도포 및 경화하여 형성될 수 있다. 제 3 절연막(150)은 제 2 도전 패턴(140)을 덮을 수 있다. 상기 절연 물질은 감광성 절연 물질(PID)을 포함할 수 있다.
도 21을 참조하여, 제 3 절연막(150) 상에 상부 기판 패드(160)가 형성될 수 있다. 예를 들어, 제 3 절연막(150)을 패터닝하여 제 2 도전 패턴(140)을 노출하는 제 3 홀을 형성한 후, 제 3 절연막(150) 상에 시드/배리어막 및 도전층을 형성하고, 상기 시드/배리어막 및 상기 도전층을 패터닝하여 제 3 시드/배리어막(155) 및 상부 기판 패드(160)가 형성될 수 있다. 상기와 같이, 제 1 배선층(RL1), 제 2 배선층(RL2), 제 3 절연막(150) 및 상부 기판 패드(160)는 재배선 기판(100)을 구성할 수 있다.
재배선 기판(100) 상에 반도체 칩(200)이 실장될 수 있다. 일 예로, 반도체 칩(200)은 플립 칩(flip chip) 방식으로 재배선 기판(100)에 실장될 수 있다. 반도체 칩(200)은 반도체 칩(200)의 상기 하부면 상에 제공되는 칩 패드(202)를 가질 수 있다. 칩 패드(202)는 반도체 칩(200) 내의 집적 회로와 전기적으로 연결될 수 있다. 반도체 칩(200)의 상기 하부면 상에 칩 연결 단자들(204)이 제공될 수 있다. 칩 연결 단자들(204)은 칩 패드들(202)과 상부 기판 패드들(160)을 연결할 수 있다.
도 1을 다시 참조하여, 재배선 기판(100) 상에 몰딩막(300)이 형성될 수 있다. 예를 들어, 재배선 기판(100) 상에 반도체 칩(200)을 덮도록 절연 물질을 도포한 후, 상기 절연 물질을 경화하여 몰딩막(300)이 형성될 수 있다. 예를 들어, 상기 절연 물질은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
재배선 기판(100)의 하부면 상에 보호층(102)이 형성될 수 있다. 구체적으로는, 캐리어 기판(1000)이 제거되어, 제 1 배선층(RL1)의 하부면이 노출될 수 있다. 제 1 배선층(RL1)의 하부면 상에 절연 물질을 증착하여 보호층(102)이 형성될 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 있다. 이후 보호층(102)을 패터닝하여 언더 범프 패턴(124)의 하부면을 노출시킬 수 있다.
재배선 기판(100)의 하부면 상에 기판 단자들(105)이 제공될 수 있다. 상세하게는, 기판 단자들(105)은 보호층(102)에 의해 노출되는 언더 범프 패턴들(124) 상에 배치될 수 있다. 기판 단자들(105)은 솔더 볼 또는 솔더 범프를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 재배선 기판 110: 제 1 절연막
120: 제 1 도전 패턴 122: 제 1 배선 패턴
124: 언더 범프 패턴 130: 제 2 절연막
140: 제 2 도전 패턴 142: 제 2 배선 패턴
144: 제 1 연결 패턴 200: 반도체 칩
300: 몰딩막

Claims (10)

  1. 하부 기판;
    상기 하부 기판 상에 실장되는 하부 반도체 칩;
    상기 하부 반도체 칩 상에 배치되는 재배선층;
    상기 재배선층 상에 실장되는 상부 반도체 칩; 및
    상기 하부 반도체 칩의 일측에서 상기 하부 기판과 상기 재배선층을 연결하는 관통 전극을 포함하되,
    상기 하부 기판은:
    제 1 절연막;
    상기 제 1 절연막 상에 배치되고, 서로 수평으로 이격된 배선 패턴 및 언더 범프 패턴을 갖는 제 1 도전 패턴;
    상기 제 1 절연막 상에 제공되고, 상기 제 1 도전 패턴을 덮는 제 2 절연막; 및
    상기 제 2 절연막 상에 제공되는 제 2 도전 패턴을 포함하고,
    상기 언더 범프 패턴은 상기 제 1 절연막 상에서 수평하게 연장되는 제 1 헤드부, 및 상기 제 1 절연막을 수직하게 관통하여 상기 제 1 절연막의 하부면 상으로 노출되는 제 1 테일부를 포함하고,
    상기 언더 범프 패턴의 상기 제 1 헤드부는, 상기 제 1 절연막 상에 위치하고 상기 제 1 절연막의 상부면에 대해 경사진 제 1 측면을 갖고,
    상기 제 2 도전 패턴은, 상기 제 2 절연막 상에 위치하고 상기 제 2 절연막의 상부면에 대해 수직한 제 2 측면을 갖는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 배선 패턴의 상부면은 상기 언더 범프 패턴의 상부면과 동일한 레벨에 위치하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 언더 범프 패턴의 상부면은 상기 제 1 절연막의 상기 상부면과 실질적으로 평행한 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 언더 범프 패턴의 상기 제 1 헤드부의 두께는 수평적 위치에 따라 균일한 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 2 도전 패턴은 상기 제 2 절연막 상에서 수평하게 연장되는 제 2 헤드부, 및 상기 제 2 절연막을 수직하게 관통하여 상기 제 1 도전 패턴에 접속되는 제 2 테일부를 포함하되,
    상기 제 2 측면은 상기 제 2 헤드부의 측면인 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 배선 패턴은, 상기 제 1 절연막 상에 위치하고 상기 제 1 절연막의 상기 상부면에 대해 경사진 제 5 측면을 갖는 반도체 패키지.
  7. 패키지 기판;
    기판 단자를 이용하여 상기 패키지 기판 상에 실장되는 인터포저 기판;
    상기 인터포저 기판 상에 배치되고, 수직으로 적층되는 제 1 반도체 칩들을 포함하는 칩 스택; 및
    상기 인터포저 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩을 포함하되,
    상기 인터포저 기판은:
    제 1 절연막;
    상기 제 1 절연막을 관통하여 상기 제 1 절연막의 하부면 상으로 노출되고, 상기 제 1 절연막 상으로 돌출되는 언더 범프 패턴;
    상기 제 1 절연막 상에 제공되고, 상기 언더 범프 패턴을 덮는 제 2 절연막;
    상기 제 2 절연막 상에 제공되고, 상기 언더 범프 패턴에 전기적으로 연결되는 도전 패턴; 및
    상기 제 2 절연막 상에 제공되고, 상기 도전 패턴을 덮는 제 3 절연막을 포함하고,
    상기 기판 단자는 상기 제 1 절연막의 상기 하부면 상으로 노출되는 상기 언더 범프 패턴의 하부면 상에 제공되고,
    상기 제 1 절연막 상에서 수평하게 연장되는 상기 언더 범프 패턴의 헤드부는 상기 제 1 절연막의 상부면에 대해 경사진 제 1 측면을 갖고,
    상기 도전 패턴은 상기 제 2 절연막 상에 위치하고, 상기 제 1 측면에 대해 경사진 제 2 측면을 갖고,
    상기 언더 범프 패턴의 상부면은 상기 제 1 절연막의 상기 상부면과 실질적으로 평행한 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 인터포저 기판은 상기 제 1 절연막 상에서 상기 언더 범프 패턴과 이격되어 배치되는 배선 패턴을 더 포함하되,
    상기 배선 패턴은 상기 제 1 절연막 상에서 수평하게 연장되고,
    상기 배선 패턴의 상부면은 상기 언더 범프 패턴의 상기 상부면과 동일한 레벨에 위치하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 도전 패턴의 상기 제 2 측면은 상기 제 2 절연막 상에 위치하고 상기 제 2 절연막의 상부면에 대해 수직한 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 언더 범프 패턴의 상기 헤드부의 두께는 수평적 위치에 따라 균일한 반도체 패키지.
KR1020210130846A 2021-10-01 2021-10-01 반도체 패키지 및 그 제조 방법 KR20230048195A (ko)

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