KR20230068687A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

패키지 기판, 상기 패키지 기판 상에 실장되는 반도체 칩, 상기 패키지 기판 상에서 상기 반도체 칩을 덮는 몰딩막, 및 상기 몰딩막 상에 배치되는 안테나 패턴을 포함하는 반도체 패키지를 제공하되, 상기 몰딩막은 그의 제 1 측면에 형성되는 제 1 트렌치를 갖고, 상기 제 1 트렌치는 상기 몰딩막의 상부면으로부터 상기 몰딩막의 하부면을 향하여 연장되는 라인 형상을 갖고, 상기 안테나 패턴은 상기 제 1 트렌치 내부를 채우는 제 1 연결 단자를 통해 상기 패키지 기판에 전기적으로 연결될 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 안테나를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들 또는 다양한 소자들을 함께 탑재하는 방향으로 진행되고 있다.
최근 전자기기의 고성능화의 추세에 따라, 스마트폰과 같은 모바일 디바이스에 실장되는 각종 부품의 경우 사용 주파수가 높아지고 대역폭이 증가하고 있다. 특히, mm-Wave 및 5G용 안테나 모듈의 경우, 소형화와 함께 안테나 모듈 내의 부품 간의 상호 간섭을 최소화할 것이 요구되고 있다. 또한, 세트 내의 실장 위치의 자유도를 확보하기 위해서, 모듈의 사이즈와 두께 등에 많은 제약이 있을 수밖에 없다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상되고, 소형화된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 불량의 발생이 적은 반도체 패키지의 제조 방법 및 이를 통해 제조된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 공정이 간소화된 반도체 패키지의 제조 방법 및 이를 통해 제조된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 반도체 칩, 상기 패키지 기판 상에서 상기 반도체 칩을 덮는 몰딩막, 및 상기 몰딩막 상에 배치되는 안테나 패턴을 포함할 수 있다. 상기 몰딩막은 그의 제 1 측면에 형성되는 제 1 트렌치를 가질 수 있다. 상기 제 1 트렌치는 상기 몰딩막의 상부면으로부터 상기 몰딩막의 하부면을 향하여 연장되는 라인 형상을 가질 수 있다. 상기 안테나 패턴은 상기 제 1 트렌치 내부를 채우는 제 1 연결 단자를 통해 상기 패키지 기판에 전기적으로 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 반도체 칩, 상기 패키지 기판 상에서 상기 반도체 칩을 덮는 몰딩막, 상기 몰딩막 상에 배치되는 안테나 패턴, 및 상기 몰딩막 상에서 상기 안테나 패턴과 연결되고, 상기 몰딩막의 제 1 측면을 따라 상기 패키지 기판을 향하여 연장되는 연결 단자를 포함할 수 있다. 상기 패키지 기판의 제 2 측면은 상기 몰딩막의 상기 제 1 측면과 공면(coplanar)을 이룰 수 있다. 상기 패키지 기판은 상기 제 2 측면 상으로 노출되는 기판 패드를 갖되, 상기 안테나 패턴은 상기 기판 패드에 접속될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 패키지 기판 상에 반도체 칩들을 실장하는 것, 상기 패키지 기판 상에 상기 반도체 칩들을 덮는 몰딩막을 형성하는 것, 상기 몰딩막 상에 안테나 패턴들을 형성하는 것, 상기 안테나 패턴들 각각은 상기 반도체 칩들 중 하나 상에 위치하고, 상기 몰딩막을 수직으로 관통하여 상기 패키지 기판의 기판 패드를 노출하는 관통 홀을 형성하는 것, 상기 관통 홀은 서로 인접한 상기 반도체 칩들의 사이에 위치하고, 상기 관통 홀 내에 도전 물질을 채워 상기 기판 패드 및 상기 안테나 패턴들을 연결하는 연결 단자를 형성하는 것, 및 상기 몰딩막 및 상기 패키지 기판에 싱귤레이션(singulation) 공정을 수행하는 것을 포함할 수 있다. 상기 싱귤레이션 공정 시, 배열된 패키지의 동일면을 공유하고 있는 상기 연결 단자를 절단하여 패키지를 분리할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 안테나 패턴을 패키지 기판에 연결하기 위한 연결 단자들이 안테나 패턴에 인접하게 배치될 수 있다. 반도체 패키지를 평면적으로 보았을 때 연결 단자들보다 외측으로는 몰딩막 및 패키지 기판이 제공되지 않을 수 있다. 이에 따라, 몰딩막 및 패키지 기판이 차지하는 평면적이 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.
또한, 본 발명의 실시예들에 따르면, 유전체층을 이용하여 안테나 패턴과 반도체 칩 또는 패키지 기판 사이에 발생할 수 있는 기생 커패시턴스가 작을 수 있으며, 유전체층을 구성하는 물질에 따라, 안테나 패턴과 반도체 칩 또는 패키지 기판 사이의 거리를 작게 유지할 수 있다. 즉, 전기적 특성이 향상되고 소형화된 반도체 패키지가 제공될 수 있다.
본 발명의 실시예들에 따르면, 도전층들을 형성하기 전에 기판 패드들을 제외한 패키지 기판의 다른 부분들 및 반도체 칩이 몰딩막 내에 매립되어 있으며, 도전층들을 형성하는 도금 공정 등의 공정에서 패키지 기판 및 반도체 칩이 오염되지 않을 수 있어, 반도체 패키지의 제조 공정 중 불량의 발생이 적을 수 있다. 또한, 반도체 패키지의 제조 공정 중 한번의 쏘잉 공정만을 이용하여 패키지 기판 및 몰딩막이 절단되고, 인접 패키지가 공유한 연결 단자들을 형성하기 위한 도전층이 가공될 수 있다. 즉, 반도체 패키지의 제조 공정이 간소화될 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 측면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 10 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도로, 도 1은 도 3의 A-A'선을 따라 자른 단면에 해당하고, 도 2는 도 3의 B-B'선을 따라 자른 단면에 해당한다. 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 측면도로, 반도체 패키지를 측방에서 바라본 도면에 해당한다. 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 1 내지 도 4를 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 재배선 기판(redistribution substrate)일 수 있다. 패키지 기판(100)은 상호 적층된 적어도 하나의 기판 배선층을 포함할 수 있다. 각각의 상기 기판 배선층은 기판 절연 패턴(110) 및 기판 절연 패턴(110) 내의 기판 배선 패턴(120)을 포함할 수 있다. 어느 하나의 기판 배선층의 기판 배선 패턴(120)은 인접한 다른 기판 배선층의 기판 배선 패턴(120)과 전기적으로 연결될 수 있다. 이하, 하나의 기판 배선층을 기준으로 패키지 기판(100)의 구성을 설명하도록 한다.
기판 절연 패턴(110)은 절연성 폴리머 또는 감광성 절연 물질(photoimageable dielectric: PID)을 포함할 수 있다. 예를 들어, 감광성 절연 물질은 감광성 폴리 이미드(polyimide: PI), 폴리벤조옥사졸(polybenzoxazole: PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다. 또는, 기판 절연 패턴(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 기판 절연 패턴(110)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 수 있다.
기판 절연 패턴(110) 상에 기판 배선 패턴(120)이 제공될 수 있다. 기판 배선 패턴(120)은 기판 절연 패턴(110) 상에서 수평으로 연장될 수 있다. 기판 배선 패턴(120)은 상기 기판 배선층 내의 재배선을 위한 구성일 수 있다. 기판 배선 패턴(120)은 도전 물질을 포함할 수 있다. 예를 들어, 기판 배선 패턴(120)은 구리(Cu)를 포함할 수 있다.
기판 배선 패턴(120)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 기판 배선 패턴(120)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 상기 헤드 부분 및 상기 테일 부분은 그들 사이에 경계면이 없을 수 있다. 이때, 상기 테일 부분과 연결되는 상기 헤드 부분의 폭은 상기 테일 부분의 폭보다 클 수 있다. 따라서, 기판 배선 패턴(120)의 상기 헤드 부분과 상기 테일 부분은 'T' 형상의 단면을 가질 수 있다.
기판 배선 패턴(120)의 상기 헤드 부분은 패키지 기판(100) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다. 상기 헤드 부분은 기판 절연 패턴(110)의 상부면 상에 제공될 수 있다. 예를 들어, 상기 헤드 부분은 기판 절연 패턴(110)의 상부면 상으로 돌출될 수 있다. 상기 기판 배선층들 중 최상단에 배치되는 기판 배선층의 기판 배선 패턴(120)의 상기 헤드 부분은 패키지 기판(100)에 반도체 칩(200)을 실장하기 위한 제 1 기판 패드들(122) 및 안테나 패턴(400)이 접속되기 위한 제 2 기판 패드들(124)에 해당할 수 있다. 제 2 기판 패드들(124)은 패키지 기판(100)을 통해 반도체 칩(200)과 전기적으로 연결될 수 있으며, 반도체 칩(200)은 제 2 기판 패드들(124)을 통해 안테나 입/출력 신호 등을 송수신할 수 있다. 필요 시 안테나 패턴(400)과 외부 RF 소자와의 연결을 위해서, 여분의 제 2 기판 패드들(124)은 후술되는 외부 단자들(105)로 연결 될 수도 있다. 제 1 기판 패드들(122)은 패키지 기판(100)의 중심부 상에 배치될 수 있으며, 제 2 기판 패드들(124)은 패키지 기판(100)의 외각부 상에 배치될 수 있다. 제 2 기판 패드들(124) 각각은 패키지 기판(100)의 측면들 중 어느 하나와 접할 수 있다. 즉, 제 2 기판 패드들(124)의 측면(124a)은 패키지 기판(100)의 측면들 상으로 노출될 수 있다.
기판 배선 패턴(120)의 상기 테일 부분은 패키지 기판(100) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 상기 테일 부분은 상기 헤드 부분의 하부면에 연결될 수 있다. 상기 테일 부분은 그의 아래에 배치되는 다른 기판 배선층에 접속될 수 있다. 예를 들어, 기판 배선 패턴(120)의 상기 테일 부분은 상기 헤드 부분의 상기 하부면으로부터 연장될 수 있으며, 기판 절연 패턴(110)을 관통하여 그의 아래에 배치되는 다른 기판 배선층의 기판 배선 패턴(120)의 상기 헤드 부분에 접속될 수 있다. 상기 기판 배선층들 중 최하단에 배치되는 기판 배선층의 기판 배선 패턴(120)의 상기 테일 부분은 기판 절연 패턴(110)의 하부면 상으로 노출될 수 있다. 최하단에서 기판 절연 패턴(110)의 하부면 상으로 노출되는 배치되는 기판 배선 패턴(120)의 상기 테일 부분은 패키지 기판(100)에 외부 단자들(105)을 접속시키기 위한 언더 범프 패드들(126)에 해당할 수 있다.
최하단의 상기 기판 배선층의 아래에 보호층(102)이 제공될 수 있다. 보호층(102)은 최하단의 기판 절연 패턴(110)의 하부면을 덮을 수 있다. 보호층(102)은 패키지 기판(100)의 하부면을 보호하기 위한 구성일 수 있다. 이때, 언더 범프 패드들(126)은 보호층(102)에 형성된 리세스에 의해 노출될 수 있다. 상기 리세스는 외부 단자들(105)이 제공되는 영역일 수 있다. 보호층(102)은 절연성 물질을 포함할 수 있다. 예를 들어, 보호층(102)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, ABF(Ajinomoto Build-up Film), 유기 물질 또는 무기 물질을 포함할 있다.
패키지 기판(100)의 아래에 외부 단자들(105)이 배치될 수 있다. 예를 들어, 외부 단자들(105)은 패키지 기판(100)의 하부면 상에 배치되는 언더 범프 패드들(126) 상에 배치될 수 있다. 보다 상세하게는, 외부 단자들(105)은 보호층(102)에 형성된 상기 리세스 내에서 언더 범프 패드들(126)의 하부면에 접속될 수 있다. 외부 단자들(105)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자(105)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 패키지 기판(100)의 상부면 상에 배치될 수 있다. 반도체 칩(200)의 직접 회로는 무선 주파수 직접 회로(RF IC: Radio Frequency Integrated Circuit)를 포함할 수 있다. 반도체 칩(200)은 후술되는 안테나 패턴(400)과 전기적으로 연결됨으로써, 다양한 방향으로 안테나 신호를 방사할 수 있다. 또는, 반도체 칩(200)의 상기 직접 회로는 복수의 전자 소자들을 포함할 수 있다. 예를 들어, 상기 직접 회로는 상기한 무선 주파수 직접 회로를 포함할 수 있으며, 이에 더하여 전원 직접 회로(PMIC: Power Management Integrated Circuit), 모뎀(Modem), 트랜시버(transceiver), PAM(power amp module), 주파수 필터(frequency filter), 또는 LNA(low noise amplifier) 등의 상기 무선 주파수 직접 회로를 구동하기 위한 다양한 전자 소자들을 함께 포함할 수 있다. 반도체 칩(200)에서 상기 무선 주파수 직접 회로 및 상기 전자 소자들을 포함하는 상기 직접 회로는 외부로부터 전달된 디지털 신호(일 예로, 베이스 밴드 신호 등)를 아날로그 신호(일 예로, 고주파 신호 등)로 변환하여 안테나 패턴(400)으로 공급할 수 있다. 또는, 반도체 칩(200)은 메모리 칩(memory chip), 로직 칩(logic chip) 또는 수동 소자(passive element)를 포함할 수도 있다. 반도체 칩(200)은 패키지 기판(100) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 반도체 칩(200)은 패키지 기판(100)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 패키지 기판(100)과 반도체 칩(200)의 위치에 따라, 반도체 칩(200)의 하부면은 반도체 칩(200)의 전면에 해당하고, 반도체 칩(200)의 상부면은 반도체 칩(200)의 후면에 해당할 수 있다. 반도체 칩(200)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다.
반도체 칩(200)은 반도체 칩(200)의 하부면 상에 제공되는 칩 패드들(210)을 가질 수 있다. 칩 패드들(210)은 반도체 칩(200) 내의 상기 집적 소자 또는 상기 집적 회로들과 전기적으로 연결될 수 있다.
반도체 칩(200)은 패키지 기판(100)에 실장될 수 있다. 반도체 칩(200)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 반도체 칩(200)의 전면은 패키지 기판(100)을 향할 수 있다. 이때, 반도체 칩(200)의 칩 패드들(210)의 아래에는 칩 단자들(220)이 제공될 수 있다. 반도체 칩(200)은 칩 단자들(220)을 통해 패키지 기판(100)에 실장될 수 있다. 칩 단자들(220)은 반도체 칩(200)의 칩 패드들(210)과 패키지 기판(100)의 제 1 기판 패드들(122)을 연결할 수 있다. 이와는 다르게, 반도체 칩(200)은 와이어 본딩(wire bonding) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 반도체 칩(200)은 칩 패드들(210)이 상방을 향하도록 페이스 업(face up) 형태로 패키지 기판(100) 상에 제공될 수 있으며, 반도체 칩(200)의 칩 패드들(210)으로부터 패키지 기판(100)의 제 1 기판 패드들(122)을 연결하는 본딩 와이어를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다.
도 1에서는 패키지 기판(100) 상에 반도체 칩(200)만 실장되어 있는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 칩(200)은 제 2 기판 패드들(124)을 통해 안테나 입/출력 신호 등을 송수신할 수 있다. 이때, 반도체 칩(200)이 RF IC와 같은 안테나 소자를 포함하는 경우, 반도체 칩과 제 2 기판 패드들(124) 사이의 전기적 경로에는 RF Switch, FILTER, PAM 및 매칭을 위한 수동 소자들이 필요 할 수 있다. 예를 들어, 패키지 기판(100)에 전기적으로 연결된 안테나 패턴(400)의 입력 신호 및 출력 신호은 RF Switch, Filter, 수동소자 및 PAM을 통해 반도체 칩(200)과 연결될 수 있다. RF Switch, FILTER, PAM 및 매칭을 위한 수동 소자들은 패키지 기판(100) 상에 반도체 칩(200)과 함께 실장될 수 있다. 이하, 도 1의 실시예를 기준으로 계속 설명하도록 한다.
패키지 기판(100) 상에 몰딩막(300)이 제공될 수 있다. 몰딩막(300)은 패키지 기판(100)의 상부면을 덮을 수 있다. 몰딩막(300)은 평면적 관점에서 반도체 칩(200)를 둘러쌀 수 있다. 몰딩막(300)은 반도체 칩(200)의 측면을 덮을 수 있고, 반도체 칩(200)의 상부면(즉, 후면)을 덮을 수 있다. 다르게 설명하자면, 반도체 칩(200)의 상기 상부면은 몰딩막(300)에 의해 노출되지 않을 수 있다. 몰딩막(300)은 패키지 기판(100)과 반도체 칩(200) 사이의 공간을 채울 수 있다. 몰딩막(300)은 패키지 기판(100)과 반도체 칩(200) 사이에서 칩 단자들(220)을 둘러쌀 수 있다. 몰딩막(300)은 패키지 기판(100) 상에서 제 2 기판 패드들(124)을 덮을 수 있다. 몰딩막(300)의 평면 형상은 패키지 기판(100)의 평면 형상과 실질적으로 동일할 수 있다. 예를 들어, 몰딩막(300)의 측면들(300a)은 각각 패키지 기판(100)의 측면들 중 어느 하나와 공면(coplanar)을 이룰 수 있다. 몰딩막(300)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
몰딩막(300)은 그의 측면들(300a)에 형성되는 트렌치들(T)을 가질 수 있다. 도 3 및 도 4에 도시된 바와 같이, 트렌치들(T)은 몰딩막(300)의 측면들(300a)로부터 내부를 향하도록 형성될 수 있다. 트렌치들(T)은 패키지 기판(100)의 상부면(또는 몰딩막(300)의 하부면)으로부터 몰딩막(300)의 상부면을 향하여 연장될 수 있으며, 몰딩막(300)을 수직으로 가로지를 수 있다.
도 3에서와 같이, 트렌치들(T) 각각은 제 2 기판 패드들(124)의 하나의 상부면을 노출시킬 수 있다. 다르게 설명하자면, 하나의 제 2 기판 패드(124) 상에 하나의 트렌치(T)가 위치할 수 있다. 또한, 몰딩막(300)의 상부면에서 보았을 때, 트렌치들(T)의 평면 형상은 반원 형상을 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 트렌치들(T)의 평면 형상은 사각형 또는 다양한 형상을 가질 수 있다.
도 4에서와 같이, 몰딩막(300)의 측면(300a)을 향하여 보았을 때, 트렌치들(T)은 패키지 기판(100)에 수직한 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 트렌치들(T)은 몰딩막(300)의 측면들(300a)이 만나는 몰딩막(300)의 모서리들(300e)로부터 이격되어 배치될 수 있다. 예를 들어, 트렌치들(T)은 몰딩막(300)의 측면들(300a)의 중심부 상에 배치되거나, 몰딩막(300)의 측면들(300a)의 상기 중심부와 모서리들(300e) 사이에 배치될 수 있다.
다른 실시예들에 따르면, 도 5에 도시된 바와 같이, 트렌치들(T)의 일부는 몰딩막(300)의 모서리(300e) 상에 배치될 수 있다. 다르게 설명하자면, 트렌치들(T)의 상기 일부(T-1, 이하 모서리 트렌치라 지칭하도록 한다.)는 몰딩막(300)의 서로 만나는 두 측면들(300a)과 모두 접할 수 있다. 몰딩막(300)의 상부면에서 보았을 때, 모서리 트렌치들(T-1)의 평면 형상은 몰딩막(300)의 상기 두 측면들(300a)과 평행한 변들을 갖는 부채꼴 형상일 수 있다. 이 경우, 제 2 기판 패드들(124)의 일부는 모서리 트렌치들(T-1)의 아래에 배치될 수 있으며, 상기 두 측면들(300a)에 대응되는 패키지 기판(100)의 두 측면들 상으로 노출될 수 있다. 이하, 도 3의 실시예를 기준으로 계속 설명하도록 한다.
도 1 내지 도 4를 계속 참조하여, 몰딩막(300) 상에 안테나 패턴(400)이 배치될 수 있다. 안테나 패턴(400)은 몰딩막(300)의 상부면 상에 배치되는 복수의 패치(patch) 패턴들(402)로 구성되는 평면 안테나 어레이(planar antenna array)일 수 있다. 패치 패턴들(402)은 몰딩막(300)의 상부면 전 영역에 걸쳐 배치될 수 있으며, 이에 따라 안테나 패턴(400)은 반도체 칩(200)과 수직으로 중첩될 수 있다. 안테나 패턴(400)의 패치 패턴들(402) 각각은 패치 안테나(Patch antenna)일 수 있다. 예를 들어, 패치 패턴들(402)은 몰딩막(300)의 상부면에 배열되어 수직 방사(broadside radiation)을 형성할 수 있다. 패치 패턴들(402)은 도 3에 도시된 바와 같이, 횡들과 열들을 이루도록 주기적으로 배열될 수 있다. 도 3에서는 몰딩막(300) 상에 9개의 패치 패턴들(402)이 배열되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 패치 패턴들(402)은 1개, 4개 또는 필요에 따라 다양한 개수로 배치 및 배열될 수 있다. 패치 패턴들(402)은 몰딩막(300)의 상부면 상에서 트렌치들(T)과 이격되어 배치될 수 있다. 패치 패턴들(402)은 그의 두께에 비하여 그의 면적이 매우 큰, 평판 형상을 가질 수 있다. 그러나, 본 발명에서 안테나 패턴(400)이 구성하는 안테나의 종류 및 형상이 상기한 설명에 한정되는 것은 아니며, 안테나 패턴(400)은 다양한 형태의 안테나로 제공될 수 있다. 안테나 패턴(400)은 반도체 칩(200)으로부터 전기적 신호를 전달받아 안테나 신호를 방사 또는 수신할 수 있다. 안테나 패턴(400)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으나, 이에 한정되는 것은 아니다.
안테나 패턴(400)은 패치 패턴들(402) 각각의 전기적 연결을 위한 안테나 배선들(404)을 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 패치 패턴들(402) 각각은 그들의 일단으로부터 인접한 몰딩막(300)의 측면(300a)을 향하는 안테나 배선들(404)과 연결될 수 있다. 안테나 배선들(404) 각각은 패치 패턴들(402)의 하나로부터 연장될 수 있으며, 트렌치들(T) 중 인접한 트렌치(T)와 접할 수 있다. 즉, 안테나 배선들(404)은 하나의 패치 패턴(402)과 하나의 트렌치(T)를 연결하는 라인 형상을 가질 수 있다. 그러나, 안테나 배선들(404)의 평면 형상이 라인 형상에 한정되는 것은 아니며, 패치 패턴들(402) 및 트렌치들(T)의 배치에 따라 굽은 선 등의 다양한 배선 형태를 가질 수 있다. 패치 패턴들(402) 중 몰딩막(300)의 모서리(300e)와 인접한 패치 패턴(402)은 몰딩막(300)의 두 측면들(300a)을 각각 향하는 두 안테나 배선들(404)과 연결될 수 있다. 일 예로, 몰딩막(300)의 제 1 측면 및 제 2 측면이 만나는 모서리에 인접한 패치 패턴(402)의 경우, 몰딩막(300)의 상기 제 1 측면 및 상기 제 2 측면에 각각 트렌치들(T)이 제공될 수 있으며, 상기 패치 패턴(402)으로부터 상기 트렌치들(T)을 향하여 각각 연장되는 안테나 배선들(404)이 제공될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 패치 패턴들(402)은 필요에 따라 하나 또는 둘 이상의 복수로 제공되는 안테나 배선들(404)과 연결될 수 있다. 하나의 패치 패턴(402)에 복수의 안테나 배선들(404)이 연결되는 경우, 상기 복수의 안테나 배선들(404)은 각기 다른 트렌치들(T)에 연결될 수 있다. 안테나 배선들(404)은 패치 패턴들(402)과 동일한 물질을 포함할 수 있다. 예를 들어, 안테나 배선들(404)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으나, 이에 한정되는 것은 아니다. 안테나 배선들(404)은 그와 연결되는 패치 패턴(402)과 일체를 이룰 수 있다. 즉, 패치 패턴들(402)과 안테나 배선들(404)은 동일한 물질을 이용하여 동시에 형성되는 구성일 수 있으며, 패치 패턴들(402)과 안테나 배선들(404) 사이에 경계면은 없을 수 있다.
다른 실시예들에 따르면, 도 5에 도시된 바와 같이, 트렌치들(T)이 몰딩막(300)의 모서리(300e) 상에 배치되는 모서리 트렌치들(T-1)을 갖는 경우, 몰딩막(300)의 모서리(300e)와 인접한 패치 패턴들(402)은 모서리 트렌치들(T-1)을 향하는 안테나 배선들(404-1)을 가질 수 있다.
도 1 내지 도 4를 계속 참조하여, 몰딩막(300)의 측면들(300a) 상에 연결 단자들(450)이 제공될 수 있다. 연결 단자들(450) 각각은 트렌치들(T)의 하나를 채울 수 있다. 연결 단자들(450)의 측면들(450a)은 몰딩막(300)의 측면들(300a)과 공면(coplanar)을 이룰 수 있다. 본 명세서에서, 연결 단자(450)의 측면(450a)이라 함은 해당 연결 단자(450)가 제공되는 몰딩막(300)의 측면(300a)과 동일한 방향의 측면을 의미한다. 즉, 연결 단자들(450)의 측면(450a)은 그들이 제공되는 몰딩막(300)의 측면(300a)으로 노출될 수 있다. 몰딩막(300)의 측면들(300a) 상에서 연결 단자들(450)에 의한 돌출 부분이 없을 수 있다. 연결 단자들(450)은 도전 물질을 포함할 수 있다. 예를 들어, 연결 단자들(450)은 구리(Cu)와 같은 금속 물질을 포함할 수 있다.
도 3에서와 같이, 몰딩막(300)의 상부면에서 보았을 때, 연결 단자들(450)의 평면 형상은 트렌치들(T)의 평면 형상과 동일할 수 있다. 예를 들어, 연결 단자들(450)의 평면 형상은 반원 형상을 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 연결 단자들(450)의 평면 형상은 트렌치들(T)의 평면 형상에 따라 사각형 또는 다양한 형상을 가질 수 있다.
도 4에서와 같이, 몰딩막(300)의 측면(300a)을 향하여 보았을 때, 연결 단자들(450)은 패키지 기판(100)에 수직한 방향으로 연장되는 라인 형상을 가질 수 있다. 연결 단자들(450)은 트렌치들(T)을 따라 연장되어 패키지 기판(100)의 제 2 기판 패드들(124)에 접속될 수 있다. 예를 들어, 연결 단자들(450)의 하단은 제 2 기판 패드들(124)의 상부면에 접할 수 있다. 연결 단자들(450)은 몰딩막(300)의 상부면을 향하여 연장될 수 있다. 이때, 연결 단자들(450)의 상단은 몰딩막(300)의 상기 상부면 상으로 돌출될 수 있으며, 인접한 안테나 배선들(404)에 연결될 수 있다. 안테나 패턴(400)의 패치 패턴들(402)은 안테나 배선들(404) 및 연결 단자들(450)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 따라서, 안테나 패턴(400)은 연결 단자들(450) 및 패키지 기판(100)을 통해 반도체 칩(200)과 연결되거나, 또는 외부 단자들(105)과 연결될 수 있다. 패키지 기판(100) 상에 반도체 칩(200)의 구동 및 신호 송수신을 위한 다양한 소자가 함께 실장되는 경우, 안테나 패턴(400)은 연결 단자들(450) 및 패키지 기판(100)을 통해 상기 소자들 및 반도체 칩(200)에 연결될 수 있다.
또한, 트렌치들(T)의 배치에 따라, 연결 단자들(450)은 몰딩막(300)의 모서리들(300e)로부터 이격되어 배치될 수 있다. 예를 들어, 연결 단자들(450)은 몰딩막(300)의 측면들(300a)의 중심부 상에 배치되거나, 몰딩막(300)의 측면들(300a)의 상기 중심부와 모서리들(300e) 사이에 배치될 수 있다.
다른 실시예들에 따르면, 도 5에 도시된 바와 같이, 연결 단자들(450)의 일부는 몰딩막(300)의 모서리(300e) 상에 배치될 수 있다. 다르게 설명하자면, 연결 단자들(450)의 상기 일부(450-1)는 몰딩막(300)의 서로 만나는 두 측면들(300a) 사이에 배치될 수 있으며, 몰딩막(300)의 상기 두 측면들(300a)과 모두 접할 수 있다. 몰딩막(300)의 상부면에서 보았을 때, 연결 단자들(450)의 상기 일부(450-1)의 평면 형상은 몰딩막(300)의 상기 두 측면들(300a)과 평행한 변들을 갖는 부채꼴 형상일 수 있다. 이에 따라, 연결 단자들(450)의 상기 일부(450-1)는 몰딩막(300)의 상기 두 측면들(300a)로 노출되는 측면들을 가질 수 있으며, 연결 단자들(450)의 상기 일부(450-1)의 상기 측면들은 몰딩막(300)의 상기 두 측면들(300a)과 각각 공면을 이룰 수 있다.
본 발명의 실시예들에 따르면, 안테나 패턴(400)을 패키지 기판(100)에 연결하기 위한 연결 단자들(450)이 안테나 패턴(400)에 인접하게 배치될 수 있다. 또한, 반도체 패키지를 평면적으로 보았을 때 연결 단자들(450)보다 외측으로는 몰딩막(300) 및 패키지 기판(100)이 제공되지 않을 수 있다. 이에 따라, 몰딩막(300) 및 패키지 기판(100)이 차지하는 평면적이 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도로, 도 6는 도 7의 C-C'선을 따라 자른 단면에 해당한다. 이하의 실시예들에서, 도 1 내지 도 5를 참조하여 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 5의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 6 및 도 7을 참조하여, 반도체 칩(200)은 패키지 기판(100)에 실장될 수 있다. 패키지 기판(100) 상에 몰딩막(300)이 제공될 수 있다. 몰딩막(300)은 패키지 기판(100)의 상부면을 덮을 수 있다.
몰딩막(300)은 그의 측면들(300a)에 형성되는 트렌치들(T)을 가질 수 있다. 트렌치들(T)은 몰딩막(300)의 측면들(300a)로부터 내부를 향하도록 형성될 수 있다. 트렌치들(T)은 패키지 기판(100)의 상부면으로부터 몰딩막(300)의 상부면을 향하여 연장될 수 있으며, 몰딩막(300)을 수직으로 가로지를 수 있다. 트렌치들(T) 각각은 제 2 기판 패드들(124)의 하나의 상부면을 노출시킬 수 있다.
몰딩막(300)의 측면들(300a) 상에 연결 단자들(450')이 제공될 수 있다. 연결 단자들(450') 각각은 트렌치들(T)의 하나를 채울 수 있다. 연결 단자들(450')의 측면들은 몰딩막(300)의 측면들(300a)과 공면(coplanar)을 이룰 수 있다. 몰딩막(300)의 측면들(300a) 상에서 연결 단자들(450')에 의한 돌출 부분이 없을 수 있다.
몰딩막(300)의 측면(300a)을 향하여 보았을 때, 연결 단자들(450')은 패키지 기판(100)에 수직한 방향으로 연장되는 라인 형상을 가질 수 있다. 연결 단자들(450')은 트렌치들(T)을 따라 연장되어 패키지 기판(100)의 제 2 기판 패드들(124)에 접속될 수 있다. 연결 단자들(450')은 몰딩막(300)의 상부면을 향하여 연장될 수 있다. 이때, 연결 단자들(450')의 상부면은 몰딩막(300)의 상기 상부면과 공면(coplanar)을 이룰 수 있다.
몰딩막(300) 상에 안테나 패턴(400')이 배치될 수 있다. 안테나 패턴(400')은 몰딩막(300)의 상부면 상에 배치되는 복수의 패치(patch) 패턴들(402')로 구성되는 평면 안테나 어레이(planar antenna array)일 수 있다. 패치 패턴들(402')은 몰딩막(300)의 상부면 전 영역에 걸쳐 배치될 수 있으며, 이에 따라 안테나 패턴(400')은 반도체 칩(200)과 수직으로 중첩될 수 있다. 안테나 패턴(400')의 패치 패턴들(402') 각각은 패치 안테나(Patch antenna)일 수 있다. 패치 패턴들(402')은 연결 단자들(450') 상에 배치될 수 있다. 보다 상세하게는, 패치 패턴들(402') 각각은 연결 단자들(450') 중 어느 하나를 덮을 수 있다. 패치 패턴들(402')은 연결 단자들(450')과 직접 연결될 수 있다. 안테나 패턴(400')의 패치 패턴들(402')은 연결 단자들(450')을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8을 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 재배선 기판(redistribution substrate)일 수 있다. 예를 들어, 패키지 기판(100)은 상호 적층된 적어도 둘 이상의 기판 배선층을 포함할 수 있다. 각각의 상기 기판 배선층은 기판 절연 패턴들(110) 및 기판 절연 패턴들(110) 내의 기판 배선 패턴들(120)을 포함할 수 있다. 어느 하나의 기판 배선층의 기판 배선 패턴들(120)은 인접한 다른 기판 배선층의 기판 배선 패턴들(120)과 전기적으로 연결될 수 있다.
기판 절연 패턴들(110) 내에 기판 배선 패턴들(120)이 제공될 수 있다. 기판 배선 패턴들(120)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 기판 배선 패턴들(120)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 기판 배선 패턴들(120)은 뒤집어진 ‘T’ 형상의 단면을 가질 수 있다. 각각의 기판 배선층들에서, 기판 배선 패턴들(120)의 상기 헤드 부분은 기판 절연 패턴(110)의 상부에 매립될 수 있으며, 기판 배선 패턴들(120)의 상기 헤드 부분의 상부면은 기판 절연 패턴(110)의 상부면 상으로 노출될 수 있다. 각각의 기판 배선층들에서, 기판 배선 패턴들(120)의 상기 테일 부분은 상기 헤드 부분의 상부면으로부터 연장될 수 있으며, 그 위에 배치되는 기판 배선층의 기판 절연 패턴(110)을 관통하여 다른 기판 배선 패턴들(120)의 상기 헤드 부분에 접속될 수 있다. 상기 기판 배선층들 중 최상단에 배치되는 기판 배선층의 기판 절연 패턴(110)에는 제 1 기판 패드들(122) 및 제 2 기판 패드들(124)이 제공될 수 있다. 최상단의 기판 배선 패턴(120)의 상기 테일부는 제 1 기판 패드들(122)의 하부면 또는 제 2 기판 패드들(124)의 하부면에 접속될 수 있다. 최하단에 배치되는 기판 배선 패턴(120)의 상기 헤드 부분은 패키지 기판(100)에 외부 단자들(105)을 접속시키기 위한 언더 범프 패드들(126)에 해당할 수 있다.
패키지 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 패키지 기판(100)의 상부면 상에 배치될 수 있다. 반도체 칩(200)은 패키지 기판(100)에 실장될 수 있다. 예를 들어, 반도체 칩(200)의 전면은 패키지 기판(100)을 향할 수 있다. 반도체 칩(200)의 상기 전면은 패키지 기판(100)의 상부면과 접할 수 있다. 이때, 반도체 칩(200)의 칩 패드들(210)은 패키지 기판(100)의 제 1 기판 패드들(122)과 직접 접할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하여, 몰딩막(300) 상에 유전체층(500)이 제공될 수 있다. 유전체층(500)은 폴리머(polymer) 물질을 포함할 수 있다. 유전체층(500)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric; PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole; PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.
트렌치들(T)은 몰딩막(300)의 측면들로부터 유전체층(500)의 측면들을 지날 수 있다. 즉, 트렌치들(T)은 제 2 기판 패드들(124)의 상부면으로부터 연장되어 몰딩막(300) 및 유전체층(500)을 통과하여 유전체층(500)의 상부면에 다다를 수 있다.
안테나 패턴(400)은 유전체층(500) 상에 배치될 수 있다. 안테나 패턴(400)은 유전체층(500)의 상부면 상에 배치되는 복수의 패치(patch) 패턴들(402)로 구성되는 평면 안테나 어레이(planar antenna array)일 수 있다.
몰딩막(300)의 측면들 및 유전체층(500)의 측면들 상에 연결 단자들(450)이 제공될 수 있다. 연결 단자들(450) 각각은 트렌치들(T)의 하나를 채울 수 있다. 몰딩막(300)의 측면을 향하여 보았을 때, 연결 단자들(450)은 패키지 기판(100)에 수직한 방향으로 연장되는 라인 형상을 가질 수 있다. 연결 단자들(450)은 트렌치들(T)을 따라 연장되어 패키지 기판(100)의 제 2 기판 패드들(124)에 접속될 수 있다. 예를 들어, 연결 단자들(450)의 하단은 제 2 기판 패드들(124)의 상부면에 접할 수 있다. 연결 단자들(450)은 유전체층(500)의 상부면을 향하여 연장될 수 있다. 즉, 연결 단자들(450)은 제 2 기판 패드들(124)의 상부면으로부터 연장되어 몰딩막(300) 및 유전체층(500)을 통과할 수 있다. 이때, 연결 단자들(450)의 상단은 유전체층(500)의 상기 상부면 상으로 돌출될 수 있으며, 인접한 안테나 배선들(404)에 연결될 수 있다. 안테나 패턴(400)의 패치 패턴들(402)은 안테나 배선들(404) 및 연결 단자들(450)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다
본 발명의 실시예들에 따르면, 안테나 패턴(400)과 반도체 칩(200) 또는 패키지 기판(100) 사이에 유전율을 조절하기 위한 유전체층(500)이 제공될 수 있다. 따라서, 안테나 패턴(400)과 반도체 칩(200) 또는 패키지 기판(100) 사이의 유전율을 작을 수 있으며, 안테나 패턴(400)과 반도체 칩(200) 또는 패키지 기판(100) 사이에 발생할 수 있는 기생 커패시턴스가 작을 수 있다. 즉, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다. 또한, 유전체층(500)을 구성하는 물질에 따라, 안테나 패턴(400)과 반도체 칩(200) 또는 패키지 기판(100) 사이의 거리를 작게 유지할 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.
도 10 내지 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 10 내지 도 12, 도 14, 도 16 및 도 18은 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이고, 도 13과 도 15 및 도 17은 각각 도 12와 도 14 및 도 16의 결과물을 상방에서 바라본 평면도들에 해당한다.
도 10을 참조하여, 캐리어 기판(900)이 제공될 수 있다. 캐리어 기판(900)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 캐리어 기판(900)은 캐리어 기판(900)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다. 캐리어 기판(900)은 쏘잉 라인(SL)에 의해 구분되는 소자 영역들(DR)을 가질 수 있으며, 소자 영역들(DR) 각각은 하나의 반도체 패키지가 형성되는 영역에 해당할 수 있다. 즉, 하나의 소자 영역(DR) 상에 하나의 반도체 패키지가 형성될 수 있으며, 소자 영역들(DR)은 쏘잉 라인(SL)에 의해 서로 이격될 수 있다.
캐리어 기판(900) 상에 기판 절연 패턴(110)이 형성될 수 있다. 기판 절연 패턴(110)은 캐리어 기판(900) 상에 절연 물질을 도포 및 경화하여 형성될 수 있다. 기판 절연 패턴(110)은 캐리어 기판(900)의 상부면을 덮을 수 있다. 상기 절연 물질은 감광성 절연 물질(PID)을 포함할 수 있다.
기판 절연 패턴(110)을 패터닝하여 개구들이 형성될 수 있다. 상기 개구들은 캐리어 기판(900)의 상부면을 노출시킬 수 있다. 상기 개구들은 기판 배선 패턴(120)의 테일 부분이 형성되는 영역을 정의할 수 있다.
기판 절연 패턴(110) 상에 기판 배선 패턴(120)이 형성될 수 있다. 예를 들어, 기판 절연 패턴(110)의 상부면 상에 시드/배리어막을 형성하고, 상기 시드/배리어막 상에 마스크 패턴을 형성하고, 상기 마스크 패턴에 의해 노출되는 상기 시드/배리어막을 시드(seed)로 도금 공정을 수행하여 기판 배선 패턴(120)이 형성될 수 있다. 이후, 상기 마스크 패턴 및 상기 마스크 패턴 아래에 위치하는 상기 시드/배리어막은 제거될 수 있다.
상기와 같이 기판 절연 패턴(110) 및 기판 배선 패턴(120)을 갖는 기판 배선층이 형성될 수 있다. 상기 기판 배선층을 형성하는 과정을 반복하여, 상기 기판 배선층이 적층된 패키지 기판(100)이 형성될 수 있다. 최상단에 위치하는 상기 기판 배선층의 기판 배선 패턴(120)은 패키지 기판(100)의 제 1 기판 패드들(122) 및 제 2 기판 패드들(124)에 해당할 수 있다. 최하단에 위치하는 상기 기판 배선층의 기판 배선 패턴(120)은 언더 범프 패드들(126)에 해당할 수 있다.
제 1 기판 패드들(122)은 소자 영역들(DR)의 중심부 상에 형성될 수 있다. 제 2 기판 패드들(124)은 쏘잉 라인(SL)에 인접하도록 형성될 수 있다. 보다 상세하게는, 서로 인접한 소자 영역들(DR) 상에서 제 2 기판 패드들(124)은 쏘잉 라인(SL)을 지나 서로 연결될 수 있다. 즉, 제 2 기판 패드들(124)은 하나의 소자 영역(DR) 상에서 쏘잉 라인(SL)을 지나 인접한 다른 소자 영역(DR) 상으로 연장될 수 있다. 다르게 설명하자면, 제 2 기판 패드들(124)은 인접한 두 소자 영역들(DR) 사이의 경계 상에서 상기 두 소자 영역들(DR)과 모두 중첩되도록 형성될 수 있으며, 쏘잉 라인(SL)은 상기 두 소자 영역들(DR) 사이에서 제 2 기판 패드(124)를 가로지를 수 있다.
도 11을 참조하여, 반도체 칩(200)이 제공될 수 있다. 반도체 칩(200)의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 반도체 칩(200)은 반도체 칩(200)의 활성면(active surface) 상에 제공되고, 반도체 칩(200)의 직접 회로와 연결되는 칩 패드들(210)를 포함할 수 있다.
패키지 기판(100) 상에 반도체 칩(200)이 실장될 수 있다. 예를 들어, 반도체 칩(200)의 칩 패드들(210) 상에 칩 단자들(220)이 제공될 수 있다. 칩 단자들(220)이 패키지 기판(100)의 제 1 기판 패드들(122) 상에 위치하도록 반도체 칩(200)이 정렬된 후, 리플로우(reflow) 공정을 수행하여 칩 단자들(220)을 제 1 기판 패드들(122)에 연결시킬 수 있다.
패키지 기판(100) 상에 몰딩막(300)이 형성될 수 있다. 예를 들어, 패키지 기판(100)의 상부면 상에 반도체 칩(200)을 매립하도록, 몰딩 물질이 도포될 수 있다. 상기 몰딩 물질이 경화되어 몰딩막(300)을 형성할 수 있다. 몰딩막(300)은 반도체 칩(200)의 측면 및 상부면을 덮을 수 있다.
도 12 및 도 13을 참조하여, 몰딩막(300)의 상부면 상에 안테나 패턴(400)이 형성될 수 있다. 예를 들어, 몰딩막(300)의 상부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 안테나 패턴(400)이 형성될 수 있다. 보다 상세하게는, 상기 도전층을 패터닝하여 안테나 패턴(400)의 패치 패턴들(402) 및 안테나 배선들(404)이 형성될 수 있다. 안테나 패턴(400)은 반도체 칩(200)의 상방에 형성될 수 있다. 예를 들어, 패치 패턴들(402)은 소자 영역(DR) 상에 형성될 수 있다. 안테나 배선들(404)은 제 2 기판 패드들(124)의 상방에 형성될 수 있다. 제 2 기판 패드들(124)의 위치에 따라, 안테나 배선들(404)은 쏘잉 라인(SL) 상에 위치할 수 있다. 이때, 안테나 배선들(404)은 쏘잉 라인(SL)을 사이에 둔 두 소자 영역들(DR) 상에 위치하는 패치 패턴들(402)을 연결할 수 있다. 즉, 안테나 배선들(404)은 쏘잉 라인(SL)을 사이에 두고 서로 인접한 패치 패턴들(402)을 연결할 수 있다. 다르게 설명하자면, 안테나 배선들(404)은 인접한 두 소자 영역들(DR) 사이의 경계 상에서 상기 두 소자 영역들(DR)의 패치 패턴들(402)을 연결할 수 있으며, 쏘잉 라인(SL)은 상기 두 소자 영역들(DR) 사이에서 안테나 배선들(404)을 가로지를 수 있다.
도 14 및 도 15를 참조하여, 몰딩막(300) 및 안테나 배선들(404)에 홀들(h)이 형성될 수 있다. 예를 들어, 몰딩막(300) 및 안테나 패턴(400) 상에 마스크 패턴이 형성되고, 상기 마스크 패턴을 식각 마스크로 안테나 배선들(404)이 식각되고, 상기 마스크 패턴을 식각 마스크로 계속 사용하여 몰딩막(300)이 식각될 수 있다. 홀들(h)은 서로 인접한 반도체 칩들(200) 사이에 형성될 수 있다. 예를 들어, 홀들(h)은 서로 인접한 반도체 칩들(200)의 서로 마주하는 측면들 사이에 형성될 수 있다. 홀들(h)은 쏘잉 라인(SL)을 사이에 두고 서로 인접한 패치 패턴들(402) 사이에 형성될 수 있다. 이때, 홀들(h)은 쏘잉 라인(SL) 상에 위치할 수 있으며, 홀들(h)의 폭은 쏘잉 라인(SL)의 폭보다 클 수 있다. 따라서, 쏘잉 라인(SL)은 홀들(h)을 가로지르도록 형성될 수 있다. 홀들(h)은 안테나 배선들(404) 및 몰딩막(300)을 수직으로 완전히 관통하는 관통 홀일 수 있다. 홀들(h)은 안테나 배선들(404) 및 몰딩막(300)을 관통하여 제 2 기판 패드들(124)의 상부면(124b)을 노출시킬 수 있다. 도 9의 실시예와 같이 몰딩막(300) 상에 유전체층(500)이 제공되는 경우, 몰딩막(300) 상에 유전체층(500)이 형성되고, 이후 홀들(h)은 유전체층(500) 및 몰딩막(300)을 모두 관통하도록 형성될 수 있다.
도 16 및 도 17을 참조하여, 홀들(h) 내에 도전층들(452)이 형성될 수 있다. 예를 들어, 도금 공정을 이용하여 홀들(h) 내에 도전 물질이 채워질 수 있다. 도전층들(452)은 홀들(h) 내에서 제 2 기판 패드들(124)의 상부면(124b)과 접할 수 있다. 도전층들(452)의 상부면은 몰딩막(300)의 상부면보다 높은 레벨에 위치할 수 있다. 이에 따라, 도전층들(452)은 홀들(h)의 내측면으로 노출되는 안테나 배선들(404)의 측면에 접할 수 있다. 즉, 안테나 패턴(400)의 패치 패턴들(402)은 안테나 배선들(404), 도전층들(452)을 통해 제 2 기판 패드들(124)에 연결될 수 있다. 도전층들(452)은 후술되는 공정에서 연결 단자들(450)을 형성하기 위한 도전 패턴일 수 있다.
본 발명의 실시예들에 따르면, 몰딩막(300) 상에 제 2 기판 패드들(124)을 노출하는 홀들(h)을 형성한 후 홀들(h) 내에 도전 물질을 채워 연결 단자들(450)을 형성하기 위한 도전층들(452)이 형성될 수 있다. 이에 따라, 도전층들(452)을 형성하기 전에 제 2 기판 패드들(124)을 제외한 패키지 기판(100)의 다른 부분들 및 반도체 칩(200)이 몰딩막(300) 내에 매립되어 있으며, 외부로 노출되지 않을 수 있다. 즉, 도전층들(452)을 형성하는 도금 공정 등의 공정에서 패키지 기판(100) 및 반도체 칩(200)이 오염되지 않을 수 있으며, 반도체 패키지의 제조 공정 중 불량의 발생이 적을 수 있다.
도 18을 참조하여, 패키지 기판(100) 상에 싱귤레이션 공정이 수행되어 반도체 패키지들이 서로 분리될 수 있다. 예를 들어, 쏘잉 라인(SL)을 따라 쏘잉(sawing) 공정이 수행될 수 있다. 쏘잉 라인(SL)은 소자 영역들(DR) 사이에서 패키지 기판(100), 몰딩막(300), 제 2 기판 패드들(124), 도전층(452) 및 안테나 배선들(404)을 수직으로 가로지를 수 있다. 상기 쏘잉 공정에 의해 쏘잉 라인(SL) 상에 위치하는 패키지 기판(100), 몰딩막(300), 제 2 기판 패드들(124), 도전층(452) 및 안테나 배선들(404)이 절단될 수 있다. 상기 쏘잉 공정에 의해 분리된 도전층(452)의 부분들은 도 1 내지 도 4를 참조하여 설명한 연결 단자들(450)에 해당할 수 있다. 상기 쏘잉 공정에 의해 분리된 홀들(h)의 부분들은 도 1 내지 도 4를 참조하여 설명한 트렌치들(T)에 해당할 수 있다. 따라서, 반도체 패키지 각각의 패키지 기판(100)의 측면, 몰딩막(300)의 측면, 제 2 기판 패드들(124)의 측면, 연결 단자들(450)의 측면 및 안테나 배선들(404)의 측면은 실질적으로 평탄(flat)한 일 평면 상에 위치할 수 있다. 즉, 반도체 패키지 각각의 패키지 기판(100)의 측면, 몰딩막(300)의 측면, 제 2 기판 패드들(124)의 측면, 연결 단자들(450)의 측면 및 안테나 배선들(404)의 측면은 서로 공면(coplanar)을 이룰 수 있다. 상기 쏘잉 공정에서, 도전층(452)은 분리되어 두 연결 단자들(450)이 형성될 수 있으며, 하나의 도전층(452)을 이용하여 서로 인접한 반도체 패키지 각각의 연결 단자들(450)이 동시에 형성될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지의 제조 공정 중 한번의 싱귤레이션 공정 또는 쏘잉 공정만을 이용하여 패키지 기판(100) 및 몰딩막(300)이 절단될 수 있다. 또한, 상기 싱귤레이션 공정 또는 상기 쏘잉 공정을 이용하여 연결 단자들(450)을 형성하기 위한 도전층(452)의 가공이 함께 수행될 수 있다. 즉, 반도체 패키지의 제조 공정이 간소화될 수 있다.
도 1을 다시 참조하여, 캐리어 기판(900)이 제거되어 패키지 기판(100)의 하부면이 노출될 수 있다. 패키지 기판(100)의 하부면 상에 보호층(102)이 형성될 수 있다. 보호층(102)을 패터닝하여 패키지 기판(100)의 언더 범프 패드들(126)을 노출시킨 후, 언더 범프 패드들(126) 상에 외부 단자들(116)이 제공될 수 있다. 상기와 같이 도 1을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
도 19 및 도 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도들이다.
도 19를 참조하여, 도 11의 결과물 상에, 몰딩막(300)의 상부면 상에 안테나 패턴(400)이 형성될 수 있다. 예를 들어, 몰딩막(300)의 상부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 안테나 패턴(400)의 패치 패턴들(402) 및 안테나 배선들(404)이 형성될 수 있다. 패치 패턴들(402)은 소자 영역(DR) 상에 형성될 수 있다. 안테나 배선들(404)은 제 2 기판 패드들(124)의 상방에 형성될 수 있다. 안테나 배선들(404)은 쏘잉 라인(SL)을 사이에 두고 서로 인접한 패치 패턴들(402)을 연결할 수 있다.
소자 영역들(DR)의 모서리에 인접한 안테나 배선들(404)의 일부(404-1, 이하 모서리 배선들이라 지칭하도록 한다.)는 서로 교차하는 쏘잉 라인들(SL)을 사이에 둔 네 소자 영역들(DR) 상에 위치하는 패치 패턴들(402)을 연결할 수 있다. 모서리 배선들(404-1)은 네 패치 패턴들(402)을 연결하는 십자 형태의 평면 형상을 가질 수 있다. 다르게 설명하자면, 모서리 배선들(404-1)은 인접한 네 소자 영역들(DR) 사이의 경계 상에서 상기 네 소자 영역들(DR)의 패치 패턴들(402)을 연결할 수 있으며, 이때 두 쏘잉 라인(SL)은 상기 두 소자 영역들(DR) 사이에서 모서리 배선들(404-1)을 가로지르며 서로 교차할 수 있다.
몰딩막(300) 및 안테나 배선들(404)에 홀들(h)이 형성될 수 있다. 예를 들어, 몰딩막(300) 및 안테나 패턴(400) 상에 마스크 패턴이 형성되고, 상기 마스크 패턴을 식각 마스크로 안테나 배선들(404)이 식각되고, 상기 마스크 패턴을 식각 마스크로 계속 사용하여 몰딩막(300)이 식각될 수 있다. 홀들(h)은 두 소자 영역들(DR) 사이에서 쏘잉 라인(SL)을 사이에 두고 서로 인접한 두 패치 패턴들(402) 사이에 형성될 수 있다. 이때, 홀들(h)은 하나의 쏘잉 라인(SL) 상에 위치할 수 있으며, 홀들(h)의 폭은 쏘잉 라인(SL)의 폭보다 클 수 있다. 따라서, 홀들(h)은 하나의 쏘잉 라인(SL)이 가로지르도록 형성될 수 있다. 홀들(h)은 안테나 배선들(404) 및 몰딩막(300)을 수직으로 관통하여 제 2 기판 패드들(124)의 상부면을 노출시킬 수 있다.
소자 영역들(DR)의 모서리에 인접한 홀들(h)의 일부(h-1, 이하 모서리 홀들이라 지칭하도록 한다.)는 네 소자 영역들(DR) 사이에서 서로 교차하는 쏘잉 라인들(SL)을 사이에 두고 서로 인접한 네 패치 패턴들(402) 사이에 형성될 수 있다. 이때, 모서리 홀들(h-1)은 두 쏘잉 라인(SL)의 교차점 상에 위치할 수 있으며, 이때, 모서리 홀들(h-1)의 폭은 쏘잉 라인(SL)의 폭보다 클 수 있다. 모서리 홀들(h-1)의 상기 폭은 홀들(h) 중 모서리 홀들(h-1)을 제외한 나머지 것들의 폭보다 클 수 있다.
도 20을 참조하여, 홀들(h, h-1) 내에 도전층들(452, 452-1)이 형성될 수 있다. 예를 들어, 도금 공정을 이용하여 홀들(h, h-1) 내에 도전 물질이 채워질 수 있다. 도전층들(452, 452-1)은 홀들(h, h-1) 내에서 제 2 기판 패드들(124)의 상부면과 접할 수 있다. 도전층들(452, 452-1)의 상부면은 몰딩막(300)의 상부면보다 높은 레벨에 위치할 수 있다. 이에 따라, 도전층들(452, 452-1)은 홀들(h, h-1)의 내측면으로 노출되는 안테나 배선들(404, 404-1)의 측면에 접할 수 있다. 즉, 안테나 패턴(400)의 패치 패턴들(402)은 안테나 배선들(404, 404-1), 도전층들(452, 452-1)을 통해 제 2 기판 패드들(124)에 연결될 수 있다. 도전층들(452, 452-1)은 후술되는 공정에서 연결 단자들(450, 450-1)을 형성하기 위한 도전 패턴일 수 있다.
패키지 기판(100) 상에 싱귤레이션 공정이 수행되어 반도체 패키지들이 서로 분리될 수 있다. 예를 들어, 쏘잉 라인(SL)을 따라 쏘잉(sawing) 공정이 수행될 수 있다. 쏘잉 라인(SL)은 소자 영역들(DR) 사이에서 패키지 기판(100), 몰딩막(300), 제 2 기판 패드들(124), 도전층(452) 및 안테나 배선들(404)을 수직으로 가로지를 수 있다. 상기 쏘잉 공정에 의해 쏘잉 라인(SL) 상에 위치하는 패키지 기판(100), 몰딩막(300), 제 2 기판 패드들(124), 도전층(452, 452-1) 및 안테나 배선들(404, 404-1)이 절단될 수 있다. 상기 쏘잉 공정에 의해 분리된 도전층(452, 452-1)의 부분들은 도 5를 참조하여 설명한 연결 단자들(450, 450-1)에 해당할 수 있다. 상기 쏘잉 공정에 의해 분리된 홀들(h)의 부분들은 도 5를 참조하여 설명한 트렌치들(T, T-1)에 해당할 수 있다. 상기 쏘잉 공정에서, 도전층(452)은 분리되어 두 연결 단자들(450)이 형성될 수 있으며, 하나의 도전층(452)을 이용하여 서로 인접한 두 반도체 패키지 각각의 연결 단자들(450)이 동시에 형성될 수 있다. 상기 쏘잉 공정에서, 모서리 홀들(h-1) 내의 도전층(452)은 분리되어 네 연결 단자들(450-1)이 형성될 수 있으며, 하나의 도전층(452)을 이용하여 서로 인접한 네 반도체 패키지 각각의 연결 단자들(450-1)이 동시에 형성될 수 있다.
이후 도 1을 참조하여 설명한 공정이 수행될 수 있다. 예를 들어, 캐리어 기판(900)이 제거되고, 패키지 기판(100)의 하부면 상에 보호층(102)이 형성되고, 보호층(102)을 패터닝하여 패키지 기판(100)의 언더 범프 패드들(126)을 노출시킨 후, 언더 범프 패드들(126) 상에 외부 단자들(116)이 제공될 수 있다. 상기와 같이 도 5를 참조하여 설명한 반도체 패키지가 제조될 수 있다.
도 21 및 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도들이다.
도 21을 참조하여, 도 11의 결과물 상에, 몰딩막(300)에 홀들(h)이 형성될 수 있다. 예를 들어, 몰딩막(300) 상에 마스크 패턴이 형성되고, 상기 마스크 패턴을 식각 마스크로 사용하여 몰딩막(300)이 식각될 수 있다. 홀들(h)은 서로 인접한 반도체 칩들(200) 사이에 형성될 수 있다. 예를 들어, 홀들(h)은 서로 인접한 두 반도체 칩들(200)의 서로 마주하는 측면들 사이에 형성될 수 있다. 또는 도 19를 참조하여 설명한 바와 유사하게, 홀들(h)은 서로 인접한 네 반도체 칩들(200)의 서로 마주하는 모서리들 사이에 형성될 수 있다. 이때, 홀들(h)은 쏘잉 라인(SL) 상에 위치할 수 있으며, 홀들(h)의 폭은 쏘잉 라인(SL)의 폭보다 클 수 있다. 따라서, 쏘잉 라인(SL)은 홀들(h)을 가로지르도록 형성될 수 있다. 홀들(h)은 몰딩막(300)을 수직으로 관통하여 제 2 기판 패드들(124)의 상부면(124b)을 노출시킬 수 있다.
도 22를 참조하여, 홀들(h) 내에 도전층들(452')이 형성될 수 있다. 예를 들어, 도금 공정을 이용하여 홀들(h) 내에 도전 물질이 채워질 수 있다. 도전층들(452')은 홀들(h) 내에서 제 2 기판 패드들(124)의 상부면(124b)과 접할 수 있다. 도전층들(452')의 상부면은 몰딩막(300)의 상부면과 동일하거나 또는 높은 레벨에 위치할 수 있다.
몰딩막(300)의 상부면 상에 안테나 패턴이 형성될 수 있다. 예를 들어, 몰딩막(300)의 상부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 안테나 패턴이 형성될 수 있다. 보다 상세하게는, 상기 도전층을 패터닝하여 안테나 패턴의 패치 패턴들(402')이 형성될 수 있다. 패치 패턴들(402')은 소자 영역(DR) 상에 형성되되, 패치 패턴들(402')은 하나의 소자 영역(DR) 상에서 쏘잉 라인(SL)을 가로질러 인접한 다른 소자 영역(DR) 상으로 연장될 수 있다. 이때, 패치 패턴들(402') 각각은 하나의 도전층(452')을 덮을 수 있다. 다르게 설명하자면, 패치 패턴들(402')은 쏘잉 라인(SL)의 도전층(452')의 상부면으로부터 상기 쏘잉 라인(SL)에 인접한 두 소자 영역들(DR) 상의 몰딩막(300)의 상부면 상으로 연장될 수 있다. 따라서, 도전층(452')의 상부면은 노출되지 않을 수 있으며, 패치 패턴들(402')에 의해 완전히 덮일 수 있다. 패치 패턴들(402')은 홀들(h) 위로 노출되는 도전층들(452')의 상부면에 접할 수 있다. 즉, 안테나 패턴의 패치 패턴들(402')은 도전층들(452')을 통해 제 2 기판 패드들(124)에 연결될 수 있다.
이어서, 도 18을 참조하여 설명한 것과 동일 또는 유사한 공정이 수행될 수 있다. 예를 들어, 패키지 기판(100) 상에 싱귤레이션 공정이 수행되어 반도체 패키지들이 서로 분리될 수 있다. 예를 들어, 쏘잉 라인(SL)을 따라 쏘잉(sawing) 공정이 수행될 수 있다. 상기 쏘잉 공정에 의해 쏘잉 라인(SL) 상에 위치하는 패키지 기판(100), 몰딩막(300), 제 2 기판 패드들(124), 도전층(452') 및 패치 패턴들(402')이 절단될 수 있다. 상기 쏘잉 공정에 의해 분리된 도전층(452')의 부분들은 연결 단자들(450')에 해당할 수 있다. 반도체 패키지 각각의 패키지 기판(100)의 측면, 몰딩막(300)의 측면, 제 2 기판 패드들(124)의 측면, 연결 단자들(450')의 측면 및 패치 패턴들(402')의 측면은 서로 공면(coplanar)을 이룰 수 있다.
이후 도 1을 참조하여 설명한 공정이 수행될 수 있다. 예를 들어, 캐리어 기판(900)이 제거되고, 패키지 기판(100)의 하부면 상에 보호층(102)이 형성되고, 보호층(102)을 패터닝하여 패키지 기판(100)의 언더 범프 패드들(126)을 노출시킨 후, 언더 범프 패드들(126) 상에 외부 단자들(116)이 제공될 수 있다. 상기와 같이 도 6 및 도 7을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 반도체 칩
300: 몰딩막 400: 안테나 패턴
402: 패치 패턴 404: 안테나 배선
450: 연결 단자 500: 유전체층

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 실장되는 반도체 칩;
    상기 패키지 기판 상에서 상기 반도체 칩을 덮는 몰딩막; 및
    상기 몰딩막 상에 배치되는 안테나 패턴을 포함하되,
    상기 몰딩막은 그의 제 1 측면에 형성되는 제 1 트렌치를 갖고,
    상기 제 1 트렌치는 상기 몰딩막의 상부면으로부터 상기 몰딩막의 하부면을 향하여 연장되는 라인 형상을 갖고,
    상기 안테나 패턴은 상기 제 1 트렌치 내부를 채우는 제 1 연결 단자를 통해 상기 패키지 기판에 전기적으로 연결되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 연결 단자는 상기 몰딩막의 상기 제 1 측면으로 노출되는 측면을 갖되,
    상기 제 1 연결 단자의 상기 측면은 상기 제 1 측면과 공면(coplanar)을 이루는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 트렌치는 상기 몰딩막의 상기 제 1 측면의 중심부 상에 배치되는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 연결 단자의 상부면은 반원형의 평면 형상을 갖는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 패키지 기판은 그의 상부면에 제공되고, 상기 제 1 연결 단자가 접속되는 기판 패드를 갖되,
    상기 기판 패드는 상기 패키지 기판의 일 측면 상으로 노출되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 트렌치는 상기 기판 패드의 상부면을 노출하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 제 1 연결 단자는 상기 기판 패드의 상부면에 연결되는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 몰딩막의 측면들은 각각 상기 패키지 기판의 측면들 중 어느 하나와 공면(coplanar)을 이루는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 트렌치는 상기 몰딩막의 상기 제 1 측면 및 상기 제 1 측면과 접하는 제 2 측면 모두와 접하고,
    상기 제 1 연결 단자는 상기 몰딩막의 상기 제 1 측면 및 상기 제 2 측면으로 노출되는 측면들을 갖되,
    상기 제 1 연결 단자의 상기 측면들은 각각 상기 제 1 측면 및 상기 제 2 측면과 공면(coplanar)을 이루는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 연결 단자의 상부면은 부채꼴의 평면 형상을 갖는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 몰딩막은 그의 제 3 측면에 형성되는 제 2 트렌치를 갖되,
    상기 제 2 트렌치는 상기 몰딩막의 상기 상부면으로부터 상기 몰딩막의 상기 하부면을 향하여 연장되는 라인 형상을 갖고,
    상기 안테나 패턴은 상기 제 2 트렌치 내부를 채우는 제 2 연결 단자를 통해 상기 패키지 기판에 전기적으로 연결되는 반도체 패키지.
  12. 패키지 기판;
    상기 패키지 기판 상에 실장되는 반도체 칩;
    상기 패키지 기판 상에서 상기 반도체 칩을 덮는 몰딩막;
    상기 몰딩막 상에 배치되는 안테나 패턴; 및
    상기 몰딩막 상에서 상기 안테나 패턴과 연결되고, 상기 몰딩막의 제 1 측면을 따라 상기 패키지 기판을 향하여 연장되는 연결 단자를 포함하되,
    상기 패키지 기판의 제 2 측면은 상기 몰딩막의 상기 제 1 측면과 공면(coplanar)을 이루고,
    상기 패키지 기판은 상기 제 2 측면 상으로 노출되는 기판 패드를 갖되, 상기 안테나 패턴은 상기 기판 패드에 접속되는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 몰딩막은 상기 제 1 측면에 형성되는 트렌치를 갖되,
    상기 트렌치는 상기 몰딩막을 수직으로 관통하는 라인 형상을 갖고,
    상기 연결 단자는 상기 트렌치 내부를 채우는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 연결 단자는 상기 몰딩막의 상기 제 1 측면으로 노출되는 측면을 갖되,
    상기 연결 단자의 상기 측면은 상기 제 1 측면과 공면(coplanar)을 이루는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 트렌치는 상기 기판 패드의 상부면을 노출하고,
    상기 연결 단자는 상기 기판 패드의 상부면에 연결되는 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 연결 단자의 상부면은 반원형 또는 부채꼴의 평면 형상을 갖는 반도체 패키지.
  17. 제 12 항에 있어서,
    상기 연결 단자는 상기 몰딩막의 상기 제 1 측면 및 상기 제 1 측면과 인접한 제 3 측면 사이에 위치하되,
    상기 패키지 기판의 제 4 측면은 상기 몰딩막의 상기 제 3 측면과 공면(coplanar)을 이루고,
    상기 기판 패드는 상기 패키지 기판의 상기 제 2 측면 및 상기 제 4 측면 상으로 노출되는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 연결 단자는 상기 몰딩막의 상기 제 1 측면 및 상기 제 3 측면으로 노출되는 측면들을 갖되,
    상기 연결 단자의 상기 측면들은 각각 상기 제 1 측면 및 상기 제 3 측면과 공면(coplanar)을 이루는 반도체 패키지.
  19. 패키지 기판 상에 반도체 칩들을 실장하는 것;
    상기 패키지 기판 상에 상기 반도체 칩들을 덮는 몰딩막을 형성하는 것;
    상기 몰딩막 상에 안테나 패턴들을 형성하는 것, 상기 안테나 패턴들 각각은 상기 반도체 칩들 중 하나 상에 위치하고;
    상기 몰딩막을 수직으로 관통하여 상기 패키지 기판의 기판 패드를 노출하는 관통 홀을 형성하는 것, 상기 관통 홀은 서로 인접한 상기 반도체 칩들의 사이에 위치하고;
    상기 관통 홀 내에 도전 물질을 채워 상기 기판 패드 및 상기 안테나 패턴들을 연결하는 연결 단자를 형성하는 것; 및
    상기 몰딩막 및 상기 패키지 기판에 싱귤레이션(singulation) 공정을 수행하는 것을 포함하되,
    상기 싱귤레이션 공정 시, 상기 연결 단자가 절단되는 반도체 패키지의 제조 방법.
  20. 제 19 항에 있어서,
    상기 싱귤레이션 공정은 상기 반도체 칩들 사이를 가로지르는 쏘잉 라인을 따라 수행되되,
    상기 쏘잉 라인은 상기 패키지 기판, 상기 몰딩막 및 상기 연결 단자를 수직으로 가로지르고,
    상기 싱귤레이션 공정 시 상기 패키지 기판, 상기 몰딩막, 상기 기판 패드 및 상기 연결 단자가 동시에 절단되는 반도체 패키지의 제조 방법.
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