KR20230018090A - 반도체 패키지 - Google Patents

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KR20230018090A
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semiconductor chip
pads
chip
substrate
semiconductor
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KR1020210099837A
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김영룡
정현수
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삼성전자주식회사
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Abstract

패키지 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 배치되는 제 2 반도체 칩, 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 하부면에 제공되는 재배선층을 갖고, 상기 재배선층의 하부면에 제공되는 언더 범프 패드들, 상기 제 1 반도체 칩의 일측에서 상기 언더 범프 패드들의 제 1 패드들과 상기 패키지 기판의 기판 패드를 연결하는 제 1 솔더들, 및 상기 패키지 기판 상에서 상기 제 1 반도체 칩, 상기 제 2 반도체 칩 및 상기 제 1 솔더들을 덮는 몰딩막을 포함하는 반도체 패키지를 제공하되, 상기 언더 범프 패드들의 제 2 패드들을 상기 제 1 반도체 칩의 상부면과 직접 접하고, 상기 제 1 패드들은 상기 재배선층을 통해 상기 제 2 반도체 칩의 집적 회로와 연결되고, 상기 제 2 패드들은 상기 제 2 반도체 칩의 상기 집적 회로와 절연될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 고성능화, 소형화 및 경량화가 지속적으로 요구되고 있다. 특히, 고성능의 메모리 반도체의 수요가 지속 증대하고 있으며, 고대역폭(High Band Width) 또는 높은 처리 용량(High Processing Capacity)의 구현이 요구되고 있다.
이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
일반적으로, 패키지 기판에 복수개의 메모리 칩들을 적층하기 위하여 TSV 공정, 플립 칩 공정 및 와이어 본딩 공정 등이 사용되고 있다. 다만, TSV 공정은 공정이 복잡하고 비용이 과다한 문제점이 있어, 이를 해결할 공정의 필요성이 대두될 수 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 소형화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 배치되는 제 2 반도체 칩, 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 하부면에 제공되는 재배선층을 갖고, 상기 재배선층의 하부면에 제공되는 언더 범프 패드들, 상기 제 1 반도체 칩의 일측에서 상기 언더 범프 패드들의 제 1 패드들과 상기 패키지 기판의 기판 패드를 연결하는 제 1 솔더들, 및 상기 패키지 기판 상에서 상기 제 1 반도체 칩, 상기 제 2 반도체 칩 및 상기 제 1 솔더들을 덮는 몰딩막을 포함할 수 있다. 상기 언더 범프 패드들의 제 2 패드들을 상기 제 1 반도체 칩의 상부면과 직접 접할 수 있다. 상기 제 1 패드들은 상기 재배선층을 통해 상기 제 2 반도체 칩의 집적 회로와 연결될 수 있다. 상기 제 2 패드들은 상기 제 2 반도체 칩의 상기 집적 회로와 절연될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 순차적으로 적층되는 제 1 반도체 칩 및 제 2 반도체 칩, 상기 패키지 기판 상에서 상기 제 1 반도체 칩 및 제 2 반도체 칩을 덮는 몰딩막, 및 상기 패키지 기판의 하부면 상에 제공되는 외부 단자들을 포함할 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 서로 인접한 제 1 측면 및 제 2 측면과 수직으로 오버랩(overlap)되도록 상기 제 1 반도체 칩과 시프트(shift)될 수 있다. 상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 하부면 상에 제공되는 제 1 솔더들을 통해 상기 패키지 기판에 실장될 수 있다. 상기 제 2 반도체 칩은 제 2 솔더들을 통해 상기 패키지 기판에 실장되되, 상기 제 2 솔더들은 상기 제 1 반도체 칩의 상기 제 1 측면 및 상기 제 2 측면과 인접하게 배치되며 상기 제 1 반도체 칩으로부터 이격될 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부면에 지지될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 플립 칩(flip chip) 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에서 상기 제 1 반도체 칩과 수평으로 시프트(shift)되도록 배치되는 제 2 반도체 칩, 상기 제 2 반도체 칩의 하부면 상에 제공되어, 상기 제 2 반도체 칩의 집적 회로와 연결되는 재배선층, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에서 상기 재배선층의 하부면에 제공되는 더미(dummy) 패드, 상기 제 1 반도체 칩의 일측에서 상기 재배선층의 상기 하부면에 제공되는 신호 패드, 상기 제 1 반도체 칩의 상기 일측에서 상기 기판과 상기 제 2 반도체 칩 사이에 제공되는 연결 단자, 및 상기 기판 상에서 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 덮고, 상기 기판과 상기 제 1 반도체 칩 사이의 공간 및 상기 기판과 상기 제 2 반도체 칩 사이의 공간을 채우는 몰딩막을 포함할 수 있다. 상기 연결 단자는 상기 신호 패드와 상기 기판의 기판 패드를 직접 연결할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩들이 오버랩되도록 배치됨에 따라, 반도체 칩들이 평면적으로 차지하는 면적이 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다. 이때, 재배선층을 이용하여 반도체 칩들이 오버랩되는 면적이 넓도록 반도체 패키지를 형성할 수 있으며, 반도체 패키지의 평면적이 보다 작아질 수 있다. 즉, 소형화된 반도체 패키지가 제공될 수 있다.
또한, 재배선층에 의해 상부 반도체 칩의 전기적 연결의 배선 자유도가 보다 향상될 수 있으며, 반도체 칩들과 기판 간의 전기적 연결의 길이가 짧을 수 있다. 즉, 반도체 패키지의 전기적 특성이 향상될 수 있다.
더하여, 더미 패드들을 이용하여 상부 반도체 칩이 하부 반도체 칩 상에 지지될 수 있어, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 및 도 3은 도 1의 A 영역을 확도 도시한 확대도들이다.
도 4는 제 2 반도체 칩의 재배선층의 재배선을 설명하기 위한 평면도이다.
도 5는 제 1 반도체 칩과 제 2 반도체 칩의 배치를 설명하기 위한 평면도이다.
도 6은 제 2 반도체 칩의 재배선층의 재배선을 설명하기 위한 평면도이다.
도 7 내지 도 9는 제 1 반도체 칩과 제 2 반도체 칩의 배치를 설명하기 위한 평면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 11 및 도 12는 비아 홀들의 배치를 설명하기 위한 평면도들이다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 16 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2 및 도 3은 도 1의 A 영역을 확도 도시한 확대도들이다. 도 4는 제 2 반도체 칩의 재배선층의 재배선을 설명하기 위한 평면도이다. 도 5는 제 1 반도체 칩과 제 2 반도체 칩의 배치를 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 재배선 기판일 수 있다. 예를 들어, 패키지 기판(100)은 상호 적층된 적어도 하나의 기판 배선층을 포함할 수 있다. 각각의 상기 기판 배선층은 기판 절연층(110) 및 기판 절연층(110) 내의 기판 배선 패턴(120)을 포함할 수 있다. 어느 하나의 기판 배선층의 기판 배선 패턴(120)은 인접한 다른 기판 배선층의 기판 배선 패턴(120)과 전기적으로 연결될 수 있다.
기판 절연층(110)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.
기판 절연층(110) 내에 기판 배선 패턴(120)이 제공될 수 있다. 기판 배선 패턴(120)은 기판 절연층(110) 내에서 수평으로 연장될 수 있다. 예를 들어, 기판 배선 패턴(120)은 상기 기판 배선층의 패드 부분 또는 배선 부분일 수 있다. 즉, 기판 배선 패턴(120)은 패키지 기판(100) 내의 수평 재배선을 위한 구성일 수 있다. 기판 배선 패턴(120)은 기판 절연층(110)의 상부에 제공될 수 있다. 기판 배선 패턴(120)의 상부면은 기판 절연층(110)의 상부면 상으로 노출될 수 있다. 최상단의 기판 배선층에 제공되는 기판 배선 패턴(120)은 후술되는 제 1 반도체 칩(200) 및 제 1 연결 단자들(380)이 접속되는 기판 패드 역할을 할 수 있다. 기판 배선 패턴(120)은 도전성 물질을 포함할 수 있다. 예를 들어, 기판 배선 패턴(120)은 구리(Cu) 등의 금속을 포함할 수 있다.
기판 배선 패턴(120)은 그의 하부면 상으로 돌출되는 비아를 가질 수 있다. 상기 비아는 서로 인접한 배선층들의 기판 배선 패턴들(120)을 수직으로 연결하기 위한 구성일 수 있다. 또는, 상기 비아는 최하단의 배선층의 기판 배선 패턴(120)과 외부 패드들(130)을 연결하기 위한 구성일 수 있다. 예를 들어, 상기 비아는 기판 배선 패턴(120)의 하부면으로부터 기판 절연층(110)을 그 아래에 위치하는 다른 배선층의 기판 배선 패턴(120)의 상부면에 접속될 수 있다. 또는, 상기 비아는 기판 배선 패턴(120)의 상기 하부면으로부터 최하단의 기판 절연층(110)을 관통하여 외부 패드들(130)의 상부면에 접속될 수 있다.
최하단의 기판 배선층의 하부면 상에는 외부 패드들(130)이 제공될 수 있다. 외부 패드들(130)은 기판 배선 패턴(120)과 전기적으로 연결될 수 있다. 외부 패드들(130)은 외부 단자들(150)이 접속되는 패드 역할을 할 수 있다.
기판 보호층(140)이 제공될 수 있다. 기판 보호층(140)은 상기 최하단의 기판 배선층의 하부면을 덮고, 외부 패드들(130)을 노출할 수 있다. 노출되는 외부 패드들(130)의 하부면 상에 외부 단자들(150)이 제공될 수 있다. 외부 단자들(150)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
상기와 같이 패키지 기판(100)이 제공될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 패키지 기판(100)은 PCB(printed circuit board)일 수 있다. 예를 들어, 패키지 기판(100)은 코어층, 및 코어층 상하부의 배선 연결을 위한 주변부들을 가질 수 있다.
패키지 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 전면 및 후면을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자가 형성되는 활성면(active surface) 측의 일면으로, 상기 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 제 1 반도체 칩(200)의 전면에 제공되는 제 1 칩 패드들(216)을 포함할 수 있다. 제 1 반도체 칩(200)은 제 1 방향(D1)으로 상호 대향하는 제 1 측면(200a) 및 제 2 측면(200b)을 가질 수 있다. 이하, 제 1 방향(D1) 및 제 2 방향(D2)은 패키지 기판(100)의 상부면과 평행하되 상호 직교하는 방향으로 정의되며, 제 3 방향(D3)은 패키지 기판(100)의 상부면에 수직한 방향으로 정의된다. 제 1 측면(200a)은 제 1 반도체 칩(200)의 제 1 방향(D1)의 측면이고, 제 2 측면(200b)은 제 1 반도체 칩(200)의 제 1 방향(D1)의 반대 방향의 측면일 수 있다. 제 1 반도체 칩(200)은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 이와는 다르게, 제 1 반도체 칩(200)은 로직 칩(logic chip)을 포함하거나, 그 외에 다양한 반도체 칩 또는 수동 소자 등을 포함할 수 있다. 제 1 반도체 칩(200)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다.
제 1 반도체 칩(200)은 제 1 반도체 칩(200)의 제 1 집적 회로(202)가 형성되는 제 1 베이스층(201), 및 제 1 베이스층(201)에서 제 1 집적 회로(202)가 형성되는 일면 상에 제공되는 제 1 칩 배선층(210)을 가질 수 있다. 제 1 칩 배선층(210)은 제 1 칩 절연 패턴(212), 제 1 칩 절연 패턴(212) 내의 제 1 칩 배선 패턴(214), 제 1 칩 배선 패턴(214)과 연결되는 제 1 칩 패드들(216), 및 제 1 칩 절연 패턴(212) 상에서 제 1 칩 배선 패턴(214)을 매립하고 제 1 칩 패드들(216)을 노출시키는 제 1 칩 패시베이션막(213)을 포함할 수 있다.
제 1 칩 절연 패턴(212)은 제 1 베이스층(201)의 하부면 상에서 제 1 집적 회로(202)를 덮을 수 있다. 제 1 칩 절연 패턴(212)은 복수로 제공될 수 있으며, 복수의 제 1 칩 절연 패턴들(212)은 상호 적층될 수 있다. 이 경우, 제 1 칩 절연 패턴들(212)은 각각 수직으로 연결되는 배선층들일 수 있다. 제 1 칩 절연 패턴들(212)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
제 1 칩 절연 패턴(212)의 하부면 상에 제 1 칩 패드들(216)이 제공될 수 있다. 제 1 칩 패드들(216)은 제 1 반도체 칩(200)의 중심부 상에 제공될 수 있다. 예를 들어, 제 1 칩 패드들(216)은 제 1 반도체 칩(200)의 중심부 상에서 제 2 방향(D2)으로 배열될 수 있다. 이때, 제 1 칩 패드들(216)은 1개의 열 또는 2개 이상의 복수의 열을 구성하도록 배열될 수 있다. 또한, 제 1 칩 패드들(216)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 복수의 열 및 복수의 행을 이루는 그리드(grid) 형태로 배열되거나, 또는 허니콤(honey comb) 형태로 배열될 수 있다. 또는, 제 1 칩 패드들(216)의 배열 주기는 균일하지 않을 수 있다. 즉, 제 1 칩 패드들(216)은 별도의 규칙성을 갖지 않도록 제공될 수 있다. 즉, 제 1 칩 패드들(216)은 제 1 반도체 칩(200)의 배선 집적도, 배선 위치 등에 따라 다양한 형태로 배열될 수 있다. 제 1 칩 패드들(216)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
제 1 칩 절연 패턴(212) 내에 제 1 칩 배선 패턴(214)이 제공될 수 있다. 제 1 칩 배선 패턴(214)은 제 1 칩 절연 패턴(212) 내에서 수평으로 연장될 수 있다. 즉, 제 1 칩 절연 패턴(212)은 제 1 반도체 칩(200) 내에서 제 1 집적 회로(202)의 수평 재배선을 위한 구성일 수 있다. 제 1 칩 절연 패턴(212)은 제 1 집적 회로(202)와 제 1 칩 패드들(216)을 연결할 수 있다. 도 1에서는 제 1 집적 회로(202)와 제 1 칩 패드들(216)의 연결을 설명하기 위하여 제 1 칩 배선 패턴(214)을 임의의 실선으로 표시하였으나, 본 발명에서 제 1 칩 배선 패턴(214)의 형태 또는 전기적 연결 관계가 이에 한정되는 것은 아니다.
제 1 칩 절연 패턴(212)의 하부면 상에 제 1 칩 패시베이션막(213)이 제공될 수 있다. 제 1 칩 패시베이션막(213)은 제 1 칩 절연 패턴(212)의 하부면 상에서 제 1 칩 패드들(216)을 매립하되, 제 1 칩 패드들(216)의 상부면의 일부를 노출하는 개구들을 가질 수 있다. 제 1 칩 패시베이션막(213)은 감광성 폴리 이미드(polyimide)와 같은 감광성 폴리머를 포함할 수 있다.
제 1 반도체 칩(200)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 제 1 칩 패드들(216)이 패키지 기판(100)을 향하도록 배치될 수 있다. 즉, 제 1 반도체 칩(200)은 제 1 반도체 칩(200)의 전면이 패키지 기판(100)을 향하도록 배치될 수 있다. 제 1 칩 패드들(216)과 패키지 기판(100) 사이에 제 1 칩 단자들(220)이 제공될 수 있다. 제 1 칩 단자들(220)은 제 1 칩 패시베이션막(213)을 관통하여 제 1 칩 패드들(216)에 접속될 수 있다. 보다 상세하게는, 제 1 칩 단자들(220)은 제 1 칩 패시베이션막(213)의 상기 개구들 내에서 제 1 칩 패드들(216)에 접속될 수 있다. 제 1 반도체 칩(200)은 제 1 칩 패드들(216), 제 1 칩 단자들(220) 및 기판 배선 패턴(120)을 통해 패키지 기판(100)에 연결될 수 있다. 제 1 칩 단자들(220)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
제 1 반도체 칩(200) 상에 제 2 반도체 칩(300)이 배치될 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)의 후면 상에 위치할 수 있다. 제 2 반도체 칩(300) 및 제 1 반도체 칩(200)은 오프셋 적층 구조(offset stack structure)로 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)은 제 1 방향(D1)으로 기울어져 적층될 수 있고, 이는 오르막 경사진 계단 형태일 수 있다. 상세하게는, 제 2 반도체 칩(300)은 제 2 반도체 칩(300)의 일부가 제 1 반도체 칩(200)과 오버랩되고, 다른 일부는 제 1 반도체 칩(200)의 어느 하나의 측면 상으로 돌출될 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)의 제 1 측면(200a) 상으로 돌출될 수 있다. 즉, 제 2 반도체 칩(300)은 평면적 관점에서 제 1 반도체 칩(200)으로부터 제 1 방향(D1)으로 시프트(shift)되도록 제 1 반도체 칩(200) 상에 적층될 수 있다. 제 2 반도체 칩(300)의 전면, 즉 제 2 반도체 칩(300)의 하부면은 기판(100)의 상부면과 실질적으로 평행할 수 있다.
제 2 반도체 칩(300)의 구성은 상기한 제 1 반도체 칩(200)의 구성과 실질적으로 동일 또는 유사할 수 있다. 즉, 제 2 반도체 칩(300)과 제 1 반도체 칩(200)은 서로 동일한 반도체 칩을 포함할 수 있다. 예를 들어, 제 2 반도체 칩(300)은 제 2 반도체 칩(300)의 제 2 집적 회로(302)가 형성되는 제 2 베이스층(301), 및 제 2 베이스층(301)에서 제 2 집적 회로(302)가 형성되는 일면 상에 제공되는 제 2 칩 배선층(310) 을 가질 수 있다. 제 2 칩 배선층(310)은 제 2 칩 절연 패턴(312), 제 2 칩 절연 패턴(312) 내의 제 2 칩 배선 패턴(314), 제 2 칩 배선 패턴(314)과 연결되는 제 2 칩 패드들(316), 및 제 2 칩 절연 패턴(312) 상에서 제 2 칩 배선 패턴(314)을 매립하고 제 2 칩 패드들(316)을 노출시키는 제 2 칩 패시베이션막(313)을 포함할 수 있다.
제 2 칩 절연 패턴(312)은 제 2 베이스층(301)의 하부면 상에서 집적 회로(302)를 덮을 수 있다. 제 2 칩 절연 패턴(312)은 복수로 제공될 수 있으며, 복수의 제 2 칩 절연 패턴들(312)은 상호 적층될 수 있다. 이 경우, 제 2 칩 절연 패턴들(312)은 각각 수직으로 연결되는 배선층들일 수 있다. 제 2 칩 절연 패턴들(312)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
제 2 칩 절연 패턴(312)의 하부면 상에 제 2 칩 패드들(316)이 제공될 수 있다. 제 2 칩 패드들(316)은 제 2 반도체 칩(300)의 중심부 상에 제공될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제 2 칩 패드들(316)은 제 2 반도체 칩(300)의 중심부 상에서 제 2 방향(D2)으로 배열될 수 있다. 도 4에서는 제 2 칩 패드들(316)이 제 2 방향(D2)을 따라 3개의 열을 구성하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 칩 패드들(316)은 1개의 열, 2개의 열 또는 4개 이상의 열을 구성하도록 배열될 수 있다. 또한, 제 2 칩 패드들(316)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 복수의 열 및 복수의 행을 이루는 그리드(grid) 형태로 배열되거나, 또는 허니콤(honey comb) 형태로 배열될 수 있다. 또는, 제 2 칩 패드들(316)의 배열 주기는 균일하지 않을 수 있다. 즉, 제 2 칩 패드들(316)은 별도의 규칙성을 갖지 않도록 제공될 수 있다. 즉, 제 2 칩 패드들(316)은 제 2 반도체 칩(500)의 배선 집적도, 배선 위치 등에 따라 다양한 형태로 배열될 수 있다. 제 2 칩 패드들(316)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
제 2 칩 절연 패턴(312) 내에 제 2 칩 배선 패턴(314)이 제공될 수 있다. 제 2 칩 배선 패턴(314)은 제 2 칩 절연 패턴(312) 내에서 수평으로 연장될 수 있다. 즉, 제 2 칩 절연 패턴(312)은 제 2 반도체 칩(300) 내에서 제 2 집적 회로(302)의 수평 재배선을 위한 구성일 수 있다. 제 2 칩 절연 패턴(312)은 제 2 집적 회로(302)와 제 2 칩 패드들(316)을 연결할 수 있다. 도 1에서는 제 2 집적 회로(302)와 제 2 칩 패드들(316)의 연결을 설명하기 위하여 제 2 칩 배선 패턴(314)을 임의의 실선으로 표시하였으나, 본 발명에서 제 2 칩 배선 패턴(314)의 형태 또는 전기적 연결 관계가 이에 한정되는 것은 아니다.
제 2 칩 절연 패턴(312)의 하부면 상에 제 2 칩 패시베이션막(313)이 제공될 수 있다. 제 2 칩 패시베이션막(313)은 제 2 칩 절연 패턴(312)의 하부면 상에서 제 2 칩 패드들(316)을 매립하되, 제 2 칩 패드들(316)의 상부면의 일부를 노출하는 개구들을 가질 수 있다. 제 2 칩 패시베이션막(313)은 감광성 폴리 이미드(polyimide)와 같은 감광성 폴리머를 포함할 수 있다.
제 2 반도체 칩(300)은 제 2 칩 패드들(316)이 패키지 기판(100)을 향하도록 배치될 수 있다. 즉, 제 2 반도체 칩(300)은 제 2 반도체 칩(300)의 전면이 패키지 기판(100)을 향하도록 배치될 수 있다. 제 2 반도체 칩(300)은 메모리 칩(memory chip)일 수 있다. 이와는 다르게, 제 2 반도체 칩(300)은 로직 칩(logic chip)을 포함하거나, 그 외에 다양한 반도체 칩 또는 수동 소자 등을 포함할 수 있다. 제 2 반도체 칩(300)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 2 반도체 칩(300)의 두께는 제 1 반도체 칩(200)의 두께와 동일할 수 있다. 보다 구체적으로는, 제 2 베이스층(301)의 상부면으로부터 제 2 칩 패드들(316)의 하부면까지의 거리는 제 1 베이스층(201)의 상부면으로부터 제 1 칩 패드들(216)의 하부면까지의 거리와 동일할 수 있다.
제 2 반도체 칩(300)은 제 2 반도체 칩(300)의 전면 상에 제공되는 제 1 재배선층(350)을 더 포함할 수 있다. 예를 들어, 제 1 재배선층(350)은 제 2 반도체 칩(300)의 하부면 상에 제공되어, 제 2 베이스층(301) 및 제 2 칩 배선층(310)을 덮을 수 있다. 제 1 재배선층(350)은 제 2 반도체 칩(300)의 상기 하부면 상에 적층되는 제 1 절연 패턴(352), 제 1 절연 패턴(352) 내에 제공되는 제 1 배선 패턴(354), 및 제 1 재배선층(350)의 하부면 상으로 노출되는 제 1 신호 패드들(356)과 제 1 더미 패드들(358)을 포함할 수 있다.
제 1 절연 패턴(352)은 제 2 칩 배선층(310)의 하부면을 덮을 수 있다. 제 1 절연 패턴(352)은 서로 적층되는 복수의 절연층들을 포함할 수 있다. 제 1 절연 패턴(352)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 절연 패턴(352)은 절연성 폴리머를 포함할 수 있다. 일 예로, 제 1 절연 패턴(352)은 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제 1 신호 패드들(356) 및 제 1 더미 패드들(358)은 제 1 절연 패턴(352)의 하부에 제공될 수 있다. 제 1 신호 패드들(356) 및 제 1 더미 패드들(358)은 제 1 절연 패턴(352)의 하부면 상으로 노출될 수 있다. 이때, 제 1 신호 패드들(356) 및 제 1 더미 패드들(358)은 제 1 절연 패턴(352)의 상기 하부면 상으로 연장 또는 돌출될 수 있다. 즉, 제 1 신호 패드들(356) 및 제 1 더미 패드들(358) 각각은 그의 일부가 제 1 절연 패턴(352)의 하부면 상에 위치하고, 다른 일부가 제 1 절연 패턴(352)을 관통하여 제 1 절연 패턴(352) 내의 제 1 배선 패턴(354)에 연결될 수 있다. 이와는 다르게, 제 1 신호 패드들(356)의 하부면 및 제 1 더미 패드들(358)의 하부면은 제 1 절연 패턴(352)의 상기 하부면과 공면(coplanar)을 이룰 수 있다. 제 1 신호 패드들(356)의 하부면 및 제 1 더미 패드들(358)의 상기 하부면은 패키지 기판(100)의 상기 상부면으로부터 동일한 레벨에 위치할 수 있다. 제 1 신호 패드들(356) 및 제 1 더미 패드들(358)은 제 1 재배선층(350)의 최하부면 상으로 노출되는 언더 범프 패드(under bump pad: UBP)일 수 있다. 제 1 신호 패드들(356)은 제 2 반도체 칩(300)의 제 2 집적 회로(302)의 전기적 신호를 외부로 송수신하기 위한 연결 패드일 수 있으며, 제 1 더미 패드들(358)은 제 2 반도체 칩(300)의 제 2 집적 회로(302)와 전기적으로 플로팅(floating)되어있는 더미(dummy) 패드일 수 있다. 제 1 신호 패드들(356) 및 제 1 더미 패드들(358)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 신호 패드들(356) 및 제 1 더미 패드들(358)은 구리(Cu) 등을 포함할 수 있다.
도 4에서는 제 2 반도체 칩(300)의 하부면을 도시하였으며, 설명의 편의를 위하여 제 2 반도체 칩(300)의 제 2 칩 패드들(316)의 위치를 함께 도시하였다.
도 1 내지 도 4를 참조하여, 제 2 반도체 칩(300)은 제 1 영역(RG1) 및 제 2 영역(RG2)을 가질 수 있다. 제 1 영역(RG1)은 제 2 영역(RG2)의 제 1 방향(D1)에 위치할 수 있다. 평면적 관점에서, 제 2 반도체 칩(300)의 제 1 영역(RG1)은 제 1 반도체 칩(200)의 제 1 방향(D1)의 일측에 위치할 수 있고, 제 2 반도체 칩(300)의 제 2 영역(RG2)은 제 1 반도체 칩(200) 상에 위치할 수 있다. 제 2 반도체 칩(300)의 제 1 영역(RG1)은 제 1 신호 패드들(356)이 제공되는 영역으로 정의되고, 제 2 반도체 칩(300)의 제 2 영역(RG2)은 제 1 더미 패드들(358)이 제공되는 영역으로 정의될 수 있다.
제 1 신호 패드들(356)은 제 2 반도체 칩(300)의 전면 상에서 제 1 영역(RG1)에 배치될 수 있다. 제 1 신호 패드들(356)은 제 1 영역(RG1) 내에서 제 1 반도체 칩(200)의 제 1 측면(200a)을 따라 연장되는 적어도 하나의 열을 이룰 수 있다. 예를 들어, 제 1 신호 패드들(356)은 제 1 영역(RG1) 내에서 제 2 방향(D2)을 따라 연장되는 적어도 하나의 열을 이룰 수 있다. 제 1 신호 패드들(356) 각각은 평면적 관점에서 제 1 반도체 칩(200)과 이격될 수 있다. 도 4에서는 제 1 신호 패드들(356)이 3개의 열을 구성하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 신호 패드들(356)은 하나의 열을 구성하거나, 둘 또는 넷 이상의 복수의 열을 구성할 수 있다. 제 1 신호 패드들(356)이 구성하는 복수의 열들은 제 1 방향(D1)으로 상호 이격될 수 있다.
제 1 더미 패드들(358)은 제 2 반도체 칩(300)의 전면 상에서 제 2 영역(RG2)에 배치될 수 있다. 제 1 더미 패드들(358)은 제 2 영역(RG2) 내에서 제 2 방향(D2)을 따라 연장되는 적어도 하나의 열을 이룰 수 있다. 제 1 더미 패드들(358) 각각은 제 1 반도체 칩(200)과 수직으로 오버랩(overlap)될 수 있다. 도 4에서는 제 1 더미 패드들(358)이 2개의 열을 구성하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 더미 패드들(358)은 하나의 열을 구성하거나, 셋 이상의 복수의 열을 구성할 수 있다. 제 1 더미 패드들(358)이 구성하는 복수의 열들은 제 1 방향(D1)으로 상호 이격될 수 있다. 도 4에서는 제 1 더미 패드들(358)이 제 2 방향(D2)을 따라 배열되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 더미 패드들(358)은 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)의 위치 및 무게 등에 따라 다양하게 배치될 수 있다.
제 1 배선 패턴(354)은 제 1 절연 패턴(352) 내부에 제공될 수 있다. 제 1 배선 패턴(354)은 제 2 칩 배선층(310)의 제 2 칩 패시베이션막(313)을 관통하여 제 2 칩 패드들(316)에 접속될 수 있으며, 제 2 칩 패드들(316)와 제 1 신호 패드들(356)을 전기적으로 연결할 수 있다. 제 2 칩 배선층(310) 및 제 1 배선 패턴(354)에 의해, 제 2 반도체 칩(300)의 집적 회로(302)는 제 1 신호 패드들(356)과 전기적으로 연결될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제 1 재배선층(350)은 제 1 재배선층(350)의 상부면에 위치한 윈도우 영역(WRG)을 가질 수 있다. 윈도우 영역(WRG)은 제 1 재배선층(350)의 중심부 상에서 제 2 방향(D2)으로 연장될 수 있다. 윈도우 영역(WRG)은 평면적 관점에서 제 2 칩 패드들(316)이 배치되는 영역과 동일할 수 있으며, 제 1 재배선층(350)과 제 2 칩 배선층(310)의 계면에서 제 1 배선 패턴(354)이 제 2 칩 패드들(316)에 접속되는 영역으로 정의될 수 있다. 일 예로, 제 1 배선 패턴(354)은 윈도우 영역(WRG) 상에서 제 1 절연 패턴(352)의 상부면 즉 재배선층(350)의 상부면 상으로 노출될 수 있으며, 노출된 제 1 배선 패턴(354)은 제 2 칩 패드들(316)과 접할 수 있다. 제 1 신호 패드들(356)은 윈도우 영역(WRG)의 제 1 방향(D1)의 일측에서 제 2 방향(D2)으로 배열될 수 있다. 이 경우, 제 1 신호 패드들(356)의 일부는 윈도우 영역(WRG)과 오버랩(overlap)될 수 있다. 도 4에서는 제 1 영역(RG1)과 제 2 영역(RG2)의 경계가 윈도우 영역(WRG)과 오버랩(overlap)되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 도 4에서는 제 1 신호 패드들(356)과 제 2 칩 패드들(316)의 연결을 설명하기 위하여 제 1 배선 패턴(354)을 임의의 실선으로 표시하였으나, 본 발명에서 제 1 배선 패턴(354)의 형태 또는 전기적 연결 관계가 이에 한정되는 것은 아니다. 도 2에 도시된 바와 같이, 제 1 배선 패턴(354)은 제 1 더미 패드들(358)과는 전기적으로 절연될 수 있다. 예를 들어, 제 1 더미 패드들(358)은 제 1 절연 패턴(352)의 하부면 상에 위치할 수 있으며, 제 1 절연 패턴(352)에 의해 제 1 배선 패턴(354)과 이격될 수 있다. 제 2 반도체 칩(300)의 제 2 집적 회로(302)는 제 1 더미 패드들(358)과 전기적으로 절연될 수 있다. 또는, 도 3에 도시된 바와 같이, 제 1 배선 패턴(354)의 일부는 제 1 더미 패드들(358)과 연결될 수 있다. 이 경우, 제 1 더미 패드들(358)과 연결된 제 1 배선 패턴(354)의 상기 일부는 제 2 칩 패드들(316)과 전기적으로 플로팅(floating)될 수 있다. 따라서, 제 2 반도체 칩(300)의 집적 회로(302)는 제 1 더미 패드들(358)과 전기적으로 절연될 수 있다.
도 5에서는 제 2 반도체 칩(300)의 하부면을 개략적으로 도시하였으며, 설명의 편의를 위하여 제 1 반도체 칩(200)의 위치를 함께 도시하였다. 즉, 도 5는 하방에서 제 2 반도체 칩(300)을 바라본 것으로, 제 2 반도체 칩(300)의 상기 하부면의 일부를 제 1 반도체 칩(200)이 가리고 있는 것을 도시한 것이다.
도 1 내지 도 5를 참조하여, 제 2 반도체 칩(300)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 제 1 신호 패드들(356)과 패키지 기판(100) 사이에 제 1 연결 단자들(380)이 제공될 수 있다. 제 2 반도체 칩(300)은 제 1 신호 패드들(356), 제 1 연결 단자들(380) 및 기판 배선 패턴(120)을 통해 패키지 기판(100)에 연결될 수 있다. 제 1 연결 단자들(380)은 제 1 반도체 칩(200)으로부터 제 1 방향(D1)의 일측에 배치될 수 있다. 즉, 제 1 연결 단자들(380)은 제 1 반도체 칩(200)의 제 1 측면(200a)에 인접하게 배치될 수 있다. 제 1 연결 단자들(380)은 제 1 신호 패드들(356) 상에 각각 제공될 수 있다. 제 1 연결 단자들(380)의 배열은 제 1 신호 패드들(356)의 배열에 따를 수 있다. 예를 들어, 제 1 연결 단자들(380)은 제 2 방향(D2)을 따라 연장되는 적어도 하나의 열을 구성할 수 있다. 제 1 연결 단자들(380)은 패키지 기판(100)의 기판 배선 패턴(120)에 접속될 수 있다. 이에 따라, 제 2 반도체 칩(300)의 제 2 집적 회로(302)는 제 1 재배선층(350), 제 1 신호 패드들(356) 및 제 1 연결 단자들(380)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 제 1 연결 단자들(380)의 상부면은 제 1 반도체 칩(200)의 상부면과 패키지 기판(100)으로부터 동일한 레벨에 위치할 수 있다. 또는, 제 1 연결 단자들(380)의 상기 상부면은 제 1 반도체 칩(200)의 상기 상부면과 패키지 기판(100)으로부터 서로 다른 레벨에 위치할 수 있다. 제 1 연결 단자들(380)의 제 1 높이는 제 1 칩 단자들(220)의 제 2 높이의 1.5배 내지 30배일 수 있다. 예를 들어, 제 1 연결 단자들(380)의 상기 제 1 높이는 50um 내지 300um일 수 있고, 제 1 칩 단자들(220)의 상기 제 2 높이는 10um 내지 50um일 수 있다. 제 1 연결 단자들(380)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다. 예를 들어, 제 1 연결 단자들(380)은 구리(Cu)와 같은 금속으로 구성된 코어(382), 및 코어(382)를 둘러싸는 주변부(384)를 포함하는 복합 구조의 솔더 볼일 수 있다. 다른 실시예들에 따르면, 제 1 연결 단자들(380)은 패키지 기판(100)의 기판 배선 패턴(120)에 접속되는 도전성 포스트, 수직 비아 또는 다양한 연결 단자들을 포함할 수 있다.
제 2 반도체 칩(300)의 제 1 더미 패드들(358)은 제 1 반도체 칩(200)의 상부면에 접할 수 있다. 예를 들어, 제 1 더미 패드들(358)은 제 2 반도체 칩(300)의 하부면과 제 1 반도체 칩(200)의 상부면 사이에 제공될 수 있다. 제 1 더미 패드들(358)은 제 1 반도체 칩(200)의 상부면 상에서 제 2 반도체 칩(300)을 지지할 수 있다. 이때, 제 1 더미 패드들(358)은 제 1 반도체 칩(200)의 상부면, 즉 제 1 베이스층(201)의 상부면에 직접 접할 수 있다.
본 발명의 실시예들에 따르면, 제 1 반도체 칩(200)과 제 2 반도체 칩(300)이 수직으로 오버랩(overlap)되도록 배치됨에 따라, 제 1 반도체 칩(200)과 제 2 반도체 칩(300)이 평면적으로 차지하는 면적이 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다. 이때, 제 2 반도체 칩(300)의 제 1 신호 패드들(356)이 제 2 반도체 칩(300)의 일측에 위치하도록, 제 2 반도체 칩(300)이 제 1 재배선층(350)에 의해 재배선될 수 있다. 이에 따라, 제 2 반도체 칩(300)과 제 1 반도체 칩(200)이 오버랩(overlap)되는 면적이 넓도록 반도체 패키지를 형성할 수 있으며, 반도체 패키지의 평면적이 보다 작아질 수 있다. 보다 상세하게는, 제 2 반도체 칩(300)의 제 2 칩 패드들(316)이 제공되는 윈도우 영역(WRG)이 제 1 반도체 칩(200) 상에 위치하더라도, 제 1 재배선층(350)에 의해 제 2 반도체 칩(300)의 전기적 연결이 제 1 반도체 칩(200)의 일측을 향하여 연장될 수 있으며, 제 2 반도체 칩(300)을 패키지 기판(100)에 실장하기 용이할 수 있다. 즉, 소형화된 반도체 패키지가 제공될 수 있다.
더하여, 제 2 반도체 칩(300)이 제 1 재배선층(350)에 의해 재배선되는 바, 제 2 반도체 칩(300)의 전기적 연결의 배선 자유도가 보다 향상될 수 있다. 또한, 제 2 반도체 칩(300)이 패키지 기판(100)에 직접 연결될 수 있어, 제 2 반도체 칩(300)과 패키지 기판(100) 간의 전기적 연결의 길이가 짧을 수 있다. 즉, 반도체 패키지의 전기적 특성이 향상될 수 있다.
이에 더해, 제 1 더미 패드들(358)을 이용하여 제 2 반도체 칩(300)이 제 1 반도체 칩(200) 상에 지지될 수 있어, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다. 제 1 더미 패드들(358)의 경우, 제 1 반도체 칩(200)의 배선 연결 및 제 2 반도체 칩(300)의 배선 연결과 무관하게 배치될 수 있으며, 제 2 반도체 칩(300)의 형상 및 두게 등에 따라 다양하게 배치될 수 있다. 따라서, 제 2 반도체 칩(300)이 제 1 반도체 칩(200) 상에 보다 안정적으로 지지될 수 있으며, 구조적 안정성이 보다 향상된 반도체 패키지가 제공될 수 있다.
도 1 내지 도 3을 다시 참조하여, 패키지 기판(100) 상에 몰딩막(400)이 제공될 수 있다. 몰딩막(400)은 패키지 기판(100)을 덮을 수 있다. 몰딩막(400)은 패키지 기판(100) 상에서 제 1 연결 단자들(380), 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)을 매립할 수 있다. 예를 들어, 몰딩막(400)은 제 1 반도체 칩(200)의 측면들 및 상부면과 제 2 반도체 칩(300)의 측면들 및 상부면을 덮을 수 있다. 도시된 바와는 다르게, 몰딩막(400)은 제 2 반도체 칩(300)의 상기 상부면을 노출시킬 수 있다. 몰딩막(400)은 제 1 반도체 칩(200)의 일측에서, 기판(100)과 제 2 반도체 칩(300) 사이를 채울 수 있다. 몰딩막(400)은 기판(100)과 제 2 반도체 칩(300) 사이에서 제 1 연결 단자들(380)을 둘러쌀 수 있다. 몰딩막(400)은 제 1 연결 단자들(380)의 측면들과 접할 수 있다. 몰딩막(400)은 제 1 반도체 칩(200)과 패키지 기판(100) 사이의 갭 영역으로 연장되어 제 1 칩 단자들(220)을 매립할 있다. 몰딩막(400)은 에폭시계 몰딩 컴파운드(epoxy molding compound: EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 6은 제 2 반도체 칩의 재배선층의 재배선을 설명하기 위한 평면도이다. 도 7 내지 도 9는 제 1 반도체 칩과 제 2 반도체 칩의 배치를 설명하기 위한 평면도들이다. 도 7 내지 도 9에서는 제 2 반도체 칩(300)의 하부면을 개략적으로 도시하였으며, 설명의 편의를 위하여 제 1 반도체 칩(200)의 위치를 함께 도시하였다. 즉, 도 7 내지 도 9는 하방에서 제 2 반도체 칩(300)을 바라본 것으로, 제 2 반도체 칩(300)의 상기 하부면의 일부를 제 1 반도체 칩(200)이 가리고 있는 것을 도시한 것이다.
도 1 내지 도 3 및 도 6을 참조하여, 제 1 반도체 칩(200) 상에 제 2 반도체 칩(300)이 배치될 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)의 후면 상에 위치할 수 있다. 제 2 반도체 칩(300) 및 제 1 반도체 칩(200)은 오프셋 적층 구조(offset stack structure)로 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)은 제 1 방향(D1) 및 제 2 방향(D2)으로 기울어져 적층될 수 있고, 이는 오르막 경사진 계단 형태일 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)의 제 1 측면(200a) 및 제 3 측면(200c) 상으로 돌출될 수 있다. 제 3 측면(200c)은 제 1 반도체 칩(200)의 제 2 방향(D2)의 측면으로, 제 1 측면(200a)과 접하는 측면일 수 있다. 즉, 제 2 반도체 칩(300)은 평면적 관점에서 제 1 반도체 칩(200)으로부터 제 1 방향(D1) 및 제 2 방향(D2)으로 시프트(shift)되도록 제 1 반도체 칩(200) 상에 적층될 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)의 제 1 측면(200a) 및 제 3 측면(200c)과 수직으로 오버랩(overlap)될 수 있다.
제 1 반도체 칩(200)의 제 1 측면(200a)은, 도 7에 도시된 바와 같이, 제 2 반도체 칩(300)의 윈도우 영역(WRG)의 아래에 위치할 수 있다. 다른 실시예들에 따르면, 제 1 반도체 칩(200)과 제 2 반도체 칩(300)이 오버랩(overlap)되는 면적이 보다 넓도록 제 1 반도체 칩(200)과 제 2 반도체 칩(300)이 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 제 1 측면(200a)은, 도 8 및 도 9에 도시된 바와 같이, 제 2 반도체 칩(300)의 윈도우 영역(WRG)과 오버랩(overlap)될 수 있으며, 평면적으로 윈도우 영역(WRG)의 제 1 방향(D1)에 위치할 수 있다.
제 2 반도체 칩(300)은 제 2 반도체 칩(300)의 전면 상에 제공되는 제 1 재배선층(350)을 더 포함할 수 있다. 제 1 재배선층(350)은 제 2 반도체 칩(300)의 상기 하부면 상에 적층되는 제 1 절연 패턴(352), 제 1 절연 패턴(352) 내에 제공되는 제 1 배선 패턴(354), 및 제 1 재배선층(350)의 하부면 상으로 노출되는 제 1 신호 패드들(356)과 제 1 더미 패드들(358)을 포함할 수 있다.
제 2 반도체 칩(300)은 제 1 영역(RG1') 및 제 2 영역(RG2')을 가질 수 있다. 제 1 영역(RG1')은 제 2 영역(RG2')의 제 1 방향(D1) 및 제 2 방향(D2)에 위치할 수 있다. 평면적 관점에서, 제 2 반도체 칩(300)의 제 1 영역(RG1')은 제 1 반도체 칩(200)의 제 1 방향(D1)의 일측 및 제 2 방향(D2)에 위치할 수 있고, 제 2 반도체 칩(300)의 제 2 영역(RG2')은 제 1 반도체 칩(200) 상에 위치할 수 있다. 즉, 제 1 영역(RG1')은 제 2 영역(RG2')의 제 1 방향(D1) 및 제 2 방향(D2)에서 제 2 영역(RG2')을 둘러쌀 수 있다.
제 1 신호 패드들(356)은 제 2 반도체 칩(300)의 전면 상에서 제 1 영역(RG1')에 배치될 수 있다. 제 1 신호 패드들(356)은 제 1 영역(RG1') 내에서 제 2 방향(D2)을 따라 연장되는 적어도 하나의 열을 이룰 수 있다. 예를 들어, 제 1 반도체 칩(200)의 제 1 측면(200a)과 인접한 제 1 신호 패드들(356)은 윈도우 영역(WRG)의 제 1 방향(D1)의 일측에서 제 1 반도체 칩(200)의 제 1 측면(200a)을 따라 배열될 수 있다. 제 1 반도체 칩(200)의 제 3 측면(200c)과 인접한 제 1 신호 패드들(356)은, 평면적 관점에서, 윈도우 영역(WRG)의 제 1 방향(D1)의 양측에서 제 2 방향(D2)으로 배열될 수 있다.
본 발명의 실시예들에 따르면, 제 1 신호 패드들(356)이 제 2 칩 패드들(316)이 접속되는 윈도우 영역(WRG)과 인접하게 배치됨에 따라, 제 1 신호 패드들(356)과 제 2 칩 패드들(316)을 연결하는 제 1 배선 패턴(354)의 길이가 짧을 수 있다. 즉, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
제 1 더미 패드들(358)은 제 2 반도체 칩(300)의 전면 상에서 제 2 영역(RG2')에 배치될 수 있다. 제 1 더미 패드들(358)은 제 2 영역(RG2') 내에서 제 2 방향(D2)을 따라 연장되는 적어도 하나의 열을 이룰 수 있다. 제 1 더미 패드들(358)은 하나의 열을 구성하거나, 셋 이상의 복수의 열을 구성할 수 있다. 제 1 더미 패드들(358)이 구성하는 복수의 열들은 제 1 방향(D1)으로 상호 이격될 수 있다.
도 1 내지 도 3, 도 6 및 도 7을 함께 참조하여, 제 2 반도체 칩(300)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 제 1 신호 패드들(356)과 패키지 기판(100) 사이에 제 1 연결 단자들(380)이 제공될 수 있다. 제 1 연결 단자들(380)은 제 1 반도체 칩(200)으로부터 제 1 방향(D1)의 일측 및 제 2 방향(D2)의 일측에 배치될 수 있다. 즉, 제 1 연결 단자들(380)은 제 1 반도체 칩(200)의 제 1 측면(200a) 및 제 3 측면(200c)에 인접하게 배치될 수 있다. 제 1 연결 단자들(380)은 제 1 신호 패드들(356) 상에 각각 제공될 수 있다. 제 1 연결 단자들(380)의 배열은 제 1 신호 패드들(356)의 배열에 따를 수 있다. 제 1 연결 단자들(380)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
제 2 반도체 칩(300)의 제 1 더미 패드들(358)은 제 1 반도체 칩(200)의 상부면에 접할 수 있다. 예를 들어, 제 1 더미 패드들(358)은 제 2 반도체 칩(300)의 하부면과 제 1 반도체 칩(200)의 상부면 사이에 제공될 수 있다. 제 1 더미 패드들(358)은 제 1 반도체 칩(200)의 상부면 상에서 제 2 반도체 칩(300)을 지지할 수 있다.
도 8 및 도 9에 도시된 바와 같이, 제 1 반도체 칩(200)의 제 1 측면(200a)이 윈도우 영역(WRG)의 제 1 방향(D1)에 위치할 수 있다.
도 8에 도시된 바와 같이, 제 1 반도체 칩(200)의 제 3 측면(200c) 상에서 윈도우 영역(WRG)과 제 1 신호 패드들(356) 간의 거리는 제 1 반도체 칩(200)의 제 1 측면(200a) 상에서 윈도우 영역(WRG)과 제 1 신호 패드들(356) 간의 거리보다 짧을 수 있다. 즉, 윈도우 영역(WRG)은 제 1 반도체 칩(200)과 부분적으로 오버랩(overlap)될 수 있으며, 제 1 반도체 칩(200)과 오버랩(overlap)되지 않는 윈도우 영역(WRG)은 제 1 신호 패드들(356)과의 거리가 짧을 수 있다. 이에 따라, 제 1 신호 패드들(356)과 제 2 칩 패드들(316)을 연결하는 제 1 배선 패턴(354)의 길이가 짧을 수 있으며, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
또는, 도 9에 도시된 바와 같이, 제 1 신호 패드들(356)은 제 1 영역(RG1') 내에서 제 1 반도체 칩(200)의 제 1 측면(200a) 및 제 3 측면(200c)을 따라 연장되는 적어도 하나의 열을 이룰 수 있다. 예를 들어, 제 1 반도체 칩(200)의 제 1 측면(200a)과 인접한 제 1 신호 패드들(356)은 제 2 방향(D2)으로 배열될 수 있고, 제 1 반도체 칩(200)의 제 3 측면(200c)과 인접한 제 1 신호 패드들(356)은 제 1 방향(D1)으로 배열될 수 있다. 즉, 제 1 신호 패드들(356)이 제 1 반도체 칩(200)의 주변에서 제 1 반도체 칩(200)의 측면들(200a, 200c)을 따라 배열됨에 따라, 제 1 신호 패드들(356)의 집적도가 높을 수 있으며, 소형화되고 집적도가 향상된 반도체 패키지가 제공될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 11 및 도 12는 비아 홀들의 배치를 설명하기 위한 평면도들이다.
도 10을 참조하여, 패키지 기판(100)은 밴트 홀들(vent hole; VH1, VH2)을 가질 수 있다. 밴트 홀들(VH1, VH2)은 패키지 기판(100)의 상부면으로부터 패키지 기판(100)의 하부면으로 연장되도록, 패키지 기판(100)을 수직으로 관통할 수 있다. 밴트 홀들(VH1, VH2)은 패키지 기판(100)의 중심부 상에 제공될 수 있다. 밴트 홀들(VH1, VH2)은 제 1 반도체 칩(200)의 아래에 제공되는 제 1 밴트 홀들(VH1) 또는 제 2 반도체 칩(300)의 아래에 위치하는 제 2 밴트 홀들(VH2)을 포함할 수 있다. 밴트 홀들(VH1, VH2)은 외부 단자들(150) 사이에 위치할 수 있다. 밴트 홀들(VH1, VH2)의 폭은 100um 내지 300um일 수 있다.
제 1 밴트 홀들(VH1)은 서로 이격되어 배치될 수 있다. 제 1 밴트 홀들(VH1)은 평면적 관점에서 서로 균일한 간격을 갖도록 배열될 수 있다. 제 1 밴트 홀들(VH1)은, 도 11에 도시된 바와 같이, 제 2 방향(D2)으로 배열될 수 있다. 또는, 제 1 밴트 홀들(VH1)은, 도 12에 도시된 바와 같이, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 즉, 제 1 밴트 홀들(VH1)은 평면적으로 적어도 하나의 열 및 적어도 하나의 행을 이룰 수 있다. 예를 들어, 제 1 밴트 홀들(VH1)은 십자 형태, 정방 격자 형태(즉, 그리드(grid) 형태), 또는 육방 격자 형태(즉, 허니 컴(honey comb) 형태)로 배열될 수 있다.
제 2 밴트 홀들(VH2)은 서로 이격되어 배치될 수 있다. 제 2 밴트 홀들(VH2)은 평면적 관점에서 서로 균일한 간격을 갖도록 배열될 수 있다. 제 2 밴트 홀들(VH2)은 제 1 반도체 칩(200)의 측면을 따라 배열될 수 있다. 예를 들어, 제 2 밴트 홀들(VH2)은, 도 11 및 도 12에 도시된 바와 같이, 제 2 방향(D2)으로 배열될 수 있다. 또는, 제 2 밴트 홀들(VH2)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 복수의 열 및 복수의 행을 이후루는 그리드(grid) 형태로 배열될 수 있다.
그러나, 본 발명이 이에 한정되는 것은 아니며, 밴트 홀들(VH1, VH2)은 다양한 형태로 배열될 수 있다. 또한, 밴트 홀들(VH1, VH2)의 배열 주기는 균일하지 않을 수 있다. 즉, 밴트 홀들(VH1, VH2)은 별도의 규칙성을 갖지 않도록 제공될 수 있다.
몰딩막(400)은 패키지 기판(100)과 제 1 반도체 칩(200) 사이의 공간을 채울 수 있다. 이때, 몰딩막(400)의 일부는 패키지 기판(100)과 제 1 반도체 칩(200) 사이의 상기 공간으로부터 패키지 기판(100)의 하부면 상으로 연장될 수 있다. 상기 몰딩막(400)의 일부는 반도체 패키지의 제조 공정 시 몰딩 부재가 밴트 홀들(VH1, VH2)을 통해 패키지 기판(100)의 상기 하부면 상으로 흘러나와 형성된 몰딩막(400)의 연장부일 수 있다. 몰딩막(400)은 패키지 기판(100)과 제 1 반도체 칩(200) 사이의 상기 공간으로부터 패키지 기판(100)의 밴트 홀들(VH1, VH2)을 통해 패키지 기판(100)의 상기 하부면 상으로 연장될 수 있다. 몰딩막(400)은, 도 10에 도시된 바와 같이, 패키지 기판(100)의 상기 하부면의 전체를 덮을 수 있다. 이 경우, 몰딩막(400)은 패키지 기판(100)의 상기 하부면을 보호하는 패시베이션막(passivation layer)의 역할을 할 수 있다. 또는, 몰딩막(400)은 패키지 기판(100)의 상기 하부면의 일부를 덮을 수 있다. 패키지 기판(100)의 상기 하부면 상에서의 몰딩막(400)의 평면 형상은 밴트 홀들(VH1, VH2)의 배열에 따라 달라질 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 밴트 홀들(VH1, VH2)이 제 2 방향(D2)을 따라 배열되는 경우, 패키지 기판(100)의 상기 하부면 상에서 몰딩막(400)은 제 2 방향(D2)으로 연장되는 라인 형상을 가질 수 있다. 또는, 밴트 홀들(VH1, VH2)이 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열되는 경우, 패키지 기판(100)의 상기 하부면 상에서 몰딩막(400)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되는 형상(도 12의 경우, 십자 형상 또는 그리드 형상)을 가질 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13을 참조하여, 제 1 반도체 칩(200) 상에 제 3 반도체 칩(600)이 배치될 수 있다. 제 3 반도체 칩(600)은 제 1 반도체 칩(200)의 후면 상에 위치할 수 있다. 제 3 반도체 칩(600) 및 제 1 반도체 칩(200)은 오프셋 적층 구조(offset stack structure)로 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200) 및 제 3 반도체 칩(600)은 제 1 방향(D1)의 반대 방향으로 기울어져 적층될 수 있고, 이는 오르막 경사진 계단 형태일 수 있다. 상세하게는, 제 3 반도체 칩(600)은 제 3 반도체 칩(600)의 일부가 제 1 반도체 칩(200)과 오버랩(overlap)되고, 다른 일부는 제 1 반도체 칩(200)의 어느 하나의 측면 상으로 돌출될 수 있다. 제 3 반도체 칩(600)은 제 1 반도체 칩(200)의 제 2 측면(200b) 상으로 돌출될 수 있다. 즉, 제 3 반도체 칩(600)은 평면적 관점에서 제 1 반도체 칩(200)으로부터 제 1 방향(D1)의 반대 방향으로 시프트(shift)되도록 제 1 반도체 칩(200) 상에 적층될 수 있다. 제 3 반도체 칩(600)의 전면, 즉 제 3 반도체 칩(600)의 하부면은 기판(100)의 상부면과 실질적으로 평행할 수 있다.
제 3 반도체 칩(600)의 구성은 상기한 제 2 반도체 칩(300)의 구성과 실질적으로 동일 또는 유사할 수 있다. 즉, 제 3 반도체 칩(600)과 제 2 반도체 칩(300)은 서로 동일한 반도체 칩을 포함할 수 있다. 예를 들어, 제 3 반도체 칩(600)은 제 3 반도체 칩(600)의 제 3 집적 회로(602)가 형성되는 제 3 베이스층(601), 및 제 3 베이스층(601)에서 제 3 집적 회로(602)가 형성되는 일면 상에 배치되는 제 3 칩 배선층(610)을 가질 수 있다. 제 3 칩 배선층(610)은 제 3 칩 절연 패턴, 상기 제 3 칩 절연 패턴 내의 제 3 칩 배선 패턴(614), 제 3 칩 배선 패턴(614)과 연결되는 제 3 칩 패드들(616), 및 상기 제 3 칩 절연 패턴 상에서 제 3 칩 배선 패턴(614) 및 제 3 칩 패드들(616)을 매립하고 제 3 칩 패드들(616)을 노출시키는 제 3 칩 패시베이션막을 포함할 수 있다.
제 3 반도체 칩(600)은 제 3 반도체 칩(600)의 전면 상에 제공되는 제 2 재배선층(650)을 더 포함할 수 있다. 예를 들어, 제 2 재배선층(650)은 제 3 반도체 칩(600)의 하부면 상에 제공되어, 제 3 베이스층(601) 및 제 3 칩 배선층(610)을 덮을 수 있다. 제 2 재배선층(650)은 제 3 반도체 칩(600)의 상기 하부면 상에 적층되는 제 2 절연 패턴(652), 제 2 절연 패턴(652) 내에 제공되는 제 2 배선 패턴(654), 및 제 2 재배선층(650)의 하부면 상으로 노출되는 제 2 신호 패드들(656)과 제 2 더미 패드들(658)을 포함할 수 있다.
제 3 반도체 칩(600)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 제 2 신호 패드들(656)과 패키지 기판(100) 사이에 제 2 연결 단자들(390)이 제공될 수 있다. 제 3 반도체 칩(600)은 제 2 신호 패드들(656), 제 2 연결 단자들(390) 및 기판 배선 패턴(120)을 통해 패키지 기판(100)에 연결될 수 있다. 제 2 연결 단자들(390)은 제 1 반도체 칩(200)으로부터 제 1 방향(D1)의 반대 방향의 일측에 배치될 수 있다. 즉, 제 2 연결 단자들(390)은 제 1 반도체 칩(200)의 제 2 측면(200b)에 인접하게 배치될 수 있다. 제 2 연결 단자들(390)은 제 2 신호 패드들(656) 상에 각각 제공될 수 있다. 제 2 연결 단자들(390)의 배열은 제 2 신호 패드들(656)의 배열에 따를 수 있다. 예를 들어, 제 2 연결 단자들(390)은 제 2 방향(D2)을 따라 연장되는 적어도 하나의 열을 구성할 수 있다. 제 2 연결 단자들(390)은 패키지 기판(100)의 기판 배선 패턴(120)에 접속될 수 있다. 이에 따라, 제 3 반도체 칩(600)의 제 3 집적 회로(602)는 제 2 재배선층(650), 제 2 신호 패드들(656) 및 제 2 연결 단자들(390)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 제 2 연결 단자들(390)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다. 예를 들어, 제 2 연결 단자들(390)은 구리(Cu)와 같은 금속으로 구성된 코어, 및 코어를 둘러싸는 주변부를 포함하는 복합 구조의 솔더 볼일 수 있다.
본 발명의 실시예들에 따르면, 제 2 반도체 칩(300) 및 제 3 반도체 칩(600)이 제 1 반도체 칩(200)과 수직으로 오버랩(overlap)되도록 배치됨에 따라, 제 1 반도체 칩(200), 제 2 반도체 칩(300) 및 제 3 반도체 칩(600)이 평면적으로 차지하는 면적이 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14를 참조하여, 기판(100) 상에 제 4 반도체 칩(700)이 배치될 수 있다. 제 4 반도체 칩(700)은 제 1 반도체 칩(200)과 수평으로 이격될 수 있다. 제 4 반도체 칩(700)은 제 1 반도체 칩(200)의 제 1 방향(D1)의 일측에 배치될 수 있다. 이때, 제 1 연결 단자들(380)은 제 1 반도체 칩(200)과 제 4 반도체 칩(700) 사이에 제공될 수 있다.
제 4 반도체 칩(700)의 구성은 상기한 제 1 반도체 칩(200)의 구성과 실질적으로 동일 또는 유사할 수 있다. 즉, 제 4 반도체 칩(700)과 제 1 반도체 칩(200)은 서로 동일한 반도체 칩을 포함할 수 있다. 예를 들어, 제 4 반도체 칩(700)은 제 4 반도체 칩(700)의 제 4 집적 회로(702)가 형성되는 제 4 베이스층(701), 및 제 4 베이스층(701)에서 제 4 집적 회로(702)가 형성되는 일면 상에 배치되는 제 4 칩 배선층(710)을 가질 수 있다. 제 4 칩 배선층(710)은 제 4 칩 절연 패턴, 상기 제 4 칩 절연 패턴 내의 제 4 칩 배선 패턴(714), 제 4 칩 배선 패턴(714)과 연결되는 제 4 칩 패드들(716), 및 상기 제 4 칩 절연 패턴 상에서 제 4 칩 배선 패턴(714) 및 제 4 칩 패드들(716)을 매립하고 제 4 칩 패드들(716)을 노출시키는 제 4 칩 패시베이션막을 포함할 수 있다. 제 4 칩 패드들(716)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
제 4 반도체 칩(700)은 플립 칩(flip chip) 방식으로 기판(100)에 실장될 수 있다. 예를 들어, 제 4 반도체 칩(700)은 제 4 칩 패드들(716)이 기판(100)을 향하도록 배치될 수 있다. 제 4 칩 패드들(716)과 기판(100) 사이에 제 2 칩 단자들(720)이 제공될 수 있다. 제 2 칩 단자들(720)은 상기 제 4 패시베이션막을 관통하여 제 4 칩 패드들(716)에 접속될 수 있다. 제 4 반도체 칩(700)은 제 4 칩 패드들(716), 제 2 칩 단자들(720) 및 기판 배선 패턴(120)을 통해 기판(100)에 연결될 수 있다.
제 1 반도체 칩(200) 및 제 4 반도체 칩(700) 상에 제 2 반도체 칩(300)이 배치될 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)의 후면 및 제 4 반도체 칩(700)의 후면 상에 위치할 수 있다. 제 2 반도체 칩(300)은 그의 일부가 제 1 반도체 칩(200)과 중첩되고, 다른 일부는 제 4 반도체 칩(700)과 중첩될 수 있다. 제 2 반도체 칩(300)의 상기 일부 및 상기 다른 일부 사이에 위치하는 제 2 반도체 칩(300)의 중심부는 제 1 연결 단자들(380) 상에 위치할 수 있다.
제 2 반도체 칩(300)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 제 2 반도체 칩(300)은 제 1 재배선층(350)의 신호 패드들(356)이 기판(100)을 향하도록 배치될 수 있다. 제 2 반도체 칩(300)은 제 2 칩 패드들(316), 신호 패드들(356) 및 기판 배선 패턴(120)을 통해 기판(100)에 연결될 수 있다.
더미 패드들(358)은 제 2 반도체 칩(300)과 제 1 반도체 칩(200)의 후면 사이, 그리고 제 2 반도체 칩(300)과 제 4 반도체 칩(700)의 후면 사이에 제공될 수 있다. 더미 패드들(358)은 제 1 반도체 칩(200)의 후면 및 제 4 반도체 칩(700)의 후면 상에서 제 2 반도체 칩(300)을 지지할 수 있다. 이때, 더미 패드들(358) 각각은 제 1 반도체 칩(200)의 후면 또는 제 4 반도체 칩(700)의 후면에 직접 접할 수 있다.
본 발명의 실시예들에 따르면, 제 2 반도체 칩(300)이 제 1 반도체 칩(200) 및 제 4 반도체 칩(700)과 수직으로 중첩되도록 배치됨에 따라, 소형화된 반도체 패키지가 제공될 수 있다. 또한, 제 2 반도체 칩(300)이 제 1 반도체 칩(200) 및 제 4 반도체 칩(700) 모두에 지지됨에 따라, 반도체 패키지의 구조적 안정성이 향상될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15를 참조하여, 패키지 기판(100) 상에 제 1 칩 스택(ST1) 및 제 2 칩 스택(ST2)이 제공될 수 있다.
패키지 기판(100)은 상호 적층된 적어도 하나의 기판 배선층을 포함할 수 있다. 각각의 상기 기판 배선층은 기판 절연층(110) 및 기판 절연층(110) 내의 기판 배선 패턴(120)을 포함할 수 있다.
제 1 칩 스택(ST1) 및 제 2 칩 스택(ST2) 각각은 패키지 기판(100) 상에 실장되는 제 1 반도체 칩(200), 상기 제 1 반도체 칩(200) 상의 제 2 반도체 칩(300), 및 상기 제 2 반도체 칩(300)을 패키지 기판(100)에 연결하는 제 1 연결 단자들(380)을 포함할 수 있다.
제 1 반도체 칩(200), 제 2 반도체 칩(300) 및 제 1 연결 단자들(380)의 구성은 도 1 내지 도 9를 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 패키지 기판(100) 상에 제 1 반도체 칩들(200)이 플립 칩(flip chip)으로 실장될 수 있다. 제 1 반도체 칩들(200) 상에 제 2 반도체 칩들(300)이 수평으로 시프트되어 배치될 수 있다. 즉, 제 1 반도체 칩들(200)의 하나와 제 2 반도체 칩들(300)의 하나는 오프셋 적층 구조(offset stack structure)로 배치될 수 있으며, 오프셋 적층 구조(offset stack structure) 각각은 제 1 칩 스택(ST1) 및 제 2 칩 스택(ST2)에 대응될 수 있다. 제 2 반도체 칩들(300)의 구성은 제 1 반도체 칩들(200)의 구성과 실질적으로 동일하되, 제 2 반도체 칩들(300)은 제 1 반도체 칩들(200)에 비해 제 1 재배선층(350)을 더 포함할 수 있다. 제 1 재배선층(350)은 제 2 반도체 칩(300)의 상기 하부면 상에 적층되는 제 1 절연 패턴(352), 제 1 절연 패턴(352) 내에 제공되는 제 1 배선 패턴(354), 및 제 1 재배선층(350)의 하부면 상으로 노출되는 제 1 신호 패드들(356)과 제 1 더미 패드들(358)을 포함할 수 있다. 제 1 신호 패드들(356)과 패키지 기판(100) 사이에 제 1 연결 단자들(380)이 제공될 수 있다. 제 2 반도체 칩(300)은 제 1 신호 패드들(356), 제 1 연결 단자들(380) 및 기판 배선 패턴(120)을 통해 패키지 기판(100)에 연결될 수 있다.
제 1 칩 스택(ST1) 및 제 2 칩 스택(ST2)은 패키지 기판(100) 상에서 상호 이격될 수 있다. 이때, 제 1 칩 스택(ST1) 및 제 2 칩 스택(ST2)은 제 1 반도체 칩들(200)의 제 2 측면들(200b)이 서로 마주하도록 배치될 수 있다. 다르게 설명하자면, 제 1 바도체 칩들(200)은 패키지 기판(100)의 중심부 상에 배치될 수 있고, 제 1 연결 단자들(380)은 패키지 기판(100)의 외각부 상에 배치될 수 있다. 제 1 칩 스택(ST1) 및 제 2 칩 스택(ST2)의 간격은 100um 내지 300um일 수 있다. 보다 상세하게는, 제 1 칩 스택(ST1) 및 제 2 칩 스택(ST2)의 제 1 반도체 칩들(200)의 제 2 측면들(200b) 간의 간격은 100um 내지 300um일 수 있다.
패키지 기판(100)은 제 3 밴트 홀들(VH3)을 가질 수 있다. 제 3 밴트 홀들(VH3)은 패키지 기판(100)의 상부면으로부터 패키지 기판(100)의 하부면으로 연장되도록, 패키지 기판(100)을 수직으로 관통할 수 있다. 제 3 밴트 홀들(VH3)은 패키지 기판(100)의 중심부 상에 제공될 수 있다. 제 3 밴트 홀들(VH3)은 평면적으로 제 1 반도체 칩들(200) 사이에 위치할 수 있다. 또는, 도시하지는 않았으나, 제 1 반도체 칩들(200)의 아래 또는 제 2 반도체 칩들(300) 아래에 밴트 홀들이 추가로 제공될 수 있다. 제 3 밴트 홀들(VH3)의 폭은 100um 내지 300um일 수 있다.
패키지 기판(100) 상에 몰딩막(400)이 제공될 수 있다. 몰딩막(400)은 제 1 칩 스택(ST1) 및 제 2 칩 스택(ST2)을 덮을 수 있다. 몰딩막(400)은 패키지 기판(100) 상으로부터 패키지 기판(100)의 제 3 밴트 홀들(VH3)을 통해 패키지 기판(100)의 상기 하부면 상으로 연장될 수 있다.
도 16 내지 도 2는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 16을 참조하여, 반도체 칩들(200, 300)이 형성될 수 있다. 도 16은 제 1 반도체 칩(200) 또는 제 2 반도체 칩(300)의 형성을 도시한 것으로, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)이 동일한 반도체 칩으로 제공되는 것으로 가정한다. 제 1 반도체 칩(200)은 도 1 내지 도 5를 참조하여 설명한 것과 동일할 수 있다. 예를 들어, 반도체 웨이퍼(1000)에 집적 회로들(1002)이 형성될 수 있다. 즉, 반도체 웨이퍼(1000)의 상부면은 활성면(active surface)으로 형성될 수 있다. 반도체 웨이퍼(1000)의 상부면 상에 칩 배선층(1010)이 형성될 수 있다. 예를 들어, 반도체 웨이퍼(1000)의 상기 활성면 상에 절연 패턴을 형성하고, 상기 절연 패턴을 관통하여 집적 회로들(1002)에 연결되는 배선 패턴(1014)을 형성하고, 상기 절연 패턴 상에서 배선 패턴(1014)에 연결되는 칩 패드들(1016)을 형성하고, 상기 절연 패턴 상에서 칩 패드들(1016)을 덮는 패시베이션막을 형성하고, 및 상기 패시베이션막을 패터닝하여 칩 패드들(1016)의 상부면 일부는 노출시키는 개구들(OP)을 형성할 수 있다. 칩 패드들(1016)은 제 1 반도체 칩(200)의 제 1 칩 패드들(216) 또는 제 2 반도체 칩(300)의 제 2 칩 패드들(316)에 해당할 수 있다.
이후, 제 1 쏘잉 라인(SL1)을 따라 반도체 웨이퍼(1000) 상에 싱귤레이션(singulation) 공정이 수행되어 제 1 반도체 칩들(200)이 분리될 수 있다.
도 17을 참조하여, 도 13의 반도체 웨이퍼(1000)에 싱귤레이션 공정이 수행되기 전에, 재배선층(1050)이 형성될 수 있다. 예를 들어, 반도체 웨이퍼(1000)의 상부면, 즉 칩 배선층(1010)의 상부면에 도전 물질을 도포한 후, 상기 도전 물질을 패터닝하여 배선 패턴(1054)이 형성될 수 있다. 이때, 배선 패턴(1054)은 상기 개구들(OP, 도 13 참조)을 통해 상기 패시베이션막을 관통하여 칩 패드들(1016)에 접속될 수 있다. 칩 배선층(1010) 상에 절연 물질을 도포하여 배선 패턴(1054)을 매립하는 절연 패턴(1052)이 형성될 수 있다. 이와는 다르게, 칩 배선층(1010)의 상부면 상에 절연 물질을 도포하여 절연 패턴(1052)을 형성하고, 절연 패턴(1052) 및 상기 패시베이션막을 관통하여 칩 패드들(1016)에 접속되는 배선 패턴(1054)이 형성될 수 있다. 상기와 같이, 배선 패턴(1054)의 형성 공정 및 절연 패턴(1052)의 형성 공정을 반복 수행하여 상호 적층된 배선층들이 형성될 수 있다. 이후, 절연 패턴(1052) 상에 배치되어 배선 패턴(1054)에 접속되는 신호 패드들(1056) 및 더미 패드들(1058)이 형성될 수 있다. 예를 들어, 절연 패턴(1052)을 패터닝하여 배선 패턴(1054)을 노출시키는 홀들을 형성하고, 절연 패턴(1052) 상에 금속막을 형상하고, 이후 상기 금속막을 패터닝하여 상기 홀들을 통해 배선 패턴(1054)에 접속되는 신호 패드들(1056) 및 절연 패턴(1052)의 상부면 상에 배치되는 더미 패드들(1058)이 형성될 수 있다. 즉, 신호 패드들(1056) 및 더미 패드들(1058)은 하나의 공정을 통해 형성되는 구성들일 수 있다. 신호 패드들(1056)의 상부면과 더미 패드들(1058)의 상부면은 반도체 웨이퍼(1000)의 상부면으로부터 동일한 레벨에 위치할 수 있다. 재배선층(1050)은 제 2 반도체 칩(300)의 제 1 재배선층(350)에 해당할 수 있다. 구체적으로, 절연 패턴(1052)은 제 1 재배선층(350)의 제 1 절연 패턴(352)에 해당하고, 배선 패턴(1054)은 제 1 재배선층(350)의 제 1 배선 패턴(354)에 해당하고, 신호 패드들(1056)은 제 1 재배선층(350)의 제 1 신호 패드(356)에 해당하고, 더미 패드들(1058)은 제 1 재배선층(350)의 제 1 더미 패드(358)에 해당할 수 있다.
이후, 제 1 쏘잉 라인(SL1)을 따라 반도체 웨이퍼(1000) 상에 싱귤레이션(singulation) 공정이 수행되어 제 2 반도체 칩들(300)이 분리될 수 있다.
도 18을 참조하여, 캐리어 기판(2000)이 제공될 수 있다. 캐리어 기판(2000)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 도시하지는 않았으나, 캐리어 기판(2000)은 캐리어 기판(2000)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
캐리어 기판(2000) 상에 패키지 기판(100)이 형성될 수 있다. 이하, 기판(100)이 형성을 상세히 설명한다.
캐리어 기판(2000) 상에 하부 절연층(2100)이 제공될 수 있다. 하부 절연층(2100)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다.
하부 절연층(2100) 내부에 외부 패드들(130)이 형성될 수 있다. 예를 들어, 하부 절연층(2100)을 패터닝하여 외부 패드들(130)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드(seed)로 도금 공정을 수행하여 상기 개구들을 채우는 외부 패드들(130)이 형성될 수 있다.
하부 절연층(2100) 상에 기판 절연층(110)이 형성될 수 있다. 기판 절연층(110)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 기판 절연층(110)은 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
기판 배선 패턴(120)이 형성될 수 있다. 예를 들어, 기판 절연층(110)을 패터닝하여 외부 패드들(130)을 노출시키는 개구들을 형성한 후, 기판 절연층(110) 상에 상기 개구들을 채우도록 배리어막 및 도전층을 형성하고, 상기 배리어막 및 상기 도전층 상에 평탄화 공정이 수행되어 기판 배선 패턴(120)이 형성될 수 있다. 상기와 같이 기판 절연층(110) 및 기판 배선 패턴(120)을 갖는 기판 배선층이 형성될 수 있다. 상기 기판 배선층을 형성하는 과정을 반복하여, 상기 기판 배선층이 적층된 패키지 기판(100)이 형성될 수 있다. 최상단에 위치하는 상기 기판 배선층의 기판 배선 패턴(120)은 패키지 기판(100)의 기판 패드에 해당할 수 있다.
도 19를 참조하여, 패키지 기판(100) 상에 제 1 반도체 칩들(200)이 실장될 수 있다. 예를 들어, 제 1 반도체 칩들(200)의 제 1 칩 패드들(216) 상에 솔더 볼들이 제공될 수 있다. 제 1 칩 패드들(216)이 패키지 기판(100)의 기판 배선 패턴(120)과 정렬되도록, 제 1 반도체 칩(200)을 패키지 기판(100) 상에 위치시킬 수 있다. 이후, 상기 솔더 볼들이 기판 배선 패턴(120)과 접하도록 제 1 반도체 칩(200)을 하강시킨 후, 상기 솔더 볼들에 리플로우(reflow) 공정을 수행하여 제 1 반도체 칩(200)과 패키지 기판(100)을 연결하는 제 1 칩 단자들(220)이 형성될 수 있다.
도 20을 참조하여, 기판(100) 상에 제 2 반도체 칩(300)이 제공될 수 있다. 예를 들어, 제 1 반도체 칩들(200)의 일측에 위치하는 기판 배선 패턴(120) 상에 솔더들(385)이 제공될 수 있다. 솔더들(385)은 기판 배선 패턴(120)에 접속될 수 있다. 솔더들(385)의 상단은 제 1 반도체 칩(200)의 상부면과 같거나 높은 레벨에 위치할 수 있다. 솔더들(385)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다. 예를 들어, 솔더들(385)은 구리(Cu)와 같은 금속으로 구성된 코어, 및 코어를 둘러싸는 주변부를 포함하는 복합 구조의 솔더 볼일 수 있다.
본 발명의 실시예들에 따르면, 솔더들(385)이 내부에 높은 융점의 코어를 포함하고 있으며, 상기 코어가 기판 배선 패턴(120) 상에서 주변부를 지지할 수 있다. 상기 코어부는 솔더들(385)의 높이가 높아져도 솔더들(385), 특히 상기 주변부가 흘러내리거나 일측으로 무너지는 것을 막을 수 있다.
제 2 반도체 칩(300)의 제 1 재배선층(350)의 제 1 신호 패드들(356)이 솔더들(385)과 정렬되도록, 제 2 반도체 칩(300)을 패키지 기판(100) 상에 위치시킬 수 있다.
도 21을 참조하여, 제 1 신호 패드들(356)이 솔더들(385)과 접하도록 제 2 반도체 칩(300)을 하강시킨 후, 솔더들(385)에 리플로우(reflow) 공정을 수행하여 제 2 반도체 칩(300)과 패키지 기판(100)을 연결하는 제 1 연결 단자들(380)이 형성될 수 있다. 제 1 연결 단자들(380)은 제 1 반도체 칩(200)의 일측에서 제 2 반도체 칩(300)과 패키지 기판(100)을 연결할 수 있다.
본 발명의 실시예들에 따르면, 솔더들(385)의 코어가 기판 배선 패턴(120) 상에서 주변부를 지지함에 따라, 패키지 기판(100)과 제 2 반도체 칩(300)의 거리가 멀어도 제 2 반도체 칩(300)을 패키지 기판(100)에 실장하기 용이할 수 있다.
도 19를 참조하여, 기판(100) 상에 몰딩막(400)이 형성될 수 있다. 예를 들어, 기판(100)의 상부면 상에 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)을 매립하도록, 몰딩 물질이 도포될 수 있으며, 상기 몰딩 물질이 경화되어 몰딩막(400)을 형성할 수 있다. 몰딩막(400)은 기판(100)과 제 2 반도체 칩(300) 사이를 채울 수 있다.
캐리어 기판(2000)이 제거될 수 있다. 이에 따라, 기판(100)의 하부면, 일 예로 기판(100)의 외부 패드들(130)이 노출될 수 있다.
하부 절연층(2100)이 제거되고, 기판(100)의 아래에 기판 보호층(140)이 형성될 수 있다. 기판 보호층(140)은 기판 절연층(110)의 아래에서 기판 배선 패턴(120) 및 외부 패드들(130)을 덮을 수 있다. 또는, 하부 절연층(2100) 상에 절연 물질층을 추가로 도포할 수 있다. 하부 절연층(2100)은 상기 절연 물질층과 함께 기판 보호층(140)을 형성할 수 있다.
기판 보호층(140)을 패터닝하여 외부 패드들(130)을 노출시킬 수 있다. 노출된 외부 패드들(130) 상에 외부 단자들(150)이 제공될 수 있다. 상기와 같이 도 1을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
이후, 제 2 쏘잉 라인(SL2)을 따라 반도체 기판(100) 상에 싱귤레이션(singulation) 공정이 수행되어 반도체 패키지들이 서로 분리될 수 있다.
필요에 따라, 상기 싱귤레이션 공정이 캐리어 기판(2000) 및 하부 절연층(2100)을 제거하는 공정보다 우선 수행될 수 있다. 예를 들어, 제 2 쏘잉 라인(SL2)을 따라 캐리어 기판(2000) 상에 싱귤레이션(singulation) 공정이 수행되어 반도체 기판들(100), 제 1 및 제 2 반도체 칩들(200, 300) 및 몰딩막들(400)이 서로 분리될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 제 1 반도체 칩
210: 제 1 칩 배선층 216: 제 1 칩 패드
300: 제 2 반도체 칩 310: 제 2 칩 배선층
316: 제 2 칩 패드 350: 재배선층
356: 신호 패드 358: 더미 패드
380: 연결 단자 400: 몰딩막

Claims (20)

  1. 패키지 기판 상에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 배치되는 제 2 반도체 칩, 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 하부면에 제공되는 재배선층을 갖고;
    상기 재배선층의 하부면에 제공되는 언더 범프 패드들;
    상기 제 1 반도체 칩의 일측에서 상기 언더 범프 패드들의 제 1 패드들과 상기 패키지 기판의 기판 패드를 연결하는 제 1 솔더들; 및
    상기 패키지 기판 상에서 상기 제 1 반도체 칩, 상기 제 2 반도체 칩 및 상기 제 1 솔더들을 덮는 몰딩막을 포함하되,
    상기 언더 범프 패드들의 제 2 패드들을 상기 제 1 반도체 칩의 상부면과 직접 접하고,
    상기 제 1 패드들은 상기 재배선층을 통해 상기 제 2 반도체 칩의 집적 회로와 연결되고,
    상기 제 2 패드들은 상기 제 2 반도체 칩의 상기 집적 회로와 절연되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 재배선층은:
    상기 제 2 반도체 칩의 상기 하부면 및 상기 제 2 반도체 칩의 제 1 칩 패드를 덮는 절연 패턴; 및
    상기 절연 패턴 내에 제공되고, 상기 제 1 칩 패드들에 접속되어 상기 제 2 반도체 칩의 상기 집적 회로에 전기적으로 연결되는 배선 패턴을 포함하고,
    상기 제 1 패드들은 상기 절연 패턴을 관통하여 상기 배선 패턴에 접속되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 패드들은 평면적 관점에서 상기 제 1 반도체 칩과 이격되고,
    상기 제 2 패드들은 상기 제 1 반도체 칩과 수직으로 오버랩(overlap)되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 하부면 상의 제 2 칩 패드들 상에 제공되는 제 2 솔더들을 통해 상기 패키지 기판에 접속되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 패드들의 하부면과 상기 제 2 패드들의 하부면은 상기 제 2 반도체 칩의 상기 하부면으로부터 동일한 레벨에 위치하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 제 1 방향에 위치하는 제 1 측면 및 상기 제 1 방향과 교차하는 제 2 방향에 위치하는 제 2 측면을 갖되, 상기 제 1 측면 및 상기 제 2 측면은 서로 접하고,
    평면적 관점에서 상기 제 2 반도체 칩은 상기 제 1 측면 상으로 돌출되고, 상기 제 2 측면 상으로 돌출되지 않는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 재배선층의 배선 패턴은 상기 재배선층의 상부면의 윈도우 영역 내에서 상기 제 2 반도체 칩의 상기 집적 회로와 연결되되,
    상기 윈도우 영역은 상기 재배선층의 중심부 상에서 상기 제 2 방향으로 연장되고,
    상기 제 1 패드들은 상기 윈도우 영역으로부터 상기 제 1 방향의 일측에서 상기 제 2 방향을 따라 배열되는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 제 1 방향에 위치하는 제 1 측면 및 상기 제 1 방향과 교차하는 제 2 방향에 위치하는 제 2 측면을 갖되, 상기 제 1 측면 및 상기 제 2 측면은 서로 접하고,
    평면적 관점에서 상기 제 2 반도체 칩은 상기 제 1 측면 및 상기 제 2 측면 모두 상으로 돌출되는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 재배선층의 배선 패턴은 상기 재배선층의 상부면의 윈도우 영역 내에서 상기 제 2 반도체 칩의 상기 집적 회로와 연결되되,
    상기 윈도우 영역은 상기 재배선층의 중심부 상에서 상기 제 2 방향으로 연장되고,
    상기 제 1 반도체 칩의 상기 제 1 측면과 인접한 상기 제 1 패드들의 일부는 상기 윈도우 영역으로부터 상기 제 1 방향의 일측에서 상기 제 2 방향을 따라 배열되고,
    상기 제 1 반도체 칩의 상기 제 2 측면과 인접한 상기 제 1 패드들의 다른 일부는 상기 윈도우 영역으로부터 상기 제 1 방향의 양측에서 상기 제 2 방향을 따라 배열되는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 재배선층의 배선 패턴은 상기 재배선층의 상부면의 윈도우 영역 내에서 상기 제 2 반도체 칩의 상기 집적 회로와 연결되되,
    상기 윈도우 영역은 상기 재배선층의 중심부 상에서 상기 제 2 방향으로 연장되고,
    상기 제 1 반도체 칩의 상기 제 1 측면과 인접한 상기 제 1 패드들의 일부는 상기 제 1 측면 상에서 상기 제 2 방향을 따라 배열되고,
    상기 제 1 반도체 칩의 상기 제 2 측면과 인접한 상기 제 1 패드들의 다른 일부는 상기 제 2 측면 상에서 상기 제 1 방향을 따라 배열되는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 패키지 기판은 상기 패키지 기판을 수직으로 관통하는 밴트 홀(vent hole)을 갖되,
    상기 몰딩막은 상기 패키지 기판과 상기 제 1 반도체 칩 사이의 공간, 상기 패키지 기판과 상기 제 2 반도체 칩 사이의 공간, 및 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이의 공간을 채우고,
    상기 몰딩막은 상기 패키지 기판과 상기 제 1 반도체 칩 사이로부터 상기 밴트 홀을 통해 상기 패키지 기판의 하부면 상으로 연장되는 반도체 패키지.
  12. 패키지 기판;
    상기 패키지 기판 상에 순차적으로 적층되는 제 1 반도체 칩 및 제 2 반도체 칩;
    상기 패키지 기판 상에서 상기 제 1 반도체 칩 및 제 2 반도체 칩을 덮는 몰딩막; 및
    상기 패키지 기판의 하부면 상에 제공되는 외부 단자들을 포함하되,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 서로 인접한 제 1 측면 및 제 2 측면과 수직으로 오버랩(overlap)되도록 상기 제 1 반도체 칩과 시프트(shift)되고,
    상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 하부면 상에 제공되는 제 1 솔더들을 통해 상기 패키지 기판에 실장되고,
    상기 제 2 반도체 칩은 제 2 솔더들을 통해 상기 패키지 기판에 실장되되, 상기 제 2 솔더들은 상기 제 1 반도체 칩의 상기 제 1 측면 및 상기 제 2 측면과 인접하게 배치되며 상기 제 1 반도체 칩으로부터 이격되고,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부면에 지지되는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제 2 반도체 칩의 하부면에 제공되는 재배선층; 및
    상기 재배선층의 하부면에 제공되는 제 1 패드들 및 제 2 패드들을 더 포함하되,
    상기 제 1 패드들은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 제공되어 상기 제 1 반도체 칩의 상기 상부면과 접하고,
    상기 제 2 패드들은 상기 제 1 반도체 칩의 일측에 제공되어, 상기 제 2 솔더들을 통해 상기 패키지 기판과 연결되는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제 2 패드들은 평면적 관점에서 상기 제 1 반도체 칩과 이격되고,
    상기 제 1 패드들은 상기 제 1 반도체 칩과 수직으로 오버랩(overlap)되는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 재배선층의 배선 패턴은 상기 재배선층의 상부면의 윈도우 영역 내에서 상기 제 2 반도체 칩의 집적 회로와 연결되되,
    상기 윈도우 영역은 상기 재배선층의 중심부 상에서 상기 제 1 측면과 평행한 제 1 방향으로 연장되고,
    상기 제 2 패드들은 상기 제 1 측면 상에서 상기 제 1 측면을 따라 배열되고,
    상기 제 2 패드들은 상기 제 2 측면 상에서 상기 윈도우 영역의 양측에서 상기 제 1 방향을 따라 배열되는 반도체 패키지.
  16. 제 13 항에 있어서,
    상기 재배선층의 배선 패턴은 상기 재배선층의 상부면의 윈도우 영역 내에서 상기 제 2 반도체 칩의 집적 회로와 연결되되,
    상기 윈도우 영역은 상기 재배선층의 중심부 상에서 상기 제 1 측면과 평행한 제 1 방향으로 연장되고,
    상기 제 2 패드들은 상기 제 1 측면 상에서 상기 제 1 측면을 따라 배열되고,
    상기 제 2 패드들은 상기 제 2 측면 상에서 상기 제 2 측면을 따라 배열되는 반도체 패키지.
  17. 제 12 항에 있어서,
    상기 패키지 기판은 상기 패키지 기판을 수직으로 관통하는 밴트 홀(vent hole)을 갖되,
    상기 몰딩막은 상기 패키지 기판과 상기 제 1 반도체 칩 사이의 공간, 상기 패키지 기판과 상기 제 2 반도체 칩 사이의 공간, 및 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이의 공간을 채우고,
    상기 몰딩막은 상기 패키지 기판과 상기 제 1 반도체 칩 사이로부터 상기 밴트 홀을 통해 상기 패키지 기판의 상기 하부면 상으로 연장되는 반도체 패키지.
  18. 기판;
    상기 기판 상에 플립 칩(flip chip) 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에서 상기 제 1 반도체 칩과 수평으로 시프트(shift)되도록 배치되는 제 2 반도체 칩;
    상기 제 2 반도체 칩의 하부면 상에 제공되어, 상기 제 2 반도체 칩의 집적 회로와 연결되는 재배선층;
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에서 상기 재배선층의 하부면에 제공되는 더미(dummy) 패드;
    상기 제 1 반도체 칩의 일측에서 상기 재배선층의 상기 하부면에 제공되는 신호 패드;
    상기 제 1 반도체 칩의 상기 일측에서 상기 기판과 상기 제 2 반도체 칩 사이에 제공되는 연결 단자; 및
    상기 기판 상에서 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 덮고, 상기 기판과 상기 제 1 반도체 칩 사이의 공간 및 상기 기판과 상기 제 2 반도체 칩 사이의 공간을 채우는 몰딩막을 포함하되,
    상기 연결 단자는 상기 신호 패드와 상기 기판의 기판 패드를 직접 연결하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 서로 인접한 제 1 측면 및 제 2 측면과 수직으로 오버랩(overlap)되도록 상기 제 1 반도체 칩과 시프트(shift)되는 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 신호 패드는 복수로 제공되고,
    상기 복수의 신호 패드들은 상기 제 1 반도체 칩과 이격되어 상기 제 1 측면 및 상기 제 2 측면을 따라 배열되는 반도체 패키지.
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