CN115708200A - 半导体封装件 - Google Patents

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CN115708200A
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CN
China
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substrate
semiconductor chip
layer
semiconductor
pattern
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CN202210672529.2A
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English (en)
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石敬林
李邦元
李锡贤
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

一种半导体封装件包括：封装基板；第一半导体芯片，安装在所述封装基板上；第一模制层，位于所述封装基板上并且围绕所述第一半导体芯片；再分布层，位于所述第一模制层上；第一贯穿通路，垂直地穿透所述第一模制层并且将所述封装基板连接到所述再分布层；第二半导体芯片，安装在所述再分布层上；第二模制层，位于所述再分布层上并且围绕所述第二半导体芯片；以及第二贯穿通路，所述第二贯穿通路垂直地穿透所述第二模制层并且连接到所述再分布层。所述第一贯穿通路的第一宽度小于所述第二贯穿通路的第二宽度。所述第二贯穿通路与所述第二半导体芯片的信号电路是电浮置的。

Description

半导体封装件
相关申请的交叉引用
本申请要求于2021年8月18日在韩国知识产权局提交的韩国专利申请No.10-2021-0108784的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及半导体封装件和制造该半导体封装件的方法，并且更具体地，涉及将多个半导体芯片包括在一个封装件中的半导体封装件和制造该半导体封装件的方法。
背景技术
提供了用于实现集成电路芯片以适于在电子产品中使用的半导体封装件。在半导体封装件中，半导体芯片安装在印刷电路板(PCB)上，并且使用接合引线或凸块将半导体芯片电连接到印刷电路板。
在半导体产业中，具有半导体器件的电子产品以紧凑的尺寸以高性能和快速的操作速度操作。为了应对这一趋势，已经开发出诸如将多个半导体芯片堆叠在单个基板上以及将封装件堆叠在另一个封装件上的众多堆叠方法。已经开发出将各种半导体芯片垂直堆叠以实现高密度芯片堆叠的堆叠封装(PoP)技术。利用堆叠封装技术，具有各种功能的半导体芯片可以被集成到比由一个半导体芯片制成的常规封装件小的区域上。然而，因为多个半导体芯片被集成到一个封装件上，所以会出现与布线布局或热预算相关的问题。
发明内容
本发明构思的一些实施例提供了具有改善的热稳定性和增强的操作可靠性的半导体封装件。
本发明构思的一些实施例提供了具有改善的电性质的半导体封装件。
根据本发明构思的一些实施例，一种半导体封装件可以包括：封装基板；第一半导体芯片，所述第一半导体芯片安装在所述封装基板上；第一模制层，所述第一模制层位于所述封装基板上并且围绕所述第一半导体芯片；再分布层，所述再分布层位于所述第一模制层上；第一贯穿通路，所述第一贯穿通路垂直地穿透所述第一模制层并且将所述封装基板连接到所述再分布层；第二半导体芯片，所述第二半导体芯片安装在所述再分布层上；第二模制层，所述第二模制层位于所述再分布层上并且围绕所述第二半导体芯片；以及第二贯穿通路，所述第二贯穿通路垂直地穿透所述第二模制层并且连接到所述再分布层。所述第一贯穿通路的第一宽度可以小于所述第二贯穿通路的第二宽度。所述第二贯穿通路可以与所述第二半导体芯片的信号电路电浮置。
根据本发明构思的一些实施例，一种半导体封装件可以包括：第一基板；第一半导体芯片，所述第一半导体芯片安装在所述第一基板的第一区域上；第二基板，所述第二基板位于所述第一半导体芯片上；第一贯穿通路，所述第一贯穿通路设置在所述第一基板的与所述第一区域相邻的第二区域上并且将所述第一基板直接连接到所述第二基板；第二半导体芯片，所述第二半导体芯片安装在所述第二基板的第三区域上；散热器，所述散热器位于所述第二半导体芯片上；第二贯穿通路，所述第二贯穿通路位于所述第二基板的与所述第三区域相邻的第四区域上并且将所述第二基板直接连接到所述散热器；以及多个外部端子，所述多个外部端子位于所述第一基板的底表面上。所述第二贯穿通路可以与所述第二半导体芯片电绝缘。
根据本发明构思的一些实施例，一种半导体封装件可以包括：封装基板；第一半导体芯片，所述第一半导体芯片设置在所述封装基板的第一区域上，并且通过第一芯片端子安装在所述封装基板的第一基板焊盘上；第一模制层，所述第一模制层位于所述封装基板上并且围绕所述第一半导体芯片；第一贯穿通路，所述第一贯穿通路设置在所述封装基板的与所述第一区域相邻的第二区域上并且垂直地穿透所述第一模制层，所述第一贯穿通路连接到所述封装基板的第二基板焊盘；再分布层，所述再分布层位于所述第一模制层上并且连接到在所述第一模制层的上表面处暴露的所述第一贯穿通路；第二半导体芯片，所述第二半导体芯片设置在所述再分布层的第三区域上并且通过第二芯片端子安装在所述再分布层的信号焊盘上；第二模制层，所述第二模制层位于所述再分布层上并且围绕所述第二半导体芯片；第二贯穿通路，所述第二贯穿通路设置在所述再分布层的与所述第三区域相邻的第四区域上，并且垂直地穿透所述第二模制层，所述第二贯穿通路连接到所述再分布层的虚设焊盘；以及多个外部端子，所述多个外部端子位于所述封装基板的底表面上。所述第二贯穿通路可以与所述第二半导体芯片和所述第一贯穿通路电绝缘。
附图说明
图1示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
图2和图3示出了显示出根据本发明构思的一些实施例的半导体封装件的俯视图。
图4示出了部分显示出再分布层的简化俯视图。
图5至图9示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
图10和图11示出了显示出根据本发明构思的一些实施例的半导体封装件的俯视图。
图12示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
图13至图25示出了显示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
具体实施方式
现在，下面将参考附图来描述根据本发明构思的半导体封装件。
图1示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
参照图1，可以提供第一基板100。第一基板100可以是封装基板。第一基板100可以包括彼此堆叠的一个或更多个第一基板布线层。第一基板布线层均可以包括第一基板电介质图案110和位于第一基板电介质图案110中的第一基板布线图案120。位于一个第一基板布线层中的第一基板布线图案120可以电连接到与该一个第一基板布线层相邻的另一个第一基板布线层中的第一基板布线图案120。
第一基板电介质图案110可以包括介电聚合物或光可成像电介质(PID)，或者可以由其形成。例如，光可成像电介质可以包括选自光敏聚酰亚胺、聚苯并恶唑(PBO)、酚类聚合物和苯并环丁烯聚合物中的至少一种，或者可以由其形成。
第一基板布线图案120可以设置在第一基板电介质图案110中。第一基板布线图案120可以具有镶嵌结构。例如，第一基板布线图案120可以具有连接成单个整体件的头部和尾部。头部可以是在第一基板100中水平延伸的焊盘或布线部分。尾部可以是在第一基板100中垂直连接到特定组件的通路部分。第一基板布线图案120可以具有类似T的截面形状。第一基板布线图案120或其头部可以具有在第一基板电介质图案110的顶表面处暴露的顶表面。第一基板布线图案120或其尾部可以具有在第一基板电介质图案110的底表面处暴露的底表面。位于一个第一基板布线层中的第一基板布线图案120的尾部可以耦接到在该一个第一基板布线层下面的另一个第一基板布线层中的第一基板布线图案120的头部。第一基板布线图案120可以包括导电材料或者可以由其形成。例如，第一基板布线图案120可以包括铜(Cu)或者可以由其形成。在一些实施例中，第一基板布线图案120可以由多级互连结构形成。
在最上面的第一基板布线层中的第一基板布线图案120的头部可以对应于第一基板100的基板焊盘122和124。例如，如图1中所示，关于最上面的第一基板布线层，第一基板布线图案120的头部可以设置在第一基板电介质图案110的顶表面上。例如，基板焊盘122和124可以从第一基板电介质图案110的顶表面突出。基板焊盘122和124可以包括第一基板焊盘122和第二基板焊盘124，第一半导体芯片200安装在第一基板焊盘22上，第一贯穿通路410耦接到第二基板焊盘124。将讨论第一半导体芯片200和第一贯穿通路410。
第三基板焊盘126可以设置在最下面的第一基板布线层下方。第三基板焊盘126可以耦接到第一基板布线图案120。第三基板焊盘126可以包括导电材料或者可以由其形成。例如，第三基板焊盘126可以包括铜(Cu)或者可以由其形成。诸如“第一”、“第二”、“第三”等的序数可以仅用作某些元件、步骤等的标签，以将这样的元件、步骤等彼此区分开。在本说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可以被提及为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)参考的术语可以在其他地方用不同序号(例如，说明书或另一权利要求中的“第二”)描述。
基板钝化层130可以设置在最下面的第一基板布线层下方。基板钝化层130可以完全覆盖第一基板100的底表面。第三基板焊盘126可以在基板钝化层130的底表面处暴露。
外部端子140可以设置在暴露的第三基板焊盘126上。外部端子140可以包括或可以是焊料球或焊料凸块。
虽然未示出，但阻挡层可以介于在第一基板电介质图案110和第一基板布线图案120之间。阻挡层可以共形地覆盖第一基板布线图案120的侧表面和底表面。可以给出大约
Figure BDA0003693712880000051
至大约
Figure BDA0003693712880000052
的范围作为阻挡层的厚度或第一基板布线图案120与第一基板电介质图案110之间的间隙的厚度。阻挡层可以包括诸如钛(Ti)和钽(Ta)的金属或诸如氮化钛(TiN)和氮化钽(TaN)的金属氮化物，或者可以由其形成。诸如“大约”或“近似”的术语可以反映仅以小的相对方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、尺寸、取向或布局。例如，“大约0.1至大约1”的范围可以涵盖诸如0.1左右的0％-5％偏差和1左右的0％-5％偏差的范围，尤其是在这种偏差保持与所列出范围相同的效果时。
第一半导体芯片200可以设置在第一基板100上。第一半导体芯片200可以位于第一基板100的顶表面上。第一半导体芯片200可以是例如存储芯片。在一些实施例中，第一半导体芯片200可以是逻辑芯片。第一半导体芯片200可以以面朝下的状态设置在第一基板100上。例如，第一半导体芯片200可以具有指向第一基板100的前表面和与前表面相对的后表面。在本说明书中，语言“前表面”可以指示半导体芯片中的集成元件的有源表面或其上形成有半导体芯片的多个焊盘的表面，并且语言“后表面”可以指示面对前表面的相对表面。第一半导体芯片200可以包括第一基体层210和设置在第一基体层210的指向第一基板100的一个表面上的第一电路层220。根据一些实施例，第一半导体芯片200可以包括与第一电路层220相对的第一钝化层，并且还可以包括穿透第一基体层210并连接到第一电路层220的至少一个芯片通路。
第一基体层210可以包括硅(Si)或者可以由其形成。集成元件或集成电路可以形成在第一基体层210的下部中。
第一电路层220可以设置在第一基体层210的底表面上。第一电路层220可以电连接到形成在第一基体层210中的集成元件或集成电路。例如，第一电路层220可以具有设置在第一电介质图案222中的第一电路图案224，并且第一电路图案224可以耦接到形成在第一基体层210中的集成元件或集成电路。第一电路图案224的一部分可以在第一电路层220的顶表面处暴露，并且第一电路图案224的暴露部分可以对应于第一半导体芯片200的第一芯片焊盘。使用与赋予第一电路图案224的附图标记相同的附图标记来指示暴露的第一芯片焊盘。第一半导体芯片200的底表面可以是设置有第一电路层220的有源表面。
第一半导体芯片200可以安装在第一基板100上。第一半导体芯片200可以以倒装芯片方式安装在第一基板100上。例如，第一半导体芯片200的第一电路层220可以指向(即，可以面对)第一基板100。第一芯片端子230可以设置在第一半导体芯片200的第一芯片焊盘226下方。第一半导体芯片200可以使用第一芯片端子230安装在第一基板100上。第一芯片端子230可以将第一半导体芯片200的第一芯片焊盘226连接到第一基板100的第一基板焊盘122。
第一模制层310可以设置在第一基板100上。第一模制层310可以覆盖第一基板100的顶表面。当在俯视图中观察时，第一模制层310可以围绕第一半导体芯片200。第一模制层310可以覆盖第一半导体芯片200的侧表面，并且还可以覆盖第一半导体芯片200的后表面。根据一些实施例，第一模制层310可以暴露第一半导体芯片200的后表面，并且第一模制层310可以具有与第一半导体芯片200的后表面共面的顶表面。第一模制层310可以填充第一基板100和第一半导体芯片200之间的间隙。第一模制层310可以围绕第一基板100和第一半导体芯片200之间的第一芯片端子230。第一模制层310可以包括诸如环氧模制化合物(EMC)的电介质材料或者可以由其形成。
第一贯穿通路410可以设置在第一基板100上。第一贯穿通路410可以与第一半导体芯片200相邻。第一贯穿通路410可以垂直地穿透第一模制层310。第一贯穿通路410可以朝向第一基板100延伸，使得第一贯穿通路410的下端耦接到第一基板100的第二基板焊盘124。第一贯穿通路410可以具有在第一模制层310的顶表面处暴露的另一端(即，上端)。第一贯穿通路410可以具有与第一模制层310的顶表面共面的顶表面。第一贯穿通路410可以具有垂直地穿透第一模制层310的圆形或多边形柱形状。第一贯穿通路410可以具有一致的第一宽度w1，无论与第一基板100的距离如何。在一些实施例中，第一贯穿通路410可以具有朝向第一基板100减小的宽度。第一贯穿通路410可以构成用于第一基板100和下面将讨论的第二半导体芯片600之间的连接的信号线，并可以是用于第一基板100和其上安装有第二半导体芯片600的第二基板500之间的电连接的信号传送通路。第一贯穿通路410可以包括金属或者可以由其形成。例如，第一贯穿通路410可以包括铜(Cu)或者可以由其形成。
在本说明书中，术语“贯穿通路”可以指示垂直地穿透特定组件的通路，并且没有对“贯穿通路”的平面形状施加限制。例如，“贯穿通路”的形状可以包括圆形柱形状、多边形柱形状、隔板形状、条形状或壁形状。
第二基板500可以设置在第一模制层310上。第二基板500可以是包括彼此堆叠的一个或更多个第二基板布线层的再分布层。第二基板布线层均可以包括第二基板电介质图案510和位于第二基板电介质图案510中的第二基板布线图案520和530。位于一个第二基板布线层中的第二基板布线图案520和530可以电连接到与该一个第二基板布线层相邻的另一个第二基板布线层中的第二基板布线图案520和530。第二基板500可以具有与第一模制层310的顶表面和第一贯穿通路410的顶表面接触的底表面。
第二基板电介质图案510可以包括介电聚合物或光可成像电介质(PID)或者可以由其形成。例如，光可成像电介质可以包括选自光敏聚酰亚胺、聚苯并恶唑(PBO)、酚类聚合物和苯并环丁烯聚合物中的至少一种。
第二基板布线图案520和530可以设置在第二基板电介质图案510中。第二基板布线图案520和530均可以具有镶嵌结构。例如，第二基板布线图案520和530均可以具有集成为单个整体件的头部和尾部。头部可以是在第二基板500中水平延伸的焊盘或布线部分。尾部可以是在第二基板500中垂直连接到特定组件的通路部分。第二基板布线图案520和530均可以具有T形截面。第二基板布线图案520和530的顶表面或第二基板布线图案520和530的头部的顶表面可以在第二基板电介质图案510的顶表面处暴露。第二基板布线图案520和530的底表面或第二基板布线图案520和530的头部的底表面可以在第二基板电介质图案510的底表面处暴露。位于一个第二基板布线层中的第二基板布线图案520和530的尾部可以耦接到设置在该一个第一基板布线层下方的另一个第二基板布线层中的第二基板布线图案520和530的头部。第二基板布线图案520和530可以包括导电材料或者可以由其形成。例如，第二基板布线图案520和530可以包括铜(Cu)或者可以由其形成。
第二基板布线图案520和530可以包括再分布图案520和虚设布线图案530。再分布图案520可以是用于再分布安装在第二基板500上的第二半导体芯片600的布线图案。虚设布线图案530可以是与再分布图案520电浮置的布线图案。例如，虚设布线图案530可以与第二半导体芯片600、再分布图案520和第一贯穿通路410电绝缘。在本说明书中，术语“浮置”可以意味着“被配置为与目标电路电隔离的单独的独立电路”或“与……完全电绝缘”。如本文中使用的，术语“虚设”用于表示具有与其他组件相同或相似的结构和形状但不具有实质功能而仅作为图案存在于器件中的组件。
第二基板500可以电连接到第一贯穿通路410。例如，关于最下面的第二基板布线层，再分布图案522可以耦接到第一贯穿通路410。例如，在最下面的第二基板布线层中的再分布图案522的尾部可以穿透最下面的第二基板布线层的第二基板电介质图案510并可以接触第一贯穿通路410。第二基板500可以通过第一贯穿通路410电连接到第一基板100和第一半导体芯片200。
第四基板焊盘524可以是指在最上面的第二基板布线层中的再分布图案的头部。例如，如图1中所示，关于最上面的第二基板布线层，再分布图案520的头部可以设置在第二基板电介质图案510的顶表面上。第四基板焊盘524可以从第二基板电介质图案510的顶表面突出。第四基板焊盘524可以是用于安装第二半导体芯片600的信号焊盘。
第五基板焊盘532可以是指在最上面的第二基板布线层中的虚设布线图案530的头部。例如，如图1中所示，关于第二基板布线层，虚设布线图案530的头部可以设置在第二基板电介质图案510的顶表面上。第五基板焊盘532可以从第二基板电介质图案510的顶表面突出。第五基板焊盘532可以是与第二半导体芯片600、第二基板500的再分布图案520和第一贯穿通路410电绝缘的虚设焊盘。
虽然未示出，但是阻挡层可以介于第二基板电介质图案510与第二基板布线图案520和530之间。阻挡层可以共形地覆盖第二基板布线图案520和530的侧表面和底表面。可以给出大约
Figure BDA0003693712880000091
至大约
Figure BDA0003693712880000092
的范围作为阻挡层的厚度或第二基板布线图案510与第二基板电介质图案520和530之间的间隙的厚度。阻挡层可以包括诸如钛(Ti)和钽(Ta)的金属或诸如氮化钛(TiN)和氮化钽(TaN)的金属氮化物或者可以由其形成。
第二半导体芯片600可以设置在第二基板500上。第二半导体芯片600可以位于第二基板500的顶表面上。第二半导体芯片600可以是例如逻辑芯片。第二半导体芯片600可以包括或可以是诸如中央处理单元(CPU)、图形处理单元(GPU)和中性处理单元(NPU)的处理器。第二半导体芯片600可以以面朝下的状态设置在第二基板500上。例如，第二半导体芯片600可以具有指向(即，面对)第二基板500的前表面和与前表面相对的后表面。第二半导体芯片600可以与第一半导体芯片200垂直交叠。例如，当在俯视图中观察时，第二半导体芯片600可以覆盖第一半导体芯片200。第二半导体芯片600可以具有比第一半导体芯片200的厚度大的厚度。第二半导体芯片600可以包括第二基体层610和设置在第二基体层210的一个表面上的第二电路层620。
第二基体层610可以包括硅(Si)或者可以由其形成。集成元件或集成电路可以形成在第二基体层610的下部中。
第二电路层620可以设置在第二基体层610的底表面上。第二电路层620可以电连接到形成在第二基体层610中的集成元件或集成电路。例如，第二电路层620可以具有设置在第二电介质图案622中的第二电路图案624，并且第二电路图案624可以耦接到形成在第二基体层610中的集成元件或集成电路。第二电路图案624的一部分可以在第二电路层620的顶表面处暴露，并且第二电路图案624的暴露部分可以对应于第二半导体芯片600的第二芯片焊盘。使用与赋予第二电路图案624的附图标记相同的附图标记来指示暴露的第二芯片焊盘。第二半导体芯片600的底表面可以是设置有第二电路层620的有源表面。
第二半导体芯片600可以安装在第二基板500上。第二半导体芯片600可以以倒装芯片方式安装在第二基板500上。例如，第二半导体芯片600的第二电路层620可以指向(即，可以面对)第二基板500。第二芯片端子630可以设置在第二半导体芯片600中的第二电路图案624的暴露的第二芯片焊盘下方。第二半导体芯片600可以使用第二芯片端子630安装在第二基板500上。第二芯片端子630可以将第二半导体芯片600的第二芯片焊盘624连接到第二基板500的第四基板焊盘524。第二半导体芯片600可以通过第二芯片端子630、第二基板500和第一贯穿通路410连接到第一基板100和第一半导体芯片200。
根据本发明构思的一些实施例，其上安装有第二半导体芯片600的第二基板500可以直接连接到第一贯穿通路410，而无需单独的组件。例如，第二基板500和第一基板100可以仅通过第一贯穿通路410彼此直接连接，并且第二半导体芯片600可以仅通过第二基板500和第一贯穿通路410连接到第一基板100。因此，可以减小第二半导体芯片600和第一基板100之间的电连接长度，并且半导体封装件可以提供组件之间的更快的信号路径。应该理解，当元件被称为“连接”或“耦接”到另一个元件或者“在”另一个元件“上”时，该元件可以直接连接或耦接到另一个元件，或者可以存在其他元件或中间元件。相比之下，当元件被称为“直接连接”或“直接耦接”到另一个元件或被称为“接触”另一个元件或“与”另一个元件“接触”时，在接触点处不存在中间元件。
第二模制层320可以设置在第二基板500上。第二模制层320可以覆盖第二基板500的顶表面。当在俯视图中观察时，第二模制层320可以围绕第二半导体芯片600。第二模制层320可以覆盖第二半导体芯片600的侧表面和后表面。第二模制层320可以包括诸如环氧模制化合物(EMC)的电介质材料或者可以由其形成。
第二贯穿通路420可以设置在第二基板500上。第二贯穿通路420可以与第二半导体芯片600相邻。第二贯穿通路420可以垂直地穿透第二模制层320。第二贯穿通路420可以朝向第二基板500延伸，使得第二贯穿通路420的下端耦接到第二基板500的第五基板焊盘532。第二贯穿通路420可以具有在第二模制层320的顶表面处暴露的另一端(即，上端)。第二贯穿通路420可以具有与第二模制层320的顶表面共面的顶表面。图1描绘了第二贯穿通路420在第一贯穿通路410上向上设置，但可以不需要第二贯穿通路420与第一贯穿通路410垂直交叠。例如，第二贯穿通路420和第一贯穿通路410可以不彼此垂直交叠，并可以在平行于第二基板500的一个方向上彼此偏移。在一些实施例中，当在俯视图中观察时，第二贯穿通路420和第一贯穿通路410可以不彼此交叠，使得第二贯穿通路420在俯视图中与第一贯穿通路410间隔开。由于第二贯穿通路420耦接到第二基板500的再分布图案520，因此第二贯穿通路420的布置可以不取决于第二基板500的再分布布局并可以根据需要进行各种改变。
第二贯穿通路420可以具有垂直地穿透第二模制层320的圆形或多边形柱形状。第二贯穿通路420可以具有一致的第二宽度w2，而无论与第二基板500的距离如何。在一些实施例中，第二贯穿通路420可以具有朝向第二基板500减小的宽度。第二贯穿通路420可以包括金属或者可以由其形成。例如，第二贯穿通路420可以包括铜(Cu)或者可以由其形成。
第二贯穿通路420与虚设布线图案530一起可以提供用于向外排放(即，消散)从第二半导体芯片600通过第二基板500提供的热的传热路径，并且第二贯穿通路420可以是用于将热传递到第二模制层320之外的传热通路。贯穿通路420可以被提供来自第二基板500的第五基板焊盘532的热。热可以通过在第二模制层320的顶表面处暴露的第二贯穿通路420的顶表面向外排放(即，消散)。在第二贯穿通路420的顶表面上可以不单独地设置电连接组件(例如，电布线或焊盘)。在一些实施例中，没有电连接组件可以连接到第二贯穿通路420的顶表面。如果电连接组件设置在第二贯穿通路420的顶表面上，则电连接组件会阻止或减少来自第二贯穿通路420的顶表面的散热。为了便于散热，将参考图6描述的散热器可以设置在第二贯穿通路420的顶表面上。
第一半导体芯片200和第二半导体芯片600之间的第二基板500可以被提供来自第一半导体芯片200和第二半导体芯片600的热。根据本发明构思的一些实施例，为了从第二基板500以及第一半导体芯片200和第二半导体芯片600排放热，可以提供由导热率大于第二模制层320的导热率的金属形成的第二贯穿通路420。积聚在第二基板500上并由第一半导体芯片200和第二半导体芯片600产生的热可以通过第二贯穿通路420容易地向外排放。因此，半导体封装件的温度可以降低，半导体封装件的热稳定性可以改善，并且半导体封装件的操作可靠性可以增强。
为了改善通过第二贯穿通路420进行的热传递，可以向第二贯穿通路420提供大的宽度或表面积。例如，用作传热通路的第二贯穿通路420的宽度w2可以大于用作信号传递通路的第一贯穿通路410的第一宽度w1。第二宽度w2可以是第一宽度w1的大约1.2倍至大约4倍(即，可以具有大约1.2倍和大约4倍之间的值)。当第二宽度w2小于第一宽度w1的大约1.2倍时，第二贯穿通路420可能不比诸如第一贯穿通路410的信号布线更多地用作垂直传热路径。当第二宽度w2大于第一宽度w1的大约4倍时，由于导热率的差异，第二贯穿通路420可能向第二模制层320施加热应力，这可能造成封装件翘曲或者可能破坏第二模制层320。第二贯穿通路420可以具有大约0.3至大约1的高宽比(即，可以具有大约0.3至大约1之间的高宽比)。通过将第二贯穿通路420的高度h除以第二贯穿通路420的第二宽度w2来获得第二贯穿通路的高宽比。当第二贯穿通路420的高宽比大于大约1时，第二贯穿通路420可能不比诸如第一贯穿通路410的信号布线更多地用作垂直传热路径。当第二贯穿通路420的高宽比小于大约0.4时，由于导热率的差异，第二贯穿通路420可能向第二模制层320施加热应力，这可能造成封装件翘曲或者可能破坏第二模制层320。由于第二贯穿通路420具有大的宽度，因此可以提高通过第二贯穿通路420的垂直热传递效率。
为了改善通过第二贯穿通路420进行的热传递，可以提供多个第二贯穿通路420。图2和图3示出了根据本发明构思的一些实施例的半导体封装件的俯视图，以显示出再分布层中的第二贯穿通路的形状和布置。如图2中所示，可以设置围绕第二半导体芯片600的多个第二贯穿通路420。第二贯穿通路420可以设置为围绕第二半导体芯片600并与其相邻，因此，可以减小从第二半导体芯片600和第二基板500的中心部分朝向第二贯穿通路420的热传递的长度。由于设置了多个第二贯穿通路420，所以可以存在从第二基板500起的各种传热路径，并且改善了通过第二贯穿通路420的垂直热传递效率。在一些实施例中，当在俯视图中观察半导体封装件时，多个第二贯穿通路420可以分别与多个第一贯穿通路410交叠，从而每个第二贯穿通路覆盖对应的第一贯穿通路。本发明不限于此。在一些实施例中，当在俯视图中观察半导体封装件时，多个第二贯穿通路420可以不分别与多个第一贯穿通路410交叠，从而每个第二贯穿通路不覆盖对应的第一贯穿通路。在一些实施例中，当在俯视图中观察半导体封装件时，至少一个第二贯穿通路可以不与至少一个对应的第一贯穿通路交叠。
图2描绘了第二贯穿通路420具有圆柱形形状，但本发明构思不限于此。第二贯穿通路420可以在第二基板500上具有在第二基板500的顶表面上在一个方向上延伸的壁形状。例如，当在图3中所示的俯视图中观察时，第二贯穿通路420可以具有均围绕第二半导体芯片600的闭环形状。可以存在单个第二贯穿通路420或彼此围绕的多个第二贯穿通路420。在一些实施例中，第二贯穿通路420可以是沿着第二半导体芯片600的侧表面延伸的多个壁。在一些实施例中，每个第二贯穿通路420可以具有围绕第二半导体芯片600的矩形环形状。在一些实施例中，第二贯穿通路420可以是彼此同心的。当第二贯穿通路420具有壁形状时，第二贯穿通路420可以部分地屏蔽从外部传递到第二半导体芯片600或从第二半导体芯片600传递到外部的电磁波。因此，半导体封装件的操作稳定性可以改善。
为了改善第二基板500中的热传递，第二基板500的虚设布线图案530可以具有各种平面形状。图4示出了第二基板的简化俯视图，以显示出第二基板的虚设布线图案。为了便于描述，图4仅描绘了第二基板的组件当中的虚设布线图案，并且显示出虚设布线图案的水平延伸，同时省略了虚设布线图案的垂直连接。
如图4中所示，第二基板500的虚设布线图案530可以从第二半导体芯片600的下方朝向第二半导体芯片600之外延伸。在一些实施例中，第二基板500的虚设布线图案530可以从第二半导体芯片600下方的区域延伸超过第二半导体芯片600的一侧。在一些实施例中，虚设布线图案530可以具有从第二半导体芯片600下方的区域朝向第二半导体芯片600之外径向延伸的平面形状。在一些实施例中，虚设布线图案530可以具有从第二半导体芯片600下方的区域延伸超过第二半导体芯片600的一侧的条形状。例如，第二半导体芯片600的所述一侧可以在第一方向上延伸，并且虚设布线图案530的条形状可以在不同于第一方向的第二方向上延伸。在一些实施例中，虚设布线图案530的一部分可以设置在第二半导体芯片600的角部下方的区域处。然而，本发明构思不限于此。例如，虚设布线图案530可以沿着与第二基板500的侧表面正交的方向从第二半导体芯片600的下方朝向第二基板500的侧表面延伸。虚设布线图案530可以具有从第二半导体芯片600下方朝向第五基板焊盘532延伸的各种平面形状。例如，虚设布线图案530可以具有位于第二半导体芯片600下方的第一端534。虚设布线图案530可以具有第二端532，当在俯视图中观察时，第二端532设置在第二半导体芯片600的一侧并用作第五基板焊盘532。从第一半导体芯片200和第二半导体芯片600产生的热可以沿着虚设布线图案530从虚设布线图案530的与第二半导体芯片600相邻的第一端534传递到其第二端532。第二基板500可以被提供来自与第二基板500的中心部分交叠的第一半导体芯片200和第二半导体芯片600的热，在第二基板500的中心部分处的热的量大于在第二基板500的边缘部分处的热的量，并且第二基板500的中心部分上的热可以通过虚设布线图案530传递到设置在第二基板500的外部部分上的第二贯穿通路420。虚设布线图案530可以由导热率高的金属形成，并且可以存在从第二半导体芯片600朝向第二贯穿通路420的高传热效率。例如，热可以容易地从第一半导体芯片200和第二半导体芯片600通过第二基板500和第二贯穿通路420排放，并且半导体封装件的热稳定性和操作可靠性可以改善。
图5示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。在随后的实施例中，使用相同的附图标记来指代与参考图1至图4讨论的组件相同的组件，并且为了便于描述，将省略或删减对其的重复说明。下面的描述将侧重于图1至图4的实施例与下面讨论的其他实施例之间的差异。
参照图5，第一模制层310可以不覆盖第一半导体芯片200的顶表面。第一半导体芯片200可以通过设置在第一半导体芯片500的顶表面上的第一传热层212附着到第二基板200的底表面。第一传热层212可以具有与第一模制层310的顶表面共面的顶表面。第一传热层212可以包括诸如热脂(thermal grease)的热界面材料(TIM)或者可以由其形成。第一传热层212可以将热从第一半导体芯片200传递到第二基板500，并且第二贯穿通路420和第二基板500的虚设布线图案530可以有效地将通过第一传热层212从第一半导体芯片200传递的热向外排放。
图6和图7示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
参照图6，散热器700可以设置在第二模制层320上。例如，散热器700可以接触第二模制层320的顶表面和第二贯穿通路420的顶表面。虽然未示出，但是散热器700可以通过粘合膜附着到第二模制层320。粘合膜可以包括诸如热脂的热界面材料(TIM)或者可以由其形成。散热器700可以将从第二贯穿通路420传递的热向外排放。散热器700可以包括散热片(heat sink)或可以是散热片。在一些实施例中，散热器700可以是电浮置的。在一些实施例中，散热器700可以是接地的。因为散热器700连接到第二贯穿通路420，所以可以通过第二贯穿通路420有效地促进向散热器700进行的热传递。
根据一些实施例，散热器700可以附着到第二半导体芯片600。参照图7，第二模制层320可以不覆盖第二半导体芯片600的顶表面。第二半导体芯片600可以通过设置在第二半导体芯片600的顶表面上的第二传热层612附着到散热器700的底表面。第二传热层612可以具有与第二模制层320的顶表面共面的顶表面。第二传热层612可以包括诸如热脂的热界面材料(TIM)或者可以由其形成。第二传热层612可以将热从第二半导体芯片600直接传递到散热器700，并且从第二半导体芯片600产生的热可以有效地向外排放。
图8示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
参照图8，第二贯穿通路420可以具有延伸到第二模制层320的顶表面上的延伸部422。延伸部422可以覆盖第二模制层320的顶表面。延伸部422可以用作与参考图6或图7讨论的散热器700类似的散热器或散热片。例如，延伸部422可以具有暴露于空气的顶表面，并且传递到第二贯穿通路420的热可以通过延伸部422的顶表面向外排放。由金属形成的第二贯穿通路420及其延伸部422可以部分地屏蔽从外部传递到第二半导体芯片600或从第二半导体芯片600传递到外部的电磁波。因此，半导体封装件的操作稳定性可以改善。
图9示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。图10和图11示出了显示出根据本发明构思的一些实施例的半导体封装件的俯视图。
参照图9，第一半导体芯片200和第二半导体芯片600均可以设置为多个。
多个第一半导体芯片200可以安装在第一基板100上。第一半导体芯片200可以被设置为在第一基板100上彼此间隔开。第一贯穿通路410可以设置在第一基板100上。第一贯穿通路410可以在第一半导体芯片200旁边和/或在第一半导体芯片200之间。
多个第二半导体芯片600可以安装在第二基板500上。第二半导体芯片600可以被设置为在第二基板500上彼此间隔开。第二贯穿通路420可以设置在第二基板500上。第二贯穿通路420可以与第二半导体芯片600相邻和/或在第二半导体芯片600之间。
如图10中所示，第二贯穿通路420可以具有垂直地穿透第二模制层320的柱形状。第二贯穿通路420可以被设置为围绕第二半导体芯片600。一些第二贯穿通路420可以设置在第二半导体芯片600之间。围绕第二半导体芯片600的第二贯穿通路420可以部分地屏蔽向外传递的电磁波。位于第二半导体芯片600之间的第二贯穿通路420可以屏蔽在第二半导体芯片600之间的电磁波。
根据一些实施例，如图11中所示，第二贯穿通路420可以具有条形状。第二贯穿通路420可以沿着第二半导体芯片600的侧表面延伸。位于第二半导体芯片600之间的第二贯穿通路420可以在第二半导体芯片600之间横跨地延伸。在一些实施例中，位于两个相邻的第二半导体芯片600之间的第二贯穿通路420可以在第一方向上延伸，并且两个相邻的第二半导体芯片600可以在不同于第一方向的第二方向上彼此间隔开。第二贯穿通路420可以有效地屏蔽电磁波。因此，半导体封装件的操作稳定性可以改善。图11描绘了第二贯穿通路420设置在第二半导体芯片600的侧表面上，但是本发明构思不限于此。在一些实施例中，如参考图3描述的，当在俯视图中观察时，第二贯穿通路420可以具有围绕第二半导体芯片600的闭环形状。
图12示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
参照图12，半导体封装件还可以包括连接基板800。例如，可以提供连接基板800以替换第一贯穿通路(参见图1中的410)。连接基板800可以包括基板通路808或对应于第一贯穿通路410的垂直连接构件。
连接基板800可以包括贯穿其的开口800-OP。例如，开口800-OP可以被成形为类似于将连接基板800的顶表面和底表面连接的开孔。连接基板800的底表面可以与第一基板100的顶表面间隔开。连接基板800还可以包括基板基体层802和作为设置在基板基体层802中的布线图案的导电部件。例如，基板基体层802可以包括氧化硅或者可以由其形成。导电部件可以设置在基板基体层802的位于开口800-OP和连接基板800的外部部分之间的部分中。导电部件可以包括基板上焊盘804、基板下焊盘806和基板通路808。基板上焊盘804可以设置在连接基板800的上部部分上。基板下焊盘806可以设置在连接基板800的底表面上。基板通路808可以穿透基板基体层802，并可以将基板下焊盘806电连接到基板上焊盘804。在一些实施例中，开口800-OP可以穿透基板基体层802。在一些实施例中，开口800-OP可以穿透基板基体层802的中心区域，并且导电部件可以设置在开口800-OP与基板基体层802的外部部分(即，连接基板800的外部部分)之间。
连接基板800可以安装在第一基板100上。例如，连接基板800可以通过设置在基板下焊盘806上的连接基板端子810连接到第一基板100的第二基板焊盘124。因此，连接基板800可以电连接到第一半导体芯片200和外部端子140。
第一半导体芯片200可以设置在第一基板100上。第一半导体芯片200可以设置在连接基板800的开口中。
第一模制层310可以填充连接基板800和第一半导体芯片200之间的间隙。第一模制层310可以围绕开口中的第一半导体芯片200，并可以覆盖第一半导体芯片200的顶表面。第一模制层310可以暴露连接基板800的顶表面。第一模制层310可以填充第一基板100和连接基板800之间的间隙。
第二基板500可以结合到连接基板800。例如，第二基板500中的最下面的再分布图案522的尾部可以穿透最下面的第二基板布线层的第二基板电介质图案510并且可以耦接到连接基板800的基板上焊盘804。
散热器700可以设置在第二模制层320上。例如，散热器700可以接触第二模制层320的顶表面和第二贯穿通路420的顶表面。虽然未示出，但是散热器700可以通过粘合膜附着到第二模制层320。散热器700可以将从第二贯穿通路420传递的热向外排放。
图13至图21示出了显示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
参照图13，可以提供载体基板900。载体基板900可以是包括玻璃或聚合物的电介质基板，或者可以是包括金属的导电基板。虽然未示出，但是载体基板900可以在其顶表面上设置有粘合构件。例如，粘合构件可以包括胶带或可以是胶带。
可以在载体基板900上形成第一基板100。下面将详细地描述第一基板100的形成。
可以在载体基板900上设置下电介质层130。下电介质层130可以包括介电聚合物或光可成像电介质，或者可以由其形成。下电介质层130可以对应于参考图1讨论的基板钝化层130。
可以在下电介质层130中形成一个或更多个第三基板焊盘126。例如，可以将下电介质层130图案化，以形成用于形成第三基板焊盘126的开口，并且可以在开口中共形地形成种子层，然后执行使用种子层作为种子以形成填充开口的第三基板焊盘126的镀覆工艺。
可以在下电介质层130上形成第一基板电介质图案110。可以通过诸如旋涂和狭缝涂覆的涂覆工艺形成第一基板电介质图案110。第一基板电介质图案110可以包括光可成像电介质(PID)，或者可以由其形成。例如，光可成像电介质可以包括选自光敏聚酰亚胺、聚苯并恶唑(PBO)、酚类聚合物和苯并环丁烯聚合物中的至少一种，或者可以由其形成。
可以在第一基板电介质图案110中形成开口。例如，可以将第一基板电介质图案110图案化，以形成开口。开口均可以具有T形截面。开口可以暴露第三基板焊盘126。
可以形成第一基板布线图案120。例如，可以在第一基板电介质图案110上形成阻挡层和导电层以填充开口，然后，可以使阻挡层和导电层经历平坦化工艺以形成第一基板布线图案120。
如此，第一基板布线图案可以被形成为包括第一基板电介质图案110和第一基板布线图案120。可以重复形成第一基板布线层，以形成其中第一基板布线层彼此堆叠的第一基板100。在顶部位置处的第一基板布线层的第一基板布线图案120可以对应于第一基板100的第一基板焊盘122和第二基板焊盘124。
参照图14，可以在第一基板100上形成第一贯穿通路410。例如，可以在第一基板100上形成牺牲层。牺牲层可以覆盖第一基板100的顶表面。牺牲层可以包括例如光刻胶材料或者可以由其形成。牺牲层可以经历蚀刻工艺，以形成穿透牺牲层并暴露第二基板焊盘124的通路孔。此后，可以用导电材料填充通路孔，以形成第一贯穿通路410。随后，可以去除牺牲层。
参照图15，可以提供第一半导体芯片200。第一半导体芯片200可以具有与参考图1讨论的构造相同或类似的构造。例如，第一半导体芯片200可以包括第一基体层210和设置在第一基体层210的有源表面上的第一电路层220。
第一半导体芯片200可以安装在第一基板100上。可以在第一半导体芯片200的第一芯片焊盘226上设置第一芯片端子230。可以使第一半导体芯片200对准，以将第一基板100的第一芯片端子230布设在第一基板焊盘122上，然后可以执行回流工艺，以将第一芯片端子230连接到第一基板焊盘122。
参照图16，可以在第一基板100上形成第一模制层310。例如，可以用介电模制材料涂覆第一基板100的顶表面，以包封第一半导体芯片200。可以使模制材料固化，以形成第一模制层310。第一模制层310可以覆盖第一半导体芯片200的侧表面和顶表面。第一模制层310可以围绕第一贯穿通路410。第一贯穿通路410可以嵌入在第一模制层310中。
参照图17，可以去除第一模制层310的上部部分312。详细地，第一模制层310可以经历减薄工艺。例如，可以对第一模制层310的顶表面执行研磨工艺或化学机械抛光(CMP)工艺。因此，第一模制层310的顶表面可以变得平坦。可以执行减薄工艺，以暴露第一贯穿通路410的顶表面。减薄工艺可以去除第一模制层310的上部部分312，并且根据需要，还可以去除第一贯穿通路410的上部部分。在减薄工艺之后，第一贯穿通路410的顶表面可以暴露。第一贯穿通路410和第一模制层310可以具有形成基本上平坦的共面表面的顶表面。根据一些实施例，可以执行减薄工艺以暴露第一贯穿通路410和第一半导体芯片200，从而制造如参考图5讨论的半导体封装件。
参照图18，可以在第一模制层310上形成第二基板500。例如，可以在第一模制层310上形成第二基板电介质图案510。第二基板电介质图案510可以包括介电聚合物或光可成像电介质(PID)或者可以由其形成。第二基板电介质图案510可以包括形成在其中的第二基板布线图案520和530。例如，可以将第二基板电介质图案510图案化，以形成用于形成第二基板布线图案520和530的开口，从而共形地在开口中形成种子层，然后执行使用种子层作为种子以形成填充开口的第二基板布线图案520和530的镀覆工艺。第二基板布线图案520和530可以包括再分布图案520和虚设布线图案530。开口之一可以暴露第一贯穿通路410。因此，第二基板布线图案520和530的再分布图案520可以耦接到第一贯穿通路410。如此，可以形成单个第二基板布线层。
可以在已经形成的第二基板布线层上形成另一第二基板电介质图案510。可以通过诸如旋涂和狭缝涂覆的涂覆工艺形成第二基板电介质图案510。第二基板电介质图案510可以包括光可成像电介质(PID)或者可以由其形成。可以将第二基板电介质图案510图案化，以形成暴露设置在第二基板电介质图案510下方的第二基板布线层的第二基板布线图案520和530的开口，从而共形地在开口中形成种子层，然后执行使用种子层作为种子以形成填充开口的第二基板布线图案520和530的镀覆工艺。如以上讨论的，可以在第二基板布线层上形成其他第二基板布线层。在顶部位置处的第二基板布线层的再分布图案520可以在第二基板电介质图案510的顶表面处暴露，并且最上面的再分布图案520的暴露部分可以对应于第二基板500的第四基板焊盘524。在顶部位置处的第二基板布线层的虚设布线图案530可以在第二基板电介质图案510的顶表面处暴露，并且最上面的虚设布线层530的暴露部分可以对应于第二基板500的第五基板焊盘532。
以上描述了形成第二基板500的示例，但是本发明构思不限于此。
参照图19，可以在第二基板500上形成第二贯穿通路420。例如，可以在第二基板500上形成牺牲层。牺牲层可以覆盖第二基板500的顶表面。牺牲层可以包括例如光刻胶材料。牺牲层可以经历蚀刻工艺，以形成穿透牺牲层并暴露第五基板焊盘532的通路孔。通路孔可以具有比第一贯穿通路410的宽度大的宽度。此后，可以用导电材料填充通路孔，以形成第二贯穿通路420。随后，可以去除牺牲层。
参照图20，可以设置第二半导体芯片600。第二半导体芯片600可以具有与参考图1讨论的构造相同或类似的构造。例如，第二半导体芯片600可以包括第二基体层610和第二电路层620。第二电路层620设置在第二基体层610的有源表面上。
第二半导体芯片600可以安装在第二基板500上。例如，可以在第二半导体芯片600的第二芯片焊盘624上设置第二芯片端子630。可以使第二半导体芯片600对准，以将第二基板500的第二芯片端子630布设在第四基板焊盘524上，然后可以执行回流工艺，以将第二芯片端子630连接到第四基板焊盘524。
参照图21，可以在第二基板500上形成第二模制层320。例如，可以用介电模制材料涂覆第二基板500的顶表面，以包封第二半导体芯片600。可以固化模制材料，以形成第二模制层320。第二半导体芯片600可以覆盖第二半导体芯片600的侧表面和顶表面。第二模制层320可以围绕第二贯穿通路420。第二贯穿通路420可以内置于第二模制层320中。
可以去除第二模制层320的上部部分322。例如，第二模制层320可以经历减薄工艺。例如，可以在第二模制层320的顶表面上执行研磨工艺或化学机械抛光(CMP)工艺。因此，第二模制层320的顶表面可以变得平坦。可以执行减薄工艺，以暴露第二贯穿通路420的顶表面。减薄工艺可以去除第二模制层320的上部部分322，并且根据需要，还可以去除第二贯穿通路420的上部部分。在减薄工艺之后，可以暴露第二贯穿通路420的顶表面。第二贯穿通路420和第二模制层320可以具有形成基本上平坦的共面表面的顶表面。如此，可以制造参考图1讨论的半导体封装件。根据一些实施例，可以执行减薄工艺以暴露第二贯穿通路420和第二半导体芯片600，使得可以在第二贯穿通路420的暴露的顶表面和第二半导体芯片600的暴露的顶表面上设置散热器，以制造如参考图7讨论的半导体封装件。
图22至图25示出了显示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
参照图22，可以在图18的所得结构上设置第二半导体芯片600。例如，第二半导体芯片600可以包括第二基体层610和第二电路层620。第二电路层620可以设置在第二基体层610的有源表面上。
第二半导体芯片600可以安装在第二基板500上。例如，可以在第二半导体芯片600的第二芯片焊盘624上设置第二芯片端子630，并且在将第二半导体芯片600与第二基板500对准使得第二芯片端子630设置在第二基板500的第四基板焊盘524上之后，可以执行回流工艺，以将第二芯片端子630连接到第四基板焊盘524。
可以在第二基板500上形成第二模制层320。例如，可以用电介质模制材料涂覆第二基板500的顶表面，以包封第二半导体芯片600，并且可以使模制材料固化，以形成第二模制层320。第二半导体芯片600可以覆盖第二半导体芯片600的侧表面和顶表面。
参照图23，可以在第二模制层320中形成通路孔VH。通路孔VH可以垂直地穿透第二模制层320，以暴露第二基板500的第五基板焊盘532。通路孔VH可以具有比第一贯穿通路410的宽度大的宽度。
参照图24，可以在第二模制层320上形成导电层424。例如，可以在通路孔VH中共形地形成种子层。此后，第二模制层320可以经历使用种子层作为种子的镀覆工艺。例如，镀覆工艺可以是电镀工艺。在镀覆工艺中，可以用导电材料填充通路孔VH，以形成导电层424。
种子层可以覆盖第二模制层320的顶表面，并且在镀覆工艺中，导电材料也可以沉积在第二模制层320的顶表面上。例如，导电层424可以填充通路孔VH并覆盖第二模制层320。
参照图25，可以去除导电层424的部分422。例如，导电层424可以经历减薄工艺。例如，可以对导电层424的顶表面执行研磨工艺或化学机械抛光(CMP)工艺。因此，导电层424的顶表面可以变得平坦。可以执行减薄工艺，以暴露第二模制层320的顶表面。减薄工艺还可以去除设置在第二模制层320的顶表面上的种子层。在减薄工艺之后，导电层424可以具有保留在通路孔VH中的一部分，并且导电层424的剩余部分可以构成第二通路孔420。第二贯穿通路420和第二模制层320可以具有形成基本上平坦的共面表面的顶表面。如此，可以制造参考图1讨论的半导体封装件。
根据一些实施例，减薄工艺可以不去除导电层424的部分422。部分422设置在第二模制层320的顶表面上。导电层424的部分422可以构成如参考图8讨论的延伸部422。可以使用参考图5讨论的半导体封装件的制造方法来制造图8的半导体封装件。
在根据本发明构思的一些实施例的半导体封装件中，第一基板可以仅使用第一贯穿通路连接到第二基板。因此，可以减小第一基板与第二半导体芯片之间的电连接长度，并且半导体封装件的电性质可以改善。
积聚在第二基板上并由第一半导体芯片和第二半导体芯片产生的热可以通过第二贯穿通路容易地向外排放。因此，半导体封装件的温度可以降低，半导体封装件的热稳定性可以改善，并且半导体封装件的操作可靠性可以增强。
第二贯穿通路可以部分地屏蔽向外传递的电磁波。因此，半导体封装件的操作稳定性可以改善。
尽管已经结合附图中示出的本发明构思的一些实施例描述了本发明构思，但本领域的普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下，可以在其中进行形式和细节上的变化。因此，以上公开的实施例应该被视为是示例性的而非限制性的。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
封装基板；
第一半导体芯片，所述第一半导体芯片安装在所述封装基板上；
第一模制层，所述第一模制层位于所述封装基板上并且围绕所述第一半导体芯片；
再分布层，所述再分布层位于所述第一模制层上；
第一贯穿通路，所述第一贯穿通路垂直地穿透所述第一模制层并且将所述封装基板连接到所述再分布层；
第二半导体芯片，所述第二半导体芯片安装在所述再分布层上；
第二模制层，所述第二模制层位于所述再分布层上并且围绕所述第二半导体芯片；以及
第二贯穿通路，所述第二贯穿通路垂直地穿透所述第二模制层并且连接到所述再分布层，
其中，所述第一贯穿通路的第一宽度小于所述第二贯穿通路的第二宽度，并且
其中，所述第二贯穿通路与所述第二半导体芯片的信号电路是电浮置的。
2.根据权利要求1所述的半导体封装件，
其中，所述再分布层包括：
电介质图案；
再分布图案，所述再分布图案位于所述电介质图案中并且将所述第二半导体芯片连接到所述第一贯穿通路；以及
虚设布线图案，所述虚设布线图案位于所述电介质图案中并且连接到所述第二贯穿通路，所述虚设布线图案与所述再分布图案是电浮置的。
3.根据权利要求2所述的半导体封装件，
其中，所述第一贯穿通路直接连接到所述再分布层的所述再分布图案。
4.根据权利要求2所述的半导体封装件，
其中，当在俯视图中观察时，所述虚设布线图案从所述第二半导体芯片下方的区域延伸超过所述第二半导体芯片的第一侧，并且
其中，所述虚设布线图案连接到与所述第二半导体芯片的所述第一侧相邻的所述第二贯穿通路。
5.根据权利要求1所述的半导体封装件，
其中，所述再分布层包括位于所述再分布层的顶表面处的信号焊盘和虚设焊盘，
其中，所述第二半导体芯片通过位于所述第二半导体芯片的底表面上的芯片端子连接到所述信号焊盘，并且
其中，所述第二贯穿通路连接到所述虚设焊盘。
6.根据权利要求1所述的半导体封装件，
其中，当在俯视图中观察时，所述第二贯穿通路与所述第一贯穿通路彼此不交叠，使得所述第二贯穿通路与所述第一贯穿通路间隔开。
7.根据权利要求1所述的半导体封装件，
其中，设置了多个所述第二贯穿通路，并且
其中，当在俯视图中观察时，所述多个第二贯穿通路围绕所述第二半导体芯片。
8.根据权利要求1所述的半导体封装件，
其中，所述第二贯穿通路具有在所述再分布层上在第一方向上延伸的条形状。
9.根据权利要求1所述的半导体封装件，
其中，所述第二贯穿通路具有矩形环形状，并且
其中，当在俯视图中观察时，所述第二贯穿通路的所述矩形环形状围绕所述第二半导体芯片。
10.根据权利要求1所述的半导体封装件，
其中，所述第二贯穿通路的顶表面在所述第二模制层的顶表面处暴露，并且
其中，没有电连接元件连接到所述第二贯穿通路的所述顶表面。
11.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
散热器，所述散热器位于所述第二模制层的顶表面上，
其中，所述第二贯穿通路连接到所述散热器。
12.根据权利要求1所述的半导体封装件，
其中，所述封装基板包括位于所述封装基板的顶表面上的第一基板焊盘和第二基板焊盘，
其中，所述第一半导体芯片通过位于所述第一半导体芯片的底表面上的芯片端子连接到所述第一基板焊盘，并且
其中，所述第一贯穿通路连接到所述第二基板焊盘。
13.一种半导体封装件，所述半导体封装件包括：
第一基板；
第一半导体芯片，所述第一半导体芯片安装在所述第一基板的第一区域上；
第二基板，所述第二基板位于所述第一半导体芯片上；
第一贯穿通路，所述第一贯穿通路设置在所述第一基板的与所述第一区域相邻的第二区域上并且将所述第一基板直接连接到所述第二基板；
第二半导体芯片，所述第二半导体芯片安装在所述第二基板的第三区域上；
散热器，所述散热器位于所述第二半导体芯片上；
第二贯穿通路，所述第二贯穿通路位于所述第二基板的与所述第三区域相邻的第四区域上并且将所述第二基板直接连接到所述散热器；以及
多个外部端子，所述多个外部端子位于所述第一基板的底表面上，
其中，所述第二贯穿通路与所述第二半导体芯片电绝缘。
14.根据权利要求13所述的半导体封装件，
其中，所述第二贯穿通路的宽度大于所述第一贯穿通路的宽度。
15.根据权利要求13所述的半导体封装件，
其中，所述第二基板包括：
电介质图案；
再分布图案，所述再分布图案位于所述电介质图案中并且将所述第二半导体芯片连接到所述第一贯穿通路；以及
虚设布线图案，所述虚设布线图案位于所述电介质图案中并且连接到所述第二贯穿通路，所述虚设布线图案与所述再分布图案是电浮置的。
16.根据权利要求15所述的半导体封装件，
其中，所述第一贯穿通路直接连接到所述第二基板的所述再分布图案。
17.根据权利要求15所述的半导体封装件，
其中，当在俯视图中观察时，所述虚设布线图案从所述第二半导体芯片下方的区域延伸超过所述第二半导体芯片的第一侧，并且
其中，所述虚设布线图案连接到与所述第二半导体芯片的所述第一侧相邻的所述第二贯穿通路。
18.根据权利要求13所述的半导体封装件，
其中，当在俯视图中观察时，
所述第二贯穿通路与所述第一贯穿通路彼此不交叠，使得所述第二贯穿通路与所述第一贯穿通路间隔开。
19.根据权利要求13所述的半导体封装件，
其中，所述散热器接触所述第二半导体芯片的顶表面。
20.一种半导体封装件，所述半导体封装件包括：
封装基板；
第一半导体芯片，所述第一半导体芯片设置在所述封装基板的第一区域上，并且通过第一芯片端子安装在所述封装基板的第一基板焊盘上；
第一模制层，所述第一模制层位于所述封装基板上并且围绕所述第一半导体芯片；
第一贯穿通路，所述第一贯穿通路设置在所述封装基板的与所述第一区域相邻的第二区域上并且垂直地穿透所述第一模制层，所述第一贯穿通路连接到所述封装基板的第二基板焊盘；
再分布层，所述再分布层位于所述第一模制层上并且连接到在所述第一模制层的上表面处暴露的所述第一贯穿通路；
第二半导体芯片，所述第二半导体芯片设置在所述再分布层的第三区域上并且通过第二芯片端子安装在所述再分布层的信号焊盘上；
第二模制层，所述第二模制层位于所述再分布层上并且围绕所述第二半导体芯片；
第二贯穿通路，所述第二贯穿通路设置在所述再分布层的与所述第三区域相邻的第四区域上并且垂直地穿透所述第二模制层，所述第二贯穿通路连接到所述再分布层的虚设焊盘；以及
多个外部端子，所述多个外部端子位于所述封装基板的底表面上，
其中，所述第二贯穿通路与所述第二半导体芯片和所述第一贯穿通路电绝缘。
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