KR20210152772A - 반도체 패키지 - Google Patents

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KR20210152772A
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semiconductor chip
substrate
semiconductor
chip
disposed
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송은석
오경석
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삼성전자주식회사
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Abstract

제 1 재배선 기판, 상기 제 1 재배선 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상부면 상에 배치되는 제 2 반도체 칩, 상기 제 1 재배선 기판 상에서 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싸는 절연층, 상기 절연층 및 상기 제 2 반도체 칩 상에 배치되고, 상기 제 2 반도체 칩이 실장되는 제 2 재배선 기판, 및 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판에 연결되는 연결 단자를 포함하는 반도체 패키지를 제공하되, 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 비활성면이 상기 제 1 반도체 칩의 비활성면과 접하도록 배치되고, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 계면 상에서, 상기 제 1 반도체 칩의 상부와 상기 제 2 반도체 칩의 하부는 동일한 물질로 이루어진 일체를 구성할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한, 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구조적 안정성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 전기적 특성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 재배선 기판, 상기 제 1 재배선 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상부면 상에 배치되는 제 2 반도체 칩, 상기 제 1 재배선 기판 상에서 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싸는 절연층, 상기 절연층 및 상기 제 2 반도체 칩 상에 배치되고, 상기 제 2 반도체 칩이 실장되는 제 2 재배선 기판, 및 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판에 연결되는 연결 단자를 포함할 수 있다. 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 비활성면이 상기 제 1 반도체 칩의 비활성면과 접하도록 배치될 수 있다. 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 계면 상에서, 상기 제 1 반도체 칩의 상부와 상기 제 2 반도체 칩의 하부는 동일한 물질로 이루어진 일체를 구성될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상부면에 배치되는 제 2 반도체 칩, 상기 제 1 기판 상에서 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싸는 절연층, 상기 절연층 및 상기 제 2 반도체 칩 상에 배치되고, 상기 제 2 반도체 칩이 실장되는 제 2 기판, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 일측에서 상기 절연층을 관통하여 상기 제 1 기판 및 상기 제 2 기판에 연결되는 연결 단자, 및 상기 제 2 기판의 상부면 상에 제공되고, 상기 제 2 반도체 칩에 전기적으로 연결되는 안테나 패턴을 포함할 수 있다. 상기 제 2 반도체 칩은 상기 제 2 기판을 통해 상기 안테나 패턴에 연결될 수 있다. 상기 제 1 반도체 칩은 상기 제 1 기판, 상기 연결 단자 및 상기 제 2 기판을 통해 상기 안테나 패턴에 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 제 1 기판의 상부면 상에서, 그의 제 1 활성면이 상기 제 1 기판을 향하도록 상기 제 1 기판에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 배치되는 제 2 기판, 상기 제 2 기판의 하부면 상에서, 그의 제 2 활성면이 상기 제 2 기판을 향하도록 상기 제 2 기판에 실장되는 제 2 반도체 칩, 및 상기 제 2 기판의 상부면 상에 제공되는 안테나 패턴을 포함할 수 있다. 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 계면 상에서, 상기 제 1 반도체 칩의 상부와 상기 제 2 반도체 칩의 하부는 동일한 물질로 이루어진 일체를 구성할 수 있다. 상기 안테나 패턴은 상기 제 2 재배선 기판의 절연 패턴의 상부면 상에서, 상기 절연 패턴 내의 배선 패턴에 연결할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제 1 반도체 칩의 일부와 제 2 반도체 칩의 일부가 일체로 구성됨에 따라 제 1 반도체 칩과 제 2 반도체 칩은 견고하게 접합될 수 있으며, 반도체 패키지의 구조적 안정성이 향상될 수 있다. 또한, 열전도율이 높은 실리콘 산화물 또는 실리콘 질화물을 이용한 접합층을 이용하여 제 1 반도체 칩과 제 2 반도체 칩을 접합함에 따라, 제 1 반도체 칩에서 발생하는 열이 제 2 반도체 칩을 통해 방출되기 용이할 수 있다.
더하여, 제 1 반도체 칩과 제 2 반도체 칩이 제 1 반도체 칩과 제 2 반도체 칩 사이에 개재되는 별도의 접합 부재가 개재되지 않음에 따라, 반도체 패키지의 높이가 낮을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.
안테나 패턴을 제어하기 위한 제 1 반도체 칩 및 제 2 반도체 칩이 모두 안테나 패턴이 제공되는 하나의 패키지 내에 제공됨에 따라, 전기적 특성이 향상되고 소형화된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 A영역을 확대 도시한 도면이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지를 설명하기 위한 단면도들이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지를 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지를 설명하기 위한 단면도이다.
도 8 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 20은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 21 및 도 22는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 23 내지 도 26은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 A영역을 확대 도시한 도면이다.
도 1을 참조하여, 제 1 기판(100)이 제공될 수 있다. 제 1 기판(100)은 재배선 기판(redistribution substrate)일 수 있다. 예를 들어, 제 1 기판(100)은 제 1 절연 패턴들(110) 및 제 1 도전 패턴들(120)을 포함할 수 있다. 제 1 도전 패턴들(120)은 제 1 절연 패턴들(110) 사이의 도전층 및 제 1 절연 패턴들(110)을 관통하는 비아(via)를 포함할 수 있다. 제 1 도전 패턴들(120)은 제 1 절연 패턴들(110)에 둘러싸일 수 있다. 제 1 절연 패턴들(110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 무기 절연층을 포함할 수 있다. 또는, 제 1 절연 패턴들(110)은 폴리머(polymer) 물질을 포함할 수 있다. 제 1 도전 패턴들(120)은 금속을 포함할 수 있다. 제 1 도전 패턴들(120)은 제 1 기판(100) 상에 실장되는 제 1 반도체 칩(200)을 재배선할 수 있다. 반도체 패키지는 제 1 기판(100)에 의해 팬-아웃(fan-out) 구조를 가질 수 있다. 제 1 도전 패턴들(120)은 제 1 기판(100)의 하부면 상에 배치되는 기판 패드들(125)에 연결될 수 있다. 기판 패드들(125)은 외부 단자들이 배치되기 위한 패드들일 수 있다. 도시하지는 않았으나, 보호층이 제 1 기판(100)의 하부면 상에 배치될 수 있다. 상기 보호층은 제 1 절연 패턴들(110) 및 제 1 도전 패턴들(120)을 덮고, 기판 패드들(125)을 노출시킬 수 있다. 상기 보호층은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, ABF(Ajinomoto Build-up Film), 유기물질 또는 무기물질을 포함할 수 있다.
제 1 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 평면적인 관점에서 제 1 기판(100)보다 작은 평면 형상을 가질 수 있다. 즉, 제 1 반도체 칩(200)은 제 1 기판(100)보다 작은 폭을 가질 수 있다. 제 1 반도체 칩(200)은 페이스-다운(face-down)으로 제공될 수 있다. 제 1 반도체 칩(200)은 제 1 기판(100)을 향하는 하부면(200a) 및 하부면(200a)과 대향하는 상부면(200b)을 가질 수 있다. 제 1 반도체 칩(200)의 하부면(200a)은 활성면(active surface)일 수 있다. 제 1 반도체 칩(200)의 상부면(200b)은 비활성면(inactive surface)일 수 있다. 제 1 반도체 칩(200)의 하부면(200a)은 제 1 기판(100)의 상부면과 접할 수 있다. 제 1 반도체 칩(200)은 제 1 반도체 칩(200)의 하부에 배치된 제 1 칩 패드들(210)을 포함할 수 있다. 제 1 칩 패드들(210)은 제 1 기판(100)의 제 1 도전 패턴들(120)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(200)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 1 반도체 칩(200)은 메모리 칩(memory chip), 또는 AP(application processor) 칩일 수 있다. 또는, 제 1 반도체 칩(200)은 전원 직접 회로(PMIC: Power Management Integrated Circuit)을 포함할 수 있다.
제 1 반도체 칩(200)의 상부(205)는 절연 원소를 함유할 수 있다. 상세하게는, 제 1 반도체 칩(200)의 상부(205)는 제 1 반도체 칩(200)을 구성하는 반도체 물질에 상기 절연 원소가 도핑된 절연부일 수 있다. 이하, 상기 절연 원소가 도핑된 제 1 반도체 칩(200)의 상부(205)를 제 1 접합층(205)으로 정의하도록 한다. 제 1 접합층(205) 내의 상기 절연 원소의 농도는 제 1 접합층(205)의 상부면(200b), 즉 제 1 반도체 칩(200)의 상부면(200b)으로부터 제 1 반도체 칩(200) 내부로 갈수록 작아질 수 있다. 제 1 접합층(205) 내의 상기 절연 원소의 농도는 제 1 접합층(205)의 상부면(200b) 부근에서 제일 높을 수 있으며, 제 1 반도체 칩(200)과의 경계에서 가장 작거나 없을 수 있다. 이에 따라, 제 1 반도체 칩(200)과 제 1 반도체 칩(200)의 일부인 제 1 접합층(205)은 연속적인 구성을 가질 수 있고, 도 1에 점선으로 도시한 바와 같이 제 1 접합층(205)과 제 1 반도체 칩(200) 사이의 계면은 시각적으로 보이지 않을 수 있다. 상기 절연 원소는 질소(N) 또는 산소(O)일 수 있다. 즉, 제 1 접합층(205)은 제 1 반도체 칩(200)을 구성하는 물질의 산화물, 질화물 또는 산질화물을 포함할 수 있다. 예를 들어, 제 1 반도체 칩(200)이 실리콘(Si)으로 구성된 반도체 칩일 경우, 제 1 접합층(205)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
제 1 반도체 칩(200) 상에 제 2 반도체 칩(300)이 배치될 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)의 상부면(200b), 즉 제 1 접합층(205)의 상부면에 직접 접할 수 있다. 제 2 반도체 칩(300)의 폭은 제 1 반도체 칩(200)의 폭과 동일할 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)과 수직적으로 오버랩(overlap)될 수 있다. 이때, 제 1 반도체 칩(200)의 측면들은 제 2 반도체 칩(300)의 측면들과 수직으로 정렬될 수 있고, 공면(coplanar)을 이룰 수 있다. 즉, 제 2 반도체 칩(300)은 제 1 반도체 칩(200)과 수직으로 정렬될 수 있다. 제 2 반도체 칩(300)은 페이스-업(face-up)으로 제공될 수 있다. 즉, 제 2 반도체 칩(300)은 제 1 기판(100)을 향하는 하부면(300a) 및 하부면(300a)과 대향하는 상부면(300b)을 가질 수 있다. 제 2 반도체 칩(300)의 하부면(300a)은 비활성면(inactive surface)일 수 있다. 제 2 반도체 칩(300)의 상부면(300b)은 활성면(active surface)일 수 있다. 제 2 반도체 칩(300)의 하부면(300a)은 제 1 반도체 칩(200)의 상부면(200b)과 접할 수 있다. 제 2 반도체 칩(300)은 제 2 반도체 칩(300)의 상부에 배치된 제 2 칩 패드들(310)을 포함할 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200)과 동일한 물질로 구성될 수 있다. 예를 들어, 제 2 반도체 칩(300)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 2 반도체 칩(300)은 메모리 칩(memory chip), 또는 AP(application processor) 칩일 수 있다. 또는, 제 2 반도체 칩(300)은 무선 주파수 직접 회로(RF IC: Radio Frequency Integrated Circuit)를 포함할 수 있다. 이와는 또 다르게, 제 2 반도체 칩(300)은 복수의 전자 소자들을 포함할 수 있다. 예를 들어, 제 2 반도체 칩(300)의 상기 직접 회로는 상기한 무선 주파수 직접 회로를 포함할 수 있으며, 이에 더하여 전원 직접 회로(PMIC: Power Management Integrated Circuit), 모뎀(Modem), 트랜시버(transceiver), PAM(power amp module), 주파수 필터(frequency filter), 또는 LNA(low noise amplifier) 등의 상기 무선 주파수 직접 회로를 구동하기 위한 다양한 전자 소자들을 함께 포함할 수 있다.
제 2 반도체 칩(300)의 하부(305)는 절연 원소를 함유할 수 있다. 상세하게는, 제 2 반도체 칩(300)의 하부(305)는 제 2 반도체 칩(300)을 구성하는 반도체 물질에 상기 절연 원소가 도핑된 절연부일 수 있다. 이하, 상기 절연 원소가 도핑된 제 2 반도체 칩(300)의 하부(305)를 제 2 접합층(305)으로 정의하도록 한다. 제 2 접합층(305) 내의 상기 절연 원소의 농도는 제 2 접합층(305)의 하부면(300a), 즉 제 2 반도체 칩(300)의 하부면(300a)으로부터 제 2 반도체 칩(300) 내부로 갈수록 작아질 수 있다. 제 2 접합층(305) 내의 상기 절연 원소의 농도는 제 2 접합층(305)의 하부면(300a) 부근에서 제일 높을 수 있으며, 제 2 반도체 칩(300)과의 경계에서 가장 작거나 없을 수 있다. 이에 따라, 제 2 반도체 칩(300)과 제 2 반도체 칩(300)의 일부인 제 2 접합층(305)은 연속적인 구성을 가질 수 있고, 도 1에 점선으로 도시한 바와 같이 제 2 접합층(305)과 제 2 반도체 칩(300) 사이의 계면은 시각적으로 보이지 않을 수 있다. 제 2 접합층(305)은 제 1 접합층(205)과 동일한 물질을 포함할 수 있다. 상기 절연 원소는 질소(N) 또는 산소(O)일 수 있다. 즉, 제 2 접합층(305)은 제 2 반도체 칩(300)을 구성하는 물질의 산화물, 질화물 또는 산질화물을 포함할 수 있다. 예를 들어, 제 2 반도체 칩(300)이 실리콘(Si)으로 구성된 반도체 칩일 경우, 제 2 접합층(305)은 실리콘 산화물(SiOx), 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
도 2에 도시된 바와 같이, 제 2 반도체 칩(300)과 제 1 반도체 칩(200)은 집적 접합될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 비활성면인 상부면(200b)과 제 2 반도체 칩(300)의 비활성면인 하부면(300a)은 서로 접할 수 있다. 즉, 제 1 반도체 칩(200)과 제 2 반도체 칩(300)의 경계(IF) 상에서, 제 1 반도체 칩(200)의 제 1 접합층(205)의 상부면(200b)과 제 2 반도체 칩(300)의 제 2 접합층(305)의 하부면(300a)은 서로 접할 수 있다. 제 1 접합층(205)과 제 2 접합층(305)은 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 제 1 접합층(205)과 제 2 접합층(305)은 연속적인 구성을 가질 수 있고, 제 1 접합층(205)과 제 2 접합층(305) 사이의 계면(IF)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 접합층(205)과 제 2 접합층(305)은 동일한 물질로 구성되어, 제 1 접합층(205)과 제 2 접합층(305)의 계면(IF)이 없을 수 있다. 즉, 제 1 접합층(205)과 제 2 접합층(305)은 하나의 구성 요소로 제공될 수 있다. 이하, 제 1 접합층(205)과 제 2 접합층(305)을 하나의 접합층(BDL)으로 정의한다. 이에 따라, 제 1 반도체 칩(200)과 제 2 반도체 칩(300)은 연속적인 구성을 가질 수 있으며, 그들 사이에 개재되는 접합층(BDL)로 구분될 수 있다. 제 1 접합층(205)과 제 2 접합층(305)이 일체로 구성됨에 따라 제 1 반도체 칩(200)과 제 2 반도체 칩(300)은 견고하게 접합될 수 있으며, 반도체 패키지의 구조적 안정성이 향상될 수 있다. 더하여, 열전도율이 높은 실리콘 산화물 또는 실리콘 질화물을 이용한 접합층(BDL)을 이용하여 제 1 반도체 칩(200)과 제 2 반도체 칩(300)을 접합함에 따라, 제 1 반도체 칩(200)에서 발생하는 열이 제 2 반도체 칩(300)을 통해 방출되기 용이할 수 있다. 또한, 제 1 반도체 칩(200)과 제 2 반도체 칩(300)이 제 1 반도체 칩(200)과 제 2 반도체 칩(300) 사이에 별도의 접합 부재 없이 접합됨에 따라, 반도체 패키지의 높이가 낮을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다. 제 1 반도체 칩(200)의 하부면(200a)으로부터 제 2 반도체 칩(300)의 상부면(300b)까지의 거리는 30um 내지 50um일 수 있다. 제 1 접합층(205)과 제 2 접합층(305)의 계면(IF)으로부터 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)을 향할수록 상기 절연 원소의 농도는 점진적으로 작아질 수 있다. 제 1 반도체 칩(200)과 제 2 반도체 칩(300)은 접합층(BDL)에 의해 전기적으로 절연될 수 있다.
도 1을 다시 참조하여, 제 1 기판(100) 상에 절연층(400)이 제공될 수 있다. 절연층(400)은 제 1 기판(100)의 상부면을 덮을 수 있다. 절연층(400)은 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)을 둘러쌀 수 있다. 절연층(400)의 상부면은 제 2 반도체 칩(300)의 상부면(300b)과 동일한 레벨에 위치할 수 있다. 즉, 제 2 반도체 칩(300)의 상부면(300b)은 절연층(400)의 상부면에서 노출될 수 있다. 절연층(400)은 절연 물질을 포함할 수 있다. 예를 들어, 절연층(400)은 에폭시 몰딩 컴파운드(EMC: epoxy molding compound, EMC)를 포함할 수 있다.
절연층(400) 상에 제 2 기판(500)이 배치될 수 있다. 제 2 기판(500)은 절연층(400)의 상부면 및 제 2 반도체 칩(300)의 상부면(300b)을 덮을 수 있다. 제 2 기판(500)은 재배선 기판(redistribution substrate)일 수 있다. 예를 들어, 제 2 기판(500)은 제 2 절연 패턴들(510) 및 제 2 도전 패턴들(520)을 포함할 수 있다. 제 2 도전 패턴들(520)은 제 2 절연 패턴들(510) 사이의 도전층 및 제 2 절연 패턴들(510)을 관통하는 비아(via)를 포함할 수 있다. 제 2 도전 패턴들(520)은 제 2 절연 패턴들(510)에 둘러싸일 수 있다. 제 2 절연 패턴들(510)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 무기 절연층을 포함할 수 있다. 또는, 제 2 절연 패턴들(510)은 폴리머(polymer) 물질을 포함할 수 있다. 제 2 도전 패턴들(520)은 금속을 포함할 수 있다. 제 2 도전 패턴들(520)은 제 2 반도체 칩(300)을 재배선할 수 있다. 예를 들어, 제 2 반도체 칩(300)은 제 2 기판(500)에 실장될 수 있다. 제 2 칩 패드들(310)은 제 2 기판(500)의 제 2 도전 패턴들(520)과 전기적으로 연결될 수 있다. 제 2 반도체 칩(300)은 제 2 기판(500)에 의해 팬-아웃(fan-out) 구조를 가질 수 있다.
제 1 기판(100)과 제 2 기판(500) 사이에 연결 단자들(410)이 제공될 수 있다. 연결 단자들(410)은 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)으로부터 수평으로 이격되어 배치될 수 있다. 연결 단자들(410)은 절연층(400)을 관통하여, 제 1 기판(100)의 제 1 도전 패턴들(120)과 제 2 기판(500)의 제 2 도전 패턴들(520)을 연결할 수 있다. 예를 들어, 연결 단자들(410)은 절연층(400)을 수직으로 관통하는 관통 전극(through electrode)일 수 있다.
제 2 기판(500) 상에 안테나 패턴(600)이 배치될 수 있다. 안테나 패턴(600)은 제 2 기판(500)의 상부면 상에 배치되는 복수의 패치(patch) 패턴들로 구성되는 평면 안테나 어레이(planar antenna array)일 수 있다. 상기 패치 패턴들은 제 2 기판(500)의 상부면 전 영역에 걸쳐 배치될 수 있다. 안테나 패턴(600)의 상기 패치 패턴들 각각은 패치 안테나(patch antenna)일 수 있다. 예를 들어, 상기 패치 패턴들은 제 2 기판(500)의 상부면에 배열되어 수직 방사(broadside radiation)을 형성할 수 있다. 안테나 패턴(600)은 제 2 기판(500)을 통해 제 2 반도체 칩(300)에 연결될 수 있으며, 제 2 기판(500), 연결 단자(410) 및 제 1 기판(100)을 통해 제 1 반도체 칩(200)과 연결될 수 있다. 안테나 패턴(600)은 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)으로부터 전기적 신호를 전달받아, 제 2 기판(500)의 상방 및 측방으로 안테나 신호를 방사할 수 있다. 안테나 패턴(600)의 구조와 위치에 따라 반도체 장치의 안테나 신호는 전방향 특성을 가질 수 있다. 예를 들어, 안테나 패턴(600)은 제 2 기판(500)의 상부면 전 영역에 걸쳐 제공될 수 있으며, 이에 따라 안테나 신호의 방사 영역이 넓고, 안테나 신호의 방사각이 클 수 있다. 안테나 패턴(600)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으나, 이에 한정되는 것은 아니다. 안테나 패턴(600)은 필요에 따라 제공되지 않을 수 있다.
제 2 반도체 칩(300)이 제 2 기판(500) 만을 통하여 안테나 패턴(600)과 연결되기 때문에, 제 2 반도체 칩(300)과 안테나 패턴(600) 사이의 전기적 연결의 길이가 짧을 수 있다. 또한, 제 1 반도체 칩(200)이 하나의 반도체 패키지 내에서 제 1 기판(100), 연결 단자들(410) 및 제 2 기판(500)을 통하여 안테나 패턴(600)과 연결되기 때문에, 제 1 반도체 칩(200)과 안테나 패턴(600) 사이의 전기적 연결의 길이가 짧을 수 있다. 상세하게는, 제 1 반도체 칩(200), 제 2 반도체 칩(300) 및 안테나 패턴(600)이 각각 별도의 패키지에 형성되니 않고, 안테나 패턴(600)을 제어하기 위한 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)이 모두 안테나 패턴(600)이 제공되는 하나의 패키지 내에 제공됨에 따라, 전기적 특성이 향상되고 소형화된 반도체 패키지가 제공될 수 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지를 설명하기 위한 단면도들이다. 설명의 편의를 위해서, 외부 단자들과 제 2 안테나 패턴이 배치되는 영역들을 중심으로 설명하고자 한다. 전술한 본 발명의 실시예들을 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다.
도 3을 참조하여, 제 1 반도체 칩(200') 상에 제 2 반도체 칩(300)이 배치될 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200')의 상부면(200b), 즉 제 1 접합층(205)의 상부면(200b)에 직접 접합될 수 있다. 제 1 반도체 칩(200')과 제 2 반도체 칩(300)의 접합은 도 2를 참조하여 설명한 것과 동일할 수 있다. 즉, 제 1 반도체 칩(200')의 상부(205)와 제 2 반도체 칩(300)의 하부(305)는 하이브리드 본딩(hybrid bonding)을 통해 접합될 수 있다. 제 2 반도체 칩(300)은 평면적인 관점에서 제 1 반도체 칩(200')보다 작은 평면 형상을 가질 수 있다. 즉, 제 1 반도체 칩(200')의 폭은 제 2 반도체 칩(300)의 폭보다 작을 수 있다. 제 2 반도체 칩(300)은 제 1 반도체 칩(200')과 수직적으로 오버랩(overlap)될 수 있다. 예를 들어, 평면적 관점에서 제 1 반도체 칩(200')은 제 2 반도체 칩(300)의 내측에 위치할 수 있다. 이에 따라, 제 2 반도체 칩(300)의 하부면(300a)의 일부는 노출될 수 있다.
제 1 기판(100) 상에 몰딩 구조체(700)가 제공될 수 있다. 몰딩 구조체(700)는 제 1 반도체 칩(200')의 일측에서 제 1 기판(100)과 제 2 반도체 칩(300) 사이를 채울 수 있다. 몰딩 구조체(700)는 평면적 관점에서 제 1 반도체 칩(200')을 둘러쌀 수 있다. 몰딩 구조체(700)의 측면들은 제 2 반도체 칩(300)의 측면들과 수직으로 정렬될 수 있고, 공면(coplanar)을 이룰 수 있다. 즉, 제 2 반도체 칩(300)은 제 1 반도체 칩(200') 및 몰딩 구조체(700)와 수직으로 정렬될 수 있다. 몰딩 구조체(700)는 제 1 기판(100), 제 1 반도체 칩(200'), 제 2 반도체 칩(300) 및 절연층(400)에 의해 둘러싸이는 공간을 채울 수 있다. 도 3에서는 제 1 반도체 칩(200')이 제 2 반도체 칩(300)의 중심부 아래에 배치되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 3에 도시된 바와는 다르게, 제 1 반도체 칩(200')은 제 1 반도체 칩(200')의 측면들 중 하나가 제 2 반도체 칩(300)의 측면들 중 하나와 정렬되도록 배치될 수 있다. 제 1 반도체 칩(200')의 일측에서 제 1 기판(100)과 제 2 반도체 칩(300) 사이의 공간은 몰딩 구조체(700)가 채워질 수 있다.
다른 실시예들에 따르면, 도 4에 도시된 바와 같이, 제 1 반도체 칩(200')의 일측에서 제 1 기판(100)과 제 2 반도체 칩(300) 사이에 제 3 반도체 칩(800)이 제공될 수 있다. 제 3 반도체 칩(800)은 제 1 반도체 칩(200')과 이격되어 배치될 수 있다. 제 3 반도체 칩(800)은 평면적인 관점에서 제 2 반도체 칩(300)보다 작은 평면 형상을 가질 수 있다. 즉, 제 3 반도체 칩(800)의 폭은 제 2 반도체 칩(300)의 폭보다 작을 수 있다. 제 1 반도체 칩(200') 및 제 3 반도체 칩(800)은 제 2 반도체 칩(300)과 수직적으로 오버랩(overlap)될 수 있다. 이때, 제 3 반도체 칩(800)의 측면들의 하나는 제 2 반도체 칩(300)의 측면들의 하나와 수직으로 정렬되어 공면(coplanar)을 이룰 수 있고, 제 1 반도체 칩(200')의 측면들의 하나는 제 2 반도체 칩(300)의 측면들의 다른 하나와 수직으로 정렬되어 공면을 이룰 수 있다. 제 3 반도체 칩(800)은 페이스-다운(face-down)으로 제공될 수 있다. 즉, 제 3 반도체 칩(800)은 제 1 기판(100)을 향하는 하부면(800a) 및 하부면(800a)과 대향하는 상부면(800b)을 가질 수 있다. 제 3 반도체 칩(800)의 하부면(800a)은 활성면(active surface)일 수 있다. 제 3 반도체 칩(800)의 상부면(800b)은 비활성면(inactive surface)일 수 있다. 제 3 반도체 칩(800)의 하부면(800a)은 제 1 기판(100)의 상부면과 접할 수 있다. 제 3 반도체 칩(800)의 제 3 칩 패드들(810)은 제 1 기판(100)의 제 1 도전 패턴들(120)과 전기적으로 연결될 수 있다. 제 3 반도체 칩(800)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 3 반도체 칩(800)은 메모리 칩(memory chip), 또는 AP(application processor) 칩일 수 있다. 또는, 제 3 반도체 칩(800)은 더미 칩(dummy chip)을 포함할 수 있다.
제 3 반도체 칩(800)의 상부(805)는 절연 원소를 함유할 수 있다. 상세하게는, 제 3 반도체 칩(800)의 상부(805)는 제 3 반도체 칩(800)을 구성하는 반도체 물질에 상기 절연 원소가 도핑된 절연부일 수 있다. 제 3 반도체 칩(800)의 상부(805) 내의 상기 절연 원소의 농도는 제 3 반도체 칩(800)의 상부면(800b)으로부터 제 3 반도체 칩(800) 내부로 갈수록 작아질 수 있다. 상기 절연 원소는 질소(N) 또는 산소(O)일 수 있다. 즉, 제 3 반도체 칩(800)의 상부(805)는 제 3 반도체 칩(800)을 구성하는 물질의 산화물, 질화물 또는 산질화물을 포함할 수 있다.
제 2 반도체 칩(300)과 제 3 반도체 칩(800)은 집적 접할 수 있다. 예를 들어, 제 3 반도체 칩(800)의 비활성면인 상부면(800b)과 제 2 반도체 칩(300)의 비활성면인 하부면(300a)은 서로 접할 수 있다. 제 3 반도체 칩(800)의 상부(805)와 제 2 반도체 칩(300)의 하부(305)는 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 제 3 반도체 칩(800)의 상부(805)와 제 2 반도체 칩(300)의 하부(305) 사이의 계면은 시각적으로 보이지 않을 수 있다. 제 3 반도체 칩(800)의 상부(805)와 제 2 반도체 칩(300)의 하부(305)는 하나의 구성 요소로 제공될 수 있다. 이에 따라, 제 3 반도체 칩(800)과 제 2 반도체 칩(300)은 연속적인 구성을 가질 수 있으며, 제 3 반도체 칩(800)과 제 2 반도체 칩(300)은 견고하게 접합될 수 있다.
몰딩 구조체(700)는 제 1 반도체 칩(200')과 제 3 반도체 칩(800) 사이의 공간을 채울 수 있다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지를 설명하기 위한 단면도들이다.
도 5를 참조하여, 제 1 기판(100) 상에 제 1 반도체 칩(200), 제 2 반도체 칩(300) 및 제 4 반도체 칩(910)이 배치될 수 있다. 이때, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)은 도 1을 참조하여 설명한 바와 동일/유사할 수 있다. 예를 들어, 제 2 반도체 칩(300)은 제 1 반도체 칩(200) 상에 접합될 수 있으며, 제 1 반도체 칩(200)의 폭과 제 2 반도체 칩(300)의 폭은 동일할 수 있다.
제 4 반도체 칩(910)은 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)으로부터 수평으로 이격되어 배치될 수 있다. 제 4 반도체 칩(910)의 상부면은 제 2 반도체 칩(300)의 상부면보다 낮은 레벨에 위치할 수 있다. 이와는 다르게, 제 4 반도체 칩(910)의 상부면은 제 2 반도체 칩(300)의 상부면과 동일한 평면상에 위치할 수 있다. 제 4 반도체 칩(910)은 페이스-다운(face-down)으로 제공될 수 있다. 즉, 제 4 반도체 칩(910)의 활성면(active surface)은 제 1 기판(100)의 상부면과 접할 수 있다. 제 4 반도체 칩(910)의 하부에 배치된 제 4 반도체 칩(910)의 칩 패드들(915)은 제 1 기판(100)의 제 1 도전 패턴들(120)과 전기적으로 연결될 수 있다. 제 4 반도체 칩(910)은 로직 칩(logic chip) 및 메모리 칩(memory chip)을 포함할 수 있다.
절연층(400)은 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)을 둘러싸고, 제 4 반도체 칩(910)의 측면들 및 상부면을 덮을 수 있다. 제 4 반도체 칩(910)의 상부면이 제 2 반도체 칩(300)의 상부면과 동일한 평면 상에 제공되는 경우, 절연층(400)은 제 4 반도체 칩(910)을 둘러싸고 제 4 반도체 칩(910)의 상부면을 노출시킬 수 있다.
다른 실시예들에 따르면, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)의 일측에 복수의 반도체 칩들이 제공될 수 있다. 도 6에 도시된 바와 같이, 제 1 기판(100) 상에 제 1 반도체 칩(200), 제 2 반도체 칩(300), 제 5 반도체 칩(920) 및 제 6 반도체 칩(930)이 배치될 수 있다. 이때, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)은 도 1을 참조하여 설명한 바와 동일/유사할 수 있다. 예를 들어, 제 2 반도체 칩(300)은 제 1 반도체 칩(200) 상에 접합될 수 있으며, 제 1 반도체 칩(200)의 폭과 제 2 반도체 칩(300)의 폭은 동일할 수 있다.
제 5 반도체 칩(920)은 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)으로부터 수평으로 이격되어 배치될 수 있다. 제 5 반도체 칩(920)의 상부면은 제 2 반도체 칩(300)의 상부면보다 낮은 레벨에 위치할 수 있다. 제 5 반도체 칩(920)은 페이스-다운(face-down)으로 제공될 수 있다. 즉, 제 5 반도체 칩(920)의 활성면(active surface)은 제 1 기판(100)의 상부면과 접할 수 있다. 제 5 반도체 칩(920)의 하부에 배치된 제 5 반도체 칩(920)의 칩 패드들은 제 1 기판(100)의 제 1 도전 패턴들(120)과 전기적으로 연결될 수 있다. 제 5 반도체 칩(920)은 메모리 칩(memory chip), 또는 AP(application processor) 칩일 수 있다.
제 5 반도체 칩(920)의 상부는 절연 원소를 함유할 수 있다. 상세하게는, 제 5 반도체 칩(920)의 상부는 제 5 반도체 칩(920)을 구성하는 반도체 물질에 상기 절연 원소가 도핑된 절연부일 수 있다. 제 5 반도체 칩(920)의 상부 내의 상기 절연 원소의 농도는 제 5 반도체 칩(920)의 상부면으로부터 제 5 반도체 칩(920) 내부로 갈수록 작아질 수 있다. 상기 절연 원소는 질소(N) 또는 산소(O)일 수 있다.
제 5 반도체 칩(920) 상에 제 6 반도체 칩(930)이 배치될 수 있다. 제 6 반도체 칩(930)의 하부면은 제 5 반도체 칩(920)의 상부면에 접할 수 있다. 제 6 반도체 칩(930)의 폭은 제 5 반도체 칩(920)의 폭과 동일할 수 있다. 이때, 제 5 반도체 칩(920)의 측면들은 제 6 반도체 칩(930)의 측면들과 공면(coplanar)을 이룰 수 있다. 즉, 제 5 반도체 칩(920)은 제 6 반도체 칩(930)과 수직으로 정렬될 수 있다. 제 6 반도체 칩(930)의 상부면은 제 2 반도체 칩(300)의 상부면과 동일한 평면 상에 제공될 수 있다. 제 6 반도체 칩(930)은 페이스-업(face-up)으로 제공될 수 있다. 즉, 제 6 반도체 칩(930)의 활성면(active surface)는 제 1 기판(100)과 대향하는 일면에 제공되고, 제 6 반도체 칩(930)의 활성면(active surface)은 제 2 기판(500)의 하부면과 접할 수 있다. 제 6 반도체 칩(930)의 상부에 배치된 제 6 반도체 칩(930)의 칩 패드들은 제 2 기판(500)의 제 2 도전 패턴들(520)과 전기적으로 연결될 수 있다. 제 6 반도체 칩(930)은 무선 주파수 직접 회로(RF IC: Radio Frequency Integrated Circuit)를 포함할 수 있다.
제 6 반도체 칩(930)의 하부는 절연 원소를 함유할 수 있다. 상세하게는, 제 6 반도체 칩(930)의 하부는 제 6 반도체 칩(930)을 구성하는 반도체 물질에 상기 절연 원소가 도핑된 절연부일 수 있다. 제 6 반도체 칩(930)의 하부 내의 상기 절연 원소의 농도는 제 6 반도체 칩(930)의 하부면으로부터 제 6 반도체 칩(930) 내부로 갈수록 작아질 수 있다. 상기 절연 원소는 질소(N) 또는 산소(O)일 수 있다.
제 5 반도체 칩(920)과 제 6 반도체 칩(930)은 집적 접할 수 있다. 예를 들어, 제 5 반도체 칩(920)의 비활성면인 상부면과 제 6 반도체 칩(930)의 비활성면인 하부면은 서로 접할 수 있다. 제 5 반도체 칩(920)의 상부와 제 6 반도체 칩(930)의 하부는 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 제 5 반도체 칩(920)의 상부(805)와 제 6 반도체 칩(930)의 하부 사이의 계면은 시각적으로 보이지 않을 수 있다. 제 5 반도체 칩(920)의 상부와 제 6 반도체 칩(930)의 하부는 하나의 구성 요소로 제공될 수 있다. 이에 따라, 제 5 반도체 칩(920)과 제 6 반도체 칩(930)은 연속적인 구성을 가질 수 있으며, 제 5 반도체 칩(920)과 제 6 반도체 칩(930)은 견고하게 접합될 수 있다.
몰딩 구조체(700)는 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)과 제 5 반도체 칩(920) 및 제 6 반도체 칩(930) 사이를 채울 수 있다.
절연층(400)은 제 1 반도체 칩(200), 제 2 반도체 칩(300), 제 5 반도체 칩(920) 및 제 6 반도체 칩(930)을 둘러쌀 수 있다. 절연층(400)의 상부면은 제 2 반도체 칩(300)의 상부면 및 제 6 반도체 칩(930)의 상부면과 동일한 레벨에 위치할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하여, 제 1 기판(100) 상에 연결 기판(450)이 배치될 수 있다. 연결 기판(450)은 내부를 관통하는 오프닝(452)을 가질 수 있다. 예를 들어, 오프닝(452)은 연결 기판(450)의 상부면 및 하부면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(450)의 하부면은 제 1 기판(100)의 상부면과 접할 수 있다. 연결 기판(450)은 베이스층(460) 및 베이스층(460) 내에 제공되는 배선 패턴인 도전부(470)를 포함할 수 있다. 일 예로, 베이스층(460)은 실리콘 산화물을 포함할 수 있다. 도전부(470)는 오프닝(452)보다 연결 기판(450)의 외측에 배치될 수 있다. 도전부(470)는 하부 패드들(472), 비아들(474) 및 상부 패드들(476)을 포함할 수 있다. 하부 패드들(472)은 연결 기판(450)의 하부에 배치될 수 있다. 하부 패드들(472)은 제 1 기판(100)의 제 1 도전 패턴들(120)에 전기적으로 연결될 수 있다. 상부 패드들(476)은 연결 기판(450)의 상부에 배치될 수 있다. 상부 패드들(476)은 제 2 기판(500)의 제 2 도전 패턴들(520)에 전기적으로 연결될 수 있다. 비아들(474)은 베이스층(460)을 관통하고, 하부 패드들(472)과 상부 패드들(476)을 전기적으로 연결할 수 있다.
제 1 기판(100) 상에 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)이 배치될 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)은 연결 기판(450)의 오프닝(452) 내에 배치될 수 있다. 이때, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)은 도 1을 참조하여 설명한 바와 동일/유사할 수 있다. 예를 들어, 제 2 반도체 칩(300)은 제 1 반도체 칩(200) 상에 접합될 수 있으며, 제 1 반도체 칩(200)의 폭과 제 2 반도체 칩(300)의 폭은 동일할 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)은 평면적인 관점에서 오프닝(452)보다 작은 평면 형상을 가질 수 있다. 즉, 제 1 반도체 칩(200) 및 제 2 반도체 칩(300)은 오프닝(452)의 내벽과 이격될 수 있다.
제 1 기판(100) 상에 절연층(400')이 배치될 수 있다. 절연층(400')은 연결 기판(450)과 제 1 반도체 칩(200) 사이 및 연결 기판(450)과 제 2 반도체 칩(300) 사이를 채울 수 있다. 절연층(400')의 최하부면은 제 1 기판(100)의 상부면과 접할 수 있다. 이때, 절연층(400')의 최하부면은 연결 기판(450)의 하부면 및 제 1 반도체 칩(200)의 하부면과 같은 레벨에 배치될 수 있다. 절연층(400')은 연결 기판(450)의 상부면 및 제 2 반도체 칩(300)의 상부면을 덮을 수 있다.
절연층(400') 상에 제 2 기판(500)이 배치될 수 있다. 제 2 기판(500)은 절연층(400')의 상부면을 덮을 수 있다. 제 2 기판(500)은 재배선 기판(redistribution substrate)일 수 있다. 예를 들어, 제 2 기판(500)은 제 2 절연 패턴들(510) 및 제 2 도전 패턴들(520)을 포함할 수 있다. 제 2 도전 패턴들(520)은 제 2 절연 패턴들(510) 사이의 도전층 및 제 2 절연 패턴들(510)을 관통하는 비아(via)를 포함할 수 있다. 제 2 도전 패턴들(520)은 절연 패턴들(510) 및 절연층(400')을 관통하여 연결 기판(450)의 상부 패드들(476) 및 제 2 반도체 칩(300)의 제 2 칩 패드들(310)에 접속될 수 있다.
도 8 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하여, 제 1 웨이퍼(1000)가 제공될 수 있다. 제 1 웨이퍼(1000)는 반도체 웨이퍼(wafer)일 수 있다. 예를 들어, 제 1 웨이퍼(1000)는 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(Si-Ge) 기판일 수 있다. 제 1 웨이퍼(1000)는 서로 대향하는 제 1 면(1000a) 및 제 2 면(1000b)을 포함할 수 있다. 제 1 웨이퍼(1000)는 일 방향으로 이격된 소자 영역들(DR) 및 소자 영역들(DR)을 정의하는 스크라이브 영역(SR)을 포함할 수 있다. 제 1 웨이퍼(1000)의 소자 영역들(DR)은 제 1 반도체 칩들(200)이 형성되는 영역일 수 있다. 제 1 웨이퍼(1000)의 스크라이브 영역(SR)은 후술되는 공정에서 반도체 칩들(200)을 싱귤레이션하기 위하여 쏘잉(sawing) 공정이 수행되는 영역일 수 있다.
제 1 반도체 칩들(200)이 제 1 웨이퍼(1000)의 소자 영역들(DR) 각각 상에 형성될 수 있다. 제 1 반도체 칩들(200)은 제 1 웨이퍼(1000)의 제 1 면(1000a) 상에 형성될 수 있다. 제 1 반도체 칩들(200)의 집적 회로는 제 1 웨이퍼(1000)의 제 1 면(1000a)에 형성될 수 있으며, 제 1 반도체 칩들(200)의 제 1 칩 패드들(210)은 제 1 웨이퍼(1000)의 제 1 면(1000a) 상에 형성될 수 있다.
도 9를 참조하여, 제 1 웨이퍼(1000)의 제 2 면(1000b)에 제 1 접합층(205)이 형성될 수 있다. 상세하게는, 제 1 웨이퍼(1000)의 제 2 면(1000b) 상에 표면 처리 공정이 수행될 수 있다. 상기 표면 처리 공정은 제 1 웨이퍼(1000)의 제 2 면(1000b)에 절연 원소를 주입하는 공정을 포함할 수 있다. 상기 절연 원소는 산소(O) 또는 질소(N)를 포함할 수 있다. 즉, 상기 표면 처리 공정은 산화(oxidation) 또는 질화(nitrification) 공정일 수 있다. 상기 표면 처리 공정에 의해 상기 절연 원소가 제 1 웨이퍼(1000)의 제 2 면(1000b)으로 주입될 수 있다. 이때, 제 1 웨이퍼(1000) 내에서의 상기 절연 원소의 농도는 제 1 웨이퍼(1000)의 제 2 면(1000b)으로부터 멀어질수록 낮아질 수 있다. 상기 표면 처리 공정을 통해, 제 1 웨이퍼(1000)의 상부 일부가 산화 또는 질화되어 제 1 접합층(205)이 형성될 수 있다.
도 10을 참조하여, 제 2 웨이퍼(2000)이 제공될 수 있다. 제 2 웨이퍼(2000)은 반도체 웨이퍼(wafer)일 수 있다. 제 2 웨이퍼(2000)은 제 1 웨이퍼(1000)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 웨이퍼(2000)은 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(Si-Ge) 기판일 수 있다. 제 2 웨이퍼(2000)은 서로 대향하는 제 3 면(2000a) 및 제 4 면(2000b)을 포함할 수 있다. 제 2 웨이퍼(2000)는 일 방향으로 이격된 소자 영역들(DR) 및 소자 영역들(DR)을 정의하는 스크라이브 영역(SR)을 포함할 수 있다. 제 1 웨이퍼(1000)의 소자 영역들(DR)은 제 2 반도체 칩들(300)이 형성되는 영역일 수 있다. 제 1 웨이퍼(1000)의 스크라이브 영역(SR)은 후술되는 공정에서 제 2 반도체 칩들(300)을 싱귤레이션하기 위하여 쏘잉(sawing) 공정이 수행되는 영역일 수 있다.
제 2 반도체 칩들(300)이 제 2 웨이퍼(2000)의 소자 영역들(DR) 각각 상에 형성될 수 있다. 제 2 반도체 칩들(300)은 제 2 웨이퍼(2000)의 제 3 면(2000a) 상에 형성될 수 있다. 제 2 반도체 칩들(300)의 집적 회로는 제 2 웨이퍼(2000)의 제 3 면(2000a)에 형성될 수 있으며, 제 2 반도체 칩들(300)의 제 2 칩 패드들(310)은 제 2 웨이퍼(2000)의 제 3 면(2000a) 상에 형성될 수 있다.
도 11을 참조하여, 제 2 웨이퍼(2000)의 제 4 면(2000b)에 제 2 접합층(305)이 형성될 수 있다. 상세하게는, 제 2 웨이퍼(2000)의 제 4 면(2000b) 상에 표면 처리 공정이 수행될 수 있다. 상기 표면 처리 공정은 제 2 웨이퍼(2000)의 제 4 면(2000b)에 절연 원소를 주입하는 공정을 포함할 수 있다. 상기 절연 원소는 산소(O) 또는 질소(N)를 포함할 수 있다. 상기 표면 처리 공정에 의해 상기 절연 원소가 제 2 웨이퍼(2000)의 제 4 면(2000b)으로 주입될 수 있다. 이때, 제 2 웨이퍼(2000) 내에서의 상기 절연 원소의 농도는 제 2 웨이퍼(2000)의 제 4 면(2000b)으로부터 멀어질수록 낮아질 수 있다. 상기 표면 처리 공정을 통해, 제 2 웨이퍼(2000)의 상부 일부가 산화 또는 질화되어 제 2 접합층(305)이 형성될 수 있다.
도 12를 참조하여, 제 1 웨이퍼(1000) 상에 제 2 웨이퍼(2000)가 접합될 수 있다. 상세하게는, 제 1 웨이퍼(1000)의 소자 영역들(DR)과 제 2 웨이퍼(2000)의 소자 영역들(DR)이 수직으로 중첩되도록 제 1 웨이퍼(1000) 상에 제 2 웨이퍼(2000)가 정렬될 수 있다. 이에 따라, 제 2 반도체 칩들(300)은 각각 제 1 반도체 칩들(200)의 하나 상에 위치할 수 있다. 제 2 웨이퍼(2000)의 제 4 면(2000b)이 제 1 웨이퍼(1000)의 제 2 면(1000b)을 향하도록, 제 2 웨이퍼(2000)가 제 1 웨이퍼(1000) 상에 위치될 수 있다. 즉, 제 1 웨이퍼(1000)의 제 1 접합층(205)이 제 2 웨이퍼(2000)의 제 2 접합층(305)을 향할 수 있다.
제 2 웨이퍼(2000)가 제 1 웨이퍼(1000)에 접촉될 수 있다. 제 1 웨이퍼(1000)의 제 1 접합층(205)과 제 2 웨이퍼(2000)의 제 2 접합층(305)이 서로 접할 수 있다. 제 1 웨이퍼(1000)와 제 2 웨이퍼(2000) 간의 접합은 웨이퍼-웨이퍼(wafer to wafer) 접합일 수 있다. 제 1 웨이퍼(1000)의 제 1 접합층(205)과 제 2 웨이퍼(2000)의 제 2 접합층(305)은 접합될 수 있다. 예를 들어, 제 2 접합층(305)은 제 1 접합층(205)과 결합하여 일체를 형성할 수 있다. 제 1 접합층(205)과 제 2 접합층(305)의 결합은 자연적으로 진행될 수 있다. 상게하게는, 제 1 접합층(205)과 제 2 접합층(305)은 동일한 물질(일 예로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiN) 등)로 구성될 수 있으며, 서로 접촉된 제 1 접합층(205)과 제 2 접합층(305)의 계면(IF')에서 표면 활성화(surface activation)에 의한 하이브리드 본딩(hybrid bonding) 프로세스에 의해, 제 1 접합층(205)과 제 2 접합층(305)이 결합될 수 있다. 제 1 접합층(205)과 제 2 접합층(305)이 접합되어, 제 1 웨이퍼(1000)과 제 2 웨이퍼(2000) 사이의 계면(IF')이 사라질 수 있다.
이때, 제 1 접합층(205)과 제 2 접합층(305)의 용이한 접합을 위하여, 제 1 접합층(205)과 제 2 접합층(305)의 표면에 표면 활성화(surface activation) 공정이 수행될 수 있다. 상기 표면 활성화 공정은 플라즈마 공정을 포함할 수 있다. 더하여, 제 1 접합층(205)과 제 2 접합층(305)의 용이한 접합을 위하여, 제 2 웨이퍼(2000)에 압력 및 열이 가해질 수 있다. 가해진 압력은 예를 들어, 약 30MPa 미만의 압력을 포함할 수 있고, 가해진 열은 약 100℃ 내지 500℃의 온도에서의 어닐링(annealing) 프로세스를 포함할 수 있다. 대안적으로, 다른 양의 압력 및 열이 하이브리드 본딩 프로세스를 위해 이용될 수 있다.
제 1 웨이퍼(1000)과 제 2 웨이퍼(2000)은 서로 결합되어 일체를 구성할 수 있으며, 이에 따라 제 1 웨이퍼(1000)과 제 2 웨이퍼(2000)이 견고하게 결합될 수 있으며, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다.
도 13을 참조하여, 제 1 웨이퍼(1000)의 스크라이브 영역(SR, 도 12 참조)을 따라 절단 공정이 수행되어 칩 적층체(CS)가 형성될 수 있다. 제 1 웨이퍼(1000)의 스크라이브 영역(SR) 상의 제 2 웨이퍼(2000) 및 제 1 웨이퍼(1000)이 차례로 절단될 수 있다. 이에 따라, 하나의 제 1 반도체 칩(200) 상에 하나의 제 2 반도체 칩(300)이 접합된 칩 적층체(CS)가 복수 개 형성될 수 있다. 본 발명에 따르면, 제 1 웨이퍼(1000) 및 제 2 웨이퍼(2000)이 쏘잉(sawing)되어 제 1 반도체 칩들(200) 및 제 2 반도체 칩들(300)이 동시에 싱귤레이션(singulation)될 수 있으며, 반도체 제조 공정이 간소화될 수 있다.
도 14를 참조하여, 제 1 캐리어 기판(3000)이 제공될 수 있다. 제 1 캐리어 기판(3000) 상에 제 1 분리막(3100)이 배치될 수 있다. 제 1 분리막(3100)은 양면 접착 테이프 또는 접착막일 수 있다. 제 1 분리막(3100)이 양면 접착 테이프일 경우, 진공을 이용한 라미네이션(lamination) 공정으로 제 1 캐리어 기판(3000) 상에 부착될 수 있다. 제 1 분리막(3100)이 접착막일 경우, 제 1 캐리어 기판(3000) 상에 접착 물질을 코팅하여 형성될 수 있다.
칩 적층체(CS)가 제 1 캐리어 기판(3000) 상에 배치될 수 있다. 칩 적층체(CS)는 제 1 반도체 칩(200)의 활성면(active surface)이 제 1 캐리어 기판(3000)을 향하도록 배치될 수 있다. 즉, 제 1 칩 패드들(210)이 제 1 캐리어 기판(3000)의 제 1 분리막(3100)에 접하도록 칩 적층체(CS)가 제공될 수 있다.
제 1 캐리어 기판(3000) 상에 절연층(400)이 형성될 수 있다. 절연층(400)은 제 1 캐리어 기판(3000) 상에 절연 물질을 도포하여 형성될 수 있다. 상기 절연 물질은 제 1 캐리어 기판(3000) 상에서 칩 적층체(CS)를 덮도록 도포될 수 있다. 절연층(400)은 칩 적층체(CS)의 측면을 덮고, 칩 적층체(CS)의 상부면(즉, 제 2 반도체 칩(300)의 활성면)을 노출시킬 수 있다. 상기 절연 물질은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
절연층(400)에 연결 단자들(410)이 형성될 수 있다. 예를 들어, 절연층(400)에 절연층(400)을 수직으로 관통하는 비아 홀들을 형성한 후, 상기 비아 홀들에 도전 물질을 채워 연결 단자들(410)이 형성될 수 있다. 연결 단자들(410)은 절연층(400)을 수직으로 관통하는 관통 전극(through electrode)일 수 있다.
도 15를 참조하여, 제 2 반도체 칩(300) 및 절연층(400) 상에 제 2 기판(500)이 형성될 수 있다. 제 2 절연 패턴들(510) 및 제 2 도전 패턴들(520)이 제 2 반도체 칩(300)의 상부면 및 절연층(400)의 상부면 상에 형성되어, 제 2 기판(500)이 제조될 수 있다. 예를 들어, 제 2 반도체 칩(300)의 상부면 및 절연층(400)의 상부면 상에 실리콘 산화층과 같은 절연층을 형성한 후, 상기 절연층을 패터닝하여 제 2 절연 패턴(510)의 일부가 형성될 수 있다. 제 2 절연 패턴(510)에 의해 제 2 칩 패드들(310) 및 연결 단자들(410)이 노출될 수 있다. 제 2 절연 패턴(510)의 상부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 제 2 도전 패턴(520)이 형성될 수 있다. 제 2 도전 패턴(520)은 제 2 반도체 칩(300)의 제 2 칩 패드들(310) 및 연결 단자들(410)과 전기적으로 연결될 수 있다. 이후, 상기 제 2 절연 패턴(510)의 형성 공정 및 제 2 도전 패턴(520)의 형성 공정이 반복 수행되어 제 2 기판(500)이 형성될 수 있다.
제 2 기판(500)의 상부면 상에 안테나 패턴(600)이 형성될 수 있다. 예를 들어, 제 2 기판(500)의 상부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 안테나 패턴(600)이 형성될 수 있다. 안테나 패턴(600)은 제 2 기판(500)의 제 2 도전 패턴들(520)에 전기적으로 연결될 수 있다.
도 16을 참조하여, 제 2 기판(500) 상에 제 2 캐리어 기판(4000)이 제공될 수 있다. 일 예로, 제 2 캐리어 기판(4000)은 유리 기판과 같은 절연성 기판일 수 있다. 상세하게는 제 2 캐리어 기판(4000)은 제 2 분리막(4100)을 이용하여 제 2 기판(500) 상에 부착될 수 있다.
이후, 제 1 반도체 칩(200) 및 절연층(400)의 아래에서 제 1 캐리어 기판(3000)이 제거될 수 있다. 제 1 캐리어 기판(3000)이 제거되어 제 1 반도체 칩(200)의 하부면 및 절연층(400)의 하부면이 노출될 수 있다. 이때, 제 1 반도체 칩(200)의 제 1 칩 패드들(210) 및 연결 단자들(410)이 노출될 수 있다. 제 1 캐리어 기판(3000)은 전단 응력을 가하거나 제 1 분리막(3100)의 화학적 처리를 통하여 제거될 수 있다.
제 1 반도체 칩(200) 및 절연층(400) 아래에 제 1 기판(100)이 형성될 수 있다. 제 1 절연 패턴들(110) 및 제 1 도전 패턴들(120)이 제 1 반도체 칩(200)의 하부면 및 절연층(400)의 하부면 상에 형성되어, 제 1 기판(100)이 제조될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 하부면 및 절연층(400)의 하부면 상에 실리콘 산화층과 같은 절연층을 형성한 후, 상기 절연층을 패터닝하여 제 1 절연 패턴(110)의 일부가 형성될 수 있다. 제 1 절연 패턴(110)에 의해 제 1 칩 패드들(210) 및 연결 단자들(410)이 노출될 수 있다. 제 1 절연 패턴(110)의 하부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 제 1 도전 패턴(120)이 형성될 수 있다. 제 1 도전 패턴(120)은 제 1 반도체 칩(200)의 제 1 칩 패드들(210) 및 연결 단자들(410)과 전기적으로 연결될 수 있다. 이후, 상기 제 1 절연 패턴(110)의 형성 공정 및 제 1 도전 패턴(120)의 형성 공정이 반복 수행되어 제 1 기판(100)이 형성될 수 있다.
이후 도 16의 결과물에서 제 2 캐리어 기판(4000)이 제거될 수 있다. 제 2 캐리어 기판(4000)은 전단 응력을 가하거나 제 2 분리막(4100)의 화학적 처리를 통하여 제거될 수 있다. 상기와 같이, 도 1을 참조하여 설명한 반도체 패키지가 형성될 수 있다.
도 17 내지 도 20은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 17을 참조하여, 제 3 웨이퍼(5000)가 제공될 수 있다. 제 3 웨이퍼(5000)는 반도체 웨이퍼(wafer)일 수 있다. 예를 들어, 제 3 웨이퍼(5000)는 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(Si-Ge) 기판일 수 있다.
제 1 반도체 칩들(200')이 제 3 웨이퍼(5000)에 형성될 수 있다. 제 1 반도체 칩들(200')은 제 3 웨이퍼(5000)의 일면 상에 형성될 수 있다. 제 1 반도체 칩들(200')의 집적 회로는 제 3 웨이퍼(5000)의 상기 일면에 형성될 수 있으며, 제 1 반도체 칩들(200')의 제 1 칩 패드들(210)은 제 3 웨이퍼(5000)의 상기 일면 상에 형성될 수 있다.
도 18을 참조하여, 제 3 웨이퍼(5000)에 절단 공정이 수행될 수 있다. 이에 따라, 제 1 반도체 칩들(200')이 서로 분리될 수 있다.
제 3 캐리어 기판(6000)이 제공될 수 있다. 제 1 반도체 칩들(200')이 제 3 캐리어 기판(6000) 상에 배치될 수 있다. 이때, 제 1 반도체 칩들(200') 각각은 제 3 캐리어 기판(6000)의 소자 영역들(DR) 상에 부착될 수 있다. 제 1 반도체 칩들(200')은 제 3 분리막(6100)을 이용하여 제 3 캐리어 기판(6000)에 부착될 수 있다. 제 1 반도체 칩들(200')은 제 1 반도체 칩들(200') 각각의 활성면(active surface)가 제 3 캐리어 기판(6000)을 향하도록 배치될 수 있다.
제 3 캐리어 기판(6000) 상에 몰딩막(6200)이 형성될 수 있다. 몰딩막(6200)은 제 3 캐리어 기판(6000) 상에 절연 물질을 도포하여 형성될 수 있다. 상기 절연 물질은 제 3 캐리어 기판(6000) 상에서 제 1 반도체 칩들(200')을 덮도록 도포될 수 있다. 즉, 몰딩막(6200)은 제 1 반도체 칩들(200')의 측면들 및 상부면을 덮을 수 있다. 상기 절연 물질은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 19를 참조하여, 제 1 반도체 칩들(200')의 상부면들(200b)이 노출될 때까지 몰딩막(6200)을 평탄화하는 공정이 수행될 수 있다. 상기 평탄화 공정은 에치백(etch back) 또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 상기 평탄화 공정에 의해 제 1 반도체 칩들(200')의 상부면들(200b)이 노출될 수 있으며, 제 1 반도체 칩들(200')의 상부면들(200b) 및 몰딩막(6200)의 상부면은 동일한 평면 상에 위치할 수 있다. 상기 노출된 제 1 반도체 칩들(200')의 상부면들(200b)은 제 1 반도체 칩들(200') 각각의 비활성면(inactive surface)일 수 있다.
이후, 제 1 반도체 칩들(200') 각각에 제 1 접합층(205)이 형성될 수 있다. 상게하게는, 제 3 캐리어 기판(6000) 상에 표면 처리 공정이 수행될 수 있다. 상기 표면 처리 공정에 의해 상기 노출된 제 1 반도체 칩들(200')의 상부면들(200b)에 절연 원소가 주입될 수 있다. 상기 절연 원소는 산소(O) 또는 질소(N)를 포함할 수 있다. 즉, 상기 표면 처리 공정은 산화(oxidation) 또는 질화(nitrification) 공정일 수 있다. 이때, 제 1 반도체 칩들(200') 내에서의 상기 절연 원소의 농도는 제 1 반도체 칩들(200')의 상부면(200b)으로부터 멀어질수록 낮아질 수 있다. 상기 표면 처리 공정을 통해, 제 1 반도체 칩들(200')의 상부 일부가 산화 또는 질화되어 제 1 접합층(205)이 형성될 수 있다.
도 20을 참조하여, 제 1 반도체 칩들(200') 상에 제 2 웨이퍼(2000)가 접합될 수 있다. 제 2 웨이퍼(2000)는 도 10 및 도 11의 공정을 이용하여 형성된 제 2 웨이퍼(2000)와 동일할 수 있다. 제 3 캐리어 기판(6000) 상에 제 2 웨이퍼(2000)가 제공될 수 있다. 제 2 웨이퍼(2000)의 소자 영역들(DR)과 제 3 캐리어 기판(6000)의 소자 영역들(DR)이 수직으로 중첩되도록 제 3 캐리어 기판(6000) 상에 제 2 웨이퍼(2000)가 정렬될 수 있다. 이에 따라, 제 2 반도체 칩들(300) 각각은 제 1 반도체 칩들(200')의 하나 상에 위치할 수 있다. 제 1 반도체 칩들(200')의 제 1 접합층들(205)이 제 2 웨이퍼(2000)의 제 2 접합층(305)을 향할 수 있다.
제 2 웨이퍼(2000)가 제 1 반도체 칩들(200')에 접촉될 수 있다. 상세하게는, 제 2 웨이퍼(2000)의 제 2 접합층(305)은 제 1 반도체 칩들(200')의 제 1 접합층들(205) 및 몰딩막(6200)과 접할 수 있다. 제 1 반도체 칩들(200')과 제 2 웨이퍼(2000) 간의 접합은 웨이퍼-웨이퍼(wafer to wafer) 접합일 수 있다. 제 1 반도체 칩들(200')의 제 1 접합층들(205)과 제 2 웨이퍼(2000)의 제 2 접합층(305)은 접합될 수 있다. 예를 들어, 제 1 접합층들(205)은 제 2 접합층(305)과 결합하여 일체를 형성할 수 있다. 제 1 접합층들(205)과 제 2 접합층(305)은 동일한 물질로 구성될 수 있으며, 서로 접촉된 제 1 접합층들(205)과 제 2 접합층(305)의 계면에서의 표면 하이브리드 본딩(hybrid bonding) 프로세스에 의해, 제 1 접합층들(205)과 제 2 접합층(305)이 결합될 수 있다.
제 3 캐리어 기판(6000)의 스크라이브 영역(SR)을 따라 절단 공정이 수행될 수 있다. 제 3 캐리어 기판(6000)의 스크라이브 영역(SR) 상의 제 2 웨이퍼(2000) 및 몰딩막(6200)이 차례로 절단될 수 있다. 이에 따라, 제 1 반도체 칩들(200')이 분리될 수 있으며, 몰딩막(6200)이 분리되어 몰딩 구조체(700, 도 3 참조)가 형성될 수 있다.
이후, 도 13 내지 도 16을 참조하여 설명한 공정이 수행되어 도 3을 참조하여 설명한 반도체 패키지가 형성될 수 있다.
도 21 및 도 22는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 21을 참조하여, 제 3 캐리어 기판(6000)이 제공될 수 있다. 제 1 반도체 칩들(200') 및 제 3 반도체 칩들(800)이 제 3 캐리어 기판(6000) 상에 배치될 수 있다. 이때, 제 1 반도체 칩들(200') 및 제 3 반도체 칩들(800)은 제 3 캐리어 기판(6000)의 소자 영역들(DR) 상에 각각 하나씩 부착될 수 있다. 즉, 하나의 소자 영역(DR) 상에 하나의 제 1 반도체 칩(200') 및 하나의 제 3 반도체 칩(800)이 부착될 수 있다. 제 1 반도체 칩들(200') 및 제 3 반도체 칩들(800)은 그들의 활성면(active surface)가 제 3 캐리어 기판(6000)을 향하도록 배치될 수 있다.
제 3 캐리어 기판(6000) 상에 몰딩막(6200)이 형성될 수 있다. 몰딩막(6200)은 제 3 캐리어 기판(6000) 상에 절연 물질을 도포하여 형성될 수 있다. 상기 절연 물질은 제 3 캐리어 기판(6000) 상에서 제 1 반도체 칩들(200') 및 제 3 반도체 칩들(800)을 덮도록 도포될 수 있다.
도 22를 참조하여, 제 1 반도체 칩들(200')의 상부면들(200b) 및 제 3 반도체 칩들(800)의 상부면들(800b)이 노출될 때까지 몰딩막(6200)을 평탄화하는 공정이 수행될 수 있다. 상기 평탄화 공정은 에치백(etch back) 또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 상기 평탄화 공정에 의해 제 1 반도체 칩들(200')의 상부면들(200b) 및 제 3 반도체 칩들(800)의 상부면들(800b)이 노출될 수 있다. 상기 노출된 제 1 반도체 칩들(200')의 상부면들(200b) 및 제 3 반도체 칩들(800)의 상부면들(800b)은 비활성면(inactive surface)일 수 있다.
이후, 제 3 캐리어 기판(6000) 상에 표면 처리 공정이 수행될 수 있다. 상기 표면 처리 공정에 의해 상기 노출된 제 1 반도체 칩들(200')의 상부면들(200b) 및 제 3 반도체 칩들(800)의 상부면들(800b)에 절연 원소가 주입될 수 있다. 상기 절연 원소는 산소(O) 또는 질소(N)를 포함할 수 있다. 즉, 상기 표면 처리 공정은 산화(oxidation) 또는 질화(nitrification) 공정일 수 있다.
이후, 제 1 반도체 칩들(200') 및 제 3 반도체 칩들(800) 상에 제 2 웨이퍼가 접합될 수 있다. 제 2 웨이퍼는 도 10 및 도 11의 공정을 이용하여 형성된 제 2 웨이퍼(2000)와 동일할 수 있다. 제 3 캐리어 기판(6000) 상에 제 2 웨이퍼(2000)가 제공될 수 있다. 제 2 웨이퍼(2000)의 소자 영역들(DR)과 제 3 캐리어 기판(6000)의 소자 영역들(DR)이 수직으로 중첩되도록 제 3 캐리어 기판(6000) 상에 제 2 웨이퍼(2000)가 정렬될 수 있다. 제 2 웨이퍼(2000)가 제 1 반도체 칩들(200') 및 제 3 반도체 칩들(800)에 접촉될 수 있다. 제 1 반도체 칩들(200')과 제 2 웨이퍼(2000) 간의 접합 및 제 3 반도체 칩들(800)과 제 2 웨이퍼(2000) 간의 접합은 웨이퍼-웨이퍼(wafer to wafer) 접합일 수 있다.
제 3 캐리어 기판(6000)의 스크라이브 영역(SR)을 따라 절단 공정이 수행될 수 있다. 제 3 캐리어 기판(6000)의 스크라이브 영역(SR) 상의 제 2 웨이퍼(2000) 및 몰딩막(6200)이 차례로 절단될 수 있다. 이에 따라, 제 1 반도체 칩들(200')이 분리될 수 있으며, 몰딩막(6200)이 분리되어 몰딩 구조체(700, 도 4 참조)가 형성될 수 있다.
이후, 도 13 내지 도 16을 참조하여 설명한 공정이 수행되어 도 4를 참조하여 설명한 반도체 패키지가 형성될 수 있다.
도 23 내지 도 26은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 23을 참조하여, 연결 기판(450)이 제공될 수 있다. 연결 기판(450)은 베이스층(460) 및 베이스층(460) 내에 제공되는 배선 패턴인 도전부(470)를 포함할 수 있다. 도전부(470)는 하부 패드들(472), 비아들(474) 및 상부 패드들(476)을 포함할 수 있다.
연결 기판(450) 내에 오프닝(452)이 형성될 수 있다. 오프닝(452)은 연결 기판(450)을 관통하도록 연결 기판(450)의 일부 영역을 제거하여 형성될 수 있다. 예를 들어, 오프닝(452)을 형성하는 공정은 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정을 통해 수행될 수 있다. 상기 제거되는 연결 기판(450)의 일부 영역은 후술되는 공정에서 칩 적층체(CS, 도 13 참조)가 제공되는 공간일 수 있다.
연결 기판(450)이 제 4 캐리어 기판(7000) 상에 부착될 수 있다. 일 예로, 제 4 캐리어 기판(7000)은 유리 또는 폴리머를 포함하는 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다.
예를 들어, 제 4 캐리어 기판(7000)은 그의 상부면 상에 제공되는 접착 부재(7100)를 통해 연결 기판(450)의 하부면과 접착될 수 있다. 일 예로, 접착 부재(7100)는 접착 테이프를 포함할 수 있다.
도 24를 참조하여, 칩 적층체(CS)가 제 4 캐리어 기판(7000) 상에 제공될 수 있다. 칩 적층체(CS)는 연결 기판(450)의 오프닝(452) 내에 제공될 수 있다. 이때, 칩 적층체(CS)는 제 1 반도체 칩(200)의 활성면(active surface)이 제 4 캐리어 기판(7000)을 향하도록 배치될 수 있다.
제 4 캐리어 기판(7000) 상에 절연층(400)이 형성될 수 있다. 절연층(400)은 연결 기판(450) 상에 절연 물질을 도포하여 형성될 수 있다. 상기 절연 물질은 연결 기판(450)과 칩 적층체(CS) 사이를 채울 수 있다. 더하여, 상기 절연 물질은 연결 기판(450)의 상부면 및 칩 적층체(CS)의 상부면을 덮을 수 있다. 상기 절연 물질은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 25를 참조하여, 절연층(400) 상에 제 2 기판(500)이 형성될 수 있다. 제 2 절연 패턴들(510) 및 제 2 도전 패턴들(520)이 제 2 반도체 칩(300)의 상부면 및 절연층(400)의 상부면 상에 형성되어, 제 2 기판(500)이 제조될 수 있다. 구체적으로는, 절연층(400)이 패터닝되어 연결 기판(450)의 상부 패드들(476) 및 제 2 반도체 칩(300)의 칩 패드들(310)이 노출될 수 있다. 절연층(400)의 상부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 제 2 도전 패턴(520)이 형성될 수 있다. 제 2 도전 패턴(520)은 제 2 반도체 칩(300)의 제 2 칩 패드들(310) 및 상부 패드들(476)과 전기적으로 연결될 수 있다. 제 2 도전 패턴(520) 상에 실리콘 산화층과 같은 절연층을 형성한 후, 상기 절연층을 패터닝하여 제 2 절연 패턴(510)의 일부가 형성될 수 있다. 이후, 상기 제 2 절연 패턴(510)의 형성 공정 및 제 2 도전 패턴(520)의 형성 공정이 반복 수행되어 제 2 기판(500)이 형성될 수 있다.
제 2 기판(500)의 상부면 상에 안테나 패턴(600)이 형성될 수 있다. 예를 들어, 제 2 기판(500)의 상부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 안테나 패턴(600)이 형성될 수 있다. 안테나 패턴(600)은 제 2 기판(500)의 제 2 도전 패턴(520)에 전기적으로 연결될 수 있다.
도 26을 참조하여, 제 2 기판(500) 상에 제 5 캐리어 기판(8000)이 제공될 수 있다. 일 예로, 제 5 캐리어 기판(8000)은 유리 기판과 같은 절연성 기판일 수 있다. 상세하게는 제 5 캐리어 기판(8000)은 제 5 분리막(8100)을 이용하여 제 2 기판(500) 상에 부착될 수 있다.
이후, 제 1 반도체 칩(200) 및 연결 기판(450)의 아래에서 제 4 캐리어 기판(7000)이 제거될 수 있다. 제 4 캐리어 기판(7000)이 제거되어 제 1 반도체 칩(200)의 하부면 및 연결 기판(450)의 하부면이 노출될 수 있다. 이때, 제 1 반도체 칩(200)의 제 1 칩 패드들(210) 및 연결 기판(450)의 하부 패드들(472)이 노출될 수 있다. 제 4 캐리어 기판(7000)은 전단 응력을 가하거나 제 4 분리막(7100)의 화학적 처리를 통하여 제거될 수 있다.
제 1 반도체 칩(200) 및 연결 기판(450) 아래에 제 1 기판(100)이 형성될 수 있다. 제 1 절연 패턴들(110) 및 제 1 도전 패턴들(120)이 제 1 반도체 칩(200)의 하부면 및 연결 기판(450)의 하부면 상에 형성되어, 제 1 기판(100)이 제조될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 하부면 및 연결 기판(450)의 하부면 상에 실리콘 산화층과 같은 절연층을 형성한 후, 상기 절연층을 패터닝하여 제 1 절연 패턴(110)의 일부가 형성될 수 있다. 제 1 절연 패턴(110)에 의해 제 1 칩 패드들(210) 및 하부 패드들(472)이 노출될 수 있다. 제 1 절연 패턴(110)의 하부면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 제 1 도전 패턴(120)이 형성될 수 있다. 제 1 도전 패턴(120)은 제 1 반도체 칩(200)의 제 1 칩 패드들(210) 및 연결 기판(450)의 하부 패드들(472)과 전기적으로 연결될 수 있다. 이후, 상기 제 1 절연 패턴(110)의 형성 공정 및 제 1 도전 패턴(120)의 형성 공정이 반복 수행되어 제 1 기판(100)이 형성될 수 있다.
이후 도 26의 결과물에서 제 5 캐리어 기판(8000)이 제거될 수 있다. 제 5 캐리어 기판(8000)은 전단 응력을 가하거나 제 5 분리막(8100)의 화학적 처리를 통하여 제거될 수 있다. 상기와 같이, 도 7을 참조하여 설명한 반도체 패키지가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 기판 200: 제 1 반도체 칩
300: 제 2 반도체 칩 400: 절연층
410: 연결 단자 500: 제 2 기판
600: 안테나 패턴

Claims (20)

  1. 제 1 재배선 기판;
    상기 제 1 재배선 기판 상에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상부면 상에 배치되는 제 2 반도체 칩;
    상기 제 1 재배선 기판 상에서 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싸는 절연층;
    상기 절연층 및 상기 제 2 반도체 칩 상에 배치되고, 상기 제 2 반도체 칩이 실장되는 제 2 재배선 기판; 및
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판에 연결되는 연결 단자를 포함하되,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 비활성면이 상기 제 1 반도체 칩의 비활성면과 접하도록 배치되고,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 계면 상에서, 상기 제 1 반도체 칩의 상부와 상기 제 2 반도체 칩의 하부는 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 상기 상부와 상기 제 2 반도체 칩의 상기 하부는 절연 원소를 함유하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 절연 원소는 산소 또는 질소를 포함하되,
    상기 제 1 반도체 칩의 상기 상부는 상기 제 1 반도체 칩을 구성하는 반도체 물질의 산화물, 질화물 또는 산질화물을 포함하고,
    상기 제 2 반도체 칩의 상기 하부는 상기 제 2 반도체 칩을 구성하는 반도체 물질의 산화물, 질화물 또는 산질화물을 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 반도체 칩의 상기 상부 및 상기 제 2 반도체 칩의 상기 하부 내의 산소 농도 또는 질소 농도는 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 상기 계면으로부터 멀어질수록 작아지는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 칩 내의 집적회로와 연결되는 상기 제 1 반도체 칩의 제 1 칩 패드들은 상기 제 1 재배선 기판과 연결되고,
    상기 제 2 반도체 칩 내의 집적회로와 연결되는 상기 제 2 반도체 칩의 제 2 칩 패드들은 상기 제 2 재배선 기판과 연결되는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 폭과 상기 제 2 반도체 칩의 폭은 동일하되,
    상기 제 1 반도체 칩의 측면들과 상기 제 2 반도체 칩의 측면들은 수직으로 정렬되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 폭은 상기 제 2 반도체 칩의 폭보다 작되,
    상기 제 1 반도체 칩의 일측에서 상기 제 2 반도체 칩과 상기 제 1 재배선 기판 사이에 배치되는 몰딩 구조체를 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 2 반도체 칩의 상기 비활성면 상에서 상기 제 1 반도체 칩과 이격되어 배치되는 제 3 반도체 칩을 더 포함하되,
    상기 제 3 반도체 칩은 상기 제 3 반도체 칩의 비활성면이 상기 제 2 반도체 칩의 상기 비활성면과 접하도록 배치되고,
    상기 제 3 반도체 칩과 상기 제 2 반도체 칩의 계면 상에서, 상기 제 3 반도체 칩의 상부와 상기 제 2 반도체 칩의 상기 하부는 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 몰딩 구조체는 상기 제 1 반도체 칩과 상기 제 3 반도체 칩 사이를 채우는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩과 수평으로 이격되어 배치되고, 상기 제 1 재배선 기판 상에 실장되는 제 4 반도체 칩을 더 포함하되,
    상기 절연층은 상기 제 4 반도체 칩을 둘러싸는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 절연층은 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판 사이의 공간을 채우고,
    상기 연결 단자는 상기 절연층을 수직으로 관통하는 관통 전극을 포함하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 제 1 재배선 기판과 상기 제 2 재배선 기판 사이에 배치되고, 그의 내부를 관통하는 오프닝을 갖는 연결 기판을 더 포함하되,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 상기 연결 기판의 상기 오프닝 내에 배치되고,
    상기 절연층은 상기 오프닝 내에서 상기 연결 기판과 상기 제 1 반도체 칩의 사이 및 상기 연결 기판과 상기 제 2 반도체 칩의 사이를 채우고,
    상기 연결 단자는 상기 연결 기판 내에 제공되는 배선 패턴을 포함하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제 2 재배선 기판 상에 배치되는 안테나 패턴을 더 포함하되,
    상기 안테나 패턴은 상기 제 2 재배선 기판의 절연 패턴의 상부면 상에서, 상기 절연 패턴 내의 배선 패턴에 연결되는 반도체 패키지.

  14. 제 1 기판;
    상기 제 1 기판 상에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상부면에 배치되는 제 2 반도체 칩;
    상기 제 1 기판 상에서 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싸는 절연층;
    상기 절연층 및 상기 제 2 반도체 칩 상에 배치되고, 상기 제 2 반도체 칩이 실장되는 제 2 기판;
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 일측에서 상기 절연층을 관통하여 상기 제 1 기판 및 상기 제 2 기판에 연결되는 연결 단자; 및
    상기 제 2 기판의 상부면 상에 제공되고, 상기 제 2 반도체 칩에 전기적으로 연결되는 안테나 패턴을 포함하되,
    상기 제 2 반도체 칩은 상기 제 2 기판을 통해 상기 안테나 패턴에 연결되고,
    상기 제 1 반도체 칩은 상기 제 1 기판, 상기 연결 단자 및 상기 제 2 기판을 통해 상기 안테나 패턴에 연결되는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 비활성면이 상기 제 1 반도체 칩의 비활성면과 접하도록 배치되고,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 계면 상에서, 상기 제 1 반도체 칩의 상부와 상기 제 2 반도체 칩의 하부는 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 1 반도체 칩의 상기 상부는 상기 제 1 반도체 칩을 구성하는 반도체 물질의 산화물, 질화물 또는 산질화물을 포함하고,
    상기 제 2 반도체 칩의 상기 하부는 상기 제 2 반도체 칩을 구성하는 반도체 물질의 산화물, 질화물 또는 산질화물을 포함하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 제 1 반도체 칩의 상기 상부 및 상기 제 2 반도체 칩의 상기 하부 내의 산소 농도 또는 질소 농도는 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 상기 계면으로부터 멀어질수록 작아지는 반도체 패키지.
  18. 제 14 항에 있어서,
    상기 제 1 반도체 칩의 폭과 상기 제 2 반도체 칩의 폭은 동일하되,
    상기 제 1 반도체 칩의 측면들과 상기 제 2 반도체 칩의 측면들은 수직으로 정렬되는 반도체 패키지.
  19. 제 14 항에 있어서,
    상기 제 2 반도체 칩의 하부면 상에서 상기 제 1 반도체 칩과 이격되어 배치되는 제 3 반도체 칩을 더 포함하되,
    상기 제 3 반도체 칩은 상기 제 3 반도체 칩의 비활성면이 상기 제 2 반도체 칩의 비활성면을 향하도록 배치되고,
    상기 제 3 반도체 칩과 상기 제 2 반도체 칩의 계면 상에서, 상기 제 3 반도체 칩의 상부와 상기 제 2 반도체 칩의 하부는 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.

  20. 제 1 기판;
    제 1 기판의 상부면 상에서, 그의 제 1 활성면이 상기 제 1 기판을 향하도록 상기 제 1 기판에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 배치되는 제 2 기판;
    상기 제 2 기판의 하부면 상에서, 그의 제 2 활성면이 상기 제 2 기판을 향하도록 상기 제 2 기판에 실장되는 제 2 반도체 칩; 및
    상기 제 2 기판의 상부면 상에 제공되는 안테나 패턴을 포함하되,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 계면 상에서, 상기 제 1 반도체 칩의 상부와 상기 제 2 반도체 칩의 하부는 동일한 물질로 이루어진 일체를 구성하고,
    상기 안테나 패턴은 상기 제 2 재배선 기판의 절연 패턴의 상부면 상에서, 상기 절연 패턴 내의 배선 패턴에 연결되는 반도체 패키지.

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