KR20220151312A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20220151312A
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semiconductor
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이은수
김동호
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이정현
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Abstract

반도체 패키지는 제1 기판, 제1 접속 단자, 제1 관통 전극, 상기 제1 기판의 후면으로부터 기 설정된 깊이로 형성되며 저면을 통해 상기 제1 관통 전극의 일단부를 노출시키는 제1 리세스, 및 상기 제1 리세스 내부에 구비되며 상기 제1 관통 전극과 전기적으로 연결되는 제2 접속 단자를 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상기 후면 상에 적층되고 제2 기판 및 상기 제1 기판의 전면 상에 구비된 제3 접속 단자를 포함하는 제2 반도체 칩, 및 상기 제2 접속 단자 및 상기 제3 접속 단자 사이에 개재되며 적어도 일부가 상기 제1 리세스 내에 수용되는 도전성 접속 부재를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 도전성 범프를 이용하여 적층된 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
고 대역폭 메모리(High Bandwidth Memory: HBM) 장치는 수직하게 적층된 메모리 다이(칩)들을 포함할 수 있다. 상기 메모리 다이들은 실리콘 관통 비아들(TSVs)과 같은 관통 전극들에 의해 전기적으로 연결될 수 있다. 광대역 메모리 패키지 제품을 구현할 때 칩 온 웨이퍼(chip on wafer) 공정 기술을 적용할 수 있고, 고속 및 고용량 확보를 위해서 적층되는 메모리 다이들의 개수가 증가되고 웨이퍼 두께가 점차 작아지는 추세이다. 하지만 이 경우, 전체 패키지의 두께가 증가되고 상기 웨이퍼가 후속 공정 시 휨 등으로 인해 손상될 수 있다.
본 발명의 일 과제는 감소된 두께 및 높은 신뢰성을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 제1 기판, 상기 제1 면 상에 구비된 제1 접속 단자, 상기 제1 기판을 관통하며 상기 제1 접속 단자와 전기적으로 연결되는 제1 관통 전극, 상기 제2 면으로부터 기 설정된 깊이로 형성되며 저면을 통해 상기 제1 관통 전극의 일단부를 노출시키는 제1 리세스, 및 상기 제1 리세스 내부에 구비되며 상기 제1 관통 전극과 전기적으로 연결되는 제2 접속 단자를 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제2 면 상에 적층되고, 상기 제2 면을 향하는 제3 면 및 상기 제3 면에 반대하는 제4 면을 갖는 제2 기판 및 상기 제3 면 상에 구비된 제3 접속 단자를 포함하는 제2 반도체 칩; 및 상기 제2 접속 단자 및 상기 제3 접속 단자 사이에 개재되며, 적어도 일부가 상기 제1 리세스 내에 수용되는 도전성 접속 부재를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 제1 기판, 상기 제1 기판을 관통하는 제1 관통 전극, 상기 제2 면으로부터 기 설정된 깊이로 형성되며 저면을 통해 상기 제1 관통 전극의 일단부를 노출시키는 제1 리세스, 상기 제1 리세스 내의 상기 제1 관통 전극 상에 구비되며 상부면이 상기 제2 면보다 낮게 위치하는 제2 접속 단자를 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제2 면 상에 적층되고, 상기 제2 면을 향하는 제3 면 및 상기 제3 면에 반대하는 제4 면을 갖는 제2 기판 및 상기 제3 면 상에 구비된 제3 접속 단자를 포함하는 제2 반도체 칩; 및 상기 제2 접속 단자 및 상기 제3 접속 단자 사이에 개재되는 도전성 접속 부재를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 순차적으로 적층되며 도전성 접속 부재들에 의해 서로 전기적으로 연결되는 제1 내지 제4 반도체 칩들을 포함한다. 상기 제1 내지 제3 반도체 칩들 각각은 관통 전극이 형성된 기판을 포함한다. 상기 기판의 후면으로부터 기 설정된 깊이로 형성되며, 저면을 통해 상기 관통 전극의 일단부를 노출시키는 리세스가 구비되고, 상기 리세스 내에는 상기 관통 전극과 전기적으로 연결되는 접속 단자가 구비된다. 상기 도전성 접속 부재의 적어도 일부는 상기 리세스 내에 수용되고 상기 접속 단자와 접합된다.
예시적인 실시예들에 따르면, 반도체 패키지는 제1 반도체 칩 상에 순차적으로 적층되며 도전성 접속 부재들에 의해 서로 전기적으로 연결되는 제2 내지 제5 반도체 칩들을 포함할 수 있다. 상기 제2 내지 제4 반도체 칩들은 기판의 후면으로부터 기 설정된 깊이로 형성되며 저면을 통해 관통 전극의 일단부를 노출시키는 리세스들을 각각 포함할 수 있다. 각 리세스 내에는 상기 관통 전극들과 전기적으로 연결되는 접속 단자가 배치될 수 있다.
상기 도전성 접속 부재들의 적어도 일부들은 각 리세스 내에 수용되고 상기 접속 단자와 접합될 수 있다. 상기 접속 단자의 상부면은 상기 기판의 후면보다 낮은 위치에 있으므로, 상기 도전성 접속 부재의 적어도 일부는 상기 리세스 내에 배치되어 상기 반도체 칩들 사이의 갭을 감소시킬 수 있다. 따라서, 반도체 패키지의 전체 두께를 감소시킬 수 있다.
또한, 상기 접속 단자들에 접합되는 상기 도전성 접속 부재들의 적어되 일부분들은 상기 리세스들 내에 각각 수용되므로, 상기 도전성 접속 부재들 사이에 쇼트가 발생하는 것을 방지할 수 있다.
더욱이, 상기 제2, 제3 및 제4 반도체 칩들 각각은 상기 기판의 후면 상의 주변 영역에 이격 배치되는 복수 개의 더미 패드들을 더 포함할 수 있다. 상기 더미 패드들은 주변 영역에 부착되어 반도체 칩들 사이의 갭을 확보하고 적층될 때 발생되는 휨(warpage)을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3은 도 1의 B 부분을 나타내는 확대 단면도이다.
도 4 내지 도 22는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다. 도 3은 도 1의 B 부분을 나타내는 확대 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 적층된 반도체 칩들을 포함할 수 있다. 반도체 패키지(10)는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 순차적으로 적층된 제2 내지 제5 반도체 칩들(200, 300, 400, 500) 및 제1 반도체 칩(100) 상에서 제2 내지 제5 반도체 칩들(200, 300, 400, 500)을 커버하는 몰딩 부재(600)를 포함할 수 있다. 또한, 반도체 패키지(10)는 제1 내지 제5 반도체 칩들(100, 200, 300, 400, 500) 사이의 전기적 연결을 위한 제1 내지 제5 도전성 접속 부재들(180, 280, 380, 480, 580)을 더 포함할 수 있다.
본 실시예에서는, 제1 내지 제5 반도체 칩들(100, 200, 300, 400, 500)은 서로 실질적으로 동일하거나 유사할 수 있다. 따라서, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
제1 내지 제5 반도체 칩들(100, 200, 300, 400, 500)은 인쇄회로기판(PCB)과 같은 패키지 기판 또는 인터포저 상에 적층될 수 있다. 본 실시예에서는, 멀티-칩 패키지로서의 반도체 패키지가 5개의 적층된 반도체 칩들(100, 200, 300, 400, 500)을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않음을 이해할 수 있을 것이다.
예를 들면, 반도체 패키지(10)는 고대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다. 광대역 메모리(HBM) 패키지는 프로세서 칩(processor chip)과 보다 빠른 데이터 교환을 위한 광대역 인터페이스(interface)를 구비할 수 있다. 광대역 메모리(HBM) 패키지는 많은 수의 관통 실리콘 비아 구조를 포함하는 인풋 아웃풋 (TSV I/O) 구조를 구비하여, 광대역 인터페이스를 구현할 수 있다. HBM 패키지의 지원을 요구하는 프로세서 칩은 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit), 마이크로 프로세서(microprocessor)나 마이크로 컨트롤러나(microcontroller), 어플리케이션 프로세서(AP), 디지털 신호 처리 코어(digital signal processing core) 및 신호 교환을 위한 인터페이스(interface)를 포함하는 주문형 집적회로(ASIC) 칩일 수 있다.
반도체 패키지(10)는 순차적으로 적층된 버퍼 다이로서의 제1 반도체 칩(100) 및 메모리 다이들로서의 제2 내지 제5 반도체 칩들(200, 300, 400, 500)을 포함할 수 있다. 제1 내지 제5 반도체 칩들(100, 200, 300, 400, 500)은 실리콘 관통 비아들(TSVs)과 같은 관통 전극들에 의해 전기적으로 연결될 수 있다. 상기 메모리 다이는 메모리 소자를 포함할 수 있고, 상기 버퍼 다이는 상기 메모리 소자를 제어하는 컨트롤러를 포함할 수 있다.
제1 반도체 칩(100)은 제1 기판(110), 제1 층간 절연막, 복수 개의 제1 접속 단자들(130), 복수 개의 제1 관통 전극들(140) 및 복수 개의 제2 접속 단자들(162)을 포함할 수 있다. 또한, 제1 반도체 칩(100)은 제1 접속 단자들(130) 상에 각각 구비되는 제1 도전성 접속 부재들(180)을 더 포함할 수 있다. 제1 반도체 칩(100)은 제1 도전성 접속 부재들(180)을 매개로 하여 상기 패키지 기판 또는 상기 인터포저 상에 실장될 수 있다. 예를 들면, 제1 도전성 접속 부재들(180)은 솔더 범프들과 같은 도전성 범프들을 포함할 수 있다.
제1 기판(110)은 서로 마주하는 제1 면(112) 및 제2 면(114)을 포함할 수 있다. 상기 제1 면은 활성면이고, 상기 제2 면은 비활성면일 수 있다. 제1 기판(110)의 상기 제1 면 상에는 회로 패턴(도시되지 않음)들이 구비될 수 있다. 예를 들면, 제1 기판(110)은 단결정 실리콘 기판일 수 있다. 상기 회로 패턴들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 제1 반도체 칩(100)은 내부에 다수개의 회로 소자들을 형성된 반도체 장치일 수 있다.
상기 제1 층간 절연막은 제1 기판(110)의 제1 면(112), 즉 활성면 상에 구비될 수 있다. 상기 제1 층간 절연막은 복수 개의 절연막들 및 상기 절연막들 내에 배선들을 포함할 수 있다. 상기 배선은 상기 절연막들 내에 각각 형성된 금속 배선들 및 콘택들을 포함할 수 있다. 상기 제1 층간 절연막의 최외곽 절연막에 구비된 상기 금속 배선의 적어도 일부분은 제1 접속 단자(130)가 배치되는 랜딩 패드로서의 역할을 수행할 수 있다. 제1 접속 단자(130)는 제1 반도체 칩(100)의 전면, 제1 기판(110)의 제1 면(112) 상에 구비될 수 있다.
제1 관통 전극(through silicon via, TSV)(140)은 제1 기판(110)의 제2 면(112)으로부터 제2 면(114)까지 제1 기판(110)을 수직 관통하도록 구비될 수 있다. 제1 관통 전극(140)의 제1 단부는 상기 층간 절연막의 상기 금속 패턴과 접촉할 수 있다. 하지만, 이에 제한되지는 않으며, 예를 들면, 제1 관통 전극(140)은 상기 제1 층간 절연막을 관통하여 제1 접속 단자(130)와 직접 접촉하도록 구비될 수 있다.
제1 접속 단자들(130)은 제1 기판(110)의 제1 면(112) 상에 구비되고 제1 관통 전극들(140)과 전기적으로 각각 연결될 수 있다.
제2 접속 단자들(162)은 제1 기판(110)의 제2 면(114) 상에 구비되고 제1 관통 전극들(140)과 전기적으로 연결될 수 있다. 제2 접속 단자들(162)은 제1 기판(110)의 제2 면(114)으로부터 노출된 제1 관통 전극들(140) 상에 각각 배치될 수 있다.
제2 반도체 칩(200)은 제2 기판(210), 제2 층간 절연막, 복수 개의 제3 접속 단자들(230), 복수 개의 제2 관통 전극들(240) 및 복수 개의 제4 접속 단자들(262)을 포함할 수 있다. 또한, 제2 반도체 칩(200)은 제3 접속 단자들(230) 상에 각각 구비되는 제2 도전성 접속 부재들(280)을 더 포함할 수 있다. 제2 반도체 칩(200)은 제2 도전성 접속 부재들(280)을 매개로 하여 제1 반도체 칩(100) 상에 실장될 수 있다. 예를 들면, 제2 도전성 접속 부재들(280)은 솔더 범프들과 같은 도전성 범프들을 포함할 수 있다.
도 2에 도시된 바와 같이, 제2 반도체 칩(200)은 제2 기판(210)의 제2 면(214)으로부터 기 설정된 깊이(D1)로 형성된 제2 리세스들(250)을 포함할 수 있다. 제2 관통 전극(240)의 일단부는 제2 리세스(250)의 저면으로부터 노출될 수 있다. 제4 접속 단자들(262)은 제2 리세스들(250) 내의 제2 관통 전극들(240) 상에 각각 배치될 수 있다. 제4 접속 단자들(262)은 제2 관통 전극들(240)과 전기적으로 각각 연결될 수 있다.
예를 들면, 제2 관통 전극(240)은 제1 직경(W1)을 가질 수 있다. 제1 직경(W1)은 3㎛ 내지 20㎛의 범위 이내에 있을 수 있다. 제2 리세스(250)는 제1 직경(W1)보다 큰 제2 직경(W2)을 가질 수 있다. 제2 직경(W2)은 12㎛ 내지 30㎛의 범위 이내에 있을 수 있다. 제2 리세스(250)는 제2 기판(210)의 제2 면(214)으로부터 제1 깊이(D1)를 가질 수 있다. 제1 깊이(D1)는 3㎛ 내지 10㎛의 범위 이내에 있을 수 있다. 제2 관통 전극(240)의 상기 제2 단부와 제2 리세스(250) 저면의 둘레 부분까지의 거리(L)는 1㎛ 내지 5㎛의 범위 이내에 있을 수 있다.
제4 접속 단자(262)는 제1 직경(W1)보다 크고 제2 직경(W2)보다 작은 제3 직경(W3)을 가질 수 있다. 제3 직경(W2)은 10㎛ 내지 25㎛의 범위 이내에 있을 수 있다. 제2 관통 전극(240)으로부터 제4 접속 단자(260)의 높이는 제2 리세스(250)의 제1 깊이(D1)보다 작을 수 있다. 제4 접속 단자(262)의 상부면은 제2 기판(210)의 제2 면(214)으로부터 제2 깊이(D2)를 가질 수 있다. 제2 접속 단자(262)의 상부면은 제2 기판(210)의 제2 면(214)보다 낮게 위치할 수 있다.
제3 반도체 칩(300)은 제3 기판(310), 제3 층간 절연막(320), 복수 개의 제5 접속 단자들(330), 복수 개의 제3 관통 전극들(340) 및 복수 개의 제6 접속 단자들(362)을 포함할 수 있다. 또한, 제3 반도체 칩(300)은 제5 접속 단자들(330) 상에 각각 구비되는 제3 도전성 접속 부재들(380)을 더 포함할 수 있다. 제3 반도체 칩(300)은 제3 도전성 접속 부재들(380)을 매개로 하여 제2 반도체 칩(200) 상에 실장될 수 있다. 예를 들면, 제3 도전성 접속 부재들(380)은 솔더 범프들과 같은 도전성 범프들을 포함할 수 있다.
제3 도전성 접속 부재(380)는 제2 리세스(250) 내의 제4 접속 단자(262) 상에 접속될 수 있다. 제4 접속 단자(262)의 상부면은 제2 기판(210)의 제2 면(214)보다 낮은 위치에 있으므로, 제3 도전성 접속 부재(380)의 적어도 일부는 제2 리세스(250) 내에 배치되어 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이의 갭(G1)을 감소시킬 수 있다. 예를 들면, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이의 갭(G1)은 8㎛ 내지 20㎛의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(200)은 제2 기판(210)의 제2 면(214) 상의 주변 영역에 이격 배치되는 복수 개의 제2 더미 패드들(270)을 더 포함할 수 있다.
제2 더미 패드들(270)은 제2 기판(210)의 제2 면(214) 상의 절연막 패턴(254) 상에 형성될 수 있다. 제2 더미 패드들(270)은 접착 필름들에 의해 절연막 패턴(254) 상에 각각 부착될 수 있다.
제2 더미 패드들(270)은 제2 반도체 칩(200)의 주변 영역에 부착되어 제2 반도체 칩(200)이 적층될 때 발생되는 휨(warpage)을 방지할 수 있다. 예를 들면, 제2 더미 패드(270)는 실리콘 또는 폴리머 물질을 포함할 수 있다.
도 3에 도시된 바와 같이, 제2 반도체 칩(200) 상의 제2 더미 패드(270)의 높이(H1)는 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이의 갭(G1)의 60% 내지 90%일 수 있다. 제2 더미 패드(270)의 높이(H1)는 제2 반도체 칩(200) 및 제3 반도체 칩(300) 사이의 갭(G1)을 고려하여 결정될 수 있다. 제2 더미 패드(270)의 높이(H1)는 5㎛ 내지 10㎛의 범위 이내에 있을 수 있다. 제2 더미 패드(270)의 폭(W4)은 30㎛ 내지 150㎛의 범위 이내에 있을 수 있다.
제3 반도체 칩(300)은 제3 기판(310)의 제2 면(314)으로부터 기 설정된 깊이로 형성된 제3 리세스들(350)을 포함할 수 있다. 제3 관통 전극(340)의 일단부는 제3 리세스(350)의 저면으로부터 노출될 수 있다. 제6 접속 단자들(362)은 제3 리세스들(350) 내의 제3 관통 전극들(340) 상에 각각 배치될 수 있다. 제6 접속 단자들(362)은 제3 관통 전극들(340)과 전기적으로 각각 연결될 수 있다.
제4 반도체 칩(400)은 제4 기판(410), 제4 층간 절연막, 복수 개의 제7 접속 단자들(430), 복수 개의 제4 관통 전극들(440) 및 복수 개의 제8 접속 단자들(462)을 포함할 수 있다. 또한, 제4 반도체 칩(400)은 제7 접속 단자들(430) 상에 각각 구비되는 제4 도전성 접속 부재들(480)을 더 포함할 수 있다. 제4 반도체 칩(400)은 제4 도전성 접속 부재들(480)을 매개로 하여 제3 반도체 칩(300) 상에 실장될 수 있다. 예를 들면, 제4 도전성 접속 부재들(480)은 솔더 범프들과 같은 도전성 범프들을 포함할 수 있다.
제4 도전성 접속 부재(480)는 제3 리세스(350) 내의 제6 접속 단자(362) 상에 접속될 수 있다. 제6 접속 단자(362)의 상부면은 제3 기판(310)의 제2 면(314)보다 낮은 위치에 있으므로, 제4 도전성 접속 부재(480)의 적어도 일부는 제3 리세스(350) 내에 배치되어 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이의 갭을 감소시킬 수 있다.
제4 반도체 칩(400)은 제4 기판(410)의 제2 면(414)으로부터 기 설정된 깊이로 형성된 제4 리세스들(450)을 포함할 수 있다. 제4 관통 전극(440)의 일단부는 제4 리세스(450)의 저면으로부터 노출될 수 있다. 제8 접속 단자들(462)은 제4 리세스들(450) 내의 제4 관통 전극들(440) 상에 각각 배치될 수 있다. 제8 접속 단자들(462)은 제4 관통 전극들(440)과 전기적으로 각각 연결될 수 있다.
제5 반도체 칩(500)은 제5 기판(510), 제5 층간 절연막 및 복수 개의 제9 접속 단자들(530)을 포함할 수 있다. 또한, 제5 반도체 칩(500)은 제9 접속 단자들(530) 상에 각각 구비되는 제5 도전성 접속 부재들(580)을 더 포함할 수 있다. 제5 반도체 칩(500)은 제5 도전성 접속 부재들(580)을 매개로 하여 제4 반도체 칩(400) 상에 실장될 수 있다. 예를 들면, 제5 도전성 접속 부재들(580)은 솔더 범프들과 같은 도전성 범프들을 포함할 수 있다.
제5 도전성 접속 부재(580)는 제4 리세스(450) 내의 제8 접속 단자(462) 상에 접속될 수 있다. 제8 접속 단자(462)의 상부면은 제4 기판(410)의 제2 면(414)보다 낮은 위치에 있으므로, 제5 도전성 접속 부재(580)의 적어도 일부는 제4 리세스(450) 내에 배치되어 제4 반도체 칩(400)과 제5 반도체 칩(500) 사이의 갭을 감소시킬 수 있다.
상술한 바와 같이, 반도체 패키지(10)는 제1 반도체 칩(100) 상에 순차적으로 적층되며 제2 내지 제5 도전성 접속 부재들(280, 380, 480, 580)에 의해 서로 전기적으로 연결되는 제2 내지 제5 반도체 칩들(200, 300, 400, 500)을 포함할 수 있다. 제2 내지 제4 반도체 칩들(200, 300, 400)은 기판의 후면으로부터 기 설정된 깊이로 형성되며 저면을 통해 상기 관통 전극의 일단부를 노출시키는 제2 내지 제4 리세스들(250, 350, 450)을 각각 포함할 수 있다. 각 리세스(250, 350, 450) 내에는 상기 관통 전극들과 전기적으로 연결되는 접속 단자(262, 362, 462)가 배치될 수 있다.
제3 내지 제5 도전성 접속 부재들(380, 480, 580)의 적어도 일부는 각 리세스(250, 350, 450) 내에 수용되고 접속 단자(262, 362, 462)와 접합될 수 있다. 접속 단자(262, 362, 462)의 상부면은 상기 기판의 후면보다 낮은 위치에 있으므로, 상기 도전성 접속 부재의 적어도 일부는 상기 리세스 내에 배치되어 상기 반도체 칩들 사이의 갭을 감소시킬 수 있다. 따라서, 반도체 패키지(10)의 전체 두께를 감소시킬 수 있다.
또한, 상기 접속 단자들에 접합되는 상기 도전성 접속 부재들의 적어되 일부분들은 상기 리세스들 내에 각각 수용되므로, 상기 도전성 접속 부재들 사이에 쇼트가 발생하는 것을 방지할 수 있다.
더욱이, 제2, 제3 및 제4 반도체 칩들(200, 300, 400) 각각은 상기 기판의 후면 상의 주변 영역에 이격 배치되는 복수 개의 더미 패드들(270, 370, 470)을 더 포함할 수 있다. 상기 더미 패드들은 주변 영역에 부착되어 반도체 칩들 사이의 갭을 확보하고 적층될 때 발생되는 휨(warpage)을 방지할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 22는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 7 내지 도 12는 도 6의 C 부분을 나타내는 확대 단면도들이다. 도 18은 도 17의 D 부분을 나타내는 확대 단면도이다. 도 19는 도 17의 E 부분을 나타내는 확대 단면도이다.
도 4 내지 도 12를 참조하면, 먼저, 제2 웨이퍼(W2)의 제2 면(214)에 복수 개의 제4 접속 단자들(262)을 형성할 수 있다.
도 4에 도시된 바와 같이, 제2 기판(210), 제2 층간 절연막, 복수 개의 제3 접속 단자들(230) 및 복수 개의 제2 관통 전극들(240)을 포함하는 제2 웨이퍼(W2)가 제공될 수 있다. 상기 층간 절연막은 제2 기판(210)의 제1 면(212), 즉, 활성면 상에 구비될 수 있다. 제3 접속 단자(230)는 상기 층간 절연막의 최외각 절연층 상에 구비될 수 있다. 제3 접속 단자(230)는 제2 웨이퍼(W2)의 전면으로부터 노출된 금속 포스트(metal post)를 포함할 수 있다. 제3 접속 단자(230)는 범프(bump)로서의 구리(Cu)를 포함할 수 있다.
제2 기판(210)은 회로 패턴들 및 셀들이 형성된 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 영역(SA)을 포함할 수 있다. 후술하는 바와 같이, 제2 기판(210)은 제2 웨이퍼(W2)의 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 영역(SA)을 따라 절단되어 제2 반도체 칩들로 개별화될 수 있다.
예를 들면, 제2 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 제2 기판(210)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
제2 기판(210)의 상기 활성면 상에 구비된 회로 패턴들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다.
상기 제2 층간 절연막은 제2 기판(210)의 상기 활성면 상에 형성될 수 있다. 상기 제2 층간 절연막은 복수 개의 절연막들 및 상기 절연막들 내에 배선들을 포함할 수 있다. 상기 배선은 상기 절연막들 내에 각각 형성된 금속 배선들 및 콘택들을 포함할 수 있다. 최외곽 절연막에 구비된 상기 금속 배선의 적어도 일부분은 제3 접속 단자(230)가 배치되는 랜딩 패드로서의 역할을 수행할 수 있다. 제3 접속 단자(230)는 제2 웨이퍼(W2)의 전면(이하에서는, 설명의 편의를 위하여 제2 기판(210)의 제1 면(212)이라 함)에 구비될 수 있다.
도 4에 도시된 바와 같이, 제2 관통 전극(240)은 제2 기판(210)의 일부를 관통하도록 구비될 수 있다. 제2 관통 전극(240)은 제2 기판(210)의 제1 면(212)으로부터 수직 방향으로 소정의 깊이만큼 연장할 수 있다. 따라서, 제2 관통 전극(240)의 상기 제1 단부는 제2 기판(210)의 제1 면(212)으로부터 노출되고, 제2 관통 전극(240)의 상기 제2 단부는 제2 기판(210)의 제2 면(214)으로부터 노출되지 않을 수 있다. 제2 관통 전극(240)의 상기 제1 단부는 상기 제2 층간 절연막의 상기 배선을 통해 제3 접속 단자(230)에 전기적으로 연결될 수 있다.
도 5에 도시된 바와 같이, 제2 관통 전극(240)의 상기 제2 단부가 노출되지 않도록 제2 기판(210)의 제2 면(214)을 부분적으로 제거할 수 있다.
구체적으로, 기판 지지 시스템(WSS)을 이용하여 제2 기판(210)의 후면, 즉, 제2 면(214)을 연마할 수 있다. 접착 필름을 이용하여 캐리어 기판 상에 제2 웨이퍼(W2)를 부착시킨 후, 제2 관통 전극(240)의 상기 제2 단부가 노출되지 않도록 제2 기판(210)의 제2 면(214)을 제거할 수 있다.
제2 기판(210)의 제2 면(214)은 화학 기계적 연마(CMP, chemical mechanical polishing) 공정과 같은 그라인딩 공정에 의해 부분적으로 제거될 수 있다. 이에 따라, 제2 기판(210)의 두께를 원하는 두께로 감소시킬 수 있다. 예를 들면, 제2 기판(210)은 약 50㎛ 내지 100㎛의 두께 범위를 가질 수 있다. 제2 관통 전극(240)의 상기 제2 단부는 기판(210)의 제2 면(214)으로부터 소정의 깊이(예를 들면, 3㎛ 내지 5㎛)만큼 매립될 수 있다.
도 6 및 도 7에 도시된 바와 같이, 제2 기판(210)의 제2 면(214)에 제2 관통 전극들(240)의 상기 제2 단부들을 각각 노출시키는 제2 리세스들(250)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 웨이퍼(W2)의 후면 상에 플라즈마 식각 공정을 수행하여 제2 리세스들(250)을 형성할 수 있다.
구체적으로, 제2 기판(210)의 제2 면(214) 상에 리세스 영역들을 노출시키기 위한 개구부들(22)을 갖는 포토레지스트 패턴(20)을 형성한 후, 제2 웨이퍼(W2)를 플라즈마 처리 장치 내로 로딩한 후, 제2 웨이퍼(W2) 상에 공정 가스를 공급할 수 있다. 상기 공정 가스는 아르곤(Ar) 가스, 수소(H2) 가스, 질소(N2) 가스 등을 포함할 수 있다. 상기 플라즈마 처리 장치는 유도 결합형 플라즈마(ICP, induced coupled plasma) 챔버, 용량 결합형 플라즈마(CCP, capacitively coupled plasma) 챔버 등을 포함할 수 있다.
소정의 주파수(예를 들면, 13.56 MHz)를 갖는 고주파 전력이 상부 전극에 인가되면, 상기 상부 전극에 의해 유도된 전자기장이 상기 챔버 내로 분사된 공정 가스로 인가되어 플라즈마가 생성될 수 있다. 상기 플라즈마 식각 공정은 제2 관통 전극들(240)의 상기 제2 단부들이 노출될 때까지 수행되어 제2 리세스들(250)을 형성할 수 있다.
이에 따라, 상기 플라즈마 식각 공정에 의해, 제2 기판(212)의 제2 면(214)에 제2 관통 전극들(240)의 상기 제2 단부들을 노출시키는 제2 리세스들(250)이 형성될 수 있다.
예를 들면, 제2 관통 전극(240)은 제1 직경(W1)을 가질 수 있다. 제1 직경(W1)은 3㎛ 내지 20㎛의 범위 이내에 있을 수 있다. 제2 리세스(250)는 제1 직경(W1)보다 큰 제2 직경(W2)을 가질 수 있다. 제2 직경(W2)은 12㎛ 내지 30㎛의 범위 이내에 있을 수 있다. 제2 리세스(250)는 제2 기판(210)의 제2 면(214)으로부터 제1 깊이(D1)를 가질 수 있다. 제1 깊이(D1)는 3㎛ 내지 10㎛의 범위 이내에 있을 수 있다. 제2 관통 전극(240)의 상기 제2 단부와 제2 리세스(250) 저면의 둘레 부분까지의 거리(L)는 1㎛ 내지 5㎛의 범위 이내에 있을 수 있다.
도 8 및 도 9에 도시된 바와 같이, 제2 기판(210)의 제2 면(214) 상에 제2 관통 전극(240)을 노출시키는 절연막 패턴(254)를 형성할 수 있다.
구체적으로, 제2 기판(210)의 제2 면(214) 상에 절연막(252)을 형성하고, 절연막(252) 상에 제2 관통 전극 영역을 노출시키는 개구부(32)를 갖는 포토레지스트 패턴(30)을 형성할 수 있다.
예를 들면, 절연막(252)은 산화물, 질화물 등을 포함할 수 있다. 이들을 단독 또는 이들을 혼합하여 사용할 수 있다. 또한, 절연막(252)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 이와 다르게, 절연막(252)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다.
이어서, 포토레지스트 패턴(30)을 식각 마스크로 이용하여 절연막(252)을 패터닝하여 제2 접속 패드(240)를 노출시키는 절연막 패턴(254)을 형성할 수 있다.
도 10에 도시된 바와 같이, 절연막 패턴(254) 상에 시드층(260)을 형성하고, 제2 기판(210)의 제2 면(214) 상에 제2 관통 전극(240) 상의 시드층(260) 영역을 노출시키는 개구(42)를 갖는 포토레지스트 패턴(40)을 형성할 수 있다.
시드층(260)은 티타늄/구리(Ti/Cu), 니켈/금(Ni/Au), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 시드층(260)은 스퍼터링 공정에 의해 형성될 수 있다.
제2 기판(210)의 제2 면(214) 상에 포토레지스트막을 형성한 후, 상기 포토레지스트막 상에 노광 공정을 수행하여 제2 리세스(250) 내의 제2 관통 전극(240) 상의 시드층 영역을 노출시키는 개구(42)를 갖는 포토레지스트 패턴(40)을 형성할 수 있다.
도 11 및 도 12에 도시된 바와 같이, 제2 리세스들(250) 내에 제2 관통 전극들(240) 상에 제4 접속 단자들(262)을 각각 형성할 수 있다. 제4 접속 단자들(262)은 제2 관통 전극들(240)과 각각 전기적으로 연결될 수 있다.
구체적으로, 포토레지스트 패턴(40)의 개구(42) 내의 시드층(260) 상에 제4 접속 단자(262)를 형성할 수 있다. 예를 들면, 제4 접속 단자(262)는 도금 공정에 의해 형성될 수 있다. 이어서, 포토레지스트 패턴(40)을 제2 기판(210)으로부터 제거하고, 포토레지스트 패턴(40) 하부의 시드층(260)의 일부를 제거하여 시드층 패턴(261)을 형성할 수 있다.
제4 접속 단자(262)는 제2 리세스(250) 내의 제2 관통 전극(240) 상에 형성될 수 있다. 제4 접속 단자(262)는 제1 직경(W1)보다 크고 제2 직경(W2)보다 작은 제3 직경(W3)을 가질 수 있다. 제3 직경(W2)은 10㎛ 내지 25㎛의 범위 이내에 있을 수 있다. 제2 관통 전극(240)으로부터 제4 접속 단자(260)의 높이는 제2 리세스(250)의 제1 깊이(D1)보다 작을 수 있다. 제4 접속 단자(262)의 상부면은 제2 기판(210)의 제2 면(214)으로부터 제2 깊이(D2)를 가질 수 있다.
이에 따라, 제2 기판(210)의 제2 면(214)에 형성된 제2 리세스(250)의 저면을 통해 노출된 제2 관통 전극(240) 상에 제4 접속 단자(262)를 형성할 수 있다.
도 13을 참조하면, 제2 기판(210)의 제2 면(214) 상에 제2 더미 패드들(270)을 형성하고, 제2 기판(210)의 제1 면(212) 상의 제3 접속 단자들(230) 상에 제2 도전성 접속 부재들(280)을 형성할 수 있다.
제2 더미 패드들(270)은 제2 기판(210)의 다이 영역(DA)의 주변 영역에 배열될 수 있다. 제2 더미 패드들(270)은 다이 영역(DA)의 주변 영역을 따라 이격 배열될 수 있다. 제2 더미 패드들(270)은 제2 기판(210)의 제2 면(214) 상의 절연막 패턴(254) 상에 형성될 수 있다. 제2 더미 패드들(270)은 접착 필름들에 의해 절연막 패턴(254) 상에 각각 부착될 수 있다.
제2 더미 패드들(270)은 다이 영역(DA)의 주변 영역에 부착되어 개별화된 제2 반도체 칩이 적층될 때 발생되는 휨(warpage)을 방지할 수 있다. 예를 들면, 제2 더미 패드(270)는 실리콘 또는 폴리머 물질을 포함할 수 있다.
이어서, 제3 접속 단자들(230) 상에 제2 도전성 접속 부재들(280)을 형성할 수 있다. 예를 들면, 제2 도전성 접속 부재(280)은 솔더 범프를 포함할 수 있다. 이와 다르게, 제2 도전성 접속 부재들(280)은 도 3에서 제3 접속 단자들(230)을 형성할 때 함께 형성될 수 있다.
도 14를 참조하면, 제2 웨이퍼(W2)를 스크라이브 영역(SA)을 따라 절단하여 개별화된 제2 반도체 칩(200)을 형성할 수 있다.
도 15 및 도 16을 참조하면, 제1 웨이퍼(W1)의 제1 기판(110) 상에 제2 반도체 칩(200)을 적층시킬 수 있다.
예시적인 실시예들에 있어서, 제1 웨이퍼(W1)는 제1 기판(110), 제1 층간 절연막, 복수 개의 제1 접속 단자들(130), 복수 개의 제1 관통 전극들(140) 및 복수 개의 제2 접속 단자들(162)를 포함할 수 있다. 또한, 제1 웨이퍼(W1)는 제1 접속 단자들(130) 상에 각각 구비되는 제1 도전성 접속 부재들(180)을 더 포함할 수 있다.
제1 기판(110)은 회로 패턴들 및 셀들이 형성된 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 영역(SA)을 포함할 수 있다. 후술하는 바와 같이, 제1 기판(110)은 제1 웨이퍼(W1)의 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 영역(SA)을 따라 절단되어 제1 반도체 칩들로 개별화될 수 있다.
상기 제1 층간 절연막은 제1 기판(110)의 제1 면(112), 즉 활성면 상에 형성될 수 있다. 상기 제1 층간 절연막은 복수 개의 절연막들 및 상기 절연막들 내에 배선들을 포함할 수 있다. 상기 배선은 상기 절연막들 내에 각각 형성된 금속 배선들 및 콘택들을 포함할 수 있다. 최외곽 절연막에 구비된 상기 금속 배선의 적어도 일부분은 제1 접속 단자(130)가 배치되는 랜딩 패드로서의 역할을 수행할 수 있다. 제1 접속 단자(130)는 제1 웨이퍼(W1)의 전면(이하에서는, 설명의 편의를 위하여 제1 기판(110)의 제1 면(112)이라 함)에 구비될 수 있다.
제1 관통 전극(140)은 제1 기판(110)을 관통하도록 구비될 수 있다. 제1 관통 전극(140)의 제1 단부는 제1 기판(110)의 제1 면(112)으로부터 노출되고, 제1 관통 전극(140)의 제2 단부는 제1 기판(110)의 제2 면(114)으로부터 노출될 수 있다. 제1 관통 전극(140)은 상기 제1 층간 절연막의 상기 배선을 통해 제1 접속 단자(130)에 전기적으로 연결될 수 있다.
제2 접속 단자들(162)은 제1 기판(110)의 제2 면(114) 상에 구비되고 제1 관통 전극(140)과 전기적으로 연결될 수 있다. 제2 접속 단자들(162)은 제1 기판(110)의 제2 면(114)으로부터 노출된 제1 관통 전극들(140) 상에 각각 배치될 수 있다.
이어서, 기판 지지 시스템(WSS)을 이용하여 제1 웨이퍼(W1) 상에 제2 반도체 칩(200)을 적층시킬 수 있다.
접착 필름(F)을 이용하여 캐리어 기판(C) 상에 제1 웨이퍼(W1)를 부착시킨 후, 제1 웨이퍼(W1)의 다이 영역(DA) 상에 제2 반도체 칩(200)을 적층시킬 수 있다.
도 16에 도시된 바와 같이, 제1 웨이퍼(W1)의 다이 영역(DA)은 제2 반도체 칩(200)의 보다 큰 평면적을 가질 수 있다. 따라서, 평면도에서 보았을 때, 제1 웨이퍼(W1)의 다이 영역(DA)의 주변 영역은 제2 반도체 칩(200)의 바깥으로 노출될 수 있다.
제2 반도체 칩(200)은 제2 도전성 접속 부재들(280)을 통해 제1 웨이퍼(W1) 상에 적층될 수 있다. 제2 반도체 칩(200)은 매스 리플로우 공정(mas reflow process)에 의해 제1 웨이퍼(W1) 상에 본딩될 수 있다. 제1 웨이퍼(W1)의 제2 접속 단자(162) 및 제2 반도체 칩(200)의 제3 접속 단자(230)는 제2 도전성 접속 부재(280)에 의해 본딩될 수 있다.
도 17 내지 도 19를 참조하면, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 적층시킬 수 있다.
먼저, 도 4 내지 도 14를 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 개별화된 제3 반도체 칩(300)을 형성한 후, 제3 반도체 칩(300)을 제2 반도체 칩(200) 상에 적층시킬 수 있다.
예시적인 실시예들에 있어서, 제3 반도체 칩(300)는 제3 기판(310), 제3 층간 절연막(320), 복수 개의 제5 접속 단자들(330), 복수 개의 제3 관통 전극들(340) 및 복수 개의 제6 접속 단자들(362)를 포함할 수 있다. 또한, 제3 반도체 칩(300)은 제5 접속 단자들(330) 상에 각각 구비되는 제3 도전성 접속 부재들(380)을 더 포함할 수 있다.
제3 층간 절연막(320)은 제3 기판(310)의 제1 면(312), 즉 활성면 상에 형성될 수 있다. 제3 층간 절연막(320)은 복수 개의 절연막들(320a, 320b, 320c, 320d, 320e) 및 상기 절연막들 내에 배선들(322)을 포함할 수 있다. 배선(322)은 절연막들(320a, 320b, 320c, 320d, 320e) 내에 각각 형성된 제1 금속 배선(322a), 제1 콘택(322b), 제2 금속 배선(322c), 제2 콘택(322d) 및 제3 금속 배선(322e)을 포함할 수 있다. 제3 층간 절연막(320)의 최외곽 절연막에 구비된 제3 금속 배선(322e)의 적어도 일부분은 제5 접속 단자(330)가 배치되는 랜딩 패드로서의 역할을 수행할 수 있다. 제5 접속 단자(330)는 제3 반도체 칩(300)의 전면(이하에서는, 설명의 편의를 위하여 제3 기판(310)의 제1 면(312)이라 함)에 구비될 수 있다.
제3 관통 전극(340)은 제3 기판(310)을 관통하도록 구비될 수 있다. 제3 관통 전극(340)의 제1 단부는 제3 기판(310)의 제1 면(312)으로부터 노출되고, 제3 관통 전극(340)의 제2 단부는 제3 기판(310)의 제2 면(314)으로부터 노출될 수 있다. 제3 관통 전극(340)은 제3 층간 절연막(320)의 상기 배선을 통해 제3 접속 단자(330)에 전기적으로 연결될 수 있다.
제6 접속 단자들(362)은 제3 기판(310)의 제2 면(314)에 형성된 제3 리세스(350) 내에 구비되고 제3 관통 전극(440)과 전기적으로 연결될 수 있다. 제6 접속 단자들(362)은 제3 기판(310)의 제2 면(314)에 형성된 제3 리세스(350)의 저면을 통해 노출된 제3 관통 전극들(340) 상에 각각 배치될 수 있다.
도 17에 도시된 바와 같이, 제3 반도체 칩(300)은 제3 도전성 접속 부재들(380)을 통해 제2 반도체 칩(200) 상에 적층될 수 있다. 제3 반도체 칩(300)은 매스 리플로우 공정(mas reflow process)에 의해 제2 반도체 칩(200) 상에 본딩될 수 있다. 제2 반도체 칩(200)의 제4 접속 단자(262) 및 제3 반도체 칩(300)의 제5 접속 단자(330)는 제3 도전성 접속 부재(380)에 의해 본딩될 수 있다.
도 18에 도시된 바와 같이, 제3 도전성 접속 부재(380)는 제2 리세스(250) 내의 제4 접속 단자(262) 상에 접속될 수 있다. 제4 접속 단자(262)의 상부면은 제2 기판(210)의 제2 면(214)보다 낮은 위치에 있으므로, 제3 도전성 접속 부재(380)의 적어도 일부는 제2 리세스(250) 내에 배치되어 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이의 갭(G1)을 감소시킬 수 있다. 예를 들면, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이의 갭(G1)은 8㎛ 내지 20㎛의 범위 이내에 있을 수 있다.
도 19에 도시된 바와 같이, 제2 반도체 칩(200) 상의 제2 더미 패드(270)의 높이(H1)는 갭(G1)의 60% 내지 90%일 수 있다. 제2 더미 패드(270)의 높이(H1)는 제2 반도체 칩(200) 및 제3 반도체 칩(300) 사이의 갭(G1)을 고려하여 결정될 수 있다. 제2 더미 패드(270)의 높이(H1)는 5㎛ 내지 10㎛의 범위 이내에 있을 수 있다. 제2 더미 패드(270)의 폭(W4)은 30㎛ 내지 150㎛의 범위 이내에 있을 수 있다.
도 20을 참조하면, 제3 반도체 칩(300) 상에 제4 반도체 칩(400) 및 제5 반도체 칩(500)을 순차적으로 적층시킬 수 있다.
먼저, 도 3 내지 도 13을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 제4 반도체 칩(400) 및 제5 반도체 칩(500)을 각각 형성한 후, 제4 반도체 칩(400) 및 제5 반도체 칩(500)을 제3 반도체 칩(300) 상에 순차적으로 적층시킬 수 있다.
제4 반도체 칩(400)은 제4 도전성 접속 부재들(480)을 통해 제3 반도체 칩(300) 상에 적층될 수 있다. 제4 반도체 칩(400)은 매스 리플로우 공정(mas reflow process)에 의해 제3 반도체 칩(300) 상에 본딩될 수 있다. 제3 반도체 칩(300)의 제6 접속 단자(362) 및 제4 반도체 칩(400)의 제7 접속 단자(430)는 제4 도전성 접속 부재(480)에 의해 본딩될 수 있다.
제4 도전성 접속 부재(480)는 제3 리세스(350) 내의 제6 접속 단자(362) 상에 접속될 수 있다. 제6 접속 단자(362)의 상부면은 제3 기판(310)의 제2 면(314)보다 낮은 위치에 있으므로, 제4 도전성 접속 부재(480)의 적어도 일부는 제3 리세스(350) 내에 배치되어 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이의 갭을 감소시킬 수 있다.
또한, 제3 더미 패드들(370)은 제3 반도체 칩(300)의 주변 영역에 배열될 수 있다. 제3 더미 패드들(370)은 주변 영역을 따라 이격 배열될 수 있다. 제3 더미 패드들(370)은 주변 영역에 부착되어 상기 제4 반도체 칩이 적층될 때 발생되는 휨(warpage)을 방지할 수 있다.
유사하게, 제5 반도체 칩(500)은 제5 도전성 접속 부재들(580)을 통해 제4 반도체 칩(400) 상에 적층될 수 있다. 제5 반도체 칩(500)은 매스 리플로우 공정(mas reflow process)에 의해 제4 반도체 칩(400) 상에 본딩될 수 있다. 제4 반도체 칩(400)의 제8 접속 단자(462) 및 제5 반도체 칩(500)의 제9 접속 단자(530)는 제5 도전성 접속 부재(580)에 의해 본딩될 수 있다.
제5 도전성 접속 부재(580)는 제4 리세스(450) 내의 제8 접속 단자(462) 상에 접속될 수 있다. 제8 접속 단자(462)의 상부면은 제4 기판(410)의 제2 면(414)보다 낮은 위치에 있으므로, 제5 도전성 접속 부재(580)의 적어도 일부는 제4 리세스(450) 내에 배치되어 제4 반도체 칩(400)과 제5 반도체 칩(500) 사이의 갭을 감소시킬 수 있다.
또한, 제4 더미 패드들(470)은 제4 반도체 칩(400)의 주변 영역에 배열될 수 있다. 제4 더미 패드들(470)은 주변 영역을 따라 이격 배열될 수 있다. 제4 더미 패드들(470)은 주변 영역에 부착되어 상기 제5 반도체 칩이 적층될 때 발생되는 휨(warpage)을 방지할 수 있다.
도 21을 참조하면, 제1 웨이퍼(W1) 상에 제2 내지 제5 반도체 칩들(200, 300, 400, 500)의 측면들을 커버하는 몰딩 부재(600)를 형성할 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(600)는 제1 내지 제5 반도체 칩들(100, 200, 300, 400, 500) 사이의 갭들을 채우도록 형성될 수 있다. 몰딩 부재(600)는 제5 반도체 칩(500)의 상부면을 노출시킬 수 있다. 몰딩 부재(600)는 에폭시 몰딩 컴파운드(EMC)와 같은 폴리머 물질을 사용하여 형성할 수 있다.
이와 다르게, 제1 내지 제5 반도체 칩들(100, 200, 300, 400, 500) 사이의 갭들을 언더필 부재들 또는 접착 필름들에 의해 채워질 수 있다.
도 22를 참조하면, 제1 웨이퍼(W1)를 절단 영역(CA)을 따라 절단하여 제1 반도체 칩(100)을 형성하고, 몰딩 부재(600)도 함께 절단하여 도 1의 반도체 패키지(10)를 완성할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 패키지
100, 200, 300, 400, 500: 반도체 칩
110, 210, 310, 410, 510: 기판
130, 162, 230, 262, 330, 362, 430, 462, 530: 접속 단자
140, 240, 340, 440: 관통 전극
180, 280, 380, 480, 580: 도전성 접속 부재
250, 350, 450: 리세스
270, 370, 470: 더미 패드
600: 몰딩 부재

Claims (10)

  1. 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 제1 기판, 상기 제1 면 상에 구비된 제1 접속 단자, 상기 제1 기판을 관통하며 상기 제1 접속 단자와 전기적으로 연결되는 제1 관통 전극, 상기 제2 면으로부터 기 설정된 깊이로 형성되며 저면을 통해 상기 제1 관통 전극의 일단부를 노출시키는 제1 리세스, 및 상기 제1 리세스 내부에 구비되며 상기 제1 관통 전극과 전기적으로 연결되는 제2 접속 단자를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제2 면 상에 적층되고, 상기 제2 면을 향하는 제3 면 및 상기 제3 면에 반대하는 제4 면을 갖는 제2 기판 및 상기 제3 면 상에 구비된 제3 접속 단자를 포함하는 제2 반도체 칩; 및
    상기 제2 접속 단자 및 상기 제3 접속 단자 사이에 개재되며, 적어도 일부가 상기 제1 리세스 내에 수용되는 도전성 접속 부재를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제2 접속 단자의 상부면은 상기 제1 기판의 상기 제2 면보다 낮은 위치에 구비되는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제1 관통 전극은 제1 폭을 가지며, 상기 제1 리세스는 상기 제1 폭보다 큰 제2 폭을 갖는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 제1 리세스의 상기 제2 폭은 12㎛ 내지 30㎛의 범위 이내에 있는 반도체 패키지.
  5. 제 3 항에 있어서, 상기 제2 접속 단자는 상기 제1 폭보다 크고 상기 제2 폭보다 작은 제3 폭을 갖는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제1 리세스의 깊이는 3㎛ 내지 10㎛의 범위 이내에 있는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1 반도체 칩은 상기 제2 면 상의 주변 영역에 이격 배치되는 복수 개의 더미 패드들을 더 포함하는 반도체 패키지.
  8. 제 8 항에 있어서, 상기 더미 패드의 상기 제2 면으로부터의 높이는 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 갭의 60% 내지 90% 이내에 있는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 갭은 8㎛ 내지 20㎛의 범위 이내에 있는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 제1 반도체 칩은 상기 제1 기판의 상기 제1 면 상에 구비되는 제1 층간 절연막을 포함하고,
    상기 제1 접속 단자는 상기 제1 층간 절연막 상에 구비되고,
    상기 제1 접속 단자는 상기 제1 층간 절연막 내의 배선에 의해 상기 제1 관통 전극과 전기적으로 연결되는 반도체 패키지.
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