CN115966512A - 半导体结构及其制作方法以及封装系统 - Google Patents

Abstract

本公开实施例公开了一种半导体结构及其制作方法以及一种封装系统，所述制作方法包括：提供第一基板，第一基板包括相对的第一表面和第二表面；在第一基板的第一表面形成第一导电通道；其中，第一导电通道至少贯穿部分厚度的第一基板；在第一基板上的第一表面上形成第二基板；在第二基板中形成第二导电通道；其中，第二导电通道至少贯穿部分厚度的第二基板；在第一导电通道和第二导电通道之间形成第一导电部；其中，第一导电部位于第一基板和/或第二基板中；第一导电部的径宽大于第一导电通道的径宽及第二导电通道的径宽；第一导电通道和第二导电通道通过第一导电部电连接。

Description

半导体结构及其制作方法以及封装系统

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法以及一种封装系统。

背景技术

随着半导体技术的发展，集成电路的特征尺寸不断缩小，器件互连密度不断提高。传统的二维封装已经不能满足业界的需求，因此采取贯穿转接板或者封装基板的贯穿硅通孔的方式来实现封装件的电信号互联。贯穿硅通孔以其短距离互联，高密度集成以及低成本等技术优势，逐渐引领了封装技术发展的趋势。然而，转接板或者封装基板的厚度越来越大，转接板或者封装基板的堆叠层数越来越多时，贯穿硅通孔的深宽比也越来越大，可能会带来电连接性能降低等低良率问题。如何提高良率成为亟待解决的问题。

发明内容

根据本公开实施例的第一方面，提供一种半导体结构的制作方法，包括：

提供第一基板，所述第一基板包括相对的第一表面和第二表面；

在所述第一基板的所述第一表面形成第一导电通道；其中，所述第一导电通道至少贯穿部分厚度的所述第一基板；

在所述第一基板的所述第一表面上形成第二基板；

在所述第二基板中形成第二导电通道；其中，所述第二导电通道至少贯穿部分厚度的所述第二基板；

在所述第一导电通道和所述第二导电通道之间形成第一导电部；其中，所述第一导电部位于所述第一基板和/或所述第二基板中；所述第一导电部的径宽大于所述第一导电通道的径宽及所述第二导电通道的径宽；所述第一导电通道和所述第二导电通道通过所述第一导电部电连接。

根据本公开实施例的第二方面，提供一种半导体体结构，包括：

第一基板，包括相对的第一表面和第二表面；

第一导电通道，位于所述第一基板的所述第一表面，且至少贯穿部分厚度的所述第一基板；

第二基板，位于所述第一基板的所述第一表面上；

第二导电通道，至少贯穿部分厚度的所述第二基板；

至少一个第一导电部，位于所述第一导电通道和所述第二导电通道之间；其中，所述第一导电部位于所述第一基板和/或所述第二基板中；所述第一导电部的径宽大于所述第一导电通道的径宽及所述第二导电通道的径宽；所述第一导电通道和所述第二导电通道通过所述第一导电部电连接。

根据本公开实施例的第三方面，提供一种封装系统，包括：

一个或者多个半导体芯片；

一个或者多个上述半导体结构，所述半导体结构与所述半导体芯片耦合。

本公开实施例通过在第一导电通道和第二导电通道之间形成第一导电部，第一导电部的径宽大于第一导电通道和第二导电通道的径宽，来降低第一导电通道和第二导电通道的对准难度，提高第一导电通道和第二导电通道的电连接性能，提高制作良率。另一方面，第一导电部位于第一基板和/或第二基板中可以降低半导体结构的整体厚度，提高半导体结构的集成度。

附图说明

图1a至图1f是根据一示例性实施例示出的一种半导体结构的制作方法的示意图；

图2是根据本公开实施例示出的一种半导体结构的制作方法的流程示意图；

图3a至图3f是根据本公开实施例示出的一种半导体结构的制作方法的示意图；

图4a至图4c是根据本公开实施例示出的另一种半导体结构的制作方法的示意图；

图5a至图5b是根据本公开实施例示出的又一种半导体结构的制作方法的示意图；

图6a至图6d是根据本公开实施例示出的还一种半导体结构的制作方法的示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。

在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

随着集成电路集成度的不断提高，多个半导体芯片堆叠的三维(3D)封装架构也逐渐兴起。相较于半导体芯片在同一平面布置的二维封装方式，3D封装架构下的互联层更加复杂，线宽更加小。因此，用于互联层的导电通道径宽也要随之缩小以满足高密度的集成布线要求。

导电通道可以包括贯穿封装基板的导电插塞，导电通道的形成方法包括：先形成贯穿硅通孔，再以导电材料填充贯穿硅通孔以形成导电通道。随着导电通道径宽的减小，使得贯穿硅通孔的深宽比增大，贯穿硅通孔的蚀刻工艺难度也随之增大。为了给予半导体芯片足够的机械支撑，也为了匹配制造工艺中常规的传片方式和夹持工具，封装基板需要一定的厚度，而这又会进一步增加贯穿硅通孔的深宽比，进一步增加蚀刻难度。

图1a至图1f是根据一示例性实施例示出的一种半导体结构的制作方法示意图。该制作方法包括：

步骤一：参照图1a所示，形成贯穿第一基板110第一面的第一开孔111，第一开孔111可贯穿部分厚度的第一基板110，也可完全贯穿第一基板110，第一面可以是第一基板110的上表面；参照图1b所示，以导电材料填充第一开孔111形成第一导电通道112。示例性的，第一基板110可以是转接板或者封装基板，组成材料可包括：硅等半导体材料，氧化铝、玻璃、陶瓷或者有机树脂等绝缘材料。

步骤二，参照图1c所示，在第一基板110的上表面形成第二基板120；参照图1d所示，形成贯穿第二基板120的第二开孔121，第二开孔121的底部显露第一导电通道112。

步骤三，参照图1e所示，以导电材料填充第二开孔121，形成与第一导电通道112电连接的第二导电通道122。

在具体的应用中，图1e所示的半导体结构用于半导体芯片的封装以形成半导体芯片封装系统，再将该封装系统应用于集成电路中。第一基板110和第二基板120用于半导体芯片的承载或者密封，第一导电通道112和第二导电通道122用于耦接半导体芯片或者互联层(例如，重布线层)，使得半导体芯片与外部集成电路形成电信号互联。

在该示例性实施例中，采用第一基板110和第二基板120堆叠，先形成第一开孔111，填充第一开孔111形成第一导电通道112；再形成第二开孔121，然后填充第二开孔121形成第二导电通道122的方式来降低一次性开孔的深宽比，降低蚀刻难度。可以理解的是，第二导电通道122需要与第一导电通道112形成电连接，这就需要在形成图1d所示的第二开孔121时，使第二开孔121对准第一导电通道112，进而使得图1e中形成的第二导电通道122与第一导电通道112在z方向上尽可能的对准，以获得尽可能大的接触面积，提高电连接稳定性。

然而，在实际的制作过程中，第二开孔121和第一导电通道112会存在对准偏差，导致第二导电通道122与第一导电通道112会存在图1f所示的对准偏差，即第二导电通道122在z方向上的中轴线，与第一导电通道112在z方向上的中轴线不在一条直线上且可能存在较大的偏差，这会使得第二导电通道122与第一导电通道112的接触面积减小，降低电连接稳定性，甚至还会引起电连接失败的情形。

有鉴于此，本公开实施例提供一种半导体结构的制作方法。图2是根据本公开实施例示出的一种半导体结构的制作方法的示意图。结合图2、图3a至图3f所示，该制作方法包括以下步骤：

S100：提供第一基板210，第一基板210包括相对的第一表面和第二表面；

S200：参照图3a至图3c所示，在第一基板210的第一表面形成第一导电通道213；其中，第一导电通道213至少贯穿部分厚度的第一基板210；

S300：参照图3d所示，在第一基板210的第一表面上形成第二基板220；

S400：参照图3e和图3f所示，在第二基板220中形成第二导电通道222；其中，第二导电通道222至少贯穿部分厚度的第二基板220；

S500：参照图3f所示，在第一导电通道213和第二导电通道222之间形成第一导电部214；其中，第一导电部214位于第一基板210和/或第二基板220中；第一导电部214的径宽大于第一导电通道213的径宽及第二导电通道222的径宽；第一导电通道213和第二导电通道222通过第一导电部214电连接。

示例性的，第一基板210可包括转接板或者封装基板，第一基板210的组

成材料可包括：硅等半导体材料，氧化铝、玻璃、陶瓷或者有机树脂等绝缘材5料。第一基板210的第一表面可以是第一基板210的上表面，第二表面可以是相对的底表面。第二基板220与第一基板210类似，不再赘述。

示例性的，第一导电通道213和第二导电通道222的组成材料包括：铜、金、银、铝、钛、镍等导电材料。第一导电通道213和第二导电通道222可包括导电插塞，第一导电通道213在平行于第一基板210的平面上的截面可包括：0椭圆形、圆形或者条形。

在一些示例中，第一基板210内可设置互联层(图3c未示出)，第一导电通道213可仅贯穿部分厚度的第一基板210，第一导电通道213与第一基板210内的互联层耦合形成电连接。

在另外一些示例中，可对图3c至图3f中任意一个制作流程的第一基板2105的第二表面进行减薄，直至第一导电通道213从第一基板210的第二表面中显

露。第一导电通道213与第二导电通道222电连接，可实现第一基板210的底表面以及第二基板220的上表面的电信号互联。例如，可在第一基板210的底表面设置第一半导体芯片，第一导电通道213的底部与第一半导体芯片电连接；

在第二基板220的上表面设置第二半导体芯片，第二导电通道222的顶部与第0二半导体芯片电连接，第一导电通道213与第二导电通道222再通过第一导电部214进行电连接，实现第一半导体芯片和第二半导体芯片的电信号互联，以此来实现多个半导体芯片的堆叠封装。

在一些实施例中，参照图3d所示，可以采取低温化学气相沉积、低压化学

气相沉积、快速热化学气相沉积、原子层沉积、等离子体增强化学气相沉积或5者外延生长等工艺，在第一基板210的第一表面形成第二基板220。

在另外一些实施例中，继续参照图3d所示，还可通过键合工艺在第一基板210的第一表面上形成第二基板220，形成方法可包括：提供第二基板220，将第二基板220与第一基板210的第一表面键合。第一基板210和第二基板220的键合可包括混合键合，键合工艺可包括：键合胶粘贴键合或者热压键合。

在一些实施例中，可在第一基板210和第二基板220的待键合表面之间涂布键合胶，通过键合胶实现两个基板的键合固定。

在一些实施例中，可在较高的温度下，对第一基板210或者第二基板220施加压力，使得熔融的键合表面接触，冷却后即可完成键合。

在一些实施中，参照图3e和图3f所示，在z方向上，第一导电通道213和第二导电通道222之间形成有第一导电部214，用以电连接第一导电通道213和第二导电通道222。第一导电部214的组成材料可包括：铜、金、银、铝、钛、镍等导电材料。第一导电通道213、第一导电部214以及第二导电通道222的组成材料可相同，也可不同。

可以理解的是，在x方向上，第一基板210中的第一导电通道213的数量可包括有多个，第二基板220中的第二导电通道222的数量可包括有多个，第一导电部214的数量可包括有多个。

在z方向上，一个第一导电通道213与一个第二导电通道222之间具有一个第一导电部214。例如，第一导电部214位于第一基板210中(图3f示出的)，或者，第一导电部214可位于第二基板220中。

在一些实施例中，在z方向上，一个第一导电通道213与一个第二导电通道222之间可存在一个第一导电部214，第一导电部214的一部分位于第一基板210中，第一导电部214的另外一部分位于第二基板220中，第一导电部214接触电连接第一导电通道213和第二导电通道222。

相较于将第一导电部214形成于第一基板210的第一表面之上，然后在第一导电部214之上再形成第二基板220并在第二基板220中形成第二导电通道222的方案，本公开实施例的第一导电部214形成在第一基板210和/或第二基板220中，利于降低整个半导体结构的厚度，利于提高半导体结构的集成度。

在x方向上，相邻的第一导电通道213之间形成电隔离，相邻的第一导电部214之间形成电隔离。例如，相邻的第一导电通道213之间通过绝缘的第一基板210形成电隔离。还例如，当第一基板210的绝缘性较弱或者含有导电材料时，可在填充第一开孔211和第一凹槽212之前，在第一开孔211的侧壁以及第一凹槽212的侧壁形成电介质层，再填充导电材料形成第一导电通道213和第一导电部214，以电介质层来形成电隔离或者增强第一基板210的电隔离性能。

继续参照图3f所示，本公开实施例中所提到的径宽，可以是指在平行于第一基板210方向上的截面宽度。例如，第一导电部214的径宽，可以是第一导电部214在平行于第一基板210的方向上的截面宽度，该宽度可以是第一导电部214的设计宽度，也可以是第一导电部214经过量测后的平均宽度或者最大宽度。例如，第一导电通道213或者第二导电通道222可包括柱状的导电插塞，其径宽可以是直径的尺寸。

图3f中的第一导电部214的径宽大于第一导电通道213的径宽，且第一导电部214的径宽大于第二导电通道222的径宽；或者第一导电部214在第一基板210上的正投影面积大于第一导电通道213在第一基板210上的正投影面积，且第一导电部214在第一基板210上的正投影面积大于第二导电通道222在第一基板210上的正投影面积。

相较于图1e示出的无导电部的半导体结构，第一导电部214利于第二导电通道222与第一导电通道213的对准，可增大第二导电通道222与第一导电通道213的接触面积，维持第二导电通道222与第一导电通道213的电连接性能良好，减少图1f中出现因第二导电通道222与第一导电通道213的对准偏差引起的电连接失败的几率，提高制作良率。

另一方面，可以理解的是，相较于图1e示出的结构，图3f中的第一导电部214在一定的程度上可以允许第二导电结构与第一导电结构具有更大的对准偏差，以此可以降低第二导电通道222的对准难度，提高第二导电通道222的对准窗口。

在一些实施例中，在形成第二基板220之前，该制作方法包括：

参照图3a所示，形成贯穿第一基板210的第一表面的第一开孔211；

参照图3b所示，在第一开孔211的顶部形成第一凹槽212，第一凹槽212的径宽大于第一开孔211的径宽；

参照图3c所示，在第一开孔211中形成第一导电通道213，在第一凹槽212中至少形成部分第一导电部214。

示例性的，形成第一开孔211和第一凹槽212的工艺可包括：干法蚀刻、湿法蚀刻或者其任意组合。

在该实施例中，以图案化的第一光阻作为掩膜，蚀刻第一基板210的第一表面形成如图3a所示的第一开孔211，接着去除第一开孔211顶部的部分光阻，再蚀刻第一开孔211顶部周围的第一基板210，形成如图3b所示的第一凹槽212。第一凹槽212在第一基板210上的正投影包括：圆形、椭圆形或者矩形；第一凹槽212的立体结构可包括：圆柱状，碗状或者立方体状。

在z方向上，第一凹槽212的深度可小于第一开孔211的深度。以导电材料填充图3b中的第一开孔211和第一凹槽212，形成图3c中所示的第一导电通道213和第一导电部214。

在一些实施例中，结合图3b和图3c所示，形成第一导电通道213和第一导电部214时，可向第一开孔211中填充导电材料，直至填满第一凹槽212。在另外一些实施例中，导电材料填满第一开孔211和第一凹槽212后，会有一部分导电材料覆盖第一基板210的第一表面，可执行化学机械研磨工艺去除覆盖第一基板210的第一表面的部分导电材料，使得形成的第一导电部214的上表面与第一基板210的第一表面平齐，提高第一表面的平坦度，为第二基板220的形成提供平坦的接触面，以提高制作良率。

在另外一些实施例中，可以图案化的第二光阻作为掩膜，蚀刻第一基板210的第一表面形成第一凹槽212，再在第一凹槽212的底部形成第三光阻，以图案化的第三光阻为掩膜蚀刻第一凹槽212底部的第一基板210，以形成第一开孔211。以导电材料填充第一开孔211和第一凹槽212，以形成第一导电导电通道和第一导电部214。

示例性的，导电材料的填充工艺可包括本技术领域所知的任何工艺，包括：

化学气相沉积，原子层沉积、等离子体增强化学气相沉积、物理沉积、溅射或者喷涂等工艺。

在一些实施例中，形成第二导电通道222的方法包括：

参照图3e所示，形成贯穿第二基板220的第二开孔221，第二开孔221的5底部显露第一导电部214；

参照图3f所示，在第二开孔221中形成第二导电通道222。

在第一基板210的第一表面上形成第二基板220后，沿着z方向蚀刻第二基板220，形成贯穿第二基板220的第二开孔221，第二开孔221的底部显露第一导电通道213，以导电材料填充第二开孔221以形成第二导电通道222。

0在一些实施例中，参照图4a所示，在形成第二导电通道222前，在第二开

孔221的顶部形成第二凹槽223；其中，第二凹槽223的底部显露第二开孔221；

第二凹槽223的径宽大于第二开孔221的径宽；

参照图4b所示，该制作方法还包括：

在第二开孔221中形成第二导电通道222，在第二凹槽223中形成第二导5电部224。

在第一基板210的第一表面上形成第二基板220后，形成如图3e所示的第二开孔221，蚀刻第二开孔221的顶部形成第二凹槽223，第二凹槽223的深度可小于第二开孔221的深度。第二凹槽223在所述第一基板210上的正投影包括：圆形、椭圆形或者矩形；第二凹槽223的立体结构可包括圆柱状，碗状或0者立方体状。再以导电材料填充第二开孔221，直至填满第二凹槽223，以形成

第二导电通道222和第二导电部224。

在一些实施例中，参照图4c所示，可在第二导电部224之上再形成一个基板。例如第三基板230。在第三基板230中形成第三导电通道232，第三导电通

道232与第二导电部224电连接。还可在第三导电通道232上形成第三导电部5234，在第三导电部234上再形成第四基板，以此实现在z方向上多个基板的堆

叠，以及实现多个导电通道的堆叠和电连接。在z方向上，在相邻的两个导电通道之间形成导电部来实现电连接，可降低导电通道之间的对准难度，同时提高导电通道之间的电连接性能。本公开实施例对基板的堆叠数量不作限制。

示例性的，参照图4c所示，可采取低温化学气相沉积、低压化学气相沉积、快速热化学气相沉积、原子层沉积、等离子体增强化学气相沉积或者外延生长

等工艺，在第二导电部224上形成第三基板230；或者，在第二导电部224上5键合第三基板230。第四基板的形成方法可参照第三基板230的形成方法。

在一些实施例中，参照图5a所示，在形成第二导电通道222前，在第二开孔221的底部形成第一空腔225；其中，第一空腔225的径宽大于第二开孔221的径宽；

参照图5b所示，在第一空腔225中形成另一部分第一导电部214b，在第0二开孔221中形成第二导电通道222；第一凹槽212中的部分第一导电部214a与第一空腔225中的另一部分第一导电部214b电连接且一起形成第一导电部214。

具体的，可对图3d中的第二基板220进行第一蚀刻形成贯穿第二基板220

的第二开孔221，再对第二开孔221的底部执行第二蚀刻形成第一空腔225，第5一空腔225的底部显露第一导电部214a，第一空腔225在z方向上的深度可小

于第二开孔221的深度。示例性的，第一蚀刻可以是干法等离子体蚀刻，利用各向非同异性的干法等离子体蚀刻进行深孔蚀刻以形成第二开孔221；第二蚀刻可以是干法气体蚀刻或者湿法蚀刻，利用第二蚀刻的各向同异性特点对第二

开孔221的底部进行侧掏、扩孔，形成第一空腔225。第一空腔225在所述第0一基板210上的正投影包括：圆形或者椭圆形；第一空腔225的立体结构可包括圆柱状或者碗状。

可以理解的是，在执行第一蚀刻后，第二开孔221的底部可显露第一导电部214a，或者执行第一蚀刻后第二开孔221的底部不显露第一导电部214a，在

对第二开孔221的底部进行第二蚀刻后通过第一空腔225来显露第一导电部5214a。

在一些实施例中，形成第二开孔221或者第一空腔225的过程中，可对部分第一导电部214a进行蚀刻，使得第一空腔225延伸进第一导电部214a中，最终形成的另一部分第一导电部214b可延伸进第一导电部214a中。

在一些实施例中，也可将图5b中所示的第一导电部214的两部分划分为两个单独的第一导电部，即在z方向上，第一导电通道213和第二导电通道之间存在两个第一导电部，分别是第一导电部214a和第二导电部214b。

参照图5b所示，以导电材料填充第一空腔225和第二开孔221，以在第二基板220中形成另一部分第一导电部214b和第二导电通道222，第二导电通道222贯穿部分厚度的第二基板220。在z方向上，堆叠的第一导电通道213和第二导电通道222之间具的第一导电部214具有两部分，第一导电部214a位于第一基板210中，第一导电部214b位于第二基板220中，利于第一导电通道213和第二导电通道222的对准，提高电连接性能，提高制作良率。

在一些实施例中，在图5b中所示的第二导电通道222的上形成类似图4b所示的第二导电部224，用于形成其他基板，在z方向上实现多层基板的堆叠和多层导电通道的对准电连接。

在一些实施例中，形成第二导电通道222和第一导电部214的方法包括：

形成贯穿第二基板220的第三开孔226；

在第三开孔226的底部形成第二空腔227，第二空腔227的底部显露第一导电通道213；其中，第二空腔227的径宽大于第三开孔226的径宽；

在第二空腔227中形成第一导电部214，在第三开孔226中形成第二导电通道222。

参照图6a所示，可在第一基板210中仅形成第一导电通道213，第一导电通道213至少贯穿部分厚度的第一基板210。在第一基板210的第一表面上形成第二基板220后，对第二基板220进行第三蚀刻直至显露第一导电通道213以形成图6a所示的第三开孔226，再对第三开孔226的底部进行第四蚀刻，对第三开孔226的底部进行侧掏和扩孔以形成图6b所示的第二空腔227。示例性的，第三蚀刻可包括各向非同异性的等离子体干法蚀刻，第四蚀刻可包括各向同异性的干法气体蚀刻或者湿法蚀刻。第二空腔227在z方向上的深度可小于第二开孔221的深度，第二空腔227在所述第一基板210上的正投影包括：圆形或者椭圆形；第二空腔227的立体结构可包括圆柱状或者碗状。

在另外一些实施例中，对第二基板220蚀刻时，形成的第三开孔226可仅贯穿部分厚度的第二基板220而不显露第一导电通道213，再对第三开孔226的底部进行蚀刻形成第二空腔227，通过第二空腔227来显露第一导电通道213。

结合图6c所示，以导电材料填充第二空腔227和第三开孔226，以形成第一导电部214和第二导电通道222。

在一些实施例中，在形成第二开孔221的过程中，第二开孔221与第一导电通道213在z方向上存在对准偏差，形成的第二导电通道222与第一导电通道213会存在对准偏差。例如图6d所示出的，第一导电部214在x方向的径宽大于第二导电通道222的径宽，且也大于第一导电通道213的径宽，即使第二导电通道222与第一导电通道213之间存在对准偏差，第一导电部214也可提供足够的接触面积来电连接第一导电通道213和第二导电通道222。可以理解的是，第一导电部214除了可以提高第一导电通道213和第二导电通道222的电连接性能，提高制作良率之外，第一导电部214还可降低第二导电通道222与第一导电通道213的对准难度，有利于扩大工艺窗口和降低制作成本。

本公开实施例还提供一种半导体结构，参照图3f所示，该半导体结构包括：

第一基板210，包括相对的第一表面和第二表面；

第一导电通道213，位于第一基板210的第一表面，且至少贯穿部分厚度的第一基板210；

第二基板220，位于第一基板210的第一表面上；

第二导电通道222，至少贯穿部分厚度的第二基板220；

至少一个第一导电部214，位于第一导电通道213和第二导电通道222之间；其中，第一导电部214位于第一基板210和/或第二基板220中；第一导电部214的径宽大于第一导电通道213的径宽及第二导电通道222的径宽；第一导电通道213和第二导电通道222通过第一导电部214电连接。

具体的，第一基板210和第二基板220可以是转接板或者封装基板，组成材料可包括：硅等半导体材料，氧化铝、玻璃、陶瓷或者有机树脂等绝缘材料。

参照图3f所示，第一基板210的第一表面可以是图中z轴正方向的上表面，相对的第二表面可以是图中z轴负方向的底表面。

在一些实施例中，第一基板210中还可设置互联层，第一导电通道213可仅贯穿部分厚度的第一基板210，且与该互联层电连接。

在另外一些实施例中，第一导电通道213可完全贯穿第一基板210，可与第一基板210第二表面上的半导体芯片等器件进行电信号互联。

继续参照图3f所示，第一导电通道213和第一导电部214均位于第一基板210中，第一导电部214的上表面可与第一基板210的第一表面平齐，第二导电通道222完全贯穿第二基板220与第一导电部214电连接。

在一些实施例中，第一导电部214在第一基板210上的正投影面积大于第一导电通道213在第一基板210上的正投影面积，且第一导电部214在第一基板210上的正投影面积大于第二导电通道222在第一基板210上的正投影面积。

在一些实施例中，参照图5b所示，在第一导电通道213和第二导电通道222之间可包括一个第一导电部214，第一导电通道213和一部分第一导电部214a位于第一基板210中，第二导电通道222和另一部分第一导电部214b位于第二基板220中，此时第二导电通道222仅贯穿部分厚度的第二基板220。第一导电通道213和第二导电通道222通过第一导电部214以形成电连接，以提高电连接性能，利于第一导电通道213和第二导电通道222的对准，提高半导体结构的良率。

在一些实施例中，参照图6c和图6d所示，第一导电通道213位于第一基板210中，第二导电通道222和第一导电部214均位于第二基板220中，第二导电通道222仅贯穿部分厚度的第二基板220。

第一导电部214可降低第二导电通道222与第一导电通道213的对准难度，可增大第二导电通道222与第一导电通道213的接触面积，维持第二导电通道222与第一导电通道213的电连接性能良好，减少图1f中出现因第二导电通道222与第一导电通道213的对准偏差引起的电连接失败的几率，提高器件良率。

在图6d中所示出的，即使第二导电通道222与第一导电通道213之间存在对准偏差，第一导电部214可提供足够的接触面积来电连接第一导电通道213和第二导电通道222，维持第一导电通道213和第二导电通道222的电连接性能良好。

示例性的，第一导电通道213、第一导电部214和第二导电通道222的组成材料包括：铜、金、银、铝、钛、镍等导电材料。

在一些实施例中，第二导电通道222在第一基板210上的正投影，与第一导电通道213在第一基板210上的正投影至少部分重叠，可使得第二导电通道222在z方向上的中轴线，与第一导电通道213在z方向上的中轴线尽可能的靠近，可以减少第一导电通道213与第二导电通道222的对准偏差，不仅在一定程度上可以增大电连接面积，还可使第一导电通道213对第二导电通道222形成支撑，减少第一基板210被金属构成的第二导电通道222挤压而出现弯曲、变形等缺陷，提高半导体结构的良率。

相较于将第一导电部214设置于第一基板210的第一表面和第二基板220之间的方案，本公开实施例的第一导电部214设置在第一基板210和/或第二基板220中，利于降低整个半导体结构的厚度，利于提高半导体结构的集成度。

在一些实施例中，第一导电部214位于第一基板210中，第一导电部214在第一基板210表面的正投影包括：圆形、椭圆形或者矩形；

或者，

第一导电部214位于第二基板220中，第一导电部214在第一基板210表面的正投影包括：圆形或者椭圆形。

位于第一基板210的第一导电部214在第一基板210上的正投影，与位于第二基板220中的第一导电部214在第一基板210上的正投影的形状可相同也可不相同，根据不同的制作工艺可进行不同的选择。

例如，参照图5b所示，在第一导电通道213和第二导电通道222之间具有两个第一导电部214。位于第二基板220中的第一导电部214b是基于图5a中的第一空腔225填充得到，蚀刻图3e中第二开孔221底部更易于得到碗状的第一空腔225，此时第一空腔225在第一基板210上的正投影包括圆形或者椭圆形。

继续参照图5b所示，位于第一基板210中的第一导电部214a，因其可以在形成第二基板220之前形成，且形成于第一导电通道213之上，其形状可以结合光刻工艺来进行灵活设计，再结合蚀刻来制作多种形状的第一导电部214a。

在一些实施例中，参照图4b所示，半导体结构还包括第二导电部224，第二导电部224位于第二基板220中，且位于第二导电通道222远离第一导电通道213的一端。第二导电部224在第一基板210上的正投影包括：圆形、椭圆形或者矩形。

第二导电部224可用于与其他封装基板中的其他导电通道电连接。例如，参照图4c所示的，可在第二导电部224之上再形成一个基板。例如第三基板230。在第三基板230中形成第三导电通道232，第三导电通道232与第二导电部224电连接。还可在第三导电通道232上形成第三导电部234，在第三导电部234上再形成第四基板，以此实现在z方向上多个基板的堆叠，以及实现多个导电通道的堆叠和电连接。在z方向上，在相邻的两个导电通道之间形成导电部来实现电连接，可降低导电通道之间的对准难度，同时提高导电通道之间的电连接性能。本公开实施例对基板的堆叠数量不作限制。

在一些实施中，图5b、图6c或者图6d所示的半导体结构，也可在第二导电通道222上方形成第二导电部224，用于形成其他基板，在z方向上实现类似图4c所示的多层基板的堆叠和多层导电通道的对准电连接。

本公开实施例还提供一种封装系统，

一个或者多个半导体芯片；

一个或者多个如图3f、图4b、图5b、图6c或者图6d任意一项的半导体结构，半导体结构与半导体芯片耦合。

示例性的，半导体芯片可以包括以下芯片的一个或多个：射频(RF)芯片、定位(GPS)芯片、存储(DRAM或NAND)芯片、通信芯片、控制器芯片。

在一些实施例中，第一导电结构可仅贯穿部分厚度的第一基板210，与第一基板210中的互联层电连接。在第二基板220的上表面设置重布线层，或者直接设置半导体芯片，半导体芯片通过第一导电通道213和第二导电通道222与半导体结构耦合，以形成封装系统，后续可将该封装系统耦合进集成电路中。

在另外一些实施例中，第一导电结构可完全贯穿第一基板210，并从第一基板210的第二表面显露。可在第一基板210的底表面设置第一半导体芯片，第一导电通道213的底部与第一半导体芯片电连接；在第二基板220的上表面设置第二半导体芯片，第二导电通道222的顶部与第二半导体芯片电连接，第一导电通道213与第二导电通道222再通过导电部进行电连接，实现第一半导体芯片和第二半导体芯片的电信号互联，以实现多个半导体芯片的层叠封装。

在一些实施例中，该封装系统还包括图4c所示的半导体结构，采取多个导电通道的堆叠和电连接，来实现在z方向上多个基板的堆叠封装。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括：

提供第一基板，所述第一基板包括相对的第一表面和第二表面；

在所述第一基板的所述第一表面形成第一导电通道；其中，所述第一导电通道至少贯穿部分厚度的所述第一基板；

在所述第一基板的所述第一表面上形成第二基板；

在所述第二基板中形成第二导电通道；其中，所述第二导电通道至少贯穿部分厚度的所述第二基板；

在所述第一导电通道和所述第二导电通道之间形成第一导电部；其中，所述第一导电部位于所述第一基板和/或所述第二基板中；所述第一导电部的径宽大于所述第一导电通道的径宽及所述第二导电通道的径宽；所述第一导电通道和所述第二导电通道通过所述第一导电部电连接。

2.根据权利要求1所述的制作方法，其特征在于，在形成所述第二基板之前，形成所述第一导电通道和所述第一导电部的方法包括：

形成贯穿所述第一基板的所述第一表面的第一开孔；

在所述第一开孔的顶部形成第一凹槽，所述第一凹槽的径宽大于所述第一开孔的径宽；

在所述第一开孔中形成所述第一导电通道，在所述第一凹槽中至少形成部分所述第一导电部。

3.根据权利要求2所述的制作方法，其特征在于，形成所述第二导电通道的方法包括：

形成贯穿所述第二基板的第二开孔，所述第二开孔的底部显露所述第一导电部；

在所述第二开孔中形成所述第二导电通道。

4.根据权利要求3所述的制作方法，其特征在于，

在形成所述第二导电通道前，在所述第二开孔的顶部形成第二凹槽；其中，所述第二凹槽的底部显露所述第二开孔；所述第二凹槽的径宽大于所述第二开孔的径宽；

所述制作方法还包括：

在所述第二开孔中形成所述第二导电通道，在所述第二凹槽中形成第二导电部。

5.根据权利要求3所述的制作方法，其特征在于，

在形成所述第二导电通道前，在所述第二开孔的底部形成第一空腔；其中，所述第一空腔的径宽大于所述第二开孔的径宽；

在所述第一空腔中形成另一部分所述第一导电部，在所述第二开孔中形成所述第二导电通道；所述第一凹槽中的部分所述第一导电部与所述第一空腔中的另一部分所述第一导电部电连接且一起形成所述第一导电部。

6.根据权利要求1所述的制作方法，其特征在于，形成所述第二导电通道和所述第一导电部的方法包括：

形成贯穿所述第二基板的第三开孔；

在所述第三开孔的底部形成第二空腔，所述第二空腔的底部显露所述第一导电通道；其中，所述第二空腔的径宽大于所述第三开孔的径宽；

在所述第二空腔中形成所述第一导电部，在所述第三开孔中形成所述第二导电通道。

7.一种半导体结构，其特征在于，包括：

第一基板，包括相对的第一表面和第二表面；

第一导电通道，位于所述第一基板的所述第一表面，且至少贯穿部分厚度的所述第一基板；

第二基板，位于所述第一基板的所述第一表面上；

第二导电通道，至少贯穿部分厚度的所述第二基板；

至少一个第一导电部，位于所述第一导电通道和所述第二导电通道之间；其中，所述第一导电部位于所述第一基板和/或所述第二基板中；所述第一导电部的径宽大于所述第一导电通道的径宽及所述第二导电通道的径宽；所述第一导电通道和所述第二导电通道通过所述第一导电部电连接。

8.根据权利要求7所述的半导体结构，其特征在于，

所述第一导电部位于所述第一基板中，所述第一导电部在所述第一基板表面的正投影包括：矩形；

或者，

所述第一导电部位于所述第二基板中，所述第一导电部在所述第一基板表面的正投影包括：圆形或者椭圆形。

9.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括第二导电部，所述第二导电部位于所述第二基板中，且位于所述第二导电通道远离所述第一导电通道的一端。

10.一种封装系统，其特征在于，包括：

一个或者多个半导体芯片；

一个或者多个如权利要求7至9任意一项所述的半导体结构，所述半导体结构与所述半导体芯片耦合。

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