KR20230160811A - 반도체 장치의 제조 방법, 반도체 장치, 집적 회로 요소, 및, 집적 회로 요소의 제조 방법 - Google Patents

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시즈 후쿠즈미
도모아키 시바타
도시아키 시라사카
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가부시끼가이샤 레조낙
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Abstract

반도체 장치의 제조 방법이 개시된다. 이 반도체 장치의 제조 방법은, 제1 반도체 기판 및 제1 배선층을 구비하는 제1 집적 회로 요소를 제공하는 공정과, 제2 반도체 기판 및 제2 배선층을 구비하는 제2 집적 회로 요소를 제공하는 공정과, 제1 집적 회로 요소의 제1 절연층과 제2 집적 회로 요소의 제2 절연층을 서로 접합하는 공정과, 제1 집적 회로 요소의 제1 전극과 제2 집적 회로 요소의 제2 전극을 서로 접합하는 공정을 구비한다. 제1 절연층은, 무기 절연 재료를 포함한다. 제1 배선층에 있어서의 제1 절연층의 제1 전극의 배치 개소와 상이한 위치에는, 제2 절연층과 접합하는 접합면으로부터 제1 반도체 기판을 향하여 파이는 복수의 제1 개구부가 마련되어 있고, 복수의 제1 개구부는 제1 전극을 불연속적으로 둘러싼다.

Description

반도체 장치의 제조 방법, 반도체 장치, 집적 회로 요소, 및, 집적 회로 요소의 제조 방법
본 개시는, 반도체 장치의 제조 방법, 반도체 장치, 집적 회로 요소, 및, 집적 회로 요소의 제조 방법에 관한 것이다.
특허문헌 1에는, 반도체의 3차원 집적 기술인 하이브리드 접합 방법이 개시되어 있다. 이 접합 방법에서는, 한 쌍의 집적 회로 요소(예를 들면 한 쌍의 반도체 웨이퍼)의 각 접합면에 있어서 전극의 주위에 절연막을 형성하고, 전극과 전극을 접합함과 함께, 절연막과 절연막을 접합한다. 또, 특허문헌 2에도 동일한 기술이 개시되어 있다.
특허문헌 1: 미국 특허출원 공개공보 제2019/0157333호 특허문헌 2: 일본 공개특허공보 2012-069585호
특허문헌 1에 기재된 접합 방법에서는, 집적 회로 요소의 전극으로서 구리(Cu)를 이용함과 함께 절연막으로서 이산화 규소(SiO2) 등의 무기 절연막을 이용하고 있다. 이와 같은 전극끼리의 접합 및 절연막끼리의 접합을 행할 때에는, 각 집적 회로 요소를 예를 들면 400℃로 가열하여 접합을 행하고, 그 후, 접합된 집적 회로 요소를 100℃까지 냉각하여 반도체 장치를 제작한다. 이 가열 후의 냉각 처리에 의하여, 집적 회로 요소에는 내부 응력이 축적된다. 이 축적된 내부 응력이 크면, 냉각 시에 집적 회로 요소(반도체 웨이퍼 등)에 크랙을 발생시켜 버리는 경우가 있다. 특히 집적 회로 요소의 대형화 또는 박형화가 진행되면, 냉각 시의 크랙의 발생이 보다 일어나기 쉬워진다.
본 개시는, 집적 회로 요소끼리를 접합할 때의 크랙의 발생을 억제할 수 있는, 반도체 장치의 제조 방법, 반도체 장치, 집적 회로 요소, 및 집적 회로 요소의 제조 방법을 제공하는 것을 목적으로 한다.
본 개시는, 일 측면으로서, 반도체 장치의 제조 방법에 관한 것이다. 이 반도체 장치의 제조 방법은, 반도체 소자를 갖는 제1 반도체 기판과, 제1 절연층 및 제1 전극을 갖고 제1 반도체 기판의 일면에 마련되는 제1 배선층을 구비하는 제1 집적 회로 요소를 제공하는 공정과, 반도체 소자를 갖는 제2 반도체 기판과, 제2 절연층 및 제2 전극을 가지며 제2 반도체 기판의 일면에 마련되는 제2 배선층을 구비하는 제2 집적 회로 요소를 제공하는 공정과, 제1 집적 회로 요소의 제1 절연층과 제2 집적 회로 요소의 제2 절연층을 서로 접합하는 공정과, 제1 집적 회로 요소의 제1 전극과 제2 집적 회로 요소의 제2 전극을 서로 접합하는 공정을 구비한다. 제1 절연층은, 무기 절연 재료를 포함한다. 제1 절연층의 제1 전극의 배치 개소와 상이한 위치에는, 제2 절연층과 접합하는 제1 접합면으로부터 제1 반도체 기판을 향하여 파이는 복수의 제1 개구부가 마련되어 있고, 복수의 제1 개구부가 제1 전극을 불연속적으로 둘러싼다.
이 반도체 장치의 제조 방법에서는, 제1 집적 회로 요소에 있어서, 제1 절연층의 제1 전극의 배치 개소와는 상이한 위치에 복수의 제1 개구부가 마련되어 있고, 복수의 제1 개구부가 제1 전극을 불연속적으로 둘러싼다. 이 경우, 제1 집적 회로 요소를 제2 집적 회로 요소에 접합할 때, 가열에 의하여 제1 집적 회로 요소 또는 제2 집적 회로 요소에 내부 응력이 축적되었다고 해도, 가해지는 내부 응력이 냉각 시에 복수의 제1 개구부에 의하여 개방된다. 특히 이와 같은 내부 응력의 축적은 열팽창 계수가 상이한 제1 절연층과 제1 전극의 사이에서 발생하기 쉽지만, 제1 전극을 불연속적으로 둘러싸는 복수의 제1 개구부에 의하여, 내부 응력을 효율적으로 개방할 수 있다. 즉, 이 제조 방법에 의하면, 제조되는 반도체 장치 내에 스트레스 프리인 장소를 형성하여, 내부 응력을 저감시킬 수 있다. 이로써, 이 반도체 장치의 제조 방법에 의하면, 냉각에 따른 크랙의 발생을 억제할 수 있다.
상기의 반도체 장치의 제조 방법에 있어서, 복수의 제1 개구부는, 제1 전극이 복수의 제1 개구부의 각 측면에 노출되지 않도록 마련되어 있어도 된다. 이 경우, 제1 전극은, 표면 측의 접속단(接續端) 이외가 외부에 노출되지 않고 제1 절연층에 덮이게 된다. 이로써, 제1 전극에 대한 외부 환경으로부터의 영향이 저감되어, 제1 전극의 신뢰성을 높일 수 있다.
상기의 반도체 장치의 제조 방법에 있어서, 복수의 제1 개구부는, 제1 반도체 기판이 복수의 제1 개구부의 각 바닥면에 노출되지 않도록 마련되어 있어도 된다. 이 경우, 제1 반도체 기판은, 제1 전극과의 접속면이 외부에 노출되지 않고 제1 절연층에 덮이게 된다. 이로써, 제1 반도체 기판과 제1 전극의 접속 영역에 대한 외부 환경으로부터의 영향이 저감되어, 제1 반도체 기판과 제1 전극의 접속 신뢰성을 높일 수 있다.
상기의 반도체 장치의 제조 방법에 있어서, 복수의 제1 개구부의 각각은, 제1 절연층의 평면 방향에 있어서 폐쇄된 개구 형상을 가져도 된다. 이 경우, 반도체 장치에 영향을 주는 인자가 제조 후의 반도체 장치 내의 복수의 제1 개구부, 즉 반도체 장치의 내부에 침입하기 어려워진다. 이로써, 반도체 장치에 대한 외부 환경으로부터의 영향이 저감되어, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
상기의 반도체 장치의 제조 방법에 있어서, 복수의 제1 개구부 각각의 짧은 길이 방향의 폭 또는 직경은, 제1 전극의 짧은 길이 방향의 폭 또는 직경보다 좁아도 된다. 이 경우, 제1 절연층에 형성되는 복수의 제1 개구부의 면적을 작게 하여, 제1 절연층에 있어서 제2 절연층과의 접합에 이용하는 영역을 넓게 할 수 있다. 이로써, 제1 집적 회로 요소와 제2 집적 회로 요소의 접합을 보다 확실한 것으로 할 수 있다. 또, 상기의 반도체 장치의 제조 방법에 있어서, 제1 절연층의 평면 방향에 있어서의 총 면적에 대한 복수의 제1 개구부의 합계 면적의 비율이 65% 이하여도 된다. 이 경우, 제1 집적 회로 요소와 제2 집적 회로 요소의 접합을 보다 확실한 것으로 할 수 있다.
상기의 반도체 장치의 제조 방법에 있어서, 복수의 제1 개구부는, 제1 집적 회로 요소의 제1 절연층에 대하여 드라이 에칭을 행함으로써 형성되어도 된다. 이 경우, 미세한 제1 개구부를 신속히 형성할 수 있다.
상기의 반도체 장치의 제조 방법에 있어서, 제2 절연층은, 무기 절연 재료를 포함해도 되고, 제2 절연층의 제2 전극의 배치 개소와 상이한 위치에는, 제1 절연층과 접합하는 제2 접합면으로부터 제2 반도체 기판을 향하여 파이는 복수의 제2 개구부가 마련되어 있어도 되며, 복수의 제2 개구부가 제2 전극을 불연속적으로 둘러싸도록 해도 된다. 이 경우, 제1 집적 회로 요소를 제2 집적 회로 요소에 접합할 때, 가열에 의하여 제1 집적 회로 요소 또는 제2 집적 회로 요소에 내부 응력이 축적되었다고 해도, 가해지는 내부 응력이 제1 개구부뿐만 아니라 제2 개구부에 의해서도 개방된다. 이로써, 이 반도체 장치의 제조 방법에 의하면, 냉각에 따른 크랙의 발생을 더 억제할 수 있다.
상기의 반도체 장치의 제조 방법에 있어서, 제1 절연층 및 제2 절연층 중 적어도 일방의 절연층에 포함되는 무기 절연 재료는, 이산화 규소, 질화 규소, 또는 산질화 규소여도 된다. 이 경우, 보다 미세한 제1 전극을 갖는 배선층을 형성할 수 있다. 또, 보다 미세한 개구부를 형성할 수도 있다.
본 개시는, 다른 측면으로서, 반도체 장치에 관한 것이다. 이 반도체 장치는, 반도체 소자를 갖는 제1 반도체 기판과, 제1 절연층 및 제1 전극을 갖고 제1 반도체 기판의 일면에 마련되는 제1 배선층을 구비하는 제1 집적 회로 요소와, 반도체 소자를 갖는 제2 반도체 기판과, 제2 절연층 및 제2 전극을 갖고 제2 반도체 기판의 일면에 마련되는 제2 배선층을 구비하는 제2 집적 회로 요소를 구비한다. 제1 집적 회로 요소의 제1 절연층과 제2 집적 회로 요소의 제2 절연층이 서로 접합되어 있다. 제1 집적 회로 요소의 제1 전극과 제2 집적 회로 요소의 제2 전극이 서로 접합되어 있다. 제1 절연층은, 무기 절연 재료를 포함한다. 제1 절연층의 제1 전극의 배치 개소와 상이한 위치에는, 제2 절연층과 접합하는 제1 접합면으로부터 제1 반도체 기판을 향하여 파이는 복수의 제1 개구부가 마련되어 있고, 복수의 제1 개구부가 제1 전극을 불연속적으로 둘러싼다.
상기의 반도체 장치에서는, 제1 집적 회로 요소에 있어서, 제1 절연층의 제1 전극의 배치 개소와 상이한 위치에 복수의 제1 개구부가 마련되어 있다. 이 경우, 상기와 동일하게, 내부 응력이 제1 개구부에 의하여 개방된다. 이로써, 반도체 장치에 있어서 크랙의 발생이 억제된다.
본 개시는, 또 다른 측면으로서, 다른 집적 회로 요소와 접합하여 반도체 장치를 제조하기 위한 집적 회로 요소에 관한 것이다. 이 집적 회로 요소는, 제1 면 및 제2 면을 갖고, 제1 면 상 및 내부 중 적어도 일방에 반도체 소자가 형성되어 있는 반도체 기판과, 반도체 기판의 제2 면 상에 마련되는 배선층을 구비한다. 배선층은, 반도체 기판의 제2 면 상에 마련되는 무기 절연층과, 반도체 기판의 반도체 소자에 전기적으로 접속되고, 무기 절연층을 관통하여 무기 절연층으로부터 외부로 노출되는 전극을 갖는다. 무기 절연층의 전극의 배치 개소와 상이한 위치에는, 반도체 기판을 향하여 파이는 복수의 개구부가 마련되어 있고, 복수의 개구부가 전극을 불연속적으로 둘러싼다.
상기의 집적 회로 요소에서는, 무기 절연층의 전극의 배치 개소와 상이한 위치에 복수의 개구부가 마련되어 있다. 이 경우, 이 집적 회로 요소를 이용하여 반도체 장치를 제조함으로써, 상기와 동일하게, 반도체 장치의 내부 응력이 개구부에 의하여 개방된다. 이로써, 반도체 장치에 있어서 크랙의 발생이 억제된다.
본 개시는, 또 다른 측면으로서, 다른 집적 회로 요소와 접합하여 반도체 장치를 제조하기 위한 집적 회로 요소의 제조 방법에 관한 것이다. 이 집적 회로 요소의 제조 방법은, 제1 면 및 제2 면을 갖고, 제1 면 상 및 내부 중 적어도 일방에 반도체 소자가 형성되어 있는 반도체 기판을 제공하는 공정과, 반도체 기판의 제2 면 상에 배선층을 형성하는 공정을 구비한다. 배선층을 형성하는 공정은, 반도체 기판의 제2 면 상에 무기 절연층을 형성하는 공정과, 반도체 소자에 전기적으로 접속되도록 무기 절연층을 관통하는 전극을 형성하는 공정과, 무기 절연층에 있어서 전극의 배치 개소와 상이한 위치에, 반도체 기판을 향하여 파이는 복수의 개구부를 형성하는 공정으로서, 복수의 개구부가 전극을 불연속적으로 둘러싸는, 공정을 갖는다.
상기의 집적 회로 요소의 제조 방법에 의하면, 무기 절연층의 전극의 배치 개소와는 상이한 위치에 복수의 개구부가 형성된다. 이 경우, 이 방법에 의하여 제조되는 집적 회로 요소를 이용함으로써, 상기와 동일하게, 반도체 장치의 내부 응력이 복수의 개구부에 의하여 개방된다. 이로써, 반도체 장치에 있어서 크랙의 발생이 억제된다.
상기의 집적 회로 요소의 제조 방법에 있어서, 개구부를 형성하는 공정에서는, 무기 절연층에 대하여 드라이 에칭을 행함으로써 복수의 개구부를 형성해도 된다. 이 경우, 미세한 개구부를 신속히 형성할 수 있다.
상기의 집적 회로 요소의 제조 방법에 있어서, 전극을 형성하는 공정 후에 개구부를 형성하는 공정을 행해도 된다. 이 경우, 전극과 상이한 높이의 복수의 개구부를 형성한다는 것이 가능해진다.
상기의 집적 회로 요소의 제조 방법에 있어서, 개구부를 형성하는 공정 후에 전극을 형성하는 공정을 행해도 된다.
본 개시의 일 측면에 의하면, 집적 회로 요소끼리를 접합할 때의 크랙의 발생을 억제할 수 있다.
도 1은, 본 개시의 일 실시형태에 관한 방법에 의하여 제조되는 반도체 장치의 일례를 나타내는 단면도이다.
도 2는, 도 1에 나타내는 반도체 장치의 일부(상부)를 나타내는 횡단면도이다.
도 3의 (a)~도 3의 (c)는, 개구부의 형상의 변형예를 나타내는 평면도이다.
도 4의 (a)~도 4의 (d)는, 일 실시형태에 관한 집적 회로 요소의 제조 방법의 각 공정을 순서대로 나타내는 단면도이다.
도 5의 (a)~도 5의 (d)는, 다른 실시형태에 관한 집적 회로 요소의 제조 방법의 각 공정을 순서대로 나타내는 단면도이다.
도 6은, 도 1에 나타내는 반도체 장치를 제조하는 방법을 나타내는 단면도이다.
이하, 필요에 따라 도면을 참조하면서 본 개시의 몇 개의 실시형태에 대하여 상세하게 설명한다. 이하의 설명에서는, 동일 또는 상당 부분에는 동일한 부호를 붙이고, 중복되는 설명은 생략한다. 또, 상하 좌우 등의 위치 관계는, 특별히 설명하지 않는 한, 도면에 나타내는 위치 관계에 근거하는 것으로 한다. 본 명세서의 기재 및 청구항에 있어서 "좌", "우", "정면", "이면(裏面)", "상", "하", "상방", "하방" 등의 용어가 이용되어 있는 경우, 이들은, 설명을 의도한 것이며, 반드시 영구히 이 상대 위치라는 의미는 아니다. 또한, 도면의 치수 비율은 도시된 비율에 한정되는 것은 아니다.
본 명세서에 있어서 "층"이라는 용어는, 평면도로서 관찰했을 때에, 전체면에 형성되어 있는 형상의 구조에 더하여, 일부에 형성되어 있는 형상의 구조도 포함된다. 또, 본 명세서에 있어서 "공정"이라는 용어는, 독립적인 공정뿐만 아니라, 다른 공정과 명확하게 구별할 수 없는 경우이더라도 그 공정의 소기의 작용이 달성되면, 본 용어에 포함된다. 또, "~"를 이용하여 나타난 수치 범위는, "~"의 전후에 기재되는 수치를 각각 최솟값 및 최댓값으로서 포함하는 범위를 나타낸다. 본 명세서에 단계적으로 기재되어 있는 수치 범위에 있어서, 하나의 수치 범위에서 기재된 상한값 또는 하한값은, 다른 단계적인 기재된 수치 범위의 상한값 또는 하한값으로 치환해도 된다. 또, 본 명세서에 기재되어 있는 수치 범위에 있어서, 그 수치 범위의 상한값 또는 하한값은, 실시예에 나타나 있는 값으로 치환해도 된다.
(반도체 장치의 구성)
도 1은, 본 실시형태에 관한 제조 방법에 의하여 제조되는 반도체 장치의 일례를 모식적으로 나타내는 단면도이다. 도 1에 나타내는 바와 같이, 반도체 장치(1)는, 제1 집적 회로 요소(10)와 제2 집적 회로 요소(20)를 구비한다. 제1 집적 회로 요소(10)는, 제1 반도체 기판(11)과, 제1 반도체 기판(11) 상에 마련되는 제1 배선층(12)을 구비한다. 제2 집적 회로 요소(20)는, 제2 반도체 기판(21)과, 제2 반도체 기판(21) 상에 마련되는 제2 배선층(22)을 구비한다. 반도체 장치(1)에서는, 제1 집적 회로 요소(10)의 제1 배선층(12)과 제2 집적 회로 요소(20)의 제2 배선층(22)이 접합면(10a)(제1 접합면) 및 접합면(20a)(제2 접합면)을 개재하여 접합되고, 이로써 반도체 장치(1)가 형성된다.
제1 반도체 기판(11) 및 제2 반도체 기판(21)은, 예를 들면 LSI(Large scale Integrated Circuit: 대규모 집적 회로) 칩 또는 CMOS(Complementary Metal Oxide Semiconductor) 센서 등의 반도체 칩에 대응하는 기능 회로를 구성하는 복수의 반도체 소자(S1, S2)가 마련된 반도체 웨이퍼이다. 제1 반도체 기판(11)은, 제1 면(11a) 및 반대 측의 제2 면(11b)(일면)을 갖고, 상술한 복수의 반도체 소자(S1)를 제1 면(11a) 상 또는 기판 내부에 마련하도록 구성된다. 제2 반도체 기판(21)은, 제1 면(21a) 및 반대 측의 제2 면(21b)을 갖고, 상술한 복수의 반도체 소자(S2)를 제1 면(21a) 상 또는 기판 내부에 마련하도록 구성된다.
제1 배선층(12) 및 제2 배선층(22)은, 인접하는 제1 반도체 기판(11) 및 제2 반도체 기판(21)에 포함되는 복수의 반도체 소자(S1, S2)에 전기적으로 접속되는 복수의 전극을 절연막 내에 마련하여, 각 전극의 일단(一端)을 외부에 노출시키기 위한 층이다. 제1 배선층(12)은, 무기 절연층(13)(제1 절연층)과, 복수의 전극(14)(제1 전극)과, 복수의 개구부(15)(복수의 제1 개구부)를 구비한다. 제2 배선층(22)은, 무기 절연층(23)(제2 절연층)과, 복수의 전극(24)(제2 전극)을 구비한다. 도 1에 나타내는 예에서는, 제2 배선층(22)에는, 제1 배선층(12)에 마련된 개구부(15)가 마련되어 있지 않지만, 제2 배선층(22)에 동일한 복수의 개구부를 마련해도 된다. 반도체 장치(1)에서는, 제1 배선층(12)의 무기 절연층(13)과 제2 배선층(22)의 무기 절연층(23)이 접합되고, 제1 배선층(12)의 각 전극(14)과 제2 배선층(22)의 각 전극(24)이 접합된다.
무기 절연층(13)은, 제1 반도체 기판(11)의 제2 면(11b) 상에 마련되는 절연층이다. 무기 절연층(13)은, 이산화 규소(SiO2), 질화 규소(SiN), 또는, 산질화 규소(SiON) 등의 무기 재료로 구성된다. 무기 절연층(13)은, 복수의 절연층(예를 들면 3층 이상의 무기 절연층)으로 구성되어 있어도 된다.
전극(14)의 각각은, 제1 반도체 기판(11)의 반도체 소자(S1)에 전기적으로 접속되고, 무기 절연층(13)을 관통하는 전극이다. 전극(14)은, 예를 들면, 구리(Cu) 등의 도전 금속으로 형성되고, 무기 절연층(13)을 관통한다. 전극(14)은, 제1 반도체 기판(11)으로부터 접합면(10a)을 향하여, 단계적으로 직경이 커지도록 구성되어도 된다. 전극(14)의 직경은, 예를 들면 0.005μm 이상 20μm 이하여도 된다.
복수의 개구부(15)의 각각은, 무기 절연층(13)에 있어서의 접합면(10a)으로부터 제1 반도체 기판(11)을 향하여 파이는 오목부이며, 반도체 장치(1) 내에 공극을 형성한다. 공극이 반도체 장치(1) 내에 마련됨으로써, 후술하는 제1 집적 회로 요소(10)와 제2 집적 회로 요소(20)의 접합 시에 반도체 장치(1)에 축적되는 내부 응력이 개방된다. 또, 개구부(15)는, 반도체 장치(1)로서 제조된 후에 외부로부터 더해지는 외력에 대하여, 가해지는 외력을 개방하는 기능을 가져도 된다. 개구부(15)의 각각은, 전극(14)의 사이 또는 그 외측에 마련되고, 예를 들면, 도 2에 나타내는 바와 같이, 전극(14)의 배열을 따라 형성되며, 전극(14)을 불연속적으로 둘러싸도록 마련되어 있다. 또, 개구부(15)는, 무기 절연층(13)의 각 전극(14)의 배치 개소와는 상이한 위치에 마련되고, 전극(14)으로부터 이간되어 있다. 이로써, 개구부(15)의 측면(15a)에 전극(14)이 노출되지 않는다. 또, 개구부(15)의 바닥면(15b)은, 제1 반도체 기판(11)으로부터 이간되도록 형성되어 있다. 이로써, 개구부(15)의 바닥면(15b)에는 제1 반도체 기판(11)의 제2 면(11b)이 노출되지 않는다.
개구부(15)는, 도 2에 나타내는 바와 같이, 무기 절연층(13)의 평면 방향에 있어서 폐쇄된 개구 형상, 예를 들면 직사각형 형상을 갖고 있다. 개구부(15)의 평면 방향에 있어서의 형상은, 도 2에 나타내는 직사각형 형상에 한정되지 않고, 예를 들면, 도 3의 (a)에 나타내는 별(예를 들면 사망성(四芒星)) 형상의 개구부(15A)여도 되며, 도 3의 (b)에 나타내는 십자 형상의 개구부(15B)여도 되고, 도 3의 (c)에 나타내는 원형 또는 타원 형상의 개구부(15C)여도 된다. 개구부(15, 15A~15C)의 짧은 길이 방향의 폭 또는 직경은, 각 전극(14)의 짧은 길이 방향의 폭 또는 직경보다 작아도 된다. 또, 무기 절연층(13)의 평면 방향에 있어서의 총 면적에 대한 개구부(15)의 합계 면적의 비율은, 65% 이하인 것이 바람직하다. 이 경우, 제1 집적 회로 요소(10)와 제2 집적 회로 요소(20)의 접합이 개구부(15)를 마련함으로써 저해되지 않아, 확실한 접합을 행할 수 있다.
무기 절연층(23)은, 도 1에 나타내는 바와 같이, 제2 반도체 기판(21)의 제2 면(21b) 상에 마련되는 절연층이다. 무기 절연층(23)은, 무기 절연층(13)과 동일하게, 이산화 규소(SiO2), 질화 규소(SiN), 또는, 산질화 규소(SiON) 등의 무기 재료로 구성된다. 무기 절연층(23)은, 무기 절연층(13)과 동일한 무기 절연 재료로 형성되는 것이 바람직하다. 무기 절연층(23)은, 복수의 절연층(예를 들면 3층 이상의 무기 절연층)으로 구성되어 있어도 된다.
전극(24)은, 제2 반도체 기판(21)의 반도체 소자(S2)에 전기적으로 접속되고, 무기 절연층(23)을 관통하는 전극이다. 전극(24)은, 예를 들면, 구리(Cu) 등의 도전 금속으로 형성되고, 무기 절연층(23)을 관통한다. 전극(24)은, 제2 반도체 기판(21)으로부터 접합면(20a)을 향하여, 단계적으로 직경이 커지도록 구성되어도 된다. 전극(24)의 직경은, 예를 들면 0.005μm 이상 20μm 이하여도 된다. 전극(24)은, 전극(14)에 접합되고, 전기적 및 기계적으로 접속되어 있다.
(반도체 장치의 제조 방법)
다음으로, 반도체 장치(1)의 제조 방법에 대하여, 도 4~도 6을 참조하여, 설명한다. 도 4의 (a)~도 4의 (d)는, 반도체 장치(1)를 제조할 때에 이용되는 제1 집적 회로 요소(10)를 제조하는 방법을 나타내는 단면도이다. 도 5의 (a)~도 5의 (c)는, 제1 집적 회로 요소(10)를 제조하는 다른 방법을 나타내는 단면도이다. 도 6은, 제1 집적 회로 요소(10) 및 제2 집적 회로 요소(20)로부터 반도체 장치(1)를 제조하는 방법을 나타내는 단면도이다.
반도체 장치(1)는, 예를 들면, 이하의 공정 (a)~공정 (d)를 거쳐 제조할 수 있다.
(a) 제1 집적 회로 요소(10)를 준비(제공)하는 공정(도 4 및 도 5를 참조).
(b) 제2 집적 회로 요소(20)를 준비(제공)하는 공정(도 6을 참조).
(c) 제1 집적 회로 요소(10)의 무기 절연층(13)과 제2 집적 회로 요소(20)의 무기 절연층(23)을 접합하는 공정(도 6을 참조).
(d) 제1 집적 회로 요소(10)의 전극(14)과 제2 집적 회로 요소(20)의 전극(24)을 접합하는 공정(도 6을 참조).
[공정 (a)]
공정 (a)는, 복수의 반도체 소자를 갖는 제1 반도체 기판(11)과, 제1 반도체 기판(11)의 제2 면(11b)에 마련되는 제1 배선층(12)을 구비하는 제1 집적 회로 요소(10)를 준비하는 공정이다. 공정 (a)에서는, 도 4의 (a)에 나타내는 바와 같이, 먼저 기능 회로가 내부 등에 형성된 실리콘 등으로 이루어지는 제1 반도체 기판(11)의 제2 면(11b) 상에 무기 절연층(113)을 형성한다. 제1 반도체 기판(11)의 제1 면(11a) 및 내부에는, 이미 복수의 반도체 소자(S1)(도 4에서는 기재를 생략)가 형성되어 있다. 무기 절연층(113)은, 예를 들면, 이산화 규소(SiO2) 등의 무기 재료로 구성되고, 두께는 0.01μm 이상 10μm 이하이다. 그리고, 도 4의 (b)에 나타내는 바와 같이, 예를 들면 다마신법 등에 의하여, 무기 절연층(113)에 복수의 홈 또는 구멍(113a)을 마련하고, 각 홈 또는 구멍(113a)에 구리 등의 금속(114)을 전해 도금, 스퍼터, 또는 화학적 기상 성장법(CVD) 등의 방법에 의하여 매립한다. 복수의 홈 또는 구멍(113a)을 형성할 때에는, 무기 절연층(113)의 소정 개소를 드라이 에칭으로 가공한다. 그 후, 도 4의 (c)에 나타내는 바와 같이, 금속(114)을 화학 기계 연마법(CMP: Chemical Mechanical Polishing)으로 연마하여, 복수의 전극(14)을 형성한다. 전극(14)의 폭 또는 직경은, 예를 들면 0.01μm 이상 10μm 이하이다. 그 후, 무기 절연층(113) 및 전극(14)으로 이루어지는 배선층에 대하여, 개구부(15)의 형성 개소 이외에 레지스트(도시하지 않음)를 형성하고, 도 4의 (d)에 나타내는 바와 같이, 복수의 개구부(15)를 드라이 에칭에 의하여 형성한다. 그 후, 레지스트를 박리하여 제1 집적 회로 요소(10)를 취득한다.
제1 집적 회로 요소(10)는, 도 5에 나타내는 다른 방법으로 형성해도 된다. 도 5의 (a)에 나타내는 바와 같이, 먼저 기능 회로가 내부 등에 형성된 실리콘 등으로 이루어지는 제1 반도체 기판(11)의 제2 면(11b) 상에 무기 절연층(113)을 형성한다. 제1 반도체 기판(11)의 제1 면(11a) 및 내부에는, 이미 복수의 반도체 소자(S1)(도 5에서는 기재를 생략)가 형성되어 있다. 무기 절연층(113)은, 예를 들면, 이산화 규소(SiO2) 등의 무기 재료로 구성되고, 두께는 0.01μm 이상 10μm 이하이다. 그리고, 도 5의 (b)에 나타내는 바와 같이, 드라이 에칭에 의하여, 무기 절연층(113) 중에 개구부(15)를 형성함과 함께, 개구부(15) 상에 레지스트(115)를 마련한다. 또, 전극(14)을 형성하기 위한 홈 또는 구멍(113a)을 스퍼터에 의하여 형성하여, 레지스트(115)를 박리한다. 그 후, 도 5의 (c)에 나타내는 바와 같이, 전해 구리 도금에 의하여, 홈 또는 구멍(113a) 내에 전극(114)을 형성한다. 그리고, 도 5의 (d)에 나타내는 바와 같이, 전극(114) 등을 화학 기계 연마법(CMP법)으로 연마하고, 복수의 전극(14)을 형성하며, 제1 집적 회로 요소(10)를 취득한다.
[공정 (b)]
공정 (b)는, 복수의 반도체 소자를 갖는 제2 반도체 기판(21)과, 제2 반도체 기판(21)의 제2 면에 마련되는 제2 배선층(22)을 구비하는 제2 집적 회로 요소(20)를 준비(제공)하는 공정이다. 공정 (b)에서는, 공정 (a)와 동일하게, 실리콘 등으로 이루어지는 제2 반도체 기판(21)의 제2 면(21b)에 무기 절연층(23)을 형성하고, 예를 들면 다마신법 등에 의하여, 무기 절연층(23)에 복수의 홈 또는 구멍을 마련하여, 각 홈 또는 구멍에 구리 등의 금속을 전해 도금, 스퍼터, 또는 화학적 기상 성장법(CVD) 등의 방법에 의하여 매립하여 전극(24)을 형성한다(예를 들면, 도 4의 (a)~도 4의 (c)를 참조). 전극(24)을 마련한 후에, 무기 절연층(23)을 마련해도 된다. 또한, 도 1에 나타내는 반도체 장치(1)의 제조에서는, 제2 집적 회로 요소(20)에 개구부를 마련하지 않지만, 개구부(15)에 상당하는 개구부를 마련하는 경우에는, 상술한 도 4 또는 도 5에 나타내는 방법을 이용할 수 있다.
[공정 (c)]
공정 (c)는, 제1 집적 회로 요소(10)의 무기 절연층(13)과 제2 집적 회로 요소(20)의 무기 절연층(23)을 접합하는 공정이다. 공정 (c)에서는, 제1 집적 회로 요소(10)의 접합면(10a) 및 제2 집적 회로 요소(20)의 접합면(20a)의 표면에 부착된 유기물 또는 금속 산화물을 제거한 후, 도 6에 나타내는 바와 같이, 제1 집적 회로 요소(10)의 접합면(10a)과 제2 집적 회로 요소(20)의 접합면(20a)을 대면시킴과 함께, 제1 집적 회로 요소(10)의 각 전극(14)과 제2 집적 회로 요소(20)의 각 전극(24)의 위치 맞춤을 행한다. 이 위치 맞춤의 단계에서는, 제1 집적 회로 요소(10)의 무기 절연층(13)과 제2 집적 회로 요소(20)의 무기 절연층(23)은 서로 이간되어 있고, 접합되어 있지 않다(단, 전극(14)과 전극(24)의 위치 맞춤은 되어 있다). 위치 맞춤이 종료되면, 제1 집적 회로 요소(10)의 무기 절연층(13)과 제2 집적 회로 요소(20)의 무기 절연층(23)을 접합한다. 이때, 제1 집적 회로 요소(10)의 무기 절연층(13)과 제2 집적 회로 요소(20)의 무기 절연층(23)을 균일하게 가열하고 나서 접합을 행해도 된다. 무기 절연층(13) 및 무기 절연층(23)을 접합할 때의 가열 온도는, 예를 들면 25℃ 이상 800℃ 이하여도 되고, 압력은 0.1MPa 이상 10MPa 이하여도 된다. 또, 접합 시의 무기 절연층(13)과 무기 절연층(23)의 온도차는, 예를 들면 10℃ 이하인 것이 바람직하다. 이와 같은 균일한 온도에서의 가열 접합에 의하여, 무기 절연층(13)과 무기 절연층(23)이 접합되어 절연 접합 부분이 되고, 제1 집적 회로 요소(10)와 제2 집적 회로 요소(20)가 서로 기계적으로 강고하게 장착된다. 또, 균일한 온도에서의 가열 접합인 점에서, 접합 개소에 있어서의 위치 어긋남 등이 발생하기 어렵고, 고정밀도의 접합을 행할 수 있다.
[공정 (d)]
공정 (d)는, 제1 집적 회로 요소(10)의 전극(14)과 제2 집적 회로 요소(20)의 전극(24)을 접합하는 공정이다. 공정 (d)에서는, 공정 (c)의 무기 절연층(13)과 무기 절연층(23)의 접합이 종료되면, 소정의 열 또는 압력 혹은 그 양방을 부여하여, 제1 집적 회로 요소(10)의 전극(14)과 제2 집적 회로 요소(20)의 전극(24)을 접합한다. 전극(14 및 24)이 구리로 구성되어 있는 경우, 공정 (d)에서의 가열 온도는, 150℃ 이상 400℃ 이하이고, 200℃ 이상 300℃ 이하여도 되며, 압력은 0.1MPa 이상 10MPa 이하여도 된다. 이와 같은 접합 처리에 의하여, 전극(14)과 그에 대응하는 전극(24)이 접합되어 전극 접합 부분이 되고, 전극(14)과 전극(24)이 기계적이고 또한 전기적으로 강고하게 접합된다. 또한, 공정 (d)의 전극 접합은, 일례로서, 공정 (c)의 접합 후에 행해지지만, 공정 (c)의 접합과 동시에 행해져도 된다.
공정 (c) 및 공정 (d)에 의한 제1 집적 회로 요소(10)와 제2 집적 회로 요소(20)의 접합이 종료되면, 반도체 장치(1)를 얻을 수 있다. 이 반도체 장치(1)를 다이싱 등의 절단 수단으로 개편화(個片化)함으로써, 개별의 반도체 장치를 취득할 수 있다. 반도체 장치(1)를 개편화하는 방법으로서는, 예를 들면, 플라즈마 다이싱, 스텔스 다이싱 또는 레이저 다이싱을 이용할 수 있다.
이상, 본 실시형태에 관한 반도체 장치의 제조 방법에 의하면, 제1 집적 회로 요소(10)에 있어서, 무기 절연층(13)의 전극(14)의 배치 개소와는 상이한 위치에 개구부(15)가 마련되어 있고, 복수의 개구부(15)가 전극(14)을 불연속적으로 둘러싼다. 이 경우, 제1 집적 회로 요소(10)를 제2 집적 회로 요소(20)에 접합할 때, 가열에 의하여 제1 집적 회로 요소(10) 또는 제2 집적 회로 요소(20)에 내부 응력이 축적되었다고 해도, 가해지는 내부 응력이 냉각 시에 복수의 개구부(15)에 의하여 개방된다. 특히 이와 같은 내부 응력의 축적은 열팽창 계수가 상이한 무기 절연층(13)과 전극(14)의 사이에서 발생하기 쉽지만, 전극(14)을 불연속적으로 둘러싸는 복수의 개구부(15)에 의하여, 내부 응력을 효율적으로 개방할 수 있다. 즉, 이 제조 방법에 의하면, 제조되는 반도체 장치(1) 내에 스트레스 프리인 장소를 형성하여, 내부 응력을 저감시킬 수 있다. 이로써, 이 반도체 장치의 제조 방법에 의하면, 냉각에 따른 크랙의 발생을 억제할 수 있다.
또, 본 실시형태에 관한 반도체 장치의 제조 방법에서는, 복수의 개구부(15)는, 전극(14)이 복수의 개구부(15)의 각 측면(15a)에 노출되지 않도록 마련되어 있다. 이 때문에, 전극(14)은, 표면 측의 접속단 이외가 외부에 노출되지 않고 무기 절연층(13)에 덮이게 된다. 이로써, 전극(14)에 대한 외부 환경으로부터의 영향이 저감되어, 전극(14)의 신뢰성을 높일 수 있다.
또, 본 실시형태에 관한 반도체 장치의 제조 방법에서는, 복수의 개구부(15)는, 제1 반도체 기판(11)이 복수의 개구부(15)의 각 바닥면(15b)에 노출되지 않도록 마련되어 있다. 이 때문에, 제1 반도체 기판(11)은, 전극(14)과의 접속면이 외부에 노출되지 않고 무기 절연층(13)에 덮이게 된다. 이로써, 제1 반도체 기판(11)과 전극(14)의 접속 영역에 대한 외부 환경으로부터의 영향이 저감되어, 제1 반도체 기판(11)과 전극(14)의 접속 신뢰성을 높일 수 있다.
또, 본 실시형태에 관한 반도체 장치의 제조 방법에서는, 복수의 개구부(15)의 각각은, 무기 절연층(13)의 평면 방향에 있어서 폐쇄된 개구 형상을 갖고 있다. 이 때문에, 반도체 장치(1)에 영향을 주는 인자가 제조 후의 반도체 장치(1) 내의 개구부(15), 즉 반도체 장치(1)의 내부에 침입하기 어려워진다. 이로써, 반도체 장치(1)에 대한 외부 환경으로부터의 영향이 저감되어, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
또, 본 실시형태에 관한 반도체 장치의 제조 방법에서는, 복수의 개구부(15) 각각의 짧은 길이 방향의 폭 또는 직경은, 전극(14)의 짧은 길이 방향의 폭 또는 직경보다 좁아져 있다. 이 때문에, 무기 절연층(13)에 형성되는 복수의 개구부(15)의 면적을 작게 하고, 무기 절연층(13)에 있어서 무기 절연층(23)의 접합에 이용하는 영역을 넓게 할 수 있다. 이로써, 제1 집적 회로 요소(10)와 제2 집적 회로 요소(20)의 접합을 보다 확실한 것으로 할 수 있다.
또, 본 실시형태에 관한 반도체 장치의 제조 방법에서는, 복수의 개구부(15)는, 제1 집적 회로 요소(10)의 무기 절연층(13)에 대하여 드라이 에칭을 행함으로써 형성되어 있다. 이 방법에 의하면, 미세한 개구부(15)를 신속히 형성할 수 있다.
또, 본 실시형태에 관한 반도체 장치의 제조 방법에서는, 무기 절연층(13) 및 무기 절연층(23)을 구성하는 무기 절연 재료는, 이산화 규소, 질화 규소, 또는 산질화 규소이다. 이로써, 보다 미세한 전극(14) 및 전극(24)을 갖는 배선층을 형성할 수 있고, 또, 보다 미세한 개구부(15) 등을 형성할 수도 있다.
또, 본 실시형태에 관한 반도체 장치의 제조 방법에 있어서, 무기 절연층(23)의 전극(24)의 배치 개소와 상이한 위치에, 접합면(20a)으로부터 제2 반도체 기판(21)을 향하여 파이는 다른 복수의 개구부(복수의 제2 개구부)가 마련되어 있어도 된다. 이 경우, 제1 집적 회로 요소(10)를 제2 집적 회로 요소(20)에 접합할 때, 가열에 의하여 제1 집적 회로 요소(10) 또는 제2 집적 회로 요소(20)에 내부 응력이 축적되었다고 해도, 가해지는 내부 응력이 개구부(15)뿐만 아니라 다른 개구부에 의해서도 개방된다. 이로써, 이 반도체 장치의 제조 방법에 의하면, 냉각에 따른 크랙의 발생을 더 억제할 수 있다.
이상, 본 발명의 실시형태에 대하여 상세하게 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 예를 들면, 상기 실시형태에서는, W2W(Wafer to Wafer)에서의 하이브리드 본딩에 본 발명을 적용한 경우를 예시했지만, C2C(Chip to Chip) 또는 C2W(Chip to Wafer)에 본 발명을 적용해도 된다.
1…반도체 장치
10…제1 집적 회로 요소
10a…접합면(제1 접합면)
11…제1 반도체 기판
11a…제1 면
11b…제2 면
12…제1 배선층
13…무기 절연층(제1 절연층)
14…전극(제1 전극)
15, 15A~15C…개구부(제1 개구부)
15a…측면
15b…바닥면
20…제2 집적 회로 요소
20a…접합면(제2 접합면)
21…제2 반도체 기판
22…제2 배선층
23…무기 절연층(제2 절연층)
24…전극(제2 전극)

Claims (15)

  1. 반도체 소자를 갖는 제1 반도체 기판과, 제1 절연층 및 제1 전극을 갖고 상기 제1 반도체 기판의 일면에 마련되는 제1 배선층을 구비하는 제1 집적 회로 요소를 제공하는 공정과,
    반도체 소자를 갖는 제2 반도체 기판과, 제2 절연층 및 제2 전극을 갖고 상기 제2 반도체 기판의 일면에 마련되는 제2 배선층을 구비하는 제2 집적 회로 요소를 제공하는 공정과,
    상기 제1 집적 회로 요소의 상기 제1 절연층과 상기 제2 집적 회로 요소의 상기 제2 절연층을 서로 접합하는 공정과,
    상기 제1 집적 회로 요소의 상기 제1 전극과 상기 제2 집적 회로 요소의 상기 제2 전극을 서로 접합하는 공정을 구비하고,
    상기 제1 절연층은, 무기 절연 재료를 포함하며,
    상기 제1 절연층의 상기 제1 전극의 배치 개소와 상이한 위치에는, 상기 제2 절연층과 접합하는 제1 접합면으로부터 상기 제1 반도체 기판을 향하여 파이는 복수의 제1 개구부가 마련되어 있고, 상기 복수의 제1 개구부가 상기 제1 전극을 불연속적으로 둘러싸는, 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 복수의 제1 개구부는, 상기 제1 전극이 상기 복수의 제1 개구부의 각 측면에 노출되지 않도록 마련되어 있는, 반도체 장치의 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 복수의 제1 개구부는, 상기 제1 반도체 기판이 상기 복수의 제1 개구부의 각 바닥면에 노출되지 않도록 마련되어 있는, 반도체 장치의 제조 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 복수의 제1 개구부의 각각은, 상기 제1 절연층의 평면 방향에 있어서 폐쇄된 개구 형상을 갖는, 반도체 장치의 제조 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 복수의 제1 개구부 각각의 짧은 길이 방향의 폭 또는 직경은, 상기 제1 전극의 짧은 길이 방향의 폭 또는 직경보다 좁은, 반도체 장치의 제조 방법.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 제1 절연층의 평면 방향에 있어서의 총 면적에 대한 상기 복수의 제1 개구부의 합계 면적의 비율이 65% 이하인, 반도체 장치의 제조 방법.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 복수의 제1 개구부는, 상기 제1 집적 회로 요소의 상기 제1 절연층에 대하여 드라이 에칭을 행함으로써 형성되는, 반도체 장치의 제조 방법.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 제2 절연층은, 무기 절연 재료를 포함하고,
    상기 제2 절연층의 상기 제2 전극의 배치 개소와 상이한 위치에는, 상기 제1 절연층과 접합하는 제2 접합면으로부터 상기 제2 반도체 기판을 향하여 파이는 복수의 제2 개구부가 마련되어 있으며, 상기 복수의 제2 개구부가 상기 제2 전극을 불연속적으로 둘러싸는, 반도체 장치의 제조 방법.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층 중 적어도 일방의 절연층에 포함되는 상기 무기 절연 재료는, 이산화 규소, 질화 규소, 또는 산질화 규소인, 반도체 장치의 제조 방법.
  10. 반도체 소자를 갖는 제1 반도체 기판과, 제1 절연층 및 제1 전극을 갖고 상기 제1 반도체 기판의 일면에 마련되는 제1 배선층을 구비하는 제1 집적 회로 요소와,
    반도체 소자를 갖는 제2 반도체 기판과, 제2 절연층 및 제2 전극을 갖고 상기 제2 반도체 기판의 일면에 마련되는 제2 배선층을 구비하는 제2 집적 회로 요소를 구비하고,
    상기 제1 집적 회로 요소의 상기 제1 절연층과 상기 제2 집적 회로 요소의 상기 제2 절연층이 서로 접합되며,
    상기 제1 집적 회로 요소의 상기 제1 전극과 상기 제2 집적 회로 요소의 상기 제2 전극이 서로 접합되고,
    상기 제1 절연층은, 무기 절연 재료를 포함하며,
    상기 제1 절연층의 상기 제1 전극의 배치 개소와 상이한 위치에는, 상기 제2 절연층과 접합하는 제1 접합면으로부터 상기 제1 반도체 기판을 향하여 파이는 복수의 제1 개구부가 마련되어 있고, 상기 복수의 제1 개구부가 상기 제1 전극을 불연속적으로 둘러싸는, 반도체 장치.
  11. 다른 집적 회로 요소와 접합하여 반도체 장치를 제조하기 위한 집적 회로 요소로서,
    제1 면 및 제2 면을 갖고, 상기 제1 면 상 및 내부 중 적어도 일방에 반도체 소자가 형성되어 있는 반도체 기판과,
    상기 반도체 기판의 상기 제2 면 상에 마련되는 배선층을 구비하며,
    상기 배선층은,
    상기 반도체 기판의 상기 제2 면 상에 마련되는 무기 절연층과,
    상기 반도체 기판의 상기 반도체 소자에 전기적으로 접속되고, 상기 무기 절연층을 관통하여 상기 무기 절연층으로부터 외부로 노출되는 전극을 가지며,
    상기 무기 절연층의 상기 전극의 배치 개소와 상이한 위치에는, 상기 반도체 기판을 향하여 파이는 복수의 개구부가 마련되어 있고, 상기 복수의 개구부가 상기 전극을 불연속적으로 둘러싸는, 집적 회로 요소.
  12. 다른 집적 회로 요소와 접합하여 반도체 장치를 제조하기 위한 집적 회로 요소의 제조 방법으로서,
    제1 면 및 제2 면을 갖고, 상기 제1 면 상 및 내부 중 적어도 일방에 반도체 소자가 형성되어 있는 반도체 기판을 제공하는 공정과,
    상기 반도체 기판의 상기 제2 면 상에 배선층을 형성하는 공정을 구비하며,
    상기 배선층을 형성하는 공정은,
    상기 반도체 기판의 상기 제2 면 상에 무기 절연층을 형성하는 공정과,
    상기 반도체 소자에 전기적으로 접속되도록 상기 무기 절연층을 관통하는 전극을 형성하는 공정과,
    상기 무기 절연층에 있어서 상기 전극의 배치 개소와는 상이한 위치에, 상기 반도체 기판을 향하여 파이는 복수의 개구부를 형성하는 공정으로서, 상기 복수의 개구부가 상기 전극을 불연속적으로 둘러싸는, 공정을 갖는, 집적 회로 요소의 제조 방법.
  13. 청구항 12에 있어서,
    상기 개구부를 형성하는 공정에서는, 상기 무기 절연층에 대하여 드라이 에칭을 행함으로써 상기 개구부를 형성하는, 집적 회로 요소의 제조 방법.
  14. 청구항 12 또는 청구항 13에 있어서,
    상기 전극을 형성하는 공정 후에 상기 개구부를 형성하는 공정을 행하는, 집적 회로 요소의 제조 방법.
  15. 청구항 12 또는 청구항 13에 있어서,
    상기 개구부를 형성하는 공정 후에 상기 전극을 형성하는 공정을 행하는, 집적 회로 요소의 제조 방법.
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