JP4937842B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、３次元的に積層された複数の半導体チップを有する半導体装置およびその製造技術に適用して有効な技術に関するものである。

特開平１１−２０４７２０号公報（特許文献１）には、３次元積層型のＳｉＰ（System in Package）において、積層された半導体チップ間の電気的な接続をワイヤボンディングで実施する技術が記載されている。

特開２０００−２６０９３４号公報（特許文献２）には、半導体チップ内に形成した貫通孔に電解めっき法または無電解めっき法により半田あるいは低融点金属を埋め込んだ電極を積層された上下の半導体チップに形成する技術が記載されている。そして、加熱後、上下の半導体チップの貫通孔に埋め込んだ電極を溶融接合により接続することにより、積層された上下の半導体チップ間の電気的な接続を行なうとしている。

特開２００５−３４０３８９号公報（特許文献３）には、積層された半導体チップのうち上側に配置された半導体チップにスタッドバンプ電極を形成し、下側に配置された半導体チップに貫通電極を形成する技術が記載されている。そして、上側の半導体チップに形成されたスタッドバンプ電極を、下側の半導体チップに形成されている貫通電極に圧接により変形注入し、スタッドバンプ電極と貫通電極とを幾何学的に、かしめて上下の半導体チップ間の電気的な接続を行なうとしている。

特開２００５−９３４８６号公報（特許文献４）には、シリコン基板の表面に層間絶縁膜を介して形成されたパッド電極からシリコン基板の裏面に引き出す電極を形成する技術が記載されている。この技術においては、シリコン基板の裏面からハードマスクをマスクにしてシリコン基板をエッチングすることにより、層間絶縁膜を底面とする開口部を形成する（特許文献４の図４（Ｃ））。そして、ハードマスクを除去した後（特許文献４の図５（Ａ））、開口部内を含むシリコン基板の裏面全体に絶縁膜を形成する（特許文献４の図５（Ｂ））。その後、開口部の側壁と開口部以外を覆うレジスト膜（特許文献４の図５（Ｃ））をマスクにして層間絶縁膜をエッチングすることにより、開口部の底面にパッド電極を露出する（特許文献４の図６（Ａ））。これにより、シリコン基板の裏面からパッド電極に達する貫通孔を形成できる。そして、貫通孔に金属材料を埋め込むことにより、パッド電極に電気的に接続し、かつ、シリコン基板の裏面に達する電極を形成できるとしている。ここで、シリコン基板をエッチングする際に使用したハードマスクを除去する際、開口部の底面から露出する層間絶縁膜も多少エッチングされて膜減りするとしている。

特開２００６−３２６９９号公報（特許文献５）には、以下に示す半導体装置の製造技術が記載されている。すなわち、半導体基板の表面上に第１の絶縁膜を形成し、半導体基板の表面側から第１の絶縁膜の一部の箇所を、その膜厚の途中まで選択的にエッチングして薄膜化する。このエッチングにより、第１の絶縁膜が薄膜化されてなる底面を有する凹部が形成される。その後、凹部内を含む第１の絶縁膜上にパッド電極を形成する（特許文献５の図１６）。続いて、半導体基板の裏面に第２の絶縁膜を形成した後、第１の絶縁膜の凹部に対応した位置における第２の絶縁膜および半導体基板を凹部よりも大きく開口するようにエッチングする。このエッチングにより、凹部よりも大きな開口径を有し、かつ、第２の絶縁膜および半導体基板を貫通するビアホールが形成される（特許文献５の図１７）。次に、ビアホール内を含む第２の絶縁膜上に第３の絶縁膜を形成した後（特許文献５の図１８）、半導体基板の裏面からエッチングを行なう。このエッチングにより、第２の絶縁膜上に形成された第３の絶縁膜、ビアホールの底面に形成された第３の絶縁膜と薄膜化された第１の絶縁膜が除去される。これにより、ビアホールの底面にパッド電極が露出する（特許文献５の図１９）。そして、貫通孔に金属材料を埋め込むことにより、パッド電極に電気的に接続し、かつ、シリコン基板の裏面に達する電極を形成できるとしている。

特開２００７−５３１４９号公報（特許文献６）には、複数の半導体チップを積層する場合に、パッドに接続するコンタクト電極（貫通電極）を半導体基板の裏面から加工する技術が記載されている。具体的には、半導体基板の裏面から開口部がすり鉢状の貫通孔を形成した後、貫通孔の内部を含む半導体基板の裏面に絶縁膜を形成する。そして、貫通孔の底面の絶縁膜を除去した後、貫通孔の壁面に導体膜を形成してパターニングすることにより、コンタクト電極を形成するとしている。

特開２００６−２２２１３８号公報（特許文献７）には、以下に示す半導体装置の製造技術が記載されている。具体的には、半導体基板の厚み方向に貫通する貫通電極の形成方法が記載されている。この技術では、半導体基板の表面に第１絶縁膜を形成し、半導体基板の裏面に第２絶縁膜を形成する（特許文献７の図１（ａ））。そして、半導体基板とはエッチングレートの異なる導電性部材からなる第１エッチングストップ層を第２絶縁膜上に形成する（特許文献７の図１（ｂ））。次に、貫通電極の形成箇所に対して、第１絶縁膜、半導体基板および第２絶縁膜を貫通して第１エッチングストップ層に達する凹部を形成する（特許文献７の図１（ｃ））。その後、第１エッチングストップ層をシード層としためっき法により凹部内に導電材料を埋め込むことにより貫通電極を形成するとしている（特許文献７の図１（ｄ）〜図１（ｆ））。
特開平１１−２０４７２０号公報 特開２０００−２６０９３４号公報 特開２００５−３４０３８９号公報 特開２００５−９３４８６号公報 特開２００６−３２６９９号公報 特開２００７−５３１４９号公報 特開２００６−２２２１３８号公報

近年、複数の半導体チップを高密度に実装して高機能なシステムを短期間で実現するＳｉＰ(System in Package)の開発が進み、各社から多様な実装構造が提案されている。特に複数のチップを３次元的に積層するＳｉＰは実装面積の点で優れている。

特開平１１−２０４７２０号公報（特許文献１）に示すように、３次元積層型のＳｉＰでは、ワイヤボンディングによる半導体チップ間接続が一般的である。しかし、ワイヤボンディングによる半導体チップ間接続は、配線を実装基板に落として再配線を行う必要がある。その結果、半導体チップ間の配線が長くなり、実装基板の配線が高密度になる。これによって、配線間のインダクタンスが増加して高速伝送が困難になる上、実装基板に形成される配線の高密度化により歩留まりが悪化し、半導体装置のコスト上昇を引き起こす問題点がある。

これらワイヤボンディング接続の課題に対し、半導体チップ内部を貫通する電極を形成して複数のチップを積層する方法が提案されている。例えば、特開２０００−２６０９３４号公報（特許文献２）には、半導体チップ内に形成した貫通孔に電解めっき法または無電解めっき法により半田あるいは低融点金属を埋め込んだ電極を積層された上下の半導体チップに形成する技術が記載されている。そして、加熱後、上下の半導体チップの貫通孔に埋め込んだ電極を溶融接合により接続することにより、積層された上下の半導体チップ間の電気的な接続を行なうとしている。

また、特開２００５−３４０３８９号公報（特許文献３）には、積層された半導体チップのうち上側に配置された半導体チップにスタッドバンプ電極を形成し、下側に配置された半導体チップに貫通電極を形成する技術が記載されている。そして、上側の半導体チップに形成されたスタッドバンプ電極を、下側の半導体チップに形成されている貫通電極に圧接により変形注入し、スタッドバンプ電極と貫通電極とを幾何学的に、かしめて上下の半導体チップ間の電気的な接続を行なうとしている。

例えば、特開２００５−３４０３８９号公報（特許文献３）に示す技術では、半導体ウェハ裏面から半導体ウェハの表面に形成されたパッドに達する貫通電極を形成する。マイコンのような高集積回路を搭載した半導体ウェハでは、配線層を多層にわたって形成しているので、半導体ウェハの表面に厚い層間絶縁膜がある。したがって、半導体ウェハの裏面から半導体ウェハの表面に形成されたパッドに達する貫通電極を形成するには、厚い層間絶縁膜に孔を通して加工しなければならない。特開２００５−３４０３８９号公報（特許文献３）で提案されているプロセスのように貫通電極と同径の径でパッドに達する孔を形成すると、パッドの大部分が隣接する層間絶縁膜の支えを失って、パッド強度が低下する問題点が発生する。

そこで、パッド強度低下を抑制するため、孔の加工途中で孔径を変更し、パッドに隣接する層間絶縁膜に小径の孔（第２孔）を形成する技術が考えられる。この技術では、層間絶縁膜が露出するまで半導体基板をエッチングすることにより、大径の孔（第１孔）を形成し、続いて、層間絶縁膜を加工して小径の孔（第２孔）を形成する。この際、大径の孔（第１孔）の内部にレジストマスクを形成する必要がある。このとき、形成したレジストマスクをマスクにして層間絶縁膜をエッチングするが、層間絶縁膜のエッチングでは、レジストマスクもエッチングされやすい。すなわち、レジストマスクが層間絶縁膜に比べて選択的に加工されてしまい、層間絶縁膜の加工完了前にレジストマスクが消失してしまう。その結果、層間絶縁膜に小径の孔（第２孔）を形成し終わるまでに複数回のレジストマスクの形成が必要となる。

しかし、孔（第２孔）の径が小径のために洗浄によって孔（第２孔）内部のレジストマスクを完全に除去できないこと、さらに、複数回のレジストマスクの合わせずれにより層間絶縁膜の加工中に孔（第２孔）の底面が荒れ、リソグラフィ工程の露光がうまくできないことが原因となり、大径の孔（第１孔）の内部に２回目以降のレジストマスクを形成することが難しい。その結果、小径の孔（第２孔）において層間絶縁膜の加工状態が不均一となり半導体装置の製造歩留まりが低下する問題点が発生する。

本発明の目的は、３次元的に積層された複数の半導体チップを有する半導体装置の製造歩留まりを向上できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、（ａ）半導体基板の第１面に形成された半導体素子上に層間絶縁膜を形成し、前記層間絶縁膜の内部に形成された配線を介して前記半導体素子と電気的に接続するパッドを前記層間絶縁膜の表面に形成する工程と、（ｂ）前記半導体基板の前記第１面とは反対側にある第２面上に第１レジスト膜を形成する工程と、（ｃ）前記パッドと対向する位置に第１開口部を有するように前記第１レジスト膜をパターニングする工程と、（ｄ）前記第１開口部を形成した前記第１レジスト膜をマスクにして前記半導体基板をエッチングすることにより、底面に前記層間絶縁膜を露出する第１孔を前記半導体基板に形成する工程と、（ｅ）前記第１レジスト膜を除去する工程と、（ｆ）前記第１孔の底面に露出する前記層間絶縁膜をエッチングすることにより、前記第１孔の底面を前記層間絶縁膜上であって前記半導体基板と前記層間絶縁膜の境界よりも前記パッドに近い位置に形成する工程と、（ｇ）前記第１孔の内壁を含む前記半導体基板の前記第２面上に絶縁膜を形成する工程と、（ｈ）前記絶縁膜上に第２レジスト膜を形成する工程と、（ｉ）前記第１孔の底面に前記第１孔の径よりも小径の第２開口部を有するように前記第２レジスト膜をパターニングする工程と、（ｊ）前記第２開口部を形成した前記第２レジスト膜をマスクして前記絶縁膜および前記層間絶縁膜をエッチングすることにより、底面に前記パッドを露出する第２孔を形成する工程と、（ｋ）前記第１孔の内壁および前記第２孔の内壁を含む前記半導体基板の前記第２面に導体膜を形成し、前記導体膜をパターニングすることにより、前記半導体基板の前記第２面から前記第１面に達し、かつ、前記パッドに電気的に接続する貫通電極を形成する工程とを備え、前記層間絶縁膜の前記半導体基板側の面は、前記第１孔の底面と前記半導体基板の前記第１面による段差を反映して段差形状になっており、前記導体膜の表面は、前記半導体基板の前記第２面と前記第１孔の底面による段差を反映して段差形状になっていることを特徴とするものである。

また、本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板の第１面に形成された半導体素子と、（ｃ）前記半導体基板の前記第１面上に形成された層間絶縁膜と、（ｄ）前記層間絶縁膜上に形成されたパッドと、（ｅ）前記パッド上に形成されたバンプ電極と、（ｆ）前記半導体基板の前記第１面とは反対側にある第２面から前記パッドに達する貫通電極とを備え、前記貫通電極は、（ｆ１）前記半導体基板の前記第１面とは反対側にある前記第２面から前記層間絶縁膜に達する第１孔であって、前記第１孔の底面が前記層間絶縁膜と前記半導体基板の境界よりも前記パッドに近い位置まで形成されている前記第１孔と、（ｆ２）前記第１孔の孔径よりも小さく、前記第１孔の底面から前記パッドに達するように形成された第２孔と、（ｆ３）前記第１孔の底面および側面と前記半導体基板の前記第２面上に形成された絶縁膜と、（ｆ４）前記第２孔の底面および側面と、前記絶縁膜を介した前記第１孔の底面および側面と前記半導体基板の前記第２面上に形成され、前記パッドと電気的に接続された導体膜とを有し、前記層間絶縁膜の前記半導体基板側の面は、前記第１孔の底面と前記半導体基板の前記第１面による段差を反映して段差形状になっており、前記導体膜の表面は、前記半導体基板の前記第２面と前記第１孔の底面による段差を反映して段差形状になっていることを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

３次元的に積層された複数の半導体チップを有する半導体装置の製造歩留まりを向上することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
本実施の形態１では、マイコンチップのように高集積回路を搭載した半導体装置を例に挙げて図面を参照しながら説明する。

図１は本実施の形態１における半導体チップを示す平面図である。この図１は、半導体チップの一部を半導体基板１の第２面（裏面）１ｂ側の上方から見ている図である。図１に示すように、半導体チップは矩形形状の半導体基板１から構成され、半導体基板１の第２面１ｂには複数の貫通電極１７が形成されている。そして、複数の貫通電極１７は、それぞれ、導体膜１５よりなる配線に接続されており、これらの配線によって半導体基板１の第２面１ｂに配線パターンが形成されている。上述したように、本実施の形態１では、半導体チップに複数の貫通電極１７が形成されているが、図１に示すように、この貫通電極１７は、平面的に２重リングを形成するように構成されている。これは、後述するように、貫通電極１７による貫通空間を大径の第１孔と第１孔よりも小径の第２孔により形成しているからである。

図２は、図１のＡ−Ａ線で切断した断面を示す断面図である。図２に示すように、半導体基板１は平板形状をしており、第１面（表面）１ａと第２面（裏面）１ｂとを有している。半導体基板１の第１面１ａには、高集積回路を構成する半導体素子（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）など）（図示せず）が形成されており、この半導体素子を形成した半導体基板１の第１面１ａ上に層間絶縁膜２が形成されている。層間絶縁膜２には、複数の半導体素子間を接続する配線が多層にわたって形成されており、半導体基板１の第１面１ａに形成された複数の半導体素子とこれらの半導体素子を接続する配線により高集積回路が半導体基板１の第１面１ａに形成されている。ここで、本実施の形態１では、半導体チップとしてマイコンチップのような高集積回路が形成されているものを対象としているが、その特徴は配線層が多くなる点にある。このため、多層にわたる配線層を形成する層間絶縁膜２の膜厚が厚くなるという傾向がある。このように、本実施の形態１では、層間絶縁膜２の膜厚が比較的厚くなる半導体装置を対象としている。

次に、層間絶縁膜２の最上層である表面上にはパッド（電極）３が形成されている。このパッド３は、層間絶縁膜２内に形成された配線を介して半導体素子と電気的に接続されており、パッド３は半導体基板１に形成されている高集積回路と半導体チップの外部とのインターフェイスをとるための外部端子として機能する。そして、パッド３上にはスタッドバンプ電極１８が形成されている。

一方、半導体基板１の第２面１ｂから半導体基板１の第１面１ａに貫通し、さらに、層間絶縁膜２を貫通してパッド３と電気的に接続するように貫通電極１７が形成されている。この貫通電極１７は、複数の半導体チップを３次元的に積層してパッケージ化する際に必要となるものである。つまり、本実施の形態１では、半導体チップを積層してパッケージ化するＳｉＰ構造を前提としているものであり、半導体チップを積層する際、上下に配置される半導体チップ間を電気的に接続するために使用されるものである。このように個々の半導体チップには、パッド３の一方側にスタッドバンプ電極１８が形成され、パッド３の他方側には貫通電極１７が形成されている。そして、複数の半導体チップを積層する際には、一方の半導体チップの貫通電極１７に他方の半導体チップのスタッドバンプ電極１８を圧接により変形注入して幾何学的にかしめることにより、両方の半導体チップを上下に積層しながら、電気的に接続するようにしている。このように本実施の形態１では、貫通電極１７とスタッドバンプ電極１８とを用いて半導体チップを積層することを前提としている。なお、貫通電極１７が形成されている領域には、高集積回路を構成する半導体素子は形成されていない。すなわち、半導体基板１の第１面１ａには半導体素子が形成されているが、半導体素子は貫通電極１７が形成されている領域とは分離されている領域に形成されている。

次に、貫通電極１７の構成について説明する。図２に示すように、貫通電極１７による貫通空間は、第１孔７と第２孔１１で形成されている。すなわち、半導体基板１の第２面１ｂから第１孔７が形成され、この第１孔７の底面に第１孔７よりも孔径の小さい第２孔１１が形成されている。そして、第２孔１１の底面にパッド３が露出している。第１孔７の底面および側面と半導体基板１の第２面１ｂには絶縁膜８が形成されており、さらに、第２孔１１の底面および側面、絶縁膜８を介した第１孔７の底面および側面、および、絶縁膜８を介した半導体基板１の第２面１ｂ上には、シード層１２とめっき層１４が積層して形成されている。このシード層１２とめっき層１４を合わせて導体膜１５と呼ぶことにする。半導体基板１の第２面１ｂ上に形成された導体膜１５が図１に示す配線パターンを形成している。このように貫通電極１７が構成されているが、貫通電極１７には、積層する他の半導体チップに形成されているスタッドバンプ電極１８を挿入するために、内部が空洞となっており貫通空間が形成されている。このため、貫通電極１７を構成する導体膜１５は、半導体基板１の第２面１ｂと第１孔７の底面による段差および第１孔７の底面と第２孔１１の底面による段差を反映して段差形状になっている。言い換えれば、本実施の形態１による貫通電極１７によれば、第１孔７および第２孔１１の内部を導体膜１５で完全に埋め込むようには構成されておらず、内部に貫通空間が形成されるように構成されている。すなわち、貫通電極１７の内部を導体膜１５で完全に充填すると、導体膜１５の表面は、半導体基板１の第２面１ｂと一致して段差が生じない。これに対し、貫通電極１７の内部に空洞が存在する構成をとる結果、貫通電極１７を構成する導体膜１５が半導体基板１の第２面１ｂと第１孔７の底面による段差および第１孔７の底面と第２孔１１の底面による段差を反映して段差形状になる。

続いて、貫通電極１７を第１孔７とこの第１孔７よりも孔径の小さい第２孔１１より形成する理由について説明する。例えば、第１孔７の孔径は内部に挿入するスタッドバンプ電極１８の大きさに合わせて形成されているが、貫通電極１７を孔径の大きな第１孔７だけで構成すると以下に示す不都合が生じる。貫通電極１７は半導体基板１の第２面１ｂからパッド３に貫通するように構成されるが、半導体基板１の第２面１ｂからパッド３に貫通する貫通空間を第１孔７で形成する場合、第１孔７を形成することによって除去される半導体基板１および層間絶縁膜２が多くなる。パッド３は層間絶縁膜２の表面に形成されているが、この場合、パッド３の大部分が接する層間絶縁膜２が除去される結果、パッド３が層間絶縁膜２による支えを失ってパッド３の強度が低下する問題が顕在化する。このため、貫通電極１７を孔径の大きな第１孔７だけで構成せずに、第１孔７とパッド３との間に第１孔７よりも孔径の小さい第２孔１１を形成している。つまり、層間絶縁膜２には第１孔７よりも孔径の小さい第２孔１１を形成することで、貫通電極１７を形成することにより除去される層間絶縁膜２を少なくすることができる。これにより、パッド３を支える層間絶縁膜２を確保することができ、パッド３の強度低下を抑制することができるのである。このように貫通電極１７を第１孔７と、第１孔７よりも孔径の小さい第２孔１１より構成することでパッド３の強度低下を抑制することができる。このとき、貫通電極１７を形成することにより生じるパッド３の強度低下は、特に、貫通電極１７の内部に空洞が存在する場合に生じる問題である。例えば、貫通電極１７の内部を導体膜１５で埋め込む場合には、貫通電極１７の内部に埋め込まれた導体膜１５によってパッド３が支えられるため、孔径の異なる孔によって貫通電極１７を形成する必要はない。すなわち、貫通電極１７を孔径の大きな第１孔７とこの第１孔７よりも孔径の小さい第２孔１１により構成し、第２孔１１の底面にパッド３を露出する構成は、貫通電極１７の内部が空洞になっている構成のときに有用であることがわかる。言い換えれば、貫通電極１７の内部を導体膜１５で埋め込む構成の場合には、貫通電極１７を孔径の大きな第１孔７とこの第１孔７よりも孔径の小さい第２孔１１により構成する有用性はないといえる。

貫通電極１７の内部を空洞にするとともに、貫通電極１７を第１孔７と第１孔７よりも孔径の小さい第２孔１１で形成する構成は、本発明の前提となる構成である。

ここで、貫通電極１７を構成する第１孔７と第２孔１１とをどの領域で切り替えるかが問題となる。実際には、半導体基板１がシリコンから形成されており、層間絶縁膜２が酸化シリコン膜から形成されている。このことから、半導体基板１の第２面１ｂから半導体基板１と層間絶縁膜２の境界である半導体基板１の第１面１ａまで、シリコンをエッチングして第１孔７を形成し、その後、半導体基板１と層間絶縁膜２の境界である半導体基板１の第１面１ａからパッド３が露出するまで、酸化シリコン膜から形成される層間絶縁膜２をエッチングして第２孔１１を形成することが一般的であると考えられる。なお、第１孔７には他の半導体チップに形成されているスタッドバンプ電極１８が挿入される。しかし、通常、半導体基板１の厚さは、スタッドバンプ電極１８の高さよりも厚いので、第１孔７を半導体基板１の第２面１ｂから半導体基板１と層間絶縁膜２の境界である半導体基板１の第１面１ａまで形成する場合は問題ない。

このように、半導体基板１の第２面１ｂから半導体基板１と層間絶縁膜２の境界である半導体基板１の第１面１ａまで、シリコンをエッチングして第１孔７を形成し、その後、半導体基板１と層間絶縁膜２の境界である半導体基板１の第１面１ａからパッド３が露出するまで、酸化シリコン膜から形成される層間絶縁膜２をエッチングして第２孔１１を形成する場合には、以下に示す不都合が生じる。本実施の形態１では、半導体チップとしてマイコンチップのような高集積回路が形成されているものを対象としているが、その特徴は配線層が多くなる点にある。このため、多層にわたる配線層を形成する層間絶縁膜２の膜厚が厚くなるという傾向がある。このように膜厚が厚い層間絶縁膜２に第２孔１１を形成することが困難なのである。この理由について説明する。

第２孔１１を形成するには、まず、シリコンよりなる半導体基板１をエッチングして第１孔７を形成した後、この第１孔７の底面を含む半導体基板１の第２面１ｂ上に絶縁膜８を形成する。その後、絶縁膜８を介して第１孔７の底面を含む半導体基板１の第２面１ｂ上にレジスト膜を形成する。そして、レジスト膜をパターニングして第１孔７の底面に第１孔７の孔径よりも小さい開口部を形成する。そして、パターニングしたレジスト膜をマスクにして絶縁膜８および酸化シリコン膜よりなる層間絶縁膜２をエッチングして第２孔１１を形成する。ここで、絶縁膜８および酸化シリコン膜よりなる層間絶縁膜２をエッチングする際、マスクとして使用しているレジスト膜もエッチングされやすい。したがって、層間絶縁膜２の膜厚が厚いと、層間絶縁膜２に形成される第２孔１１が層間絶縁膜２を貫通してパッド３に到達する前にレジスト膜が消失してしまう。このため、再び、新たなレジスト膜の形成およびパターニングを行なった後、酸化シリコン膜よりなる層間絶縁膜２のエッチングを行なう必要がある。つまり、レジスト膜も第２孔１１の形成の際エッチングされてしまうので、層間絶縁膜２の膜厚が厚い場合には、第２孔１１が層間絶縁膜２を貫通してパッド３に到達する前に、複数回のレジスト膜によるマスクの形成が必要となる。

このとき、第２孔１１の孔径が小径のために洗浄によって第２孔１１の内部のレジスト膜を完全に除去できないこと、さらに、複数回のマスクの合わせずれにより層間絶縁膜２の加工中に第２孔１１の底面が荒れ、リソグラフィ工程の露光がうまくできないことが原因となり、第１孔７の底面に２回目以降のマスクを形成することが難しい。その結果、第２孔１１において層間絶縁膜２の加工状態が不均一となり、第２孔１１の底面にパッド３が正常に露出しないことが生じる。これにより、貫通電極１７が正常に形成できなくなり半導体装置の製造歩留まりが低下する問題点が発生する。

そこで、本実施の形態１では、図２に示すように、第１孔７を半導体基板１と層間絶縁膜２の境界である半導体基板１の第１面１ａよりも深い位置まで形成している。すなわち、第１孔７をシリコンよりなる半導体基板１だけでなく層間絶縁膜２の途中まで形成している。これにより、第１孔７の底面とパッド３との間にある層間絶縁膜２の膜厚が薄くなる。そして、膜厚の薄くなった層間絶縁膜２に第２孔１１を形成するのである。つまり、本実施の形態１の特徴の１つは、第１孔７を形成する際、シリコンよりなる半導体基板１だけでなく層間絶縁膜２もエッチングすることにより、第１孔７の底面を層間絶縁膜２上であって半導体基板１と層間絶縁膜２の境界（半導体基板１の第１面１ａ）よりもパッド３に近い位置まで形成する点にある。これにより、例えば、高集積回路が形成されているマイコンチップのように層間絶縁膜２の膜厚が厚い半導体装置であっても、第２孔１１を形成するためにエッチングする層間絶縁膜２の膜厚を薄くすることができる。

第１孔７を層間絶縁膜２の途中まで形成することにより、第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くすることができるため、この第１孔７の底面からパッド３に達する第２孔１１を形成する際、レジスト膜のマスクを１回使用するだけでパッド３に達する第２孔１１を形成することができる。つまり、第１孔７の底面とパッド３との間に残存する層間絶縁膜２と第１孔７の底面上に形成されている絶縁膜８を合わせた膜厚を、第２孔１１を形成する際、マスクとして使用される１回目のレジスト膜が消失する前に第２孔１１が形成される膜厚にすることができる。これにより、複数回のマスクの合わせずれにより層間絶縁膜２の加工中に第２孔１１の底面が荒れ、リソグラフィ工程の露光がうまくできないことに起因する第２孔１１の加工不良を改善することができる。したがって、貫通電極１７の信頼性を向上することができ、半導体装置の製造歩留まりを向上することができる。さらに、層間絶縁膜２の加工不良による第２孔１１とパッド３との接続ばらつきを抑制することができるので、貫通電極１７とパッド３との接続抵抗がばらつくことを抑制できる。

本実施の形態１の特徴の１つは、第１孔７を層間絶縁膜２の途中まで形成することにより、第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くすることができることにあり、本実施の形態１における半導体装置の構造としては、層間絶縁膜２の半導体基板１に接する面が、第１孔７の底面と半導体基板１の第１面１ａによる段差を反映して段差形状になる構造として顕在化する。すなわち、第１孔７が形成されていない領域では、半導体基板１の第１面１ａが半導体基板１と層間絶縁膜２との境界となり、第１孔７が形成されている領域では、第１孔７の底面が層間絶縁膜２との境界となる。いまの場合、第１孔７の底面が半導体基板１の第１面１ａを越えて層間絶縁膜２の途中まで形成されているので、層間絶縁膜２の半導体基板１に接する面は段差形状となるのである。

本実施の形態１における半導体チップは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。

まず、半導体基板１を用意する。このとき、半導体基板１は略円盤状の半導体ウェハの状態になっており、この半導体ウェハには複数のチップ領域が形成されている。以下に示す工程では、半導体基板１を半導体ウェハの状態で加工する。

図３に示すように、半導体基板１の第１面１ａに通常のＭＩＳＦＥＴ形成技術を用いて複数の半導体素子（図示せず）を形成し、この半導体素子を形成した半導体基板１の第１面１ａ上に層間絶縁膜２を形成する。層間絶縁膜２は、例えば、酸化シリコン膜より形成される。この層間絶縁膜２に配線（図示せず）を多層にわたって形成し複数の半導体素子間を配線で接続する。そして、層間絶縁膜２の内部に形成された配線を介して半導体素子と電気的に接続するパッド３を層間絶縁膜２の表面に形成する。パッド３は、例えば、アルミニウム膜から形成される。

半導体基板１は、例えば、１０μｍ〜５０μｍ程度まで薄型化すると、後述する工程で形成する貫通電極の深さが浅くなり加工難易度が下がるが、半導体基板１の薄型化に伴う半導体基板１の強度低下および半導体基板１の反りによる歩留まり低下が生じる。

そこで、本実施の形態１では、図４に示すように、パッド３を形成している層間絶縁膜２の表面に接着層４を塗布し、例えば、石英やガラス、シリコン基板などからなる支持基板５と半導体基板１とを貼り合せる。支持基板５を半導体基板１に貼り合せることにより、半導体基板１の薄型化による強度低下および半導体基板１の反りを抑制することができる。また、接着層４は、支持基板５と半導体基板１を接着する機能を有するとともに、半導体基板１に形成されている集積回路を保護する機能を有している。

次に、図５に示すように、半導体基板１の第２面１ｂにバックグラインド処理を施し、半導体基板１の厚みを薄くする。バックグラインド処理は、研削や研磨によって実施することができる。バックグラインド処理後の平坦性が、半導体基板１の第２面１ｂに形成する貫通電極の精度に影響するため、バックグラインド処理を実施した後には、ドライポリッシュやエッチングあるいはＣＭＰ（Chemical Mechanical Polishing）法による研磨を実施して半導体基板１の第２面１ｂを平坦化することが望ましい。

続いて、図６に示すように、半導体基板１の第２面１ｂ上にレジスト膜６を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜６をパターニングする。パターニングは、レジスト膜６のパッド３と相対する位置に開口部６ａを形成するように行なわれる。レジスト膜６を半導体基板１の第２面１ｂ上に塗布する方法としては、例えば、スピナー塗布法を使用することができる。さらに、レジスト膜６のパターニングの際に開口部６ａを形成する位置は、赤外顕微鏡により、半導体基板１の第１面１ａに形成されている半導体素子のパターン（デバイスパターン）を確認して決定する。そして、パターニングしたレジスト膜６をマスクにしてシリコンよりなる半導体基板１をエッチングする。

すなわち、図７に示すように、シリコンよりなる半導体基板１の第２面１ｂから層間絶縁膜２に達する第１孔７を形成する。このエッチングは異方性エッチングであり、例えば、ＩＣＰ−ＲＩＥ（Inductively coupled plasma Reactive ion etching）により行なわれる。エッチングガスとしては、ＳＦ_６とＣ_４Ｈ_８が使用される。通常、シリコンのドライエッチングでは、酸化シリコン膜がエッチングストッパとなる。そのため、ＳＦ_６とＣ_４Ｈ_８によるエッチングでは、酸化シリコン膜を主成分とする層間絶縁膜２でエッチングが停止する。このときの第１孔７の深さは半導体基板１の厚さによって決定される。

次に、図８に示すように、パターニングしたレジスト膜６を除去した後、新たなレジスト膜によるマスクを形成せずにエッチングガスをＳＦ_６とＣ_４Ｈ_８からＣ_３Ｆ_８、Ａｒ、ＣＨＦ_４の混合ガスを用いて第１孔７の底面に露出する層間絶縁膜２を途中までエッチングする。すなわち、シリコンよりなる半導体基板１および半導体基板１に形成された第１孔７をマスクにして第１孔７の底面に露出する層間絶縁膜２をエッチングする。これにより、第１孔７の底面とパッド３間に存在する層間絶縁膜２の膜厚を薄膜化することができる。すなわち、意図的にシリコンよりなる半導体基板１および半導体基板１に形成された第１孔７をマスクにして第１孔７の底面に露出する層間絶縁膜２をエッチングする工程を実施する点が本実施の形態１の特徴の１つである。第１孔７をマスクにして層間絶縁膜２を意図的にエッチングすることにより、シリコンよりなる半導体基板１に形成した第１孔７の底面における孔径（図７参照）と等しい孔径で層間絶縁膜２のエッチングが進む。このため、図８に示すように、層間絶縁膜２をエッチングして形成された第１孔７の底面は、図７に示すシリコンをエッチングして形成された第１孔７の底面とほぼ等しい孔径となる。なお、この工程を実施することにより、第１孔７が形成されていない領域では、半導体基板１の第１面１ａが半導体基板１と層間絶縁膜２との境界となり、第１孔７が形成されている領域では、第１孔７の底面が層間絶縁膜２との境界となる。いまの場合、第１孔７の底面が半導体基板１の第１面１ａを越えて層間絶縁膜２の途中まで形成されているので、層間絶縁膜２の半導体基板１に接する面は段差形状となる。

第１孔７から露出する層間絶縁膜２を途中まで意図的にエッチングすることにより、第１孔７の底面とパッド３間に存在する層間絶縁膜２の膜厚を薄膜化することができる効果が得られるとともに、以下に示す効果も得られる。

シリコンよりなる半導体基板１をエッチングして第１孔７を形成する工程では、第１孔７の底面を完全に露出するため、オーバーエッチングが行われる。つまり、半導体基板１には複数の第１孔７を形成するが、このとき、第１孔７を形成する場所によってエッチングレートに差が生じることがある。例えば、ある領域に形成されている第１孔７ではエッチングが充分に進み第１孔７の底面に層間絶縁膜２が露出するが、他のある領域に形成されている第１孔７ではエッチングが不充分で層間絶縁膜２が露出しない状況が発生する。この場合、オーバーエッチングを行なわないと、シリコンのエッチングが不充分な第１孔７の底面にシリコンが残存することとなる。すると、その後、正常な貫通電極を形成することができなくなるおそれが生じる。そこで、オーバーエッチングを行なうことにより、エッチングが不充分な領域の第１孔７の底面でもシリコンを完全に除去して第１孔７の底面に層間絶縁膜２が露出するようにしている。

しかし、オーバーエッチングを行なうと、エッチングが充分に進んでいる第１孔７でノッチが発生する問題点が発生する。すなわち、エッチングが充分に進んでいる第１孔７でさらにシリコンのエッチングを進めると、第１孔７の底面ではエッチングストッパとなる層間絶縁膜２が露出しているので深さ方向にはエッチングは進行しない。ところが、第１孔７の底面から横方向（サイド方向）でシリコンが侵食されてノッチが発生する。ノッチが発生すると半導体装置の不良を招くことになる。

ここで、本実施の形態１では、シリコンよりなる半導体基板１をエッチングして第１孔７を形成した後、この第１孔７をマスクにして層間絶縁膜２のエッチングを行なうことにより同径の第１孔７を形成している。したがって、シリコンよりなる半導体基板１のオーバーエッチングを行なわなくても、第１孔７をマスクにした層間絶縁膜２のエッチングにより、シリコンのエッチングが不充分な第１孔７の底面に残存するシリコンも除去することができる。つまり、酸化シリコン膜を主成分とする層間絶縁膜２のエッチングの際、第１孔７の底面にわずかに残存するシリコンも除去されるのである。このことから、シリコンよりなる半導体基板１をエッチングして第１孔７を形成する工程でオーバーエッチングをすることを抑制できる。このように本実施の形態１によれば、オーバーエッチングを抑制できるので、エッチングが充分に進んでいる第１孔７でノッチが発生することを抑制できる。

また、本実施の形態１によれば、別の効果も得ることができる。例えば、半導体基板１を加工すると、半導体基板１に応力が発生して半導体基板１に反りが発生するなどの問題が発生しやすい。しかし、本実施の形態１では、レジスト膜をマスクとして使用せずにシリコンに形成した第１孔７をマスクにして第１孔７の底面に露出する層間絶縁膜２をエッチングする工程を意図的に実施している。このようにレジスト膜を使用せずにシリコンが露出した状態でドライエッチングをすると、半導体基板１に発生した応力を緩和することができるのである（ストレスリリーフ効果）。

続いて、図９に示すように、第１孔７内を含む半導体基板１の第２面１ｂ上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、絶縁膜８を形成する。この絶縁膜８は、第１孔７の底面および側面と半導体基板１の第２面１ｂに沿ってこれらの面を覆うように形成される。絶縁膜８は、後述する貫通電極と半導体基板１とを絶縁する機能を有している。絶縁膜８としては、例えば、酸化シリコン膜、窒化シリコン膜あるいはポリイミド樹脂などが使用される。

次に、図１０に示すように、第１孔７内を含む半導体基板１の第２面１ｂ上に形成された絶縁膜８上にアルミニウム膜９を形成する。このアルミニウム膜９は、絶縁膜８を保護するために設けられる膜であり、例えば、スパッタリング法や蒸着法により形成することができる。

続いて、図１１に示すように、第１孔７内を含む半導体基板１の第２面１ｂ上に形成されたアルミニウム膜９上にレジスト膜１０を塗布する。例えば、レジスト膜の塗布方法として、スピナーによる塗布法とスプレーによる塗布法がある。スピナーによる塗布法の場合は、第１孔７の底面および側面に沿ってレジスト膜１０を塗布するために、５μｍ〜３０μｍの膜厚に塗布できるレジスト膜１０を使用することが望ましい。さらに、レジスト膜１０の中に気泡が残っていると、フォトリソグラフィ技術における露光処理が難しくなりパターニング不良が発生する。そのため、真空脱泡によりレジスト膜１０の中にある気泡を除去することが望ましい。スプレーによる塗布法の場合は、スピナーによる塗布法と異なり、第１孔７に沿ってレジスト膜１０を塗布する。

その後、図１２に示すように、フォトリソグラフィ技術を用いてレジスト膜１０のパターニングを行なう、レジスト膜１０のパターニングは、第１孔７の底面に開口部１０ａを形成するように行なわれる。この開口部１０ａの径は第１孔７の孔径よりも小さくなるように形成される。そして、開口部１０ａからはアルミニウム膜９が露出する。

次に、図１３に示すように、レジスト膜１０に形成された開口部１０ａから露出するアルミニウム膜９をエッチングすることにより除去する。これにより、開口部１０ａにはアルミニウム膜９の下層に形成されている絶縁膜８が露出する。アルミニウム膜９のエッチングには、例えば、リン酸を主成分とするエッチング液や希フッ酸などを用いることができる。

続いて、図１４に示すように、開口部１０ａから露出する絶縁膜８および絶縁膜８の下層に形成されている層間絶縁膜２をすべてエッチングすることにより除去する。これにより、第１孔７の底面に第１孔７の孔径よりも小さい径を有する第２孔１１を形成することができる。この第２孔１１の底面にはパッド３が露出する。絶縁膜８および層間絶縁膜２のエッチングには、エッチングガスとしてＣＨＦ_３やＣ_４Ｈ_８を主成分とした混合ガスが用いられる。このエッチング工程では、レジスト膜１０も多少エッチングされる。

ここで、本実施の形態１では、図８で示すように第１孔７を層間絶縁膜２の途中まで形成することにより、第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くしている。このため、この第１孔７の底面からパッド３に達する第２孔１１を形成する際、レジスト膜１０のマスクを１回使用するだけでパッド３に達する第２孔１１を形成することができる。つまり、第１孔７の底部とパッド３との間に残存する層間絶縁膜２と第１孔７の底面上に形成されている絶縁膜８を合わせた膜厚を、第２孔１１を形成する際、マスクとして使用される１回目のレジスト膜１０が消失する前に第２孔１１を形成できる膜厚にすることができる。これにより、複数回のマスクの合わせずれにより層間絶縁膜２の加工中に第２孔１１の底面が荒れ、リソグラフィ工程の露光がうまくできないことに起因する第２孔１１の加工不良を改善することができる。

次に、図１５に示すように、パターニングしたレジスト膜１０を除去する。レジスト膜１０の除去は、例えば、有機溶剤の利用や酸素アッシングによって行なわれる。そして、図１６に示すように、レジスト膜１０の下層に形成されている絶縁膜保護用のアルミニウム膜９を除去する。この際、第２孔１１の底部にはアルミニウム膜よりなるパッド３が形成されているが、パッド３の表面には通常チタン／窒化チタン膜などのバリア導体膜が形成されているため、パッド３はエッチングされない。

続いて、図１７に示すように、第２孔１１の底面および側面、絶縁膜８を介した第１孔７の底面および側面、さらには、絶縁膜８を介した半導体基板１の第２面１ｂ上にシード層１２を形成する。シード層１２は、例えば、スパッタリング法を使用することにより形成できる。シード層１２としては、例えば、チタン膜（Ｔｉ膜）と金膜（Ａｕ膜）からなる積層膜が考えられる。このとき、チタン膜は絶縁膜８と金膜との密着性を確保するために、０．０２μｍ〜０．３μｍ程度の厚さで形成し、金膜はめっき膜の下地膜（電極膜）として０．３μｍ〜２μｍ程度の厚さがあればよい。シード層１２として、チタン膜と金膜の積層膜のほか、例えば、クロム膜（Ｃｒ膜）と金膜の積層膜を使用してもよい。

次に、図１８に示すように、レジスト膜１３を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜１３をパターニングする。パターニングは、第１孔７および第２孔１１内、さらには、半導体基板１の第２面１ｂ上の配線形成領域を露出するように行なわれる。

続いて、図１９に示すように、パターニングしたレジスト膜１３から露出するシード層１２上にめっき膜１４を形成する。めっき膜１４は、例えば、電解めっき法により形成することができる。これにより、シード層１２とめっき膜１４からなる導体膜１５を第１孔７および第２孔１１内、さらには、半導体基板１の第２面１ｂ上の配線形成領域に形成することができる。めっき膜１４の膜厚は、電気抵抗を考慮して１μｍ以上にすることが望ましいが、めっき膜１４の膜厚で貫通電極の内径が決定されるため、貫通電極の内径が所定の径になるように調整する。めっき膜１４は、例えば、金膜から形成されており、電解めっき法のほか無電解めっき法やスパッタリング法によっても形成することができる。なお、めっき膜１４として金膜のほかに金膜と銅膜（Ｃｕ膜）の積層膜も考えられるが、半導体チップを積層するＳｉＰ構造の観点からは、めっき膜１４の表面は金膜とすることが望ましい。

その後、図２０に示すように、有機溶剤の利用や酸素アッシングによりレジスト膜１３を除去する。そして、図２１に示すように、レジスト膜１６を半導体基板１の第２面１ｂ上に塗布した後、フォトリソグラフィ技術によりレジスト膜１６をパターニングする。レジスト膜１６のパターニングは、第１孔７、第２孔１１および半導体基板１の第２面１ｂに形成されている配線形成領域を覆うように実施される。

次に、図２２に示すように、パターニングしたレジスト膜１６から露出しているシード層１２を除去する。シード層１２は、チタン膜と金膜の積層膜から構成されているので、それぞれの膜をチタン膜用のエッチング溶液と金膜用のエッチング溶液を用いて除去する。金膜用のエッチング溶液としては、例えば、ヨウ素とヨウ化アンモニウムの混合液が考えられ、チタン膜用のエッチング溶液としては、例えば、フッ酸が考えられるが、エッチングできるのであれば、その他のエッチング溶液であってもよい。

続いて、図２３に示すように、パターニングしたレジスト膜１６を除去することにより、半導体基板１の半導体ウェハ状態での加工が完了する。これにより、パッド３に接続する貫通電極１７を形成することができる。そして、図２４に示すように、半導体基板１を支持する支持基板５を引き剥がす。例えば、半導体基板１と支持基板５とを接着している接着層４が熱可塑性の性質を有しているものであれば、半導体基板１を加熱することによって半導体基板１と支持基板５とを引き剥がす。半導体基板１を支持基板５から引き剥がした後、半導体ウェハ状態にある半導体基板１をダイシングにより半導体チップへ個片化する。半導体チップへの個片化は、半導体基板１を支持基板５に貼り付けた状態で行なうこともできるが、支持基板５ごと切断してしまうことになり、支持基板５の再利用をすることができなくなる。そこで、半導体基板１を支持基板５から引き剥がすと半導体基板１が薄いため、ハンドリング（搬送）は困難になるが、支持基板５を剥がしてダイシングすることにより、支持基板５の再利用が可能となる。

最後に、図２５に示すように、個片化された半導体チップにおいて、層間絶縁膜２の表面に形成されたパッド３上に例えば、スタッドバンプ法によりスタッドバンプ電極１８を形成する。バンプ電極の形成方法として、ソルダーペーストバンプ法やめっき法あるいは蒸着法などを使用することもできる。

このようにして本実施の形態１における半導体チップを形成することができる。本実施の形態１によれば、第１孔７をシリコンよりなる半導体基板１を越えて層間絶縁膜２の途中まで形成することにより、第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くしている。このため、第１孔７の底面からパッド３に達する第２孔１１を形成する際、層間絶縁膜２の膜厚が薄くなっているので、加工工程が容易となる。具体的には、第１孔７の底面からパッド３に達する第２孔１１を層間絶縁膜２に形成する際、層間絶縁膜２を開口するレジストマスクの形成回数を低減することができる。このため、複数回のマスクの合わせずれにより層間絶縁膜２の加工不良を低減することができ、第１孔７および第２孔１１を貫通空間とする複数の貫通電極１７において、層間絶縁膜２の薄膜化により貫通電極１７の均一加工が可能となる。

このことから、貫通電極１７の信頼性を向上することができ、半導体装置の製造歩留まりを向上することができる。さらに、層間絶縁膜２の加工不良による第２孔１１とパッド３との接続ばらつきを抑制することができるので、貫通電極１７とパッド３との接続抵抗がばらつくことを抑制できる。

また、貫通電極１７の形成工程において、加工ばらつきを低減することができるので、プロセスマージンが増加し、半導体装置の製造歩留まりが向上する。

さらに、大径の第１孔７をパッド３に達するように形成せずに第１孔７の孔径よりも小さい径の第２孔１１を形成してパッド３と接続しているので、パッド３を支える層間絶縁膜２も多く残すことができ、パッド３の強度低下を抑制することができる。すなわち、パッド３上へスタッドバンプ電極１８を形成する際の信頼性を向上することができる。

本実施の形態１では、第１孔７の底面からパッド３に達する第２孔１１を形成する際、層間絶縁膜２の膜厚が薄くなっているので、加工工程が容易となる。このため、第２孔１１の形成工程において製造歩留まりを向上できる利点が得られる。一方、第１孔７とパッド３間に存在する層間絶縁膜２の膜厚が薄くなることから、パッド３を支持する層間絶縁膜２の強度が低下することが懸念される。しかし、本実施の形態１のように層間絶縁膜２の膜厚を薄くしても、第２孔１１の底面および側面に形成される導体膜１５の膜厚、層間絶縁膜２と第１孔７の底部上に形成された絶縁膜８を合わせた膜厚、第２孔１１の孔径が所定の関係を満たすことによってパッド３の強度低下を抑制でき、パッド３上に正常にスタッドバンプ電極１８を形成できることについて説明する。

図２６は、本実施の形態１における半導体チップを示す断面図であり、所定の部位の寸法を変数として表している。具体的には、第２孔１１の底面および側面に形成されている導体膜１５（めっき膜１４とシード層１２とを合わせた膜）の膜厚をａ、第１孔７とパッド３間に存在する層間絶縁膜２の膜厚と第１孔７の底面上に形成されている絶縁膜８の膜厚とを合わせた膜（底部絶縁膜ということにする）の膜厚をｂとしている。さらに、第２孔１１の孔径をｃとしている。

図２７は、図２６に示す変数ａ、ｂ、ｃの関係を示すグラフである。図２７において、横軸は全膜厚（ａ＋ｂ）に対する導体膜１５の膜厚（ａ）を示している。また、縦軸（左側）は、全膜厚（ａ＋ｂ）に対する底部絶縁膜（層間絶縁膜２と絶縁膜８）の膜厚（ｂ）を示しており、縦軸（右側）は、全膜厚（ａ＋ｂ）に対する第２孔１１の孔径（ｃ）を示している。図２７に示すように、変数ａ、ｂ、ｃの値によってパッド３上にスタッドバンプ電極１８を正常に形成できる領域とパッド３上にスタッドバンプ電極１８を正常に形成できない領域を含む４つの領域（領域Ｉ〜領域ＩＶ）に分類することができることがわかる。なお、図２７においてパッド３の膜厚は、デザインルールによって決定されるため、一定の膜厚として考慮している。

まず、領域Ｉについて説明する。図２８は変数ａ、ｂ、ｃの関係が領域Ｉに含まれる場合の半導体チップの構成を示す図である。図２８は、第２孔１１の孔径ｃに対して導体膜１５の膜厚ａが充分厚く、かつ、底部絶縁膜の膜厚ｂがパッド３の強度を維持するのに充分であることを示している。したがって、領域Ｉに含まれる構成では、スタッドバンプ電極１８をパッド３上に正常に形成できることがわかる。

続いて、領域IIについて説明する。図２９は変数ａ、ｂ、ｃの関係が領域IIに含まれる場合の半導体チップの構成を示す図である。図２９に示す半導体チップの構成では、底部絶縁膜の膜厚ｂがパッド３の強度を維持するために充分な膜厚となっているが、第２孔１１の孔径ｃに対して導体膜１５の膜厚ａが薄くなっている。このため、パッド３上にスタッドバンプ電極１８を押し付ける際、導体膜１５が変形してスタッドバンプ電極１８と導体膜１５との電気的な接続が不良となってしまう。したがって、領域IIに含まれる構成では、スタッドバンプ電極１８をパッド３上に正常に形成することができないことがわかる。

次に、領域IIIについて説明する。図３０は変数ａ、ｂ、ｃの関係が領域IIIに含まれる場合の半導体チップの構成を示す図である。図３０に示す半導体チップの構成では、第２孔１１の孔径ｃに対して導体膜１５の膜厚ａが充分に厚くなっているが、底部絶縁膜の膜厚ｂが薄くなっている。このため、パッド３上にスタッドバンプ電極１８を押し付ける際、底部絶縁膜によるパッド３の支持が充分でなはなく、底部絶縁膜を構成する層間絶縁膜２にクラック１９が発生する。したがって、領域IIIに含まれる構成では、スタッドバンプ電極１８をパッド３上に正常に形成することができないことがわかる。

続いて、領域ＩＶについて説明する。図３１は変数ａ、ｂ、ｃの関係が領域ＩＶに含まれる場合の半導体チップの構成を示す図である。図３１に示す半導体チップの構成では、第２孔１１の孔径ｃに対して導体膜１５の膜厚ａが薄く、さらに、底部絶縁膜の膜厚ｂも薄くなっている。このため、パッド３上にスタッドバンプ電極１８を押し付ける際、導体膜１５が変形してスタッドバンプ電極１８と導体膜１５との電気的な接続が不良となってしまうとともに、底部絶縁膜によるパッド３の支持が充分でなはなく、底部絶縁膜を構成する層間絶縁膜２にクラック１９が発生する。したがって、領域ＩＶに含まれる構成では、スタッドバンプ電極１８をパッド３上に正常に形成することができないことがわかる。

以上のことから、パッド３上に正常にスタッドバンプ電極１８を形成するには、変数ａ、ｂ、ｃの関係が領域Ｉに含まれるようにする必要があることがわかる。このため、本実施の形態１では、第１孔７をシリコンよりなる半導体基板１を越えて層間絶縁膜２の途中まで形成することにより、第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くする構成をとる一方、変数ａ、ｂ、ｃの関係が領域Ｉに含まれるようにそれぞれの部位の寸法を規定する。これにより、第２孔１１の形成工程を容易にすることができるとともに、パッド３の強度を充分保持してパッド３上に正常にスタッドバンプ電極１８を形成することができる。具体的に、図２７からわかるように、第２孔１１の底面であるパッド３上に形成されている導電膜１５の膜厚をａとし、第１孔７の底面とパッド３間に形成されている層間絶縁膜２の膜厚および第１孔７の底面上に形成されている絶縁膜８の膜厚とを合わせた膜厚をｂとするとき、少なくともａ／（ａ＋ｂ）の値が０．１１以上であるように構成することによりパッド３の強度を充分確保することができることがわかる。

ここで、本実施の形態１では、図２６に示すように、第２孔１１の底面および側面に導体膜１５が形成され、かつ、第２孔１１の内部に空洞が存在する構成について説明している。しかし、図３２に示すように、導体膜１５の膜厚を厚くして孔径の小さい第２孔１１の内部を充填するように導体膜１５を形成することができる。この場合、パッド３は層間絶縁膜２とともに第２孔１１の内部に埋め込まれた導体膜１５によって支持されることになるので、さらに、パッド３の強度低下を抑制することができる。このとき、第２孔１１よりも孔径の大きい第１孔７の内部には他の半導体チップに形成されているスタッドバンプ電極１８を挿入するために空洞となっていることはもちろんである。

（実施の形態２）
前記実施の形態１では、マイコンチップのように高集積回路を形成した半導体チップについて説明したが、本実施の形態２ではインターポーザチップのように再配線を行なうための半導体チップについて説明する。

例えば、複数の半導体チップを３次元的に積層する場合、下に配置される半導体チップに形成された貫通電極内に、上に配置される他の半導体チップに形成されたスタッドバンプ電極を変形挿入することにより上下の半導体チップを電気的に接続する。このとき、上に配置される半導体チップと下に配置される半導体チップとはそれぞれ別々の集積回路が形成された異なる機能を有するものが多い。したがって、上下の半導体チップはそれぞれ異なるレイアウトパターンを有することになる。このことから、下に配置される半導体チップの貫通電極の位置と、上に配置される半導体チップのスタッドバンプ電極の位置が揃っているとは限らない。この場合、上下の半導体チップ間に挿入される半導体チップがインターポーザチップである。すなわち、インターポーザチップは、上に配置される半導体チップのスタッドバンプ電極の形成位置に合わせるように貫通電極が形成され、上に配置される半導体チップとインターポーザチップとを接続する。そして、インターポーザチップ内において、上述した貫通電極と接続する配線を形成し、この配線と接続するスタッドバンプ電極を下の半導体チップの貫通電極が形成されている位置に合わせるように形成する。これにより、インターポーザチップに形成されたスタッドバンプ電極と下の半導体チップに形成された貫通電極とを接続する。このようにして、上に配置される半導体チップに形成されているスタッドバンプ電極の配置位置と、下に配置される半導体チップに形成されている貫通電極の配置位置がずれている場合であっても、上下の半導体チップ間にインターポーザチップを挟むことにより上下の半導体チップを電気的に接続することができる。

次にインターポーザチップの構成について図面を参照しながら説明する。本実施の形態２におけるインターポーザチップと、前記実施の形態１における半導体チップとはほぼ同様の構成をしている。図３３は、本実施の形態２における半導体チップを示す平面図である。この図３３は、半導体チップの一部を半導体基板１の第２面（裏面）１ｂ側の上方から見ている図である。図３３に示すように、半導体チップは矩形形状の半導体基板１から構成され、半導体基板１の第２面１ｂには複数の貫通電極１７が形成されている。そして、複数の貫通電極１７は、それぞれ、導体膜１５よりなる配線に接続されており、これらの配線によって半導体基板１の第２面１ｂに配線パターンが形成されている。

図３４は図３３のＡ−Ａ線で切断した断面を示す断面図である。図３４に示すように本実施の形態２における半導体チップと、図２に示す前記実施の形態１における半導体チップの相違点は、本実施の形態２では、貫通電極１７の形成位置とスタッドバンプ電極１８の形成位置が相対する位置とは異なるようになっている点である。これは、上に配置される半導体チップに形成されているスタッドバンプ電極の配置位置と、下に配置される半導体チップに形成されている貫通電極の配置位置がずれている場合であっても、上下の半導体チップ間に本実施の形態２におけるインターポーザチップを挟むことにより上下の半導体チップを電気的に接続することができるようにしたものである。貫通電極１７とスタッドバンプ電極１８とはパッド３および配線によって電気的に接続されている。ただし、貫通電極１７の形成位置とスタッドバンプ電極１８の形成位置が等しい場合もある。

さらに、マイコンチップのように高集積回路が形成された半導体チップとインターポーザチップとの相違点は、層間絶縁膜２の膜厚である。マイコンチップのように高集積回路が形成された半導体チップは、配線が多く層間絶縁膜２の膜厚が厚くなる。これに対し、本実施の形態２におけるインターポーザチップは、再配線を目的としているため、層間絶縁膜２の内部に形成されている配線が単層であり、層間絶縁膜２の膜厚は比較的薄くなる特徴がある。その他の構成は前記実施の形態１とほぼ同様である。

本実施の形態２におけるインターポーザチップは上記のように構成されており、以下にその製造方法について説明する。本実施の形態２における製造方法も前記実施の形態１と同様であり、主に特徴点について説明する。図３〜図７に示すようにして半導体基板１の第２面１ｂから層間絶縁膜２に達する第１孔７を形成する。その後、図３５に示すように、半導体基板１の第２面１ｂに形成されているレジスト膜６を除去する。ここで、本実施の形態２では、前記実施の形態１に比べて層間絶縁膜２の膜厚が薄いが、さらに第２孔の加工工程を容易にする観点から、例えば、図３６に示すように、シリコンよりなる半導体基板１および半導体基板１に形成された第１孔７をマスクにして第１孔７の底面に露出する層間絶縁膜２を途中までエッチングしてもよい。すなわち、本実施の形態２でも前記実施の形態１と同様の工程を有するようにしてもよい。

一方、本実施の形態２においては、層間絶縁膜２の膜厚が充分に薄く、第２孔の加工工程でも問題がない程度であれば、図３７に示すように、層間絶縁膜２のエッチングを行なわなくてもよい。

その後、図９から図２４に示す工程を実施する。そして、図３４に示すように、貫通電極１７と相対する位置とは異なる位置にスタッドバンプ電極１８を形成する。ただし、貫通電極１７と相対する位置にスタッドバンプ電極１８を形成する場合もある。このようにして、本実施の形態２におけるインターポーザチップを形成することができる。本実施の形態２によれば、層間絶縁膜２の膜厚が充分薄いので、シリコンよりなる半導体基板１に第１孔７を形成した後、この第１孔７の底面に露出する層間絶縁膜２を必ずしもエッチングする必要はない。ただし、第２孔１１の加工を容易にする観点、つまり、１回のフォトリソグラフィ技術で第２孔１１を形成できない程度の膜厚を層間絶縁膜が有している場合には、第１孔７の底面に露出する層間絶縁膜２を途中までエッチングすることにより、層間絶縁膜２の膜厚をさらに薄くすることが望ましい。以上のように、本願発明は、半導体基板１に形成される層間絶縁膜２の膜厚にしたがって柔軟に対応することができる。なお、本実施の形態２でも前記実施の形態１と同様の効果を得ることができる。

（実施の形態３）
前記実施の形態１では絶縁膜８を使用する例について説明しているが、本実施の形態３では絶縁膜８に代えて感光性絶縁膜を用いる例について説明する。以下に、本実施の形態３における半導体チップの製造方法について説明する。

図３から図７に示す工程を実施することにより、半導体基板１の第２面１ｂから層間絶縁膜２に達する第１孔７を形成する。そして、図３８に示すように、レジスト膜６を除去した後、シリコンよりなる半導体基板１および半導体基板１に形成された第１孔７をマスクにして第１孔７の底面に露出する層間絶縁膜２を途中までエッチングする。

次に、図３９に示すように、第１孔７内を含む半導体基板１の第２面１ｂ上に、感光性絶縁膜８ａを形成する。この感光性絶縁膜８ａは、第１孔７の底面および側面と半導体基板１の第２面１ｂに沿ってこれらの面を覆うように形成される。感光性絶縁膜８ａは、後述する貫通電極と半導体基板１とを絶縁する機能を有している。

続いて、図４０に示すように、フォトリソグラフィ技術を使用することにより、感光性絶縁膜８ａをパターニングする。パターニングは、第１孔７の底面に開口部１０ａを形成するように行なわれる。フォトリソグラフィ技術における露光装置としては、ステッパ装置やレーザ露光装置などが使用される。

その後、図４１に示すように、開口部１０ａから露出する層間絶縁膜２をすべてエッチングすることにより除去する。これにより、第１孔７の底面に第１孔７の孔径よりも小さい径を有する第２孔１１を形成することができる。この第２孔１１の底面にはパッド３が露出する。

ここで、本実施の形態３では、図３８で示すように第１孔７を層間絶縁膜２の途中まで形成することにより、第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くしている。このため、この第１孔７の底面からパッド３に達する第２孔１１を形成する際、感光性絶縁膜８ａのマスクを１回使用するだけでパッド３に達する第２孔１１を形成することができる。つまり、第１孔７の底部とパッド３との間に残存する層間絶縁膜２の膜厚を、第２孔１１を形成する際、マスクとして使用される感光性絶縁膜８ａが消失する前に第２孔１１を形成できる膜厚にすることができる。

その後、図１７〜図２５に示す工程を実施することにより、本実施の形態３における半導体チップを製造することができる。

本実施の形態３の特徴は、感光性絶縁膜８ａを使用した点にある。前記実施の形態１では、第１孔７の内部に絶縁膜８およびアルミニウム膜９を形成した後、アルミニウム膜９上にレジスト膜１０を形成している。そして、レジスト膜１０に開口部１０ａを形成した後、開口部１０ａから露出するアルミニウム膜９、絶縁膜８および層間絶縁膜２をエッチングすることにより、第１孔７の底面からパッド３まで達する第２孔１１を形成している。ここで、絶縁膜８は、貫通電極１７と半導体基板１とを絶縁する機能を有しており、レジスト膜１０は、開口部１０ａを形成する機能を有している。そこで、本実施の形態３では、上述した絶縁膜８の機能とレジスト膜１０の機能を併せ持つ膜として感光性絶縁膜８ａを使用している。前記実施の形態１では、絶縁膜８とレジスト膜１０とを形成する工程が必要となるが、本実施の形態３では、これらの工程を感光性絶縁膜８ａの形成工程として置き換えることができる。すなわち、本実施の形態３によれば、半導体チップの製造工程を簡略化できる利点がある。感光性絶縁膜８ａを使用することにより工程が簡略化できる利点は、本願発明の特徴の１つである第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くする工程と併用することで実現可能となる。

つまり、感光性絶縁膜８ａはエッチング耐性が低いが、第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くしているので、感光性絶縁膜８ａが消失する前に層間絶縁膜２に第２孔１１を形成することができるのである。

感光性絶縁膜８ａは、絶縁膜８の代わりになる膜であり、第２孔１１を形成した後も半導体基板１上に残存させる必要がある。つまり、感光性絶縁膜８ａをマスクにした層間絶縁膜２のエッチングで感光性絶縁膜８ａが消失しないことが必要である。この点を考慮すると、本願発明の特徴の１つである第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くする工程を追加することで、感光性絶縁膜８ａを使用する有用性が生まれる。例えば、工程を簡略化するために感光性絶縁膜８ａを使用する場合、本願発明の特徴の１つである第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くする工程を実施しなければ、厚い層間絶縁膜２をエッチングすることになり、この厚い層間絶縁膜２をエッチングする途中でエッチング耐性が低い感光性絶縁膜８ａが消失してしまい、感光性絶縁膜８ａを使用する利点がなくなるのである。

以上のことから、感光性絶縁膜８ａを使用することにより生じる工程の簡略化という利点は、本願発明の特徴の１つである第１孔７の底面とパッド３の間にある層間絶縁膜２の膜厚を薄くする工程を実施することにより得られるのである。さらに感光性絶縁膜８ａを使用する利点は、第２孔１１を形成する際に、層間絶縁膜２だけをエッチングすればよい点にある。すなわち、前記実施の形態１の場合は、レジスト膜１０の下層に存在する絶縁膜８と層間絶縁膜２を合わせた膜の分をエッチングする必要があるが、本実施の形態３では、感光性絶縁膜８ａ自体がマスクとなるので、第２孔１１を形成する際、感光性絶縁膜８ａの下層に形成されている層間絶縁膜２だけをエッチングすればよい。したがって、第２孔１１を加工する際に除去する膜の膜厚が薄くなるので、第２孔１１の加工工程がさらに容易になる。なお、本実施の形態３でも前記実施の形態１と同様の効果を得ることができる。

（実施の形態４）
本実施の形態４では、例えば、前記実施の形態１〜３で製造した半導体チップを３次元的に積層形成したＳｉＰ構造の半導体装置について説明する。

図４２は、本実施の形態４における半導体装置を示す断面図である。図４２に示すように、例えば、マイコンチップから構成される半導体チップ２０ａとＳＤＲＡＭから構成される半導体チップ２０ｃを、再配線を行なうインターポーザチップとなる半導体チップ２０ｂを介して３次元的に積層している。そして、積層した３個の半導体チップ２０ａ〜２０ｃは配線基板２１に搭載されている。

マイコンチップから構成される半導体チップ２０ａは、高集積回路が形成されている半導体チップであり、貫通電極１７ａとスタッドバンプ電極１８ａが形成されている。同様に、ＳＤＲＡＭから構成される半導体チップ２０ｃは、高集積回路が形成されている半導体チップであり、貫通電極１７ｃとスタッドバンプ電極１８ｃが形成されている。一方、半導体チップ２０ｂはインターポーザチップであり、貫通電極１７ｂとスタッドバンプ電極１８ｂが形成されている。そして、半導体チップ２０ａに形成されているスタッドバンプ電極１８ａと配線基板２１に形成されている電極２２とを電気的に接続するように、配線基板２１上に半導体チップ２０ａが搭載されている。さらに、半導体チップ２０ａ上には、半導体チップ２０ｂが搭載されている。このとき、半導体チップ２０ａと半導体チップ２０ｂの電気的な接続は、半導体チップ２０ａに形成されている貫通電極１７ａに、半導体チップ２０ｂに形成されているスタッドバンプ電極１８ｂを挿入することにより行なわれている。さらに、半導体チップ２０ｂ上には、半導体チップ２０ｃが搭載されている。そして、半導体チップ２０ｂと半導体チップ２０ｃとの電気的な接続は、半導体チップ２０ｂに形成されている貫通電極１７ｂに、半導体チップ２０ｃに形成されているスタッドバンプ電極１８ｃを挿入することにより行なわれている。

配線基板２１の半導体チップ２０ａ〜２０ｃを搭載した面とは反対側の面には、半田バンプ電極２３が形成されている。この半田バンプ電極２３は配線基板の内部を介して電極２２と電気的に接続されている。半田バンプ電極２３は、半導体装置の外部との電気的接続を行なうための外部端子としての機能を有している。

さらに、配線基板２１および半導体チップ２０ａ〜２０ｃの隙間を埋め込むように封止用接着材２４が形成されている。封止用接着材２４は半導体装置の機械的強度を高めて、半導体装置の組み立て工程におけるハンドリング性を高めるとともに、半導体装置を外部環境から保護する機能を有している。

本実施の形態４における半導体装置は上記のように構成されており、以下に、半導体チップ２０ａ〜２０ｃの積層方法について説明する。

例えば、半導体基板として第１半導体ウェハを用い、第１半導体ウェハにある個々のチップ領域に対して前記実施の形態１で説明した処理を実施することにより第１半導体ウェハの個々のチップ領域に形成された第１パッドに電気的に接続する貫通電極１７ａ（第１貫通電極）を形成する。その後、第１半導体ウェハを複数の半導体チップに個片化して半導体チップ２０ａ（第１半導体チップ）を取得する。そして、半導体チップ２０ａにおいて、貫通電極１７ａと接続する側とは反対側の第１パッド上にスタッドバンプ電極１８ａを形成する。

同様に、半導体基板として第２半導体ウェハを用い、第２半導体ウェハにある個々のチップ領域に対して前記実施の形態２で説明した処理を実施することにより第２半導体ウェハの個々のチップ領域に形成された第２パッドに電気的に接続する貫通電極１７ｂ（第２貫通電極）を形成する。その後、第２半導体ウェハを複数の半導体チップに個片化して半導体チップ２０ｂ（第２半導体チップ）を取得する。そして、半導体チップ２０ｂにおいて、貫通電極１７ｂと接続する側とは反対側の第２パッド上にスタッドバンプ電極１８ｂを形成する。

続いて、半導体チップ２０ａ上に半導体チップ２０ｂを積層して電気的に接続する。この工程は、半導体チップ２０ｂに形成されているスタッドバンプ電極１８ｂを半導体チップ２０ａに形成した貫通電極１７ａに圧接によって変形注入することにより行なわれる。
このように半導体チップ２０ａおよび半導体チップ２０ｂをそれぞれ形成した後、積層することにより半導体装置を形成することができる。なお、半導体チップ２０ｂ上に半導体チップ２０ｃを積層する場合も同様である。

次に、半導体チップ２０ａ〜２０ｃを積層する別の方法について説明する。例えば、第１半導体ウェハにある個々のチップ領域に対して前記実施の形態１で説明した処理を実施することにより第１半導体ウェハの個々のチップ領域に形成された第１パッドに電気的に接続する貫通電極１７ａを形成した後、貫通電極１７ａと接続する側とは反対側の前記第１パッド上にスタッドバンプ電極１８ａを形成する。このように半導体ウェハの状態でスタッドバンプ電極１８ａを形成することもできる。

同様に、第２半導体ウェハにある個々のチップ領域に対して前記実施の形態２で説明した処理を実施することにより第２半導体ウェハの個々のチップ領域に形成された第２パッドに電気的に接続する貫通電極１７ｂを形成した後、貫通電極１７ｂと接続する側とは反対側の第２パッド上にスタッドバンプ電極１８ｂを形成する。

その後、第１半導体ウェハ上に前記第２半導体ウェハを積層して電気的に接続する。この工程は、第２半導体ウェハに形成されているスタッドバンプ電極１８ｂを第１半導体ウェハに形成した貫通電極１７ａに圧接によって変形注入することにより行なわれる。このように半導体ウェハの状態で積層することもできる。

次に、第１半導体ウェハと第２半導体ウェハとを積層化状態で半導体チップに個片化する。これにより、半導体チップ２０ａと半導体チップ２０ｂとの積層構造を得ることができる。なお、半導体チップ２０ｂ上に半導体チップ２０ｃを積層する場合も同様である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

最後に、特許文献４（特開２００５−９３４８６号公報）と本願発明とを比較してみる。特許文献４と本願発明では、貫通電極を第１孔と第１孔よりも小径の第２孔により形成している点と、第１孔の底面に露出する層間絶縁膜をエッチングしている点が類似していると思われる。しかし、特許文献４では、貫通電極の内部を完全に導体膜で充填しているのに対し、本願発明では貫通電極の内部に空洞が形成されている点が相違する。この相違点は大きな相違点である。すなわち、本願発明では、貫通電極の内部にスタッドバンプ電極を変形注入することにより複数の半導体チップを積層する構造を採用している。このため、貫通電極の内部にはスタッドバンプ電極を注入する空間が必要なのである。したがって、貫通電極にスタッドバンプ電極を挿入する第１孔を形成している。このとき、貫通電極からパッドに達するように第１孔を形成することも可能である。しかし、孔径の大きな第１孔をパッドに達するように形成すると、パッドを支えている層間絶縁膜が除去されてパッドの強度低下が顕在化する。そこで、本願発明では、第１孔を半導体基板の途中まで形成し、この第１孔の底面からパッドに達する孔として第１孔よりも孔径の小さな第２孔を形成している。これにより、第２孔の周囲に層間絶縁膜を充分に残すことができ、パッドの強度低下を防止できるのである。このように貫通電極を第１孔と第２孔で形成する技術的思想は、貫通電極の内部が空洞であることから発生するパッド強度の低下という問題を解決するものとして効果がある。さらにパッド強度の低下の問題はパッド上にスタッドバンプ電極を形成するときに問題となる。すなわち、本願発明の構成は、パッド上にスタッドバンプ電極を形成する構成を前提とするものである。

これに対し、特許文献４では、貫通電極を第１孔と第１孔よりも孔径の小さい第２孔より形成しているが、貫通電極の内部は導体膜で充填されている。したがって、パッドの強度は貫通電極の内部に充填されている導体膜で支持されるので、そもそもパッドの強度低下という問題は発生しない。さらに、パッド上にスタッドバンプ電極を形成する構成でもないのでパッド強度の問題はない。すなわち、貫通電極を第１孔と第１孔よりも孔径の小さい第２孔より形成しているが、その目的と効果について特許文献４には記載も示唆もない。特許文献４では、第１孔の側面に絶縁膜を形成しており、この後、第２孔を加工していることから、第１孔の側面に形成されている絶縁膜の膜厚分だけ第２孔の孔径が小さくなるに過ぎないと考えられる。すなわち、本願発明は、第１孔の側面に形成されている絶縁膜の膜厚に関係なく、意図的に第１孔の底面からパッドに達する孔として第１孔の孔径よりも小さな第２孔を形成しているのである。このことから、特許文献４には本願発明を容易に想到する動機付けとなる記載は存在していないと考えられる。

続いて、本願発明の特徴は、第１孔の底面に露出する層間絶縁膜をエッチングして意図的に層間絶縁膜の膜厚を減少させるように制御する点にある。このように第１孔とパッド間に存在する層間絶縁膜の膜厚を減少するように制御することにより、層間絶縁膜をエッチングして形成される第２孔の加工工程を容易にして第２孔を形成する信頼性を向上することができる利点が得られる。

これに対し、特許文献４では、第１孔の底面に露出する層間絶縁膜がエッチングされる点は類似するが、特許文献４では、第１孔を形成する際に使用するハードマスクを除去する際に付随的に第１孔の底面に露出する層間絶縁膜もエッチングされるものである。すなわち、特許文献４では、第１孔の底面に露出する層間絶縁膜を意図的にエッチングして膜厚を制御するという技術的思想は記載も示唆もされておらず、本願発明を容易に想到する動機付けとなる記載は存在しないと考えられる。

以上のように、特許文献４には本願発明と一見類似する構成が開示されていると思われるが、詳細に検討すると、本願発明と特許文献４とはまったく異なる技術的思想であり、特許文献４には本願発明を容易に想到する動機付けとなる記載は存在しないことは明らかである。したがって、当業者といえども、特許文献４の記載から本願発明を容易に想到することは困難であると考えられる。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

本発明の実施の形態１における半導体チップの一部を示す平面図である。 図１のＡ−Ａ線で切断した断面を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 実施の形態１における半導体チップを示す断面図であり、所定の部位の寸法を変数として表している図である。 図２６に示す寸法を用いた所定の関係を示すグラフである。 図２７に示す領域Ｉに含まれる場合の半導体チップの構成を示す断面図である。 図２７に示す領域IIに含まれる場合の半導体チップの構成を示す断面図である。 図２７に示す領域IIIに含まれる場合の半導体チップの構成を示す断面図である。 図２７に示す領域ＩＶに含まれる場合の半導体チップの構成を示す断面図である。 実施の形態１の変形例における半導体装置を示す断面図である。 実施の形態２における半導体チップの一部を示す平面図である。 図３３のＡ−Ａ線で切断した断面を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 実施の形態２の変形例における半導体装置の製造工程を示す断面図である。 実施の形態３における半導体装置の製造工程を示す断面図である。 図３８に続く半導体装置の製造工程を示す断面図である。 図３９に続く半導体装置の製造工程を示す断面図である。 図４０に続く半導体装置の製造工程を示す断面図である。 実施の形態４における半導体装置を示す断面図である。

符号の説明

１ 半導体基板
１ａ 第１面
１ｂ 第２面
２ 層間絶縁膜
３ パッド
４ 接着層
５ 支持基板
６ レジスト膜
６ａ 開口部
７ 第１孔
８ 絶縁膜
８ａ 感光性絶縁膜
９ アルミニウム膜
１０ レジスト膜
１０ａ 開口部
１１ 第２孔
１２ シード層
１３ レジスト膜
１４ めっき膜
１５ 導体膜
１６ レジスト膜
１７ 貫通電極
１７ａ 貫通電極
１７ｂ 貫通電極
１７ｃ 貫通電極
１８ スタッドバンプ電極
１８ａ スタッドバンプ電極
１８ｂ スタッドバンプ電極
１８ｃ スタッドバンプ電極
１９ クラック
２０ａ 半導体チップ
２０ｂ 半導体チップ
２０ｃ 半導体チップ
２１ 配線基板
２２ 電極
２３ 半田バンプ電極
２４ 封止用接着材

Claims (20)

1. （ａ）半導体基板の第１面に形成された半導体素子上に層間絶縁膜を形成し、前記層間絶縁膜の内部に形成された配線を介して前記半導体素子と電気的に接続するパッドを前記層間絶縁膜の表面に形成する工程と、
   （ｂ）前記半導体基板の前記第１面とは反対側にある第２面上に第１レジスト膜を形成する工程と、
   （ｃ）前記パッドと対向する位置に第１開口部を有するように前記第１レジスト膜をパターニングする工程と、
   （ｄ）前記第１開口部を形成した前記第１レジスト膜をマスクにして前記半導体基板をエッチングすることにより、底面に前記層間絶縁膜を露出する第１孔を前記半導体基板に形成する工程と、
   （ｅ）前記第１レジスト膜を除去する工程と、
   （ｆ）前記第１孔の底面に露出する前記層間絶縁膜をエッチングすることにより、前記第１孔の底面を前記層間絶縁膜上であって前記半導体基板と前記層間絶縁膜の境界よりも前記パッドに近い位置に形成する工程と、
   （ｇ）前記第１孔の内壁を含む前記半導体基板の前記第２面上に絶縁膜を形成する工程と、
   （ｈ）前記絶縁膜上に第２レジスト膜を形成する工程と、
   （ｉ）前記第１孔の底面に前記第１孔の径よりも小径の第２開口部を有するように前記第２レジスト膜をパターニングする工程と、
   （ｊ）前記第２開口部を形成した前記第２レジスト膜をマスクして前記絶縁膜および前記層間絶縁膜をエッチングすることにより、底面に前記パッドを露出する第２孔を形成する工程と、
   （ｋ）前記第１孔の内壁および前記第２孔の内壁を含む前記半導体基板の前記第２面に導体膜を形成し、前記導体膜をパターニングすることにより、前記半導体基板の前記第２面から前記第１面に達し、かつ、前記パッドに電気的に接続する貫通電極を形成する工程とを備え、
   前記層間絶縁膜の前記半導体基板側の面は、前記第１孔の底面と前記半導体基板の前記第１面による段差を反映して段差形状になっており、
   前記導体膜の表面は、前記半導体基板の前記第２面と前記第１孔の底面による段差を反映して段差形状になっていることを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法であって、
   前記導体膜の表面は、前記半導体基板の前記第２面と前記第１孔の底面による段差および前記第１孔の底面と前記第２孔の底面による段差を反映して段差形状になっていることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法であって、
   前記（ｆ）工程は、前記半導体基板に形成された前記第１孔をマスクにして前記第１孔の底面に露出する前記層間絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法であって、
   前記（ｆ）工程では、新たなレジスト膜によるマスクを使用しない一方、前記（ｄ）工程でのエッチングで使用するエッチングガスと前記（ｆ）工程でのエッチングで使用するエッチングガスとは異なることを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法であって、
   前記（ｄ）工程後における前記第１孔の底面の径と、前記（ｆ）工程後における前記第１孔の底面の径とは等しいことを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法であって、
   前記（ｇ）工程後、前記第１孔の底面と前記パッドとの間に残存する前記層間絶縁膜と前記第１孔の底面上に形成されている前記絶縁膜を合わせた膜厚は、前記（ｊ）工程でマスクとして使用される前記第２レジスト膜が消失する前に前記第２孔が形成される膜厚であることを特徴とする半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法であって、
   前記（ｃ）工程は、赤外顕微鏡を用いて前記パッドと対向する位置に前記第１開口部を有するように前記第１レジスト膜をパターニングすることを特徴とする半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法であって、さらに、
   （ｌ）前記貫通電極と接続する側とは反対側の前記パッド上にバンプ電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
9. 請求項１記載の半導体装置の製造方法であって、
   前記貫通電極は、内部が空洞になっていることを特徴とする半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法であって、
    （ｍ）第１半導体ウェハにある個々のチップ領域に対して前記（ａ）工程から前記（ｋ）工程までの処理を実施することにより前記第１半導体ウェハの個々のチップ領域に形成された第１パッドに電気的に接続する第１貫通電極を形成した後、前記第１貫通電極と接続する側とは反対側の前記第１パッド上に第１バンプ電極を形成する工程と、
    （ｎ）第２半導体ウェハにある個々のチップ領域に対して前記（ａ）工程から前記（ｋ）工程までの処理を実施することにより前記第２半導体ウェハの個々のチップ領域に形成された第２パッドに電気的に接続する第２貫通電極を形成した後、前記第２貫通電極と接続する側とは反対側の前記第２パッド上に第２バンプ電極を形成する工程と、
    （ｏ）前記第１半導体ウェハ上に前記第２半導体ウェハを積層して電気的に接続する工程とを備え、
    前記（ｏ）工程は、前記第２半導体ウェハに形成されている前記第２バンプ電極を前記第１半導体ウェハに形成した前記第１貫通電極に圧接によって変形注入することにより、前記第１半導体ウェハと前記第２半導体ウェハとを電気的に接続することを特徴とする半導体装置の製造方法。
11. 請求項１記載の半導体装置の製造方法であって、
    （ｐ）前記半導体基板として第１半導体ウェハを用い、前記第１半導体ウェハにある個々のチップ領域に対して前記（ａ）工程から前記（ｋ）工程までの処理を実施することにより前記第１半導体ウェハの個々のチップ領域に形成された第１パッドに電気的に接続する第１貫通電極を形成した後、前記第１半導体ウェハを複数の半導体チップに個片化して第１半導体チップを取得する工程と、
    （ｑ）前記第１半導体チップにおいて、前記第１貫通電極と接続する側とは反対側の前記第１パッド上に第１バンプ電極を形成する工程と、
    （ｒ）前記半導体基板として第２半導体ウェハを用い、前記第２半導体ウェハにある個々のチップ領域に対して前記（ａ）工程から前記（ｋ）工程までの処理を実施することにより前記第２半導体ウェハの個々のチップ領域に形成された第２パッドに電気的に接続する第２貫通電極を形成した後、前記第２半導体ウェハを複数の半導体チップに個片化して第２半導体チップを取得する工程と、
    （ｓ）前記第２半導体チップにおいて、前記第２貫通電極と接続する側とは反対側の前記第２パッド上に第２バンプ電極を形成する工程と、
    （ｔ）前記第１半導体チップ上に前記第２半導体チップを積層して電気的に接続する工程とを備え、
    前記（ｔ）工程は、前記第２半導体チップに形成されている前記第２バンプ電極を前記第１半導体チップに形成した前記第１貫通電極に圧接によって変形注入することにより、前記第１半導体チップと前記第２半導体チップとを電気的に接続することを特徴とする半導体装置の製造方法。
12. （ａ）半導体基板の第１面に形成された半導体素子上に層間絶縁膜を形成し、前記層間絶縁膜の内部に形成された配線を介して前記半導体素子と電気的に接続するパッドを前記層間絶縁膜の表面に形成する工程と、
    （ｂ）前記半導体基板の前記第１面とは反対側にある第２面上に第１レジスト膜を形成する工程と、
    （ｃ）前記パッドと対向する位置に第１開口部を有するように前記第１レジスト膜をパターニングする工程と、
    （ｄ）前記第１開口部を形成した前記第１レジスト膜をマスクにして前記半導体基板をエッチングすることにより、底面に前記層間絶縁膜を露出する第１孔を前記半導体基板に形成する工程と、
    （ｅ）前記第１レジスト膜を除去する工程と、
    （ｆ）前記第１孔の底面に露出する前記層間絶縁膜をエッチングすることにより、前記第１孔の底面を前記層間絶縁膜上であって前記半導体基板と前記層間絶縁膜の境界よりも前記パッドに近い位置に形成する工程と、
    （ｇ）前記第１孔の内壁を含む前記半導体基板の前記第２面上に感光性絶縁膜を形成する工程と、
    （ｈ）前記第１孔の底面に前記第１孔の径よりも小径の第２開口部を有するように前記感光性絶縁膜をパターニングする工程と、
    （ｉ）前記第２開口部を形成した感光性絶縁膜をマスクして前記層間絶縁膜をエッチングすることにより、底面に前記パッドを露出する第２孔を形成する工程と、
    （ｊ）前記第１孔の内壁および前記第２孔の内壁を含む前記半導体基板の前記第２面に導体膜を形成し、前記導体膜をパターニングすることにより、前記半導体基板の前記第２面から前記第１面に達し、かつ、前記パッドに電気的に接続する貫通電極を形成する工程とを備え、
    前記層間絶縁膜の前記半導体基板側の面は、前記第１孔の底面と前記半導体基板の前記第１面による段差を反映して段差形状になっており、
    前記導体膜の表面は、前記半導体基板の前記第２面と前記第１孔の底面による段差を反映して段差形状になっていることを特徴とする半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法であって、
    前記導体膜の表面は、前記半導体基板の前記第２面と前記第１孔の底面による段差および前記第１孔の底面と前記第２孔の底面による段差を反映して段差形状になっていることを特徴とする半導体装置の製造方法。
14. 請求項１２記載の半導体装置の製造方法であって、
    前記（ｆ）工程後、前記第１孔の底面と前記パッドとの間に残存する前記層間絶縁膜の膜厚は、前記（ｉ）工程でマスクとして使用される前記感光性絶縁膜が消失する前に前記第２孔が形成される膜厚であることを特徴とする半導体装置の製造方法。
15. 請求項１２記載の半導体装置の製造方法であって、
    前記貫通電極は、内部が空洞になっていることを特徴とする半導体装置の製造方法。
16. （ａ）半導体基板と、
    （ｂ）前記半導体基板の第１面に形成された半導体素子と、
    （ｃ）前記半導体基板の前記第１面上に形成された層間絶縁膜と、
    （ｄ）前記層間絶縁膜上に形成されたパッドと、
    （ｅ）前記パッド上に形成されたバンプ電極と、
    （ｆ）前記半導体基板の前記第１面とは反対側にある第２面から前記パッドに達する貫通電極とを備え、
    前記貫通電極は、
    （ｆ１）前記半導体基板の前記第１面とは反対側にある前記第２面から前記層間絶縁膜に達する第１孔であって、前記第１孔の底面が前記層間絶縁膜と前記半導体基板の境界よりも前記パッドに近い位置まで形成されている前記第１孔と、
    （ｆ２）前記第１孔の孔径よりも小さく、前記第１孔の底面から前記パッドに達するように形成された第２孔と、
    （ｆ３）前記第１孔の底面および側面と前記半導体基板の前記第２面上に形成された絶縁膜と、
    （ｆ４）前記第２孔の底面および側面と、前記絶縁膜を介した前記第１孔の底面および側面と前記半導体基板の前記第２面上に形成され、前記パッドと電気的に接続された導体膜とを有し、
    前記層間絶縁膜の前記半導体基板側の面は、前記第１孔の底面と前記半導体基板の前記第１面による段差を反映して段差形状になっており、
    前記導体膜の表面は、前記半導体基板の前記第２面と前記第１孔の底面による段差を反映して段差形状になっていることを特徴とする半導体装置。
17. 請求項１６記載の半導体装置であって、
    前記導体膜の表面は、前記半導体基板の前記第２面と前記第１孔の底面による段差および前記第１孔の底面と前記第２孔の底面による段差を反映して段差形状になっていることを特徴とする半導体装置。
18. 請求項１６記載の半導体装置であって、
    前記貫通電極は、内部が空洞となっていることを特徴とする半導体装置。
19. 請求項１６記載の半導体装置であって、
    前記半導体基板の前記第２面側から前記貫通電極を見ると、平面的に、前記第１孔によるリングと前記第１孔よりも小さい前記第２孔によるリングにより２重リングになっていることを特徴とする半導体装置。
20. 請求項１６記載の半導体装置であって、
    前記第２孔の底面である前記パッド上に形成されている前記導電膜の膜厚をａとし、前記第１孔の底面と前記パッド間に形成されている前記層間絶縁膜の膜厚および前記第１孔の底面上に形成されている前記絶縁膜の膜厚とを合わせた膜厚をｂとするとき、ａ／（ａ＋ｂ）の値が０．１１以上であることを特徴とする半導体装置。

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