DE102008058001A1 - Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement - Google Patents
Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement Download PDFInfo
- Publication number
- DE102008058001A1 DE102008058001A1 DE102008058001A DE102008058001A DE102008058001A1 DE 102008058001 A1 DE102008058001 A1 DE 102008058001A1 DE 102008058001 A DE102008058001 A DE 102008058001A DE 102008058001 A DE102008058001 A DE 102008058001A DE 102008058001 A1 DE102008058001 A1 DE 102008058001A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- opening
- metallization
- compensation layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000001465 metallisation Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000002161 passivation Methods 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 8
- 239000004642 Polyimide Substances 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229920000642 polymer Polymers 0.000 claims description 4
- 238000005530 etching Methods 0.000 description 10
- 238000009413 insulation Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000013067 intermediate product Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000000708 deep reactive-ion etching Methods 0.000 description 2
- 239000004205 dimethyl polysiloxane Substances 0.000 description 2
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- -1 polytetrafluoroethylene Polymers 0.000 description 2
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 150000001252 acrylic acid derivatives Chemical class 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920000098 polyolefin Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3178—Coating or filling in grooves made in the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Über einem Anschlusspad (7) wird eine Öffnung (9) im Substrat (1) hergestellt. Eine Dielektrikumschicht (10), eine Metallisierung (11), eine Kompensationsschicht (13) und eine Passivierungsschicht (15) werden so aufgebracht, dass die Passivierungsschicht zumindest innerhalb der Öffnung von der Metallisierung durch die Kompensationsschicht getrennt ist. Für die Kompensationsschicht wird ein Material gewählt, das geeignet ist, eine mechanische Spannung zwischen der Metallisierung und der Passivierungsschicht zu reduzieren.
Description
- Die vorliegende Erfindung betrifft die Herstellung von Durchkontaktierungen durch Halbleitersubstrate. Elektrisch leitende Verbindungen zwischen der Oberseite und der Unterseite eines Halbleitersubstrates werden bei der vertikalen Integration von Halbleiterbauelementen verwendet.
- Zur Verbindung mehrerer Halbleiterbauelemente können mehrere Halbleiterchips vertikal übereinander gestapelt und durch elektrische Anschlusskontakte auf den Oberseiten und Unterseiten miteinander verbunden werden. Hierzu müssen elektrisch leitende Verbindungen von der jeweiligen Oberseite eines Chips zu der Unterseite durch das Substrat hindurch hergestellt werden. Das geschieht üblicherweise dadurch, dass Löcher in das Substrat geätzt und anschließend mit einem elektrisch leitfähigen Material, üblicherweise einem Metall, gefüllt werden. Falls der so hergestellte elektrische Leiter nicht bis auf die Rückseite des Substrates reicht, wird das Substrat von der Rückseite her durch Abschleifen gedünnt, bis das leitfähige Material der Kontaktlochfüllung freigelegt und so die Durchkontaktierung hergestellt wird. Auf die Oberflächen des Substrates können Metallschichten aufgebracht und zu elektrischen Anschlüssen strukturiert werden. Beim Stapeln der Chips werden die einander zugeordneten Anschlusskontaktflächen übereinander angeordnet und zum Beispiel mittels eines Lotes elektrisch leitend dauerhaft miteinander verbunden. (J. Vardaman, „3-D Through-Silicon Vias Become a Reality", Semiconductor International, 6/1/2007)
- Durchkontaktierungen mit Durchmessern von typisch etwa 50 μm bis 100 μm können durch Ätzen größerer Ausnehmungen mit schrägen Seitenwänden, zum Beispiel unter Verwendung von KOH, hergestellt werden. Eine in der Ausnehmung aufgebrachte Metallschicht wird von der gegenüberliegenden Oberseite des Wafers her freigelegt und dort mit einem Kontakt versehen. Bisher übliche Verfahren sind beschrieben in
US 6 323 546 ,US 6 352 923 undUS 6 110 825 . - Die Metallschicht der Durchkontaktierung wird mit einer Passivierungsschicht bedeckt. Es wurde festgestellt, dass Risse in der Passivierungsschicht auftreten können oder sich die Passivierungsschicht gar von der Metallschicht ablöst.
- In der
US 7 402 515 ist eine Durchkontaktierung beschrieben, bei der das Kontaktloch mit einem Metall gefüllt ist und eine Pufferschicht zur Kompensation von mechanischen Spannungen zwischen dem Halbleitermaterial und dem Metall vorhanden ist. Als Material der Pufferschicht sind Silikone, Acrylate, insbesondere PMMA (Polymethylmethacrylat), Polyimid, (BCB) Benzocyclobuten, Epoxidharz, Polyparaxylen, Fluorkohlenstoffe, insbesonder PTFE (Polytetrafluoroethylen), organische Siliziumverbindungen wie PDMS (Polydimethylsiloxan), Polyester und Polyolefine genannt. - Aufgabe der vorliegenden Erfindung ist es, anzugeben, wie bei einer Durchkontaktierung durch ein Halbleitersubstrat eine Beschädigung einer in dem Kontaktloch auf dem Metall aufgebrachten Passivierungsschicht verhindert werden kann.
- Diese Aufgabe wird mit dem Verfahren zur Herstellung eines Halbleiterbauelementes mit den Merkmalen des Anspruches 1 beziehungsweise mit dem Halbleiterbauelement mit den Merkmalen des Anspruches 8 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
- Bei dem Herstellungsverfahren wird zunächst ein Substrat aus einem Halbleitermaterial mit einem vergrabenen Anschlusspad aus elektrisch leitfähigem Material bereitgestellt. Von einer Oberseite des Substrates her kommend wird das über dem Anschlusspad vorhandene Halbleitermaterial entfernt und dadurch eine Öffnung im Substrat hergestellt. Eine Dielektrikumschicht wird aufgebracht, damit das nachfolgend aufgebrachte Metall von dem Halbleitermaterial isoliert ist. Innerhalb der Öffnung wird eine Oberseite des Anschlusspads freigelegt. Eine Metallisierung wird aufgebracht, die das Anschlusspad kontaktiert und von dem Substrat durch die Dielektrikumschicht getrennt ist. Die Metallisierung ist als elektrischer Leiter der Durchkontaktierung vorgesehen. Eine Kompensationsschicht wird aufgebracht, die innerhalb der Öffnung die Metallisierung vollständig bedeckt. Für die Kompensationsschicht wird ein Material gewählt, das geeignet ist, eine mechanische Spannung zwischen der Metallisierung und einer nachfolgend aufgebrachten Passivierungsschicht zu reduzieren. Die Kompensationsschicht wird vorzugsweise so strukturiert, dass sie innerhalb der Öffnung und auf einem schmalen Bereich der Oberseite am Rand der Öffnung vorhanden ist. Eine Passivierungsschicht wird aufgebracht, so dass die Passivierungsschicht zumindest innerhalb der Öffnung von der Metallisierung durch die Kompensationsschicht getrennt ist.
- Das Halbleiterbauelement weist dementsprechend ein Substrat aus Halbleitermaterial auf, das mit einer Öffnung versehen ist, die einen Boden und eine Seitenwand bildet. An dem Boden der Öffnung befindet sich ein elektrisch leitfähiges Anschlusspad. An dem Boden und an der Seitenwand der Öffnung ist eine Metallisierung vorhanden, die mit dem Anschlusspad elektrisch leitend verbunden und von dem Halbleitermaterial durch eine Dielektrikumschicht getrennt ist. Auf der Metallisierung ist eine Kompensationsschicht vorhanden, die innerhalb der Öffnung die Metallisierung vollständig bedeckt. Auf der Kompensationsschicht ist eine Passivierungsschicht vorhanden, die innerhalb der Öffnung von der Metallsierung durch die Kompensationsschicht getrennt ist.
- Die Kompensationssschicht kann ein Polymer, insbesondere Polyimid, sein. Die Passivierungsschicht kann ein Oxid und/oder ein Nitrid des Halbleitermaterials sein. Zur Vervollständigung der Durchkontaktierung bis zur Rückseite des Substrates kann auf der von der Öffnung abgewandten Seite des Anschlusspads eine rückseitige Durchkontaktierung angeordnet sein.
- Es folgt eine genauere Beschreibung von Beispielen des Halbleiterbauelementes und des Herstellungsverfahrens anhand der beigefügten Figuren.
-
1 zeigt einen Querschnitt durch ein erstes Zwischenprodukt eines Ausführungsbeispiels des Verfahrens. -
2 zeigt einen Querschnitt gemäß der1 nach dem Ätzen einer Öffnung für die Durchkontaktierung. -
3 zeigt einen Querschnitt gemäß der2 nach dem Aufbringen einer Dielektrikumschicht. -
4 zeigt einen Querschnitt gemäß der3 nach dem teilweisen Rückätzen der Dielektrikumschicht. -
5 zeigt einen Querschnitt gemäß der4 nach dem Aufbringen einer Metallisierung. -
6 zeigt einen Querschnitt gemäß der5 nach einem teilweisen Rückätzen der Metallisierung. -
7 zeigt einen Querschnitt gemäß der6 nach dem Aufbringen eines Top-Metalls. -
8 zeigt einen Querschnitt gemäß der7 nach dem Aufbringen einer Kompensationsschicht. -
9 zeigt einen Querschnitt gemäß der8 nach dem Aufbringen einer Passivierungsschicht. -
10 zeigt einen Querschnitt gemäß der8 nach dem Herstellen einer Maske. -
11 zeigt einen Querschnitt gemäß der10 nach dem Strukturieren der Kompensationsschicht und dem Entfernen der Maske. -
12 zeigt einen Querschnitt gemäß der11 nach dem Aufbringen einer Passivierungsschicht. - In dem Querschnitt der
1 ist ein Zwischenprodukt eines Ausführungsbeispiels des Herstellungsverfahrens dargestellt. Das Substrat1 aus Halbleitermaterial weist in diesem Beispiel eine Isolationsschicht2 auf, die das Substrat1 in eine oberseitige Halbleiterschicht3 und einen üblicherweise als Bulk bezeichneten Anteil trennt. Im Fall eines Siliziumsubstrates wird die Halbleiterschicht3 als Body-Siliziumschicht bezeichnet. Innerhalb der Isolationsschicht2 ist ein Anschlusspad7 aus einem elektrisch leitfähigen Material, vorzugsweise einem Metall, angeordnet. Das Anschlusspad7 kann mit einer innerhalb der Isolationsschicht2 angeordneten elektrischen Zuleitung17 (in der1 als weiteres Ausführungsbeispiel gestrichelt eingezeichnet) versehen sein. Die Zuleitung17 kann als elektrische Verbindung des Anschlusspads mit in dem Substrat integrierten Bauelementen vorgesehen sein. Das Anschlusspad7 ermöglicht eine besonders einfache Herstellung der Durchkontaktierung. - Die dargestellte Anordnung lässt sich zum Beispiel durch einen an sich bekannten Prozess des Wafer-Bonding herstellen. Bei diesem Prozess werden zwei Halbleitersubstrate oder Wafer verwendet. Die Oberseite des einen Substrates wird mit der Isolationsschicht
2 versehen, die dann auf einer Oberseite des anderen Substrates dauerhaft befestigt wird. Dadurch entsteht die in der1 im Querschnitt dargestellte Schichtfolge, bei der die Isolationsschicht2 oberseitig und unterseitig im Halbleitermaterial eingebettet ist. Bei diesem Herstellungsverfahren wird das Anschlusspad7 auf einer der beiden zusammenzufügenden Oberseiten hergestellt und strukturiert, so dass nach dem Wafer-Bonding das Anschlusspad7 in der in der1 dargestellten Weise vergraben ist. - An der Oberseite des Substrates
1 kann über der Halbleiterschicht3 eine Verdrahtung vorhanden sein, die in einer üblichen Weise eine oder mehrere Metallebenen5 und ein Zwischenmetalldielektrikum4 umfasst. Für die elektrische Verbindung zwischen Leiterbahnen verschiedener Metallebenen sind Durchkontaktierungen durch das Zwischenmetalldielektrikum vorgesehen. Das ist in der1 in einem schematischen Beispiel dargestellt, das beliebig abgewandelt werden kann. Die Oberseite der Verdrahtung ist in dem dargestellten Ausführungsbeispiel mit einem Liner6 bedeckt, der zum Beispiel aus Ti/TiN gebildet sein kann und gegebenenfalls auch als Ätzstoppschicht verwendet werden kann. - Auf der Oberseite des Bauelementes wird eine Maske
8 aufgebracht und strukturiert. Diese Maske ist zum Beispiel eine Fotolackmaske, die vorzugsweise relativ dick ausgebildet wird. Unter Verwendung der Maske8 wird eine Öffnung9 in den Liner6 und das Zwischenmetalldielektrikum4 geätzt. - Die
2 zeigt einen Querschnitt durch ein weiteres Zwischenprodukt nach dem Ätzen des Halbleitermateriales bis herab auf die Isolationsschicht2 . Dieser Ätzschritt kann durch RIE (reactive ion etching), vorzugsweise durch DRIE (deep reactive ion etching), ausgeführt werden. Die Isolationsschicht2 fungiert hierbei als Ätzstoppschicht. Die Öffnung9 ist damit entsprechend dem Querschnitt der2 bis auf die Isolationsschicht2 herab ausgebildet. Das Ätzen kann vorwiegend senkrecht zu der Oberseite des Substrates, also stark anisotrop, durchgeführt werden, um möglichst steile Seitenwände der geätzten Öffnung9 auszubilden und die laterale Ausdehnung der Öffnung9 somit auf den für die Durchkontaktierung notwendigen Durchmesser zu begrenzen. - Die
3 zeigt einen Querschnitt gemäß der2 für ein weiteres Zwischenprodukt nach dem Aufbringen einer Dielektrikumschicht10 . Es ist keine Begrenzung zwischen der Isolationsschicht2 und der Dielektrikumschicht10 eingezeichnet, um anzudeuten, dass beide Schichten aus Oxid gebildet sein können. Die Dielektrikumschicht10 wird zunächst ganzflächig aufgebracht und kann insbesondere Siliziumdioxid sein. Zum Aufbringen der Dielektrikumschicht10 ist das Verfahren des CVD (chemical vapor deposition), insbesondere des SACVD (sub atmospheric chemical vapor deposition) geeignet. Dieses Verfahren ist aus der Halbleitertechnik an sich bekannt. - Die
4 zeigt im Querschnitt ein weiteres Zwischenprodukt nach dem Entfernen der Dielektrikumschicht10 bis auf restliche Anteile auf den Seitenwänden der Öffnung9 . An dem Boden der Öffnung9 ist jetzt das Anschlusspad7 freigelegt. Das teilweise Entfernen der Dielektrikumschicht10 kann zum Beispiel mittels RIE erfolgen, wobei der Liner6 als Ätzstoppschicht dient. Das ist insbesondere vorteilhaft, wenn als Zwischenmetalldielektrikum4 ebenfalls ein Oxid des Halbleitermateriales verwendet wird. Das anisotrop ausgeführte Ätzen ermöglicht es, die Dielektrikumschicht10 auf den horizontalen Oberflächen vollständig zu entfernen, während die Dielektrikumschicht10 auf den Seitenwänden innerhalb der Öffnung9 in einer für eine Isolation ausreichenden Dicke stehen bleibt. Der Anschlusspad7 dient ebenfalls als Ätzstoppschicht. - Die
5 zeigt einen Querschnitt gemäß der4 nach dem Aufbringen einer Metallisierung11 . Die Metallisierung11 kann zum Beispiel durch isotrope MOCVD (metal-organic chemical vapor deposition) hergestellt werden und ist zum Beispiel Wolfram. Die zunächst ganzflächig vorhandene Metallisierung11 kann dann ohne Verwendung einer Maske rückgeätzt werden. Der Prozess wird dabei so geführt, dass die Ätzrate auf der Oberseite höher ist als am Boden der Öffnung9 und an den Seitenwänden. - Die
6 zeigt einen Querschnitt gemäß der5 nach dem oberseitigen Entfernen der Metallisierung11 , von der jetzt nur noch ein Anteil auf dem Boden und an den Seitenwänden innerhalb der Öffnung9 vorhanden ist. Da das Anschluss pad7 von der Dielektrikumschicht10 freigelegt worden war, befindet sich am Boden der Öffnung9 jetzt ein elektrischer Kontakt zwischen der Metallisierung11 und dem Anschlusspad. Die Metallisierung11 kann dann an der Oberseite durch Aufbringen einer oberseitigen Anschlussmetallisierung, im Folgenden als Top-Metall bezeichnet, kontaktiert werden. Dafür ist jedes für Leiterbahnen üblicherweise verwendete Metall geeignet, insbesondere zum Beispiel Aluminium. - Die
7 zeigt einen Querschnitt gemäß der6 nach dem Aufbringen einer Schicht eines Top-Metalls12 , das an der oberen Kante, die durch den Rand der Öffnung9 gebildet wird, einen Wulst aufweist, der auch größer oder kleiner ausgebildet sein kann als in der7 dargestellt. Auf diese Weise wird sichergestellt, dass eine elektrisch leitende Verbindung zwischen dem verbliebenen Anteil der Metallisierung11 und dem Top-Metall12 hergestellt wird. Die elektrische Verbindung zwischen der Metallisierung11 und dem Top-Metall12 wird folglich bereits in situ beim Aufbringen des Top-Metalls12 ausgebildet. Das Top-Metall12 kann entsprechend den vorgesehenen elektrischen Verbindungen strukturiert werden. - Die
8 zeigt einen Querschnitt gemäß der7 nach dem ganzflächigen Aufbringen einer Kompensationsschicht13 , die die Öffnung9 nicht auffüllt. Die Kompensationsschicht13 wird aus einem Material gebildet, das geeignet ist, eine mechanische Spannung zwischen der Metallisierung11 und einer nachfolgend aufzubringenden Passivierungsschicht zu reduzieren. Geeignete Materialien sind insbesondere Polymere, zum Beispiel Polyimid, die zum Beispiel durch den an sich bekannten Nanospray-Prozess aufgebracht werden können. - Die
9 zeigt einen Querschnitt gemäß der8 nach dem Aufbringen einer Passivierungsschicht15 . Die Passivierungsschicht15 kann einlagig oder mehrlagig sein und zum Beispiel mit einer Oxidschicht, insbesondere einer Siliziumoxidschicht, und einer darauf aufgebrachten Nitridschicht, insbesondere einer Siliziumnitridschicht, gebildet sein. Die Passivierungsschicht15 kann zum Beispiel mittels eines Standard-PECVD-Prozesses (plasma-enhanced chemical vapor deposition) hergestellt werden. Eine Oxidschicht der Passivierungsschicht15 kann auch mittels eines SACVD-Prozesses (sub-atmospheric chemical vapor deposition) aufgebracht werden. Schichten einer mehrlagigen Passivierungsschicht15 können auch teils durch PECVD und teils durch SACVD aufgebracht werden. - Die
10 zeigt einen Querschnitt gemäß der8 nach dem Aufbringen der Kompensationsschicht13 und dem Herstellen einer Maske14 auf der Kompensationsschicht13 . Die Maske14 ist vorzugsweise ein Fotolack, der in der üblichen Weise durch Belichten, Entwickeln und selektives Entfernen mit einem Lösungsmittel strukturiert wird. - Die
11 zeigt einen Querschnitt gemäß der10 nach dem Strukturieren der Kompensationsschicht13 unter Verwendung der Maske14 und nach dem Entfernen der Maske14 . Von der Kompensationsschicht13 ist jetzt ein Restanteil übrig, der den Boden und die Seitenwand der Öffnung9 bedeckt sowie einen schmalen Bereich der Oberseite längs des Randes der Öffnung9 . Bei dem dargestellten Ausführungsbeispiel, bei dem die Metallisierung11 oberseitig entfernt wurde und ein Top-Metall12 aufgebracht wurde, bedeckt der verbliebene Anteil der Kompensationsschicht die Metallisierung11 vollständig. - Bei Verwendung eines fotoaktiven Materiales für die Kompensationsschicht
13 , wie zum Beispiel Polyimid, kann die Kompensationsschicht13 auch ohne Verwendung einer gesonderten Fotolackmaske strukturiert werden. Das geschieht zum Beispiel in der Weise, dass diejenigen Anteile der Kompensationsschicht13 , die entfernt werden sollen, belichtet und nach dem Entwickeln mittels eines Lösungsmittels entfernt werden. - Die
12 zeigt einen Querschnitt gemäß der11 nach dem Aufbringen der Passivierungsschicht15 auf die strukturierte Kompensationsschicht13 und die freie Oberfläche des Top-Metalls12 . Damit erhält man eine im Vergleich zu dem Ausführungsbeispiel der9 alternative Ausgestaltung. Auch die Passivierungsschicht15 kann gegebenenfalls mit einer Lackmaske strukturiert werden. - Die Durchkontaktierung lässt sich auf einfache Weise vervollständigen, indem in einem in den
9 und12 jeweils schraffierten Rückseitenbereich16 eine Ausnehmung hergestellt wird, mit der die Rückseite des Anschlusspads7 freigelegt wird. Dort kann eine weitere Metallisierung aufgebracht werden, die eine durchgehende elektrisch leitende Verbindung zwischen dem Top-Metall12 und der Rückseite des Substrates1 herstellt. -
- 1
- Substrat
- 2
- Isolationsschicht
- 3
- Halbleiterschicht
- 4
- Zwischenmetalldielektrikum
- 5
- Metallebene
- 6
- Liner
- 7
- Anschlusspad
- 8
- Maske
- 9
- Öffnung
- 10
- Dielektrikumschicht
- 11
- Metallisierung
- 12
- Top-Metall
- 13
- Kompensationsschicht
- 14
- weitere Maske
- 15
- Passivierungsschicht
- 16
- Rückseitenbereich
- 17
- Zuleitung
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- - US 6323546 [0003]
- - US 6352923 [0003]
- - US 6110825 [0003]
- - US 7402515 [0005]
- Zitierte Nicht-Patentliteratur
-
- - J. Vardaman, „3-D Through-Silicon Vias Become a Reality”, Semiconductor International, 6/1/2007 [0002]
Claims (13)
- Verfahren zur Herstellung eines Halbleiterbauelementes, bei dem – ein Substrat (
1 ) aus einem Halbleitermaterial mit einem vergrabenen Anschlusspad (7 ) aus elektrisch leitfähigem Material bereitgestellt wird, – von einer Oberseite des Substrates her das über dem Anschlusspad vorhandene Halbleitermaterial entfernt und dadurch eine Öffnung (9 ) hergestellt wird, – eine Dielektrikumschicht (10 ) aufgebracht wird, – innerhalb der Öffnung das Anschlusspad freigelegt wird, – eine Metallisierung (11 ) aufgebracht wird, die das Anschlusspad kontaktiert und von dem Substrat durch die Dielektrikumschicht getrennt ist, – eine Kompensationsschicht (13 ) aufgebracht wird, die innerhalb der Öffnung die Metallisierung vollständig bedeckt, und – eine Passivierungsschicht (15 ) aufgebracht wird, die innerhalb der Öffnung von der Metallisierung durch die Kompensationsschicht getrennt ist. - Verfahren nach Anspruch 1, bei dem die Kompensationsschicht (
13 ) ein Polymer ist. - Verfahren nach Anspruch 1, bei dem die Kompensationsschicht (
13 ) Polyimid ist. - Verfahren nach Anspruch 1 oder 2, bei dem vor dem Aufbringen der Kompensationsschicht (
13 ) die Metallisierung (11 ) außerhalb der Öffnung (9 ) entfernt wird, ein Top-Metall (12 ) aufgebracht wird, das obere Ränder der Metallisierung kontaktiert, und die Kompensationsschicht so hergestellt wird, dass sie die Metallisierung vollständig bedeckt. - Verfahren nach einem der Ansprüche 1 bis 4, bei dem das Halbleitermaterial in einem der Öffnung (
9 ) gegenüberliegenden Rückseitenbereich (16 ) des Substrates (1 ) entfernt wird und eine bis zu dem Anschlusspad (7 ) reichende rückseitige Durchkontaktierung hergestellt wird. - Verfahren nach einem der Ansprüche 1 bis 5, bei dem die Passivierungsschicht (
15 ) aus mindestens zwei Schichten unterschiedlicher Materialien hergestellt wird. - Verfahren nach Anspruch 6, bei dem die Passivierungsschicht (
15 ) hergestellt wird, indem zunächst eine Oxidschicht aufgebracht wird und auf die Oxidschicht eine Nitridschicht aufgebracht wird. - Halbleiterbauelement mit Durchkontaktierung, bei dem – ein Substrat (
1 ) aus Halbleitermaterial mit einer Öffnung (9 ) versehen ist, die einen Boden und eine Seitenwand bildet, – an dem Boden der Öffnung ein elektrisch leitfähiges Anschlusspad (7 ) vorhanden ist, – an dem Boden und der Seitenwand der Öffnung eine Metallisierung (11 ) vorhanden ist, die mit dem Anschlusspad elektrisch leitend verbunden und von dem Halbleitermaterial durch eine Dielektrikumschicht (10 ) getrennt ist, – auf der Metallisierung eine Kompensationsschicht (13 ) vorhanden ist, die innerhalb der Öffnung die Metallisierung vollständig bedeckt, und – auf der Kompensationsschicht eine Passivierungsschicht (15 ) vorhanden ist, die innerhalb der Öffnung von der Metallisierung durch die Kompensationsschicht getrennt ist. - Halbleiterbauelement nach Anspruch 8, bei dem die Kompensationsschicht (
13 ) ein Polymer ist. - Halbleiterbauelement nach Anspruch 8, bei dem die Kompensationsschicht (
13 ) Polyimid ist. - Halbleiterbauelement nach einem der Ansprüche 8 bis 10, bei dem – die Metallisierung (
11 ) nur innerhalb der Öffnung (9 ) vorhanden ist, – außerhalb der Öffnung ein Top-Metall (12 ) vorhanden ist, das obere Ränder der Metallisierung kontaktiert, und – die Kompensationsschicht (13 ) die Metallisierung vollständig bedeckt. - Halbleiterbauelement nach einem der Ansprüche 8 bis 11, bei dem die Passivierungsschicht (
15 ) eine Oxidschicht und eine Nitridschicht umfasst. - Halbleiterbauelement nach einem der Ansprüche 8 bis 12, bei dem auf der von der Öffnung (
9 ) abgewandten Seite des Anschlusspads (7 ) eine mit dem Anschlusspad verbundene rückseitige Durchkontaktierung vorhanden ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008058001A DE102008058001A1 (de) | 2008-11-19 | 2008-11-19 | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement |
US12/621,322 US8623762B2 (en) | 2008-11-19 | 2009-11-18 | Semiconductor device and a method for making the semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008058001A DE102008058001A1 (de) | 2008-11-19 | 2008-11-19 | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102008058001A1 true DE102008058001A1 (de) | 2010-05-27 |
Family
ID=42114455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008058001A Granted DE102008058001A1 (de) | 2008-11-19 | 2008-11-19 | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement |
Country Status (2)
Country | Link |
---|---|
US (1) | US8623762B2 (de) |
DE (1) | DE102008058001A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8884442B2 (en) | 2010-09-10 | 2014-11-11 | Ams Ag | Method for producing a semiconductor component with a through-contact and semiconductor component with through-contact |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102011010362B4 (de) | 2011-02-04 | 2014-07-10 | Austriamicrosystems Ag | Halbleiterbauelement mit Durchkontaktierung und Herstellungsverfahren |
DE102011104305A1 (de) * | 2011-06-16 | 2012-12-20 | Austriamicrosystems Ag | Herstellungsverfahren für ein Halbleiterbauelement mit einer Leiterschicht im Halbleiterkörper und Halbleiterbauelement |
FR2986903A1 (fr) | 2012-02-15 | 2013-08-16 | St Microelectronics Crolles 2 | Procede de fabrication d'un circuit integre comprenant des vias traversant le substrat |
EP2693467B1 (de) * | 2012-08-01 | 2015-11-18 | ams AG | Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Verbindung durch ein Substrat |
EP2775275B1 (de) | 2013-03-08 | 2015-12-16 | Ams Ag | UV-Sensor-Halbleitervorrichtung und Verfahren zum Messen ultravioletter Strahlung |
JP6390404B2 (ja) * | 2014-12-15 | 2018-09-19 | 富士通株式会社 | 電子装置及び電子装置の製造方法 |
EP3460835B1 (de) * | 2017-09-20 | 2020-04-01 | ams AG | Verfahren zur herstellung eines halbleiterbauelements sowie halbleiterbauelement |
EP3790046A1 (de) * | 2019-09-03 | 2021-03-10 | Ams Ag | Substratdurchkontaktierung und verfahren zur herstellung einer substratdurchkontaktierung |
US11430692B2 (en) * | 2020-07-29 | 2022-08-30 | Taiwan Semiconductor Manufacturing Company Limited | Thermally stable copper-alloy adhesion layer for metal interconnect structures and methods for forming the same |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0926723A1 (de) * | 1997-11-26 | 1999-06-30 | STMicroelectronics S.r.l. | Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in micro-integrierten Schaltungen |
US6323546B2 (en) | 1999-01-14 | 2001-11-27 | United Microelectronics Corp. | Direct contact through hole type wafer structure |
US6352923B1 (en) | 1999-03-01 | 2002-03-05 | United Microelectronics Corp. | Method of fabricating direct contact through hole type |
WO2007019199A1 (en) * | 2005-08-05 | 2007-02-15 | Micron Technology, Inc. | Methods of forming through-wafer interconnects and structures resulting therefrom |
US7399683B2 (en) * | 2002-06-18 | 2008-07-15 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
US7402515B2 (en) | 2005-06-28 | 2008-07-22 | Intel Corporation | Method of forming through-silicon vias with stress buffer collars and resulting devices |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5128279A (en) * | 1990-03-05 | 1992-07-07 | Vlsi Technology, Inc. | Charge neutralization using silicon-enriched oxide layer |
JP2003197878A (ja) * | 2001-10-15 | 2003-07-11 | Hitachi Ltd | メモリ半導体装置およびその製造方法 |
US6790775B2 (en) * | 2002-10-31 | 2004-09-14 | Hewlett-Packard Development Company, L.P. | Method of forming a through-substrate interconnect |
JP2005116623A (ja) * | 2003-10-03 | 2005-04-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
TWI272728B (en) * | 2005-09-02 | 2007-02-01 | Touch Micro System Tech | Three-dimensional interconnect interposer adapted for use in system in package and method of making the same |
US7589009B1 (en) * | 2006-10-02 | 2009-09-15 | Newport Fab, Llc | Method for fabricating a top conductive layer in a semiconductor die and related structure |
JP4937842B2 (ja) * | 2007-06-06 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US8432032B2 (en) * | 2010-01-13 | 2013-04-30 | Chia-Sheng Lin | Chip package and fabrication method thereof |
-
2008
- 2008-11-19 DE DE102008058001A patent/DE102008058001A1/de active Granted
-
2009
- 2009-11-18 US US12/621,322 patent/US8623762B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0926723A1 (de) * | 1997-11-26 | 1999-06-30 | STMicroelectronics S.r.l. | Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in micro-integrierten Schaltungen |
US6110825A (en) | 1997-11-26 | 2000-08-29 | Stmicroelectronics, S.R.L. | Process for forming front-back through contacts in micro-integrated electronic devices |
US6323546B2 (en) | 1999-01-14 | 2001-11-27 | United Microelectronics Corp. | Direct contact through hole type wafer structure |
US6352923B1 (en) | 1999-03-01 | 2002-03-05 | United Microelectronics Corp. | Method of fabricating direct contact through hole type |
US7399683B2 (en) * | 2002-06-18 | 2008-07-15 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
US7402515B2 (en) | 2005-06-28 | 2008-07-22 | Intel Corporation | Method of forming through-silicon vias with stress buffer collars and resulting devices |
WO2007019199A1 (en) * | 2005-08-05 | 2007-02-15 | Micron Technology, Inc. | Methods of forming through-wafer interconnects and structures resulting therefrom |
Non-Patent Citations (1)
Title |
---|
J. Vardaman, "3-D Through-Silicon Vias Become a Reality", Semiconductor International, 6/1/2007 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8884442B2 (en) | 2010-09-10 | 2014-11-11 | Ams Ag | Method for producing a semiconductor component with a through-contact and semiconductor component with through-contact |
Also Published As
Publication number | Publication date |
---|---|
US8623762B2 (en) | 2014-01-07 |
US20100123254A1 (en) | 2010-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102008033395B3 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement | |
DE102008058001A1 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement | |
DE102016100270B4 (de) | Bondstrukturen und verfahren zu ihrer herstellung | |
DE102015107271B4 (de) | Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen | |
DE10253938B4 (de) | Verfahren zur gleichzeitigen Herstellung einer Bonding-Pad-Struktur und eines Stapelkondensators in einer Halbleitervorrichtung | |
DE102017127227B4 (de) | Verbindungsstruktur und Verfahren | |
DE10205026C1 (de) | Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration | |
DE102019200054B4 (de) | Verfahren zum Strukturieren von Metallisierungsleitungen mit variabler Breite | |
DE112010004204T5 (de) | Koaxiale Silizium-Durchkontaktierung | |
DE102005057076A1 (de) | Technik zum Verbessern der Haftung von Metallisierungsschichten durch Vorsehen von Platzhalterkontaktdurchführungen | |
DE102008032510A1 (de) | System in einem Gehäuse und Verfahren zu seiner Herstellung | |
DE102010045055B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes mit einer Durchkontaktierung | |
DE102009004725A1 (de) | Halbleiterschaltung mit Durchkontaktierung und Verfahren zur Herstellung vertikal integrierter Schaltungen | |
DE112020006801B4 (de) | Metall-isolator-metall (mim) kondensator | |
DE19843624C1 (de) | Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung | |
DE102004021261B4 (de) | Halbleiterbauelement mit einem Hybrid-Metallisierungsschichtstapel für eine verbesserte mechanische Festigkeit während und nach dem Einbringen in ein Gehäuse | |
DE102009005458A1 (de) | Halbleiterbauelement mit Durchkontaktierung und Verfahren zu dessen Herstellung | |
DE102019130124A1 (de) | Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben | |
DE102022100017A1 (de) | Bump-integration mit umverteilungsschicht | |
DE102012219769B4 (de) | Verfahren zum Herstellen einer elektrischen Durchkontaktierung in einem Substrat | |
DE10244077B4 (de) | Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung | |
DE102011010362A1 (de) | Halbleiterbauelement mit Durchkontaktierung und Herstellungsverfahren | |
DE10359217A1 (de) | Elektrische Durchkontaktierung von HL-Chips | |
DE102009036033B4 (de) | Durchkontaktierung für Halbleiterwafer und Herstellungsverfahren | |
DE112022000376B4 (de) | Halbleitersubstrat aufweisend eine Substratdurchkontaktierung und Verfahren zu deren Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division |