DE102022100017A1 - Bump-integration mit umverteilungsschicht - Google Patents

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DE102022100017A1
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conductive
bump
passivation layer
forming
dielectric layer
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Ting-Li Yang
Po-Hao Tsai
Ching-Wen Hsiao
Hong-Seng Shue
Ming-Da Cheng
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
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    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Abstract

Ein Verfahren zum Bilden eines Halbleiterbauelements umfasst: Bilden einer Interconnect-Struktur über einem Substrat; Bilden einer ersten Passivierungsschicht über der Interconnect-Struktur; Bilden eines ersten leitfähigen Strukturelements über der ersten Passivierungsschicht und elektrisch mit der Interconnect-Struktur gekoppelt; konformes Bilden einer zweiten Passivierungsschicht über dem ersten leitfähigen Strukturelement und der ersten Passivierungsschicht; Bilden einer dielektrischen Schicht über der zweiten Passivierungsschicht; und Bilden einer ersten Bump-Durchkontaktierung und eines ersten leitfähigen Bumps über und elektrisch gekoppelt mit dem ersten leitfähigen Strukturelement, wobei die erste Bump-Durchkontaktierung zwischen dem ersten leitfähigen Bump und dem ersten leitfähigen Strukturelement ist, wobei die erste Bump-Durchkontaktierung sich in die dielektrische Schicht erstreckt, durch die zweite Passivierungsschicht, und das erste leitfähige Strukturelement kontaktiert, wobei der erste leitfähige Bump über der dielektrischen Schicht ist und elektrisch mit der ersten Bump-Durchkontaktierung gekoppelt ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/145,613 , eingereicht am 4. Februar 2021 und „Bumps Integrated with Cu RDL“ betitelt, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • ICs (Integrated Circuits) mit hoher Dichte, wie Very Large Scale Integration Schaltungen (VLSI-Schaltungen), werden typischerweise mit Interconnect-Strukturen (auch als Interconnects bezeichnet) gebildet, die als dreidimensionale Verdrahtungsleitungsstrukturen dienen. Der Zweck der Interconnect-Strukturen ist es, dicht gepackte Vorrichtungen passend miteinander zu verbinden, um funktionale Schaltungen zu bilden. Mit steigenden Integrationsgraden, nimmt ein Parasitärkapazitätseffekt zwischen den Metallleitungen der Interconnects, der zu RC-Verzögerung und Übersprechen führt, entsprechend zu. Um die Parasitärkapazität zu verringern und die Leitungsgeschwindigkeit der Zwischenverbindungen zu erhöhen, werden für gewöhnlich dielektrische Low-k-Materialien eingesetzt, um Zwischenschicht-Dielektrikum-Schichten (ILD-Schichten) und Zwischenmetall-Dielektrikum-Schichten (IMD-Schichten) zu bilden.
  • Metallleitungen und Durchkontaktierungen werden in den IMD-Schichten gebildet. Ein Bildungsprozess kann umfassen, eine Ätzstoppschicht über den ersten leitfähigen Strukturelementen zu bilden und eine dielektrische Low-k-Schicht über der Ätzstoppschicht zu bilden. Die dielektrische Low-k-Schicht und die Ätzstoppschicht werden strukturiert, um einen Graben und eine Durchkontaktierungsöffnung zu bilden. Der Graben und die Durchkontaktierungsöffnung werden dann mit einem leitfähigen Material gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssiges leitfähiges Material zu entfernen, sodass eine Metallleitung und eine Durchkontaktierung gebildet werden. Leitfähige Bumps, wie Mikro-Bums (µ-Bumps) und Wende-Montage-Bumps (C4-Bumps, „Controlled Collapse Chip Connection“) werden über den Interconnect-Strukturen zur Verbindung mit anderen Bauelementen gebildet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A, 1B, 2-7 und 8A-8C veranschaulichen Querschnittansichten eines Halbleiterbauelements bei verschiedenen Fertigungsstufen in Übereinstimmung mit einer Ausführungsform.
    • 9-11 veranschaulichen Querschnittansichten eines Halbleiterbauelements bei verschiedenen Fertigungsstufen in Übereinstimmung mit einer anderen Ausführungsform.
    • 12-15, 16A und 16B veranschaulichen Querschnittansichten eines Halbleiterbauelements bei verschiedenen Fertigungsstufen in Übereinstimmung mit noch einer anderen Ausführungsform.
    • 17 veranschaulicht ein Ablaufdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements in Übereinstimmung mit manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt begrenzend zu sein. Zum Beispiel kann die Bildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Strukturelement in direktem Kontakt gebildet sind und kann auch Ausführungsformen umfassen, in denen zusätzliche Strukturelemente zwischen dem ersten und dem zweiten Strukturelement gebildet sein können, sodass das erste und das zweite Strukturelement nicht in direktem Kontakt sein könnten.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Strukturelements zu (einem) anderen Element(en) oder Strukturelement(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden. In der gesamten vorliegenden Beschreibung, außer es wird anders spezifiziert, beziehen sich dieselben oder gleichen Bezugszeichen in verschiedenen Figuren auf dasselbe oder gleiche Element, das durch ein selbes oder gleiches Bildungsverfahren unter Verwendung derselben oder gleichen Material(ien) gebildet wird. Zusätzlich, außer es wird anders spezifiziert, veranschaulichen Figuren mit derselben Nummer und unterschiedlichen Buchstaben (z.B. 8A und 8B) unterschiedliche Ansichten (z.B. entlang verschiedener Querschnitte) derselben Halbleitervorrichtung in derselben Fertigungsstufe.
  • In Übereinstimmung mit einer Ausführungsform wird ein leitfähiger Bump (z.B. ein C4-Bump oder ein µ-Bump) in einer ausgerichteten Öffnung oder einer Einzugsöffnung in dielektrischen Schichten über einem leitfähigen Strukturelement (z.B. ein leitfähiges Pad oder eine leitfähige Leitung) gebildet. Eine konforme Passivierungsschicht wird über dem leitfähigen Strukturelement gebildet und eine dielektrische Schicht wird über der konformen Passivierungsschicht gebildet. Die ausgerichtete Öffnung oder die Einzugsöffnung wird gebildet, sich durch die dielektrische Schicht und die Passivierungsschicht zu erstrecken, um das darunterliegende leitfähige Strukturelement freizulegen, und der leitfähige Bump wird dann in der ausgerichteten Öffnung oder der Einzugsöffnung auf dem leitfähigen Strukturelement gebildet. Die ausgerichtete Öffnung oder die Einzugsöffnung erhöht die Anhaftung zwischen der Passivierungsschicht und der dielektrischen Schicht und verringert Spannung bei der Grenzfläche zwischen der Passivierungsschicht und der dielektrischen Schicht. Als ein Resultat wird Ablösung bei der Grenzfläche zwischen der Passivierungsschicht und der dielektrischen Schicht vermieden oder verringert. Indem die dielektrische Schicht über der Passivierungsschicht als eine Planarisierungsschicht gebildet wird, werden Probleme wie Bump-Keimschichtstufenabdeckung und Diskontinuität vermieden oder verringert, wodurch Bauelementzuverlässigkeit und Produktionsausbeute erhöht werden.
  • 1A, 1B, 2-7 und 8A-8C veranschaulichen Querschnittansichten eines Halbleiterbauelements 100 bei verschiedenen Fertigungsstufen in Übereinstimmung mit einer Ausführungsform. Das Halbleiterbauelement 100 kann ein Bauelementwafer sein, der aktive Bauelemente (z.B. Transistoren) und/oder passive Bauelemente (z.B. Kondensatoren, Induktoren, Widerstände oder dergleichen) aufweisen. In manchen Ausführungsformen ist das Halbleiterbauelement 100 ein Verdrahtungslagenwafer, der aktive Bauelemente und/oder passive Bauelemente aufweisen kann oder nicht. In Übereinstimmung mit noch einer anderen Ausführungsform der vorliegenden Offenbarung ist das Halbleiterbauelement 100 ein Paketsubstratstreifen, der Paketsubstrate mit Kernen darin sein kann oder kernlose Paketsubstrate sein kann. In der nachfolgenden Besprechung wird ein Bauelementwafer als ein Beispiel des Halbleiterbauelements 100 verwendet. Die Lehren der vorliegenden Offenbarung können auch auf Verdrahtungslagenwafer, Paketsubstrate oder andere Halbleiterstrukturen angewendet werden, wie Fachkundige bereits begrüßen werden.
  • Wie in 1A veranschaulicht, weist das Halbleiterbauelement 100 ein Halbleitersubstrat 101 und elektrische Komponenten 103 (z.B. Transistoren, Widerstände, Induktoren oder dergleichen) auf, die auf oder in dem Halbleitersubstrat 101 (das auch als Substrat 101 bezeichnet werden kann) gebildet sind. Das Halbleitersubstrat 101 kann ein Halbleitermaterial enthalten, wie Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrat). Das Halbleitersubstrat 101 kann andere Halbleitermaterialien enthalten, wie Germanium; einen Verbindungshalbleiter, umfassend Siliziumkarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, umfassend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie mehrschichtige oder abgestufte Substrate, können ebenso verwendet werden.
  • In dem Beispiel von 1A werden elektrische Komponenten 103 in einem Bauelementgebiet des Halbleitersubstrats 101 gebildet. Beispiele der elektrischen Komponenten 103 umfassen Transistoren (z.B. komplementäre Metalloxidhalbleiter-Transistoren (CMOS-Transistoren)), Widerstände, Kondensatoren, Dioden und dergleichen. Die elektrischen Komponenten 103 können unter Verwendung eines geeigneten Verfahrens gebildet werden, wobei hier keine Details besprochen werden.
  • In manchen Ausführungsformen, nachdem die elektrischen Komponenten 103 gebildet sind, wird eine Zwischenschicht-Dielektrikum-Schicht (ILD-Schicht) über dem Halbleitersubstrat 101 und über den elektrischen Komponenten 103 gebildet. Die ILD-Schicht kann Räume zwischen Gate-Stapeln der Transistoren (nicht gezeigt) der elektrischen Komponenten 103 füllen. In Übereinstimmung mit manchen Ausführungsformen enthält die ILD-Schicht Siliziumoxid, Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), fluordotiertes Silikatglas (FSG) oder dergleichen. Die ILD-Schicht kann unter Verwendung von Spin-Beschichtung, fließbarer chemischer Gasphasenabscheidung (FCVD), plasmaverstärkter chemischer Gasphasenabscheidung (PECVD), chemischer Niederdruckgasphasenabscheidung (LPCVD) oder dergleichen gebildet werden.
  • Kontaktstecker werden in der ILD-Schicht gebildet, wobei die Kontaktstecker die elektrischen Komponenten 103 elektrisch mit leitfähigen Strukturelementen (z.B. Metallleitungen, Durchkontaktierungen) nachfolgend gebildeter Interconnect-Strukturen 106 koppeln. Es wird festgehalten, dass in der vorliegenden Offenbarung, außer es wird anders spezifiziert, ein leitfähiges Strukturelement sich auf ein elektrisch leitfähiges Strukturelement bezieht, und ein leitfähiges Material sich auf ein elektrisch leitfähiges Material bezieht. In Übereinstimmung mit manchen Ausführungsformen werden die Kontaktstecker aus einem leitfähigen Material gebildet, wie Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Legierungen davon und/oder Mehrfachschichten davon. Die Bildung der Kontaktstecker kann Bilden von Kontaktöffnungen in der ILD-Schicht, Bilden eines leitfähigen Materials oder mehrerer leitfähiger Materialien in den Kontaktöffnungen und Durchführen eines Planarisierungsprozesses, wie einem chemisch-mechanischen Polieren (CMP), umfassen, um die Oberseitenoberflächen der Kontaktstecker an die Oberseitenoberfläche der ILD-Schicht anzugleichen.
  • Immer noch in Bezug auf 1A wird eine Interconnect-Struktur 106 über der ILD-Schicht und über den elektrischen Komponenten 103 gebildet. Die Interconnect-Struktur 106 weist mehrere dielektrische Schichten 109 und leitfähige Strukturelemente (z.B. Metallleitungen, Durchkontaktierungen) in den dielektrischen Schichten 109 gebildet auf. In manchen Ausführungsformen verbindet die Interconnect-Struktur 106 die elektrische Komponenten 103 untereinander, um funktionale Schaltungen des Halbleiterbauelements 100 zu bilden.
  • In manchen Ausführungsformen wird jede der dielektrischen Schichten 109, die auch als eine Zwischenmetall-Dielektrikum-Schicht (IMD-Schicht) bezeichnet werden kann, aus einem dielektrischen Material wie Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid oder dergleichen gebildet. In Übereinstimmung mit manchen Ausführungsformen werden die dielektrischen Schichten 109 aus einem dielektrischen Low-k-Material gebildet, das eine niedrigere dielektrische Konstante (k-Wert) als 3,0 aufweist, wie etwa 2,5, etwa 2,0 oder noch niedriger. Die dielektrischen Schichten 109 können ein kohlenstoffhaltiges dielektrisches Low-k-Material, Wasserstoff-Silsesquioxan (HSQ), Methylsilsesquioxan (MSQ) oder dergleichen enthalten. Beispielsweise kann die Bildung jeder der dielektrischen Schichten 109 Abscheiden eines Porenbildner-haltigen dielektrischen Materials über der ILD-Schicht und dann Durchführen eines Härtungsprozesses umfassen, um den Porenbildner herauszutreiben, wodurch die poröse dielektrische Schicht 109 gebildet wird. Ein anderes geeignetes Verfahren kann auch verwendet werden, um die dielektrischen Schichten 109 zu bilden.
  • Wie in 1A veranschaulicht, werden leitfähige Strukturelemente, wie leitfähige Leitungen 105 und Durchkontaktierungen 107, in den dielektrischen Schichten 109 gebildet. In einer Beispielsausführungsform können die leitfähigen Strukturelemente eine Diffusionssperrschicht und ein leitfähiges Material (z.B. Kupfer oder ein kupferhaltiges Material) über der Diffusionssperrschicht aufweisen. Die Diffusionssperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten und kann durch CVD, physikalische Gasphasenabscheidung (PVD), Atomschichtabscheidung (ALD) oder dergleichen gebildet werden. Nachdem die Diffusionssperrschicht gebildet ist, wird das leitfähige Material über der Diffusionssperrschicht gebildet. Die Bildung der leitfähigen Strukturelemente kann einen Einzeldamaszenerprozess, einen Doppeldamaszenerprozess oder dergleichen umfassen.
  • Als nächstes wird eine Passivierungsschicht 111 über den Interconnect-Strukturen 106 gebildet und mehrere Metall-Isolator-Metall-Kondensatoren (MIM-Kondensatoren) 113 werden in der Passivierungsschicht 111 gebildet. Die Passivierungsschicht 111 kann mehrere Teilschichten aufweisen (siehe z.B. 111A - 111E in 1B) und kann aus einem oder mehreren geeigneten dielektrischen Materialien gebildet werden, wie Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika wie kohlenstoffdotierten Oxiden, extrem Low-k-Dielektrika wie poröses kohlenstoffdotiertes Siliziumdioxid, Kombinationen dieser oder dergleichen. Die Passivierungsschicht 111 kann durch einen Prozess wie chemische Gasphasenabscheidung (CVD), FCVD gebildet werden, obwohl ein beliebiger geeigneter Prozess genutzt werden kann.
  • Die MIM-Kondensatoren 113 werden in den Passivierungsschichten 111 gebildet. 1B veranschaulicht eine vergrößerte Ansicht eines Bereichs 102 in 1A, um Details der MIM-Kondensatoren 113 zu zeigen. Wie in 1B veranschaulicht, weist jeder der MIM-Kondensatoren 113 zwei Metallschichten 113M (z.B. Kupferschichten) und eine dielektrische Schicht 113I (z.B. eine dielektrische High-k-Schicht) zwischen den Metallschichten 113M auf. Jede der Schichten (z.B. 113M, 113I und 113M) des MIM-Kondensators 113 wird in einer jeweiligen Passivierungsschicht (z.B. 111B, 111C oder 111D) gebildet. Beispielsweise können die obere Metallschicht 113M und die untere Metallschicht 113M des MIM-Kondensators 113 mit einer darüberliegenden Durchkontaktierung 119V beziehungsweise einer darunterliegenden Durchkontaktierung 108 verbunden werden, wobei die darüberliegende Durchkontaktierung 119V und die darunterliegende Durchkontaktierung 108 in Passivierungsschicht 111E beziehungsweise 111A gebildet werden. Als ein anderes Beispiel können die obere Metallschicht 113M und die untere Metallschicht 113M des MIM-Kondensators 113 mit einer ersten darüberliegenden Durchkontaktierung 119V1 beziehungsweise einer zweiten darüberliegenden Durchkontaktierung 119V2 verbunden werden. In dem Beispiel von 1B erstreckt sich die zweite darüberliegende Durchkontaktierung 119V2 durch die Passivierungsschicht 111D und die dielektrische Schicht 113I, um sich mit der unteren Metallschicht 113M zu verbinden. Es wird festgehalten, dass die zweite darüberliegende Durchkontaktierung 119V2 sich durch eine Öffnung in der oberen Metallschicht 113M des MIM-Kondensators erstreckt und deshalb von der oberen Metallschicht 113M des MIM-Kondensators durch Abschnitte der Passivierungsschicht 111D getrennt ist (z.B. diese nicht kontaktiert).
  • Wieder in Bezug auf 1A kann die untere Metallschicht des MIM-Kondensators 113 elektrisch mit einem leitfähigen Strukturelement der Interconnect-Struktur 106 gekoppelt sein, z.B. durch eine Durchkontaktierung, die sich von der unteren Metallschicht des MIM-Kondensators 113 zu dem leitfähigen Strukturelement der Interconnect-Struktur 106 erstreckt. Zusätzlich können die mehreren MIM-Kondensatoren 113 elektrisch parallel gekoppelt sein, um einen großen Kapazitätswert bereitzustellen. Zum Beispiel können die oberen Metallschichten der MIM-Kondensatoren 113 elektrisch miteinander gekoppelt sein und die unteren Metallschichten der MIM-Kondensatoren 113 können elektrisch miteinander gekoppelt sein. In manchen Ausführungsformen werden die MIM-Kondensatoren 113 weggelassen.
  • Als nächstes in Bezug auf 2, werden Öffnungen 112 in der Passivierungsschicht 111 gebildet. Manche der Öffnungen 112 erstrecken sich durch die Passivierungsschicht 111, um leitfähige Strukturelemente der Interconnect-Struktur 106 freizulegen. In manchen Ausführungsformen erstrecken sich manche der Öffnungen 112 teilweise durch die Passivierungsschicht 111, um die oberen Metallschichten der MIM-Kondensatoren 113 freizulegen. Die Öffnungen 112 können in einem oder mehreren Ätzprozessen (z.B. anisotrope Ätzprozesse) gebildet werden.
  • Nachdem die Öffnungen 112 gebildet sind, wird eine Sperrschicht 115 konform über den oberen Oberflächen der Passivierungsschicht 111 und entlang Seitenwänden und Böden der Öffnungen 112 gebildet. Die Sperrschicht 115 kann eine mehrschichtige Struktur aufweisen und kann eine Diffusionssperrschicht (z.B. eine TiN-Schicht) und eine Keimschicht (z.B. eine Kupferkeimschicht) über der Diffusionssperrschicht gebildet aufweisen. Die Sperrschicht 115 kann unter Verwendung jeglichen geeigneten/jeglicher geeigneter Bildungsverfahren(s) gebildet werden, wie CVD, PVD, ALD, Kombinationen davon oder dergleichen.
  • Als nächstes wird in 3 eine Fotolackschicht 137 über der Sperrschicht 115 gebildet. Die Fotolackschicht 137 wird strukturiert (z.B. unter Verwendung von Fotolithografietechnik), um Öffnung 138 bei Stellen zu bilden, wo leitfähige Pads 119 (siehe 4) gebildet werden. Die Öffnungen 138 legen z.B. die Keimschicht der Sperrschicht 115 frei. Nachdem die Öffnungen 138 gebildet sind, wird ein Descum-Prozess 110 durchgeführt, um von dem Strukturierungsprozess der Fotolackschicht 137 zurückgelassene Reste zu reinigen. Der Descum-Prozess 110 kann zum Beispiel ein Plasmaprozess sein, der unter Verwendung eines Prozessgases durchgeführt wird, das Sauerstoff enthält.
  • Als nächstes werden in 4 leitfähige Pads 119 (z.B. 119A und 119B) in den Öffnungen 138 über der Sperrschicht 115 gebildet. Die leitfähigen Pads 119 können ein elektrisch leitfähiges Material enthalten, wie Kupfer oder Kupferlegierung (z.B. eine Kupfer-SilberLegierung, eine Kupfer-Kobalt-Legierung oder dergleichen) und können unter Verwendung eines geeigneten Bildungsverfahrens gebildet werden, wie Elektroplattierung, elektrolose Plattierung oder dergleichen. Nachdem die leitfähigen Pads 119 gebildet sind, wird die Fotolackschicht 137 durch einen geeigneten Entfernprozess entfernt, wie Veraschung. Als nächstes wird ein Ätzprozess durchgeführt, um Abschnitte der Sperrschicht 115 zu entfernen, auf welchen die leitfähigen Pads 119 nicht gebildet sind. Wie in 4 veranschaulicht, füllen Abschnitte des elektrisch leitfähigen Materials die Öffnungen 112 (siehe 3) in der Passivierungsschicht 111, um Durchkontaktierungen 119V zu bilden, wobei die Durchkontaktierungen 119V die leitfähigen Pads 119 elektrisch mit darunterliegenden leitfähigen Strukturelementen der Interconnect-Struktur 106 und/oder des MIM-Kondensators 113 koppeln. Es wird festgehalten, dass in der Besprechung hierin die Sperrschicht 115 in den Öffnungen 112 als Teil der Durchkontaktierungen 119V betrachtet wird und die Sperrschicht 115 über der oberen Oberfläche der Passivierungsschicht 111 als Teil der leitfähigen Pads 119 betrachtet wird. Obwohl nicht in 4 gezeigt, können während denselben Verarbeitungsschritten, um die leitfähigen Pads 119 zu bilden, leitfähige Leitungen (z.B. Kupferleitungen) auch auf der oberen Oberfläche der Passivierungsschicht 111 gebildet werden (siehe z.B. 118 in 12). Die leitfähigen Pads 119 und die leitfähigen Leitungen können gemeinsam als eine Umverteilungsschicht (RDL) bezeichnet werden und die Durchkontaktierungen 119V können als RDL-Durchkontaktierungen bezeichnet werden. Die Form des Querschnitts des leitfähigen Pads 119 kann als Beispiel eine Kuppelform (z.B. mit einer gekrümmten oberen Oberfläche), eine konkave Form, eine Polygonform oder eine rechteckige (oder quadratische) Form sein. Ein Bereich der RDL-Durchkontaktierungen 119V kann zum Beispiel zwischen etwa 0,9×0,9 µm2 und etwa 3,5×3,5 µm2 sein.
  • Es wird festgehalten, dass in 4 manche der leitfähigen Pads 119 (z.B. 119A) größer als andere leitfähige Pads 119 (z.B. 119B) sind (z.B. eine größere Breite aufweisen, zwischen entgegengesetzten Seitenwänden gemessen). In manchen Ausführungsformen werden Wende-Montage-Bumps (C4-Bumps) auf den größeren leitfähigen Pads 119A gebildet und Mikro-Bumps (µ-Bumps) werden auf den kleineren leitfähigen Pads 119B gebildet. Die Zahl leitfähiger Pads 119 kann eine beliebige geeignete Zahl sein und kann in jeglicher Reihenfolge angeordnet werden, wie Fachkundige bereits begrüßen. Zusätzlich, obwohl eine RDL-Durchkontaktierung 119V unter jedem leitfähigen Pad 119 in 4 veranschaulicht wird, kann die Zahl von RDL-Durchkontaktierungen 119V unter jedem leitfähigen Pad 119 eine beliebige geeignete Zahl sein, wie eins, zwei, drei oder mehr. Darüber hinaus können die RDL-Durchkontaktierungen 119V unter jedem der leitfähigen Pads 119 in Bezug auf das leitfähige Pad 119 zentriert sein oder in Bezug auf das leitfähige Pad 119 außerzentrisch sein.
  • Als nächstes wird in 5 eine Passivierungsschicht 121 konform über den leitfähigen Pads 119 und über der Passivierungsschicht 111 gebildet. In manchen Ausführungsformen weist die Passivierungsschicht 121 eine mehrschichtige Struktur auf und weist eine Oxidschicht (z.B. Siliziumoxid) und eine Nitridschicht (z.B. Siliziumnitrid) über der Oxidschicht auf. In anderen Ausführungsformen weist die Passivierungsschicht 121 eine Einzelschichtstruktur auf, z.B. eine Einzelnitridschicht aufweisend. Die Passivierungsschicht 121 kann unter Verwendung von z.B. CVD, PVD, ALD, Kombinationen davon oder dergleichen gebildet werden.
  • Als nächstes wird in 6 eine Fotolackschicht 135 über der Passivierungsschicht 121 durch z.B. Spin-Beschichten gebildet. Die Fotolackschicht 135 wird dann durch z.B. Fotolithografietechniken strukturiert, um Öffnungen 136 bei Stellen zu bilden, wo leitfähige Bumps gebildet werden. Als nächstes wird ein Ätzprozess durchgeführt, um Abschnitte der Passivierungsschicht 121 zu entfernen, die von den Öffnungen 136 freigelegt werden. In manchen Ausführungsformen ist der Ätzprozess ein Trockenätzprozess (z.B. ein Plasmaätzprozess) unter Verwendung eines Prozessgases, das ein Gemischt aus CF4, CHF3, N2 und Ar enthält. Es kann auch ein anderes Prozessgas verwendet werden, z.B. kann 02 anstelle von CF4 verwendet werden. Nach dem Ätzprozess sind die leitfähigen Pads 119 freigelegt. Als nächstes wird die Fotolackschicht 135 durch einen geeigneten Entfernprozess entfernt, wie Veraschung. Es wird festgehalten, dass zur Einfachheit nur eine Öffnung 136 in 6 über dem größeren leitfähigen Pad 119A zum Bilden des leitfähigen Bumps 125 (siehe 8A) veranschaulicht wird und keine Öffnungen über den anderen leitfähigen Pads (z.B. 119B) gebildet werden. Dies ist selbstverständlich bloß ein nichtbegrenzendes Beispiel. Ein Fachkundiger wird bereits begrüßen, dass dieselben oder ähnliche Verarbeitungsschritte durchgeführt werden können, um leitfähige Bumps über den anderen leitfähigen Pads (z.B. 119B) zu bilden.
  • Als nächstes wird in 7 eine dielektrische Schicht 131 über der Passivierungsschicht 121, über den leitfähigen Pads 119 und über der Passivierungsschicht 111 gebildet. Öffnungen 132 werden in der dielektrischen Schicht 131 gebildet, um die darunterliegenden leitfähigen Pads 119 freizulegen. Die dielektrische Schicht 131 kann aus z.B. Polymer, Polyimid (PI), Benzocyclobuten (BCB), einem Oxid (z.B. Siliziumoxid) oder einem Nitrid (z.B. Siliziumnitrid) gebildet werden. die dielektrische Schicht 131 wird als eine Einzelschicht in 7 als ein nichtbegrenzendes Beispiel veranschaulicht. Die dielektrische Schicht 131 kann eine mehrschichtige Struktur aufweisen, die mehrere aus unterschiedlichen dielektrischen Materialien gebildete Teilschichten aufweist.
  • In manchen Ausführungsformen ist die dielektrische Schicht 131 ein fotosensitives Material, wie ein fotosensitives Polymermaterial, und die Öffnungen 132 werden unter Verwendung von Fotolithografietechniken gebildet. Zum Beispiel kann das fotosensitive Material mit einer strukturierten Energiequelle (z.B. Licht) durch z.B. ein Fadennetz belichtet werden. Das Auftreffen der Energie verursacht eine chemische Reaktion in jenen Abschnitten des fotosensitiven Materials, auf die die strukturierte Energiequelle aufgetroffen ist, wodurch die physikalischen Eigenschaften der belichteten Abschnitte des fotosensitiven Materials derart modifiziert werden, dass die physikalischen Eigenschaften der belichteten Abschnitte des fotosensitiven Materials sich von den physikalischen Eigenschaften der unbelichteten Abschnitte des fotosensitiven Materials unterscheiden. Das fotosensitive Material kann dann mit einem Entwickler entwickelt werden, um den belichteten Abschnitt des fotosensitiven Materials oder den unbelichteten Abschnitt des fotosensitiven Materials zu entfernen, z.B. davon abhängig, ob ein negatives fotosensitives Material oder ein positives fotosensitives Material verwendet wird. Die verbleibenden Abschnitte des fotosensitiven Materials können gehärtet werden, um eine strukturierte dielektrische Schicht 131 zu bilden. Die oberen Ecken der dielektrischen Schicht 131 bei den Öffnungen 132 werden in 7 als ein nichtbegrenzendes Beispiel veranschaulicht, spitz zu sein (z.B. zwei sich schneidende Leitungen aufzuweisen). Die oberen Ecken der dielektrischen Schicht 131 bei den Öffnungen 132 können z.B. abgerundete Ecken sein.
  • In 7 ist ein erster Abstand zwischen entgegengesetzten Seitenwänden 131S der dielektrischen Schicht 131, die von der Öffnung 132 freigelegt werden, kleiner als ein zweiter Abstand zwischen entgegengesetzten Seitenwänden 121S der Passivierungsschicht 121, die von der Öffnung 136 in 6 freigelegt werden. Mit anderen Worten, die Öffnung 132 in der dielektrischen Schicht 131 ist schmaler als die Öffnung 136 in der Passivierungsschicht 121, sodass die oberen Oberflächen 121U und die Seitenwände 121S der Passivierungsschicht 121 vollständig von der dielektrischen Schicht 131 abgedeckt werden. Da die dielektrische Schicht 131 von den Seitenwänden 121S der Passivierungsschicht 121 eingezogen ist, wird die Öffnung 132 in 7 als eine Einzugsöffnung bezeichnet. Die Seitenwand 131S der dielektrischen Schicht 131 wird in 7 als ein nichtbegrenzendes Beispiel veranschaulicht, ein lineares Profil aufzuweisen (z.B. eine geneigte Linie oder eine flache Seitenwand, die in Bezug auf die obere Hauptoberfläche des Substrats 101 geneigt ist). Die Seitenwand 131S kann eine gerade Linie (z.B. senkrecht zu einer oberen Hauptoberfläche des Substrats 101) oder eine gekrümmte Linie sein. Eine Breite der Öffnung 132 (z.B. ein zwischen entgegengesetzten Seitenwänden 131S gemessener Abstand) kann konstant sein oder sich fortlaufend (z.B. allmählich ohne eine Stufenänderung) entlang einer Tiefenrichtung der Öffnung 132 ändern.
  • Die Einzugsöffnung 132 verbessert Bauelementzuverlässigkeit und Produktionsausbeute verglichen mit einer Auszugsöffnung. In einer Auszugsöffnung würden die Seitenwände 131S der dielektrischen Schicht 131 aus der Öffnung 132 zu Stellen die von den strichlierten Linien 130 in 7 angegeben werden, ausgezogen werden. Mit anderen Worten, falls die Öffnung 132 als eine Auszugsöffnung gebildet worden wäre, würde die Breite der Öffnung 132 größer als die Breite der Öffnung 136 in 6 sein. Wenn Auszugsöffnungen gebildet werden, ist die mechanische Spannung bei einer Grenzfläche zwischen der dielektrischen Schicht 131 und der Passivierungsschicht 121 in Bereichen nahe den strichlierten Linien 130 (z.B. zwischen Abschnitten der dielektrischen Schicht 131 über dem leitfähigen Pad 119 und Abschnitten der Passivierungsschicht 121 über dem leitfähigen Pad 119) viel höher als bei anderen Bereichen des Bauelements. Die erhöhte Spannung kann Ablösung der Schichten von Materialien in den Hochspannungsbereichen verursachen, wodurch Bauelementversagen verursacht und Produktionsausbeute verringert werden. Zusätzlich kann bei nachfolgendem Verarbeiten, um die Keimschicht 126 (siehe 8A) zum Bilden leitfähiger Bumps 125 zu bilden, die Auszugsöffnung Bilden einer konformen, fortlaufenden Keimschicht 126 erschweren, die die Seitenwände und Böden der Auszugsöffnung auskleidet, aufgrund dessen, dass die Auszugsöffnung mehr Stufenformen aufweist, die von der konformen Keimschicht 126 abzudecken sind. Dies wird als das Bump-Keimschichtstufenabdeckungsproblem bezeichnet. Das Bump-Keimschichtstufenabdeckungsproblem kann Diskontinuität (z.B. Löcher) in der Keimschicht 126 verursachen, was wiederum Defekte in dem darauf gebildeten leitfähigen Bump 125 verursachen kann. Die aktuelle Offenbarung vermeidet oder verringert, indem Einzugsöffnungen zum Bilden der leitfähigen Bumps 125 gebildet werden, die zuvor beschriebenen Probleme, wodurch Bauelementzuverlässigkeit und Produktionsausbeute verbessert werden. Es wird festgehalten, dass nebst Einzugsöffnungen ausgerichtete Öffnungen (siehe z.B. ausgerichtete Öffnung 136 in 10 und die Besprechung davon) denselben oder einen ähnlichen Vorteil wie die Einzugsöffnungen bieten. In manchen Ausführungsformen sind die Öffnungen (z.B. 132, 136), die verwendet werden, um die leitfähigen Bumps 125 zu bilden, Einzugsöffnungen und/oder ausgerichtete Öffnungen und keine Auszugsöffnungen werden zum Bilden der leitfähigen Bumps 125 gebildet.
  • Als nächstes werden in 8A leitfähige Bumps 125 auf den leitfähigen Pads 119 gebildet und Lötgebiete 129 werden auf den leitfähigen Bumps 125 gebildet. Eine Breite des leitfähigen Bumps 125 kann zwischen etwa 5 µm und etwa 90 µm sein. Die leitfähigen Bumps 125 können µ-Bumps oder C4-Bumps sein. Zum Beispiel können µ-Bumps, die eine Breite (z.B. zwischen entgegengesetzten Seitenwänden gemessen) zwischen z.B. etwa 5 µm und etwa 30 µm aufweisen, über den leitfähigen Pads 119B gebildet werden und C4-Bumps, die eine Breite zwischen etwa 32 µm und etwa 90 µm aufweisen, können über den leitfähigen Pads 119A gebildet werden. In einer Beispielsausführungsform wird jeder der µ-Bumps und der C4-Bumps in einer Einzugsöffnung 132 (siehe 7) gebildet, die über einem jeweiligen leitfähigen Pad 119 gebildet ist.
  • Die leitfähigen Bumps 125 können gebildet werden durch Bilden einer Keimschicht 126 über der dielektrischen Schicht 131 und entlang von Seitenwänden und Böden der Öffnungen 132; Bilden einer strukturierten Fotolackschicht über der Keimschicht 126, wo Öffnungen der strukturierten Fotolackschicht bei Stellen gebildet werden, wo die leitfähigen Bumps 125 gebildet werden sollen; Bilden (z.B. Plattieren) eines elektrisch leitfähigen Materials (z.B. Kupfer) über der Keimschicht 126 in den Öffnungen; Entfernen der strukturierten Fotolackschicht; und Entfernen von Abschnitten der Keimschicht 126, über denen kein leitfähiger Bump 125 gebildet ist. Es wird festgehalten, dass Abschnitte des elektrisch leitfähigen Materials die Öffnungen 132 füllen, um Bump-Durchkontaktierungen 125V zu bilden, wobei die Bump-Durchkontaktierungen 125V die leitfähigen Bumps 125 elektrisch mit den darunterliegenden leitfähigen Pads 119 koppeln. Es wird festgehalten, dass in der Besprechung hierin die Keimschicht 126 in den Öffnungen 132 (siehe 7) als Teil der Bump-Durchkontaktierungen 125V betrachtet wird und die Keimschicht 126 über der oberen Oberfläche der dielektrischen Schicht 131 als Teil des leitfähigen Bumps 125 betrachtet wird. 8A zeigt eine Grenzfläche zwischen der Keimschicht 126 und dem elektrisch leitfähigen Material (z.B. Kupfer) des leitfähigen Bumps 125 als ein Beispiel. In manchen Ausführungsformen werden die Keimschicht 126 und das elektrisch leitfähige Material des leitfähigen Bumps 125 aus einem selben Material gebildet, wodurch es keine Grenzfläche zwischen ihnen geben kann.
  • In 8A ist die Zahl von Bump-Durchkontaktierungen 125V unter (z.B. direkt unter) jedem leitfähigen Bump 125 eins. Dies ist selbstverständlich bloß ein nichtbegrenzendes Beispiel. Die Zahl von Bump-Durchkontaktierungen 125V unter einem jeweiligen leitfähigen Bump 125 kann eine beliebige geeignete Zahl sein, wie eins, zwei, drei oder mehr. Zusätzlich können die eine Bump-Durchkontaktierung oder die mehreren Bump-Durchkontaktierungen 125V unter jedem leitfähigen Bump 125 in Bezug auf den leitfähigen Bump 125 zentriert sein, oder können in Bezug auf den leitfähigen Bump 125 außerzentrisch sein.
  • In 8A kontaktieren (z.B. kontaktieren physisch) Seitenwände der Bump-Durchkontaktierung 125V Seitenwände der dielektrischen Schicht 131 und erstrecken sich entlang davon. Die Breite der Bump-Durchkontaktierung 125V kann konstant sein (z.B. Seitenwände senkrecht zu einer oberen Hauptoberfläche des Substrats 101 aufweisen) oder kann sich fortlaufend ändern (z.B. allmählich ohne eine Stufenänderung, oder ohne eine diskontinuierliche Änderung), wenn sich die Bump-Durchkontaktierung 125V zu dem Substrat 101 erstreckt. In dem Beispiel der 8A weisen die Seitenwände der Bump-Durchkontaktierung 125V ein lineares Profil auf (z.B. eine geneigte gerade Linie) und die Breite der Bump-Durchkontaktierung 125V nimmt fortlaufend ab, während sich die Bump-Durchkontaktierung 125V zu dem Substrat 101 erstreckt. Die Seitenwände der Bump-Durchkontaktierung 125V können ein gekrümmtes Profil (z.B. eine gekrümmte Linie) aufweisen, z.B. wenn die Seitenwände 131S der dielektrischen Schicht 131, die von der Öffnung 132 (siehe 7) freigelegt werden, gekrümmte Profile aufweisen. Es wird festgehalten, dass es einen Spalt zwischen der Seitenwand der Bump-Durchkontaktierung 125V und einer jeweiligen Seitenwand der Passivierungsschicht 121 gibt und die dielektrische Schicht 131 den Spalt füllt und die obere Oberfläche der leitfähigen Pads 119A kontaktiert. Mit anderen Worten, die Bump-Durchkontaktierung 125V ist von der Passivierungsschicht 121 durch einen Abschnitt der dielektrischen Schicht 131, der seitlich zwischen der Bump-Durchkontaktierung 125V und der Passivierungsschicht 121 angeordnet ist, beabstandet (z.B. getrennt).
  • In dem Beispiel von 8A ist eine Dicke A eines Abschnitts der dielektrischen Schicht 131, die über der Passivierungsschicht 121 auf dem leitfähigen Pad 119 angeordnet ist, zwischen etwa 1 µm und etwa 20 µm. Ein Raum S zwischen angrenzenden kleineren leitfähigen Pads 119B (z.B. mit µ-Bumps darauf gebildet) ist größer als etwa 1,5 µm und ein Raum S zwischen angrenzenden größeren leitfähigen Pads 119A (z.B. mit C4-Bumps darauf gebildet) ist größer als etwa 4 µm. 8A veranschaulicht auch eine Dicke T für Seitenwandabschnitte der Passivierungsschicht 121 (z.B. Abschnitte entlang von Seitenwänden des leitfähigen Pads 119 oder entlang von Seitenwänden der leitfähigen Leitung 118 in 16A) und eine Dicke G für obere Abschnitte der Passivierungsschicht 121 (z.B. Abschnitte entlang oberer Oberflächen des leitfähigen Pads 119 oder entlang oberer Oberflächen der leitfähigen Leitung 118), wo die Dicke zwischen etwa 0,5 µm und etwa 5 µm ist und wo ein Verhältnis zwischen T und G (z.B. T/G), das als die Stufenabdeckung der Passivierungsschicht 121 bezeichnet wird, zwischen etwa 20% und etwa 95% ist. In manchen Ausführungsformen ist eine Teilung P zwischen angrenzenden leitfähigen Bumps 125 zwischen etwa 10 µm und etwa 140 µm.
  • 8B veranschaulicht eine vergrößerte Ansicht eines Abschnitts des Halbleiterbauelements 100 von 8A, der einen leitfähigen Bump 125 aufweist. Abmessungen des leitfähigen Bumps 125 und seiner umliegenden Strukturen werden unten besprochen.
  • Wie in 8B veranschaulicht, liegt eine Breite W des leitfähigen Bumps 125 (z.B. ein C4-Bump oder ein µ-Bump) zwischen etwa 5 µm und etwa 90 µm. Eine Breite B an der Oberseite der Öffnung 132 in der dielektrischen Schicht 131 liegt zwischen etwa 5 µm und etwa 22 µm für µ-Bumps und liegt zwischen etwa 5 µm und etwa 78 µm für C4-Bumps. Es wird festgehalten, dass die Breite W in 8B entlang der horizontalen Richtung von 8B gemessen wird, die Öffnung 132 eine andere Breite W2 entlang einer Richtung senkrecht zu dem Querschnitt von 8B gemessen aufweist (z.B. aus dem Papier springend und entlang der Längsachsenrichtung der leitfähigen Leitung 118 in 16B), wo die Breite W2 zwischen etwa 5 µm und etwa 36 µm für µ-Bumps liegt und zwischen etwa 20 µm und etwa 40 µm für C4-Bumps liegt. Eine Breite E am Boden der Öffnung 132 in der dielektrischen Schicht 131 liegt zwischen etwa 5 µm und etwa 22 µm für µ-Bumps und liegt zwischen etwa 5 µm und etwa 78 µm für C4-Bumps. Eine Höhe D für die Bump-Durchkontaktierung 125V ist größer als die Dicke A (siehe 8A) der dielektrischen Schicht 131 und ist größer als die Dicke G (siehe 8A) der Passivierungsschicht 121.
  • Immer noch in Bezug auf 8B liegt eine Breite L des leitfähigen Pads 119 zwischen etwa 5 µm und etwa 45 µm, falls das leitfähige Pad das größere leitfähige Pad 119A ist (z.B. mit darauf gebildetem C4-Bump), oder liegt zwischen etwa 1,5 µm und etwa 10 µm, falls das leitfähige Pad das kleinere leitfähige Pad 119B ist (z.B. mit einem darauf gebildeten µ-Bump). Ein Verhältnis zwischen der Breite L des leitfähigen Pads 119 und dem Zwischenraum S (siehe 8A) ist gleich oder größer als eins. Eine Höhe J des leitfähigen Pads 119 (oder die leitfähige Leitung 118 in 16A) liegt zwischen etwa 2 µm und etwa 6 µm. 8B veranschaulicht weiter einen Winkel F' zwischen der Seitenwand der dielektrischen Schicht 131 und der oberen Oberfläche des leitfähigen Pads 119 und einen Winkel F zwischen der Seitenwand der Passivierungsschicht 121 und der oberen Oberfläche des leitfähigen Pads 119, wo F zwischen 10 Grad und 90 Grad liegen kann (z.B. 10° < F < 90°) und F' zwischen 10 Grad und 90 Grad liegen kann (z.B. 10° < F' < 90°). Falls die Öffnung (z.B. 136 in 10), in der der leitfähige Bump 125 gebildet ist, eine ausgerichtete Öffnung ist, dann sind die entsprechenden F und F' gleich. Ansonsten kann sich F von F' unterscheiden.
  • 8C veranschaulicht eine Draufsicht des Halbleiterbauelements 100 von 8B und 8B entspricht der Querschnittansicht entlang von Querschnitt A-A von 8C. Es wird festgehalten, dass zur Einfachheit nicht alle Strukturelemente in 8C veranschaulicht sind. Das leitfähige Pad 119 in 8C ist veranschaulicht, als ein nichtbegrenzendes Beispiel eine Achteckform aufzuweisen. Andere Formen, wie Kreisform, ovale Form, rechteckige Form, andere mehreckige Form oder dergleichen, sind auch möglich und sind vollständig angedacht, innerhalb des Umfangs der aktuellen Offenbarung umfasst zu sein. Der leitfähige Bump 125 ist veranschaulicht, in dem Beispiel von 8C eine geometrische ähnliche Form wie das leitfähige Pad 119 aufzuweisen. In anderen Ausführungsformen weisen der leitfähige Bump 125 und das leitfähige Pad 119 unterschiedliche Formen auf (z.B. nichtgeometrische ähnliche Formen). 8C veranschaulicht weiter eine leitfähige Leitung 120, die mit dem leitfähigen Pad 119 verbunden ist. Die leitfähige Leitung 120 erstreckt sich entlang der oberen Oberfläche der dielektrischen Schicht 131 und bildet einen Teil der Umverteilungsschicht mit den leitfähigen Pads 119.
  • 9-11 veranschaulichen Querschnittansichten eines Halbleiterbauelements 100B bei verschiedenen Fertigungsstufen in Übereinstimmung mit einer anderen Ausführungsform. Das Halbleiterbauelement 100B ist ähnlich dem Halbleiterbauelement 100 von 8A, aber mit ausgerichteten Öffnungen 136 (siehe 10) zum Freilegen des leitfähigen Pads 119A und zum Bilden des leitfähigen Bumps 125. Das Verarbeiten von 9 folgt dem Verarbeiten von 1A, 1B und 2-5. Mit anderen Worten, 1A, 1B, 2-5 und 9-11 veranschaulichen die Verarbeitungsschritte, um das Halbleiterbauelement 100B zu bilden.
  • In 9, nachdem die Passivierungsschicht 121 gebildet ist, wird die dielektrische Schicht 131 über der Passivierungsschicht 121 gebildet und Öffnungen 132 werden in der dielektrischen Schicht 131 gebildet, um die Passivierungsschicht 121 freizulegen. Bildung der dielektrischen Schicht 131 und Bildung der Öffnungen 132 können dasselbe oder ähnliches Verarbeiten verwenden, wie zuvor in Bezug auf 7 besprochen wurde, weswegen die Details nicht wiederholt werden. Es wird festgehalten, dass bis zu dieser Verarbeitungsstufe keine Öffnung in der Passivierungsschicht 121 über dem leitfähigen Pad 119 gebildet wird. Deshalb wird die obere Oberfläche des leitfähigen Pads 119 von der Passivierungsschicht 121 abgedeckt.
  • Als nächstes wird in 10 eine strukturierte Fotolackschicht 133 über der dielektrischen Schicht 131 gebildet. Eine Öffnung 136 der strukturierten Fotolackschicht 133 liegt über einer jeweiligen Öffnung 132 (siehe 9) der dielektrischen Schicht 131. In manchen Ausführungsformen ist eine Breite der Öffnung 136, bei der oberen Oberfläche der dielektrischen Schicht 131 gemessen, eine selbe wie eine Breite der Öffnung 132 bei der oberen Oberfläche der dielektrischen Schicht 131 gemessen. In anderen Ausführungsformen ist die Breite der Öffnung 136, bei der oberen Oberfläche der dielektrischen Schicht 131 gemessen, größer als eine Breite der Öffnung 132 bei der oberen Oberfläche der dielektrischen Schicht 131 gemessen. Als nächstes wird die strukturierte Fotolackschicht 133 als eine Ätzmaske für einen nachfolgenden Ätzprozess verwendet, wobei der nachfolgende Ätzprozess derselbe wie oder ähnlich wie der Ätzprozess in 6 sein kann, um das leitfähige Pad 119A freizulegen. Wie in 10 veranschaulicht, werden nach dem Ätzprozess die Öffnungen 136 nach unten durch die Passivierungsschicht 121 erweitert und das leitfähige Pad 119A wird freigelegt.
  • Immer noch in Bezug auf 10 wird die Öffnung 136 als eine ausgerichtete Öffnung gebildet. Für jede ausgerichtete Öffnung 136 werden die Seitenwand 131S der dielektrischen Schicht 131, die durch die Öffnung 136 freigelegt wird, und eine jeweilige Seitenwand 121S der Passivierungsschicht 121, die durch die Öffnung 136 freigelegt wird, entlang einer selben Linie (z.B. einer geraden Linie senkrecht zu einer oberen Hauptoberfläche des Substrats 101, eine geneigte Linie in Bezug auf die obere Hauptoberfläche des Substrats 101 oder eine gekrümmte Linie) ausgerichtet. Mit anderen Worten, ein Abstand zwischen entgegengesetzten Seitenwänden der Öffnung 136 ändert sich fortlaufend (z.B. allmählich ohne eine Stufenänderung) entlang einer Tiefenrichtung der Öffnung 136. Die Fotolackschicht 133 wird entfernt, nachdem die ausgerichteten Öffnungen 136 gebildet sind, z.B. durch einen Veraschungsprozess.
  • Als nächstes werden in 11 leitfähige Bumps 125 über den leitfähigen Pads 119 derselben oder einer ähnlichen Verarbeitung wie in 8A folgend gebildet, wobei die Details nicht wiederholt werden. In dem Beispiel von 11 kontaktieren obere Seitenwände (z.B. obere Abschnitte der Seitenwände) der Bump-Durchkontaktierung 125V Seitenwände 131S der dielektrischen Schicht 131 und erstrecken sich entlang dieser, und untere Seitenwände (z.B. untere Abschnitte der Seitenwände) der Bump-Durchkontaktierung 125V kontaktieren Seitenwände 121S der Passivierungsschicht 121 und erstrecken sich entlang dieser. In manchen Ausführungsformen weist die Bump-Durchkontaktierung 125V eine Breite auf (z.B. zwischen entgegengesetzten Seitenwänden der Bump-Durchkontaktierung 125V gemessen), die konstant ist (z.B. gerade Seitenwände aufweisend) oder sich fortlaufend ändert (z.B. allmählich ohne eine Stufenänderung), wenn sich die Bump-Durchkontaktierung 125V zu dem Substrat 101 erstreckt.
  • 12-15, 16A und 16B veranschaulichen Querschnittansichten eines Halbleiterbauelements 100C bei verschiedenen Fertigungsstufen in Übereinstimmung mit noch einer anderen Ausführungsform. Das Halbleiterbauelement 100C ist ähnlich dem Halbleiterbauelement 100B von 11, aber mit den leitfähigen Bumps 125 über leitfähigen Leitungen 118 anstatt über leitfähigen Pads 119 gebildet. Das Verarbeiten von 12 folgt dem Verarbeiten von 1A, 1B und 2. Mit anderen Worten, 1A, 1B, 2, 12-15, 16A und 16B veranschaulichen die Verarbeitungsschritte, um das Halbleiterbauelement 100C zu bilden. Es wird festgehalten, dass obwohl Halbleiterbauelemente 100, 100B und 100C als unterschiedliche Ausführungsformen beschrieben werden, beliebige Kombinationen der Halbleiterbauelemente 100, 100B und 100C (z.B. 100 und 100C oder 100B und 100C) auf einem selben Substrat 101, z.B. in unterschiedlichen Gebieten desselben Substrats 101, gebildet werden können.
  • In 12 werden mehrere leitfähige Leitungen 118 unter Verwendung ähnlicher Verarbeitung wie in 3 veranschaulicht, über der Passivierungsschicht 111 gebildet. In manchen Ausführungsformen, um die leitfähigen Leitungen 118 zu bilden, wird eine strukturierte Fotolackschicht 137 (siehe z.B. 3) über der Sperrschicht 115 gebildet, wo Stellen der Strukturen (z.B. Öffnungen) der strukturierten Fotolackschicht 137 Stellen nachfolgend gebildeter leitfähiger Leitungen 118 entsprechen. Als nächstes wird die Descum-Verarbeitung 110 durchgeführt. Als nächstes wird ein elektrisch leitfähiges Material (z.B. Kupfer) in den Strukturen der strukturierten Fotolackschicht 137 über der Sperrschicht 115 gebildet. Als nächstes wird die strukturierte Fotolackschicht 137 entfernt und ein Ätzprozess wird durchgeführt, um Abschnitte der Sperrschicht 115 zu entfernen, auf denen kein elektrisch leitfähiges Material gebildet ist.
  • Als nächstes wird in 13 die Passivierungsschicht 121 konform über den leitfähigen Leitungen 118 und über der Passivierungsschicht 111 gebildet. Die Bildung der Passivierungsschicht 121 ist gleich oder ähnlich der Verarbeitung, die zuvor in Bezug auf 5 besprochen wurde, weshalb die Details nicht wiederholt werden.
  • Als nächstes wird in 14 die dielektrische Schicht 131 über der Passivierungsschicht 121 gebildet und Öffnungen 132 werden in der dielektrischen Schicht 131 gebildet, um die Passivierungsschicht 121 freizulegen, die über oberen Oberflächen von leitfähigen Leitungen 118 angeordnet sind. Die Bildung der dielektrischen Schicht 131 und der Öffnungen 132 sind gleich oder ähnlich der zuvor in Bezug auf 7 besprochenen Verarbeitung, weshalb die Details nicht wiederholt werden. Es wird festgehalten, dass bis zu dieser Verarbeitungsstufe keine Öffnung in der Passivierungsschicht 121 gebildet wird, um die leitfähigen Leitungen 118 freizulegen.
  • Als nächstes wird in 15 eine Fotolackschicht 133 über der dielektrischen Schicht 131 gebildet und Öffnungen 136 werden in der Fotolackschicht 133 gebildet, die über den Öffnungen 132 liegt (siehe 14). Als nächstes wird ein Ätzprozess (z.B. ein anisotroper Ätzprozess) unter Verwendung der strukturierten Fotolackschicht 133 als eine Ätzmaske durchgeführt, um die Öffnungen 136 derart nach unten zu erweitern, dass die Öffnungen 136 sich durch die Passivierungsschicht 121 erstrecken, um die leitfähigen Leitungen 118 freizulegen. Der Ätzprozess kann gleich oder ähnlich dem zuvor in Bezug auf 6 besprochenen Ätzprozess sein, weshalb die Details nicht wiederholt werden. Es wird festgehalten, dass die Öffnungen 136 aufgrund des, z.B. anisotropen Ätzprozesses, der verwendet wird, um die Öffnungen 136 zu bilden, ausgerichtete Öffnungen sind.
  • Als nächstes werden in 16A, derselben oder ähnlicher Verarbeitung wie in 8A folgend, leitfähige Bumps 125 über den leitfähigen Leitungen 118 gebildet, wobei die Details nicht wiederholt werden. In dem Beispiel von 16A werden zwei Bump-Durchkontaktierungen 125V unter dem leitfähigen Bump 125 gebildet und koppeln den leitfähigen Bump 125 elektrisch mit zwei darunterliegenden leitfähigen Leitungen 118. Mit anderen Worten, jede Bump-Durchkontaktierung 125V erstreckt sich in die dielektrische Schicht 131, durch die Passivierungsschicht 121 und kontaktiert (z.B. kontaktiert physisch) eine darunterliegende leitfähige Leitung 118, wodurch der leitfähige Bump 125 elektrisch mit der darunterliegenden leitfähigen Leitung 118 gekoppelt wird. Die Zahl von Bump-Durchkontaktierungen 125V unter jedem leitfähigen Bump 125 und die Zahl von leitfähigen Leitungen 118, die elektrisch mit dem darüberliegenden leitfähigen Bump 125 gekoppelt sind, der in 16A veranschaulicht ist, sind bloß ein nichtbegrenzendes Beispiel und es kann eine beliebige geeignete Zahl von Bump-Durchkontaktierungen 125V und leitfähigen Leitungen 118 unter jedem leitfähigen Bump 125 gebildet werden.
  • Wie in 16A veranschaulicht, kontaktieren obere Seitenwände (z.B. obere Abschnitte der Seitenwände) der Bump-Durchkontaktierung 125V Seitenwände 131S der dielektrischen Schicht 131 und erstrecken sich entlang dieser und untere Seitenwände (z.B. untere Abschnitte der Seitenwände) der Bump-Durchkontaktierung 125V kontaktieren Seitenwände 121S der Passivierungsschicht 121 und erstrecken sich entlang dieser. In manchen Ausführungsformen weist die Bump-Durchkontaktierung 125V eine Breite auf (z.B. zwischen entgegengesetzten Seitenwänden der Bump-Durchkontaktierung 125V gemessen), die konstant ist (z.B. gerade Seitenwände aufweisend) oder sich fortlaufend ändert (z.B. allmählich ohne eine Stufenänderung), wenn sich die Bump-Durchkontaktierung 125V zu dem Substrat 101 erstreckt.
  • 16B veranschaulicht eine Draufsicht eines Abschnitts des Halbleiterbauelements 100C von 16A und 16A entspricht der Querschnittansicht entlang von Querschnitt B-B von 16B. Es wird festgehalten, dass zur Einfachheit nicht alle Strukturelemente in 16B veranschaulicht werden. Der leitfähige Bump 128 in 16B wird als ein nichtbegrenzendes Beispiel veranschaulicht, eine Achteckform aufzuweisen. Andere Formen, wie Kreisform, ovale Form, rechteckige Form, andere polygonale Form oder dergleichen, sind auch möglich und sind vollständig angedacht, in dem Umfang der aktuellen Offenbarung umfasst zu sein.
  • Variationen oder Modifikationen an den offenbarten Ausführungsformen sind möglich und vollständig angedacht, in dem Umfang der vorliegenden Offenbarung umfasst zu sein. Zum Beispiel, während die unterschiedlichen Ausführungsformen 100A, 100B und 100C als unterschiedliche Halbleiterbauelemente beschrieben werden, können die unterschiedliche Struktur/Form der leitfähigen Bumps 125, die in den Ausführungsformen 100A, 100B und 100C offenbart werden, in unterschiedlichen Gebieten eines selben Halbleiterbauelements gebildet werden. Mit anderen Worten, ein Halbleiterbauelement kann die in 9A, 11 und 16A offenbarten, unterschiedlichen leitfähigen Bump-Strukturen in unterschiedlichen Gebieten desselben Halbleiterbauelements gebildet aufweisen.
  • Ausführungsformen der vorliegenden Offenbarung erzielen manche vorteilhaften Merkmale. Zum Beispiel, indem Einzugsöffnungen (siehe z.B. 132 in 7) oder eine ausgerichtete Öffnung (siehe z.B. 136 in 10) gebildet werden, wird die Haftung zwischen der dielektrischen Schicht 131 und der Passivierungsschicht 121 verbessert, und die mechanische Spannung in dem Bauelement nahe der Grenzfläche zwischen der dielektrischen Schicht 131 und der Passivierungsschicht 121 (z.B. bei den unteren Ecken der dielektrischen Schicht 131, die zu den Öffnungen zeigen) wird verringert. Die verbesserte Haftung und verringerte Spannung helfen dabei, Ablösung bei der Grenzfläche zwischen der dielektrischen Schicht 131 und der Passivierungsschicht 121 zu verringern oder vermeiden, wodurch Bauelementleistung, Bauelementzuverlässigkeit und Produktionsausbeute verbessert werden. Als ein anderes Beispiel entfernt die Bildung der dielektrischen Schicht 131 manche der Schwierigkeiten, die mit Bilden der leitfähigen Bumps 125 verknüpft sind, und verbessert Bauelementzuverlässigkeit und Fertigungsausbeute. Es wird daran erinnert, dass, um den leitfähigen Bump 125 zu bilden, zuerst die Keimschicht 126 gebildet wird, dann das elektrisch leitfähige Material über der Keimschicht 126 gebildet wird (z.B. plattiert). Ohne die dielektrische Schicht 131 würde die Keimschicht 126 konform über den leitfähigen Pads 119 und/oder über den leitfähigen Leitungen 118 zu bilden sein. In fortschrittlicher Halbleiterfertigung können die kleinen Spalte zwischen den leitfähigen Pads 119 oder zwischen den leitfähigen Leitungen 118 hohe Aspektverhältnisse aufweisen und es kann schwierig sein, die Keimschicht 126 in diesen kleinen Spalten zu bilden, was darin resultieren kann, dass die leitfähigen Bumps 125 nicht ordentlich gebildet werden. Zusätzlich, nachdem die leitfähigen Bumps 125 gebildet sind, müssen Abschnitte der Keimschicht 126, über denen kein leitfähiger Bump 125 gebildet ist, entfernt werden. Falls solche Abschnitte der Keimschicht 126 in den kleinen Spalten sind, kann es schwierig sein, die Keimschicht 126 zu entfernen, was in elektrischem Kurzschluss zwischen leitfähigen Bumps 125 resultieren kann. Im Gegensatz, mit der dielektrischen Schicht 131 gebildet, wird die Keimschicht 126 über der dielektrischen Schicht 131 und in den Öffnungen 132 oder 136 gebildet, wobei die Öffnungen 132/136 viel kleinere Aspektverhältnisse aufweisen und deshalb die Keimschicht 126 leicht in den Öffnungen gebildet werden kann und leicht von den Öffnungen entfernt werden kann, wodurch die zuvor besprochenen Probleme vermieden werden.
  • 17 veranschaulicht ein Ablaufdiagramm eines Verfahrens 1000 zum Herstellen einer Halbleiterstruktur in Übereinstimmung mit manchen Ausführungsformen. Es sollte verstanden werden, dass das in 17 gezeigte Ausführungsformverfahren bloß ein Beispiel vieler möglicher Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Variationen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, wie in 17 veranschaulicht, hinzugefügt, entfernt, ersetzt, umgeordnet oder wiederholt werden.
  • In Bezug auf 17 wird bei Block 1010 eine Interconnect-Struktur über einem Substrat gebildet. Bei Block 1020 wird eine erste Passivierungsschicht über der Interconnect-Struktur gebildet. Bei Block 1030 wird ein erstes leifähiges Strukturelement über der ersten Passivierungsschicht gebildet und elektrisch mit der Interconnect-Struktur gekoppelt. Bei Block 1040 wird eine zweite Passivierungsschicht konform über dem ersten leitfähigen Strukturelement und der ersten Passivierungsschicht gebildet. Bei Block 1050 wird eine dielektrische Schicht über der zweiten Passivierungsschicht gebildet. Bei Block 1060 wird eine erste Bump-Durchkontaktierung und ein erster leitfähiger Bump über dem ersten leitfähigen Strukturelement gebildet und elektrisch damit gekoppelt, wobei die erste Bump-Durchkontaktierung zwischen dem ersten leitfähigen Bump und dem ersten leitfähigen Strukturelement ist, wobei die erste Bump-Durchkontaktierung sich in die dielektrische Schicht erstreckt, durch die zweite Passivierungsschicht, und das erste leitfähige Strukturelement kontaktiert, wobei der erste leitfähige Bump über der dielektrischen Schicht ist und elektrisch mit der ersten Bump-Durchkontaktierung gekoppelt ist.
  • In Übereinstimmung mit einer Ausführungsform der vorliegenden Offenbarung umfasst ein Verfahren zum Bilden eines Halbleiterbauelements: Bilden einer Interconnect-Struktur über einem Substrat; Bilden einer ersten Passivierungsschicht über der Interconnect-Struktur; Bilden eines ersten leitfähigen Strukturelements über der ersten Passivierungsschicht und elektrisch mit der Interconnect-Struktur gekoppelt; konformes Bilden einer zweiten Passivierungsschicht über dem ersten leitfähigen Strukturelement und der ersten Passivierungsschicht; Bilden einer dielektrischen Schicht über der zweiten Passivierungsschicht; und Bilden einer ersten Bump-Durchkontaktierung und eines ersten leitfähigen Bumps über und elektrisch gekoppelt mit dem ersten leitfähigen Strukturelement, wobei die erste Bump-Durchkontaktierung zwischen dem ersten leitfähigen Bump und dem ersten leitfähigen Strukturelement ist, wobei die erste Bump-Durchkontaktierung sich in die dielektrische Schicht erstreckt, durch die zweite Passivierungsschicht, und das erste leitfähige Strukturelement kontaktiert, wobei der erste leitfähige Bump über der dielektrischen Schicht ist und elektrisch mit der ersten Bump-Durchkontaktierung gekoppelt ist.
  • In Übereinstimmung mit einer Ausführungsform der vorliegenden Offenbarung umfasst ein Verfahren zum Bilden eines Halbleiterbauelements: Bilden einer ersten Passivierungsschicht über einer Interconnect-Struktur, wobei die Interconnect-Struktur über in einem Substrat gebildeten elektrischen Komponenten ist und elektrisch mit diesen gekoppelt ist; Bilden eines leitfähigen Strukturelements über der ersten Passivierungsschicht, wobei das leitfähige Strukturelement elektrisch mit der Interconnect-Struktur gekoppelt ist, Bilden einer zweiten Passivierungsschicht über dem leitfähigen Strukturelement und der ersten Passivierungsschicht, wobei die zweite Passivierungsschicht konform ist und sich entlang Außenoberflächen des leitfähigen Strukturelements erstreckt; Bilden einer dielektrischen Schicht über der zweiten Passivierungsschicht, wobei eine obere Oberfläche der dielektrischen Schicht fern von dem Substrat sich weiter von dem Substrat erstreckt als eine obere Oberfläche des leitfähigen Strukturelements fern von dem Substrat; Bilden einer Bump-Durchkontaktierung, die sich von der oberen Oberfläche der dielektrischen Schicht zu der oberen Oberfläche des leitfähigen Strukturelements erstreckt, wobei eine Breite der Bump-Durchkontaktierung sich fortlaufend ändert, wenn sich die Bump-Durchkontaktierung zu dem leitfähigen Strukturelement erstreckt; und Bilden eines leitfähigen Bumps auf der Bump-Durchkontaktierung.
  • In Übereinstimmung mit einer Ausführungsform der vorliegenden Offenbarung weist ein Halbleiterbauelement auf: ein Substrat, das ein Bauelementgebiet aufweist; eine Interconnect-Struktur über dem Substrat und elektrisch mit dem Bauelementgebiet gekoppelt; eine erste Passivierungsschicht über der Interconnect-Struktur; ein leitfähiges Strukturelement über der ersten Passivierungsschicht und elektrisch mit der Interconnect-Struktur gekoppelt; eine zweite Passivierungsschicht über dem leitfähigen Strukturelement und der ersten Passivierungsschicht, wobei die zweite Passivierungsschicht konform ist und sich entlang von Außenoberflächen des leitfähigen Strukturelements erstreckt; eine dielektrische Schicht über der zweiten Passivierungsschicht, wobei die dielektrische Schicht sich weiter von dem Substrat erstreckt als das leitfähige Strukturelement; eine Bump-Durchkontaktierung in der dielektrischen Schicht, wobei die Bump-Durchkontaktierung sich von einer oberen Oberfläche der dielektrischen Schicht fern von dem Substrat zu dem leitfähigen Strukturelement erstreckt, wobei eine Breite der Bump-Durchkontaktierung sich fortlaufend ändert, wenn die Bump-Durchkontaktierung sich zu dem leitfähigen Strukturelement erstreckt; und einen leitfähigen Bump auf der Bump-Durchkontaktierung.
  • Das Vorangehende umreißt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen werden. Fachkundige werden begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis dafür verwenden können, andere Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen zu gestalten oder zu modifizieren. Fachkundige sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/145613 [0001]

Claims (20)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden einer Interconnect-Struktur über einem Substrat; Bilden einer ersten Passivierungsschicht über der Interconnect-Struktur; Bilden eines ersten leitfähigen Strukturelements über der ersten Passivierungsschicht und elektrisch mit der Interconnect-Struktur gekoppelt; konformes Bilden einer zweiten Passivierungsschicht über dem ersten leitfähigen Strukturelement und der ersten Passivierungsschicht; Bilden einer dielektrischen Schicht über der zweiten Passivierungsschicht; und Bilden einer ersten Bump-Durchkontaktierung und eines ersten leitfähigen Bumps über und elektrisch gekoppelt mit dem ersten leitfähigen Strukturelement, wobei die erste Bump-Durchkontaktierung zwischen dem ersten leitfähigen Bump und dem ersten leitfähigen Strukturelement ist, wobei die erste Bump-Durchkontaktierung sich in die dielektrische Schicht erstreckt, durch die zweite Passivierungsschicht, und das erste leitfähige Strukturelement kontaktiert, wobei der erste leitfähige Bump über der dielektrischen Schicht ist und elektrisch mit der ersten Bump-Durchkontaktierung gekoppelt ist.
  2. Verfahren nach Anspruch 1, wobei die dielektrische Schicht das erste leitfähige Strukturelement umgibt und eine obere Oberfläche der dielektrischen Schicht fern von dem Substrat sich weiter von dem Substrat erstreckt als das erste leitfähige Strukturelement.
  3. Verfahren nach Anspruch 1 oder 2, wobei Bilden der ersten Bump-Durchkontaktierung und des ersten leitfähigen Bumps umfasst: nach Bilden der zweiten Passivierungsschicht und vor Bilden der dielektrischen Schicht, Bilden einer ersten Öffnung in der zweiten Passivierungsschicht, um eine obere Oberfläche des ersten leitfähigen Strukturelements freizulegen, nach Bilden der dielektrischen Schicht, Bilden einer zweiten Öffnung in der dielektrischen Schicht, um die obere Oberfläche des ersten leitfähigen Strukturelements freizulegen, wobei nachdem die zweite Öffnung gebildet ist, Seitenwände der zweiten Passivierungsschicht, die zu der zweiten Öffnung zeigen, von der dielektrischen Schicht abgedeckt werden; und Bilden eines leitfähigen Materials, das die zweite Öffnung füllt und sich über eine obere Oberfläche der dielektrischen Schicht fern von dem Substrat erstreckt.
  4. Verfahren nach Anspruch 3, wobei ein erster Abschnitt des leitfähigen Materials in der zweiten Öffnung die erste Bump-Durchkontaktierung bildet und ein zweiter Abschnitt des leitfähigen Materials über der oberen Oberfläche der dielektrischen Schicht den ersten leitfähigen Bump bildet.
  5. Verfahren nach Anspruch 3 oder 4, wobei eine zweite Breite der zweiten Öffnung, zwischen entgegengesetzten Seitenwänden der zweiten Öffnung gemessen, kleiner ist als eine erste Breite der ersten Öffnung, zwischen entgegengesetzten Seitenwänden der ersten Öffnung gemessen.
  6. Verfahren nach Anspruch 5, wobei die zweite Breite der zweiten Öffnung sich entlang einer Tiefenrichtung der zweiten Öffnung fortlaufend ändert.
  7. Verfahren nach Anspruch 1, wobei Bilden der ersten Bump-Durchkontaktierung und des ersten leitfähigen Bumps umfasst: nach Bilden der dielektrischen Schicht, Bilden einer ersten Öffnung in der dielektrischen Schicht, die sich in die dielektrische Schicht erstreckt, um eine obere Oberfläche der zweiten Passivierungsschicht fern von dem Substrat freizulegen, wobei die bei einem Boden der ersten Öffnung freigelegte zweite Passivierungsschicht sich entlang einer oberen Oberfläche des ersten leitfähigen Strukturelements erstreckt und diese abdeckt; nach Bilden der ersten Öffnung, Bilden einer strukturierten Maskenschicht über der dielektrischen Schicht, wobei eine zweite Öffnung in der strukturierten Maskenschicht über der ersten Öffnung liegt; und Durchführen eines anisotropen Ätzprozesses unter Verwendung der strukturierten Maskenschicht als eine Ätzmaske, wobei der anisotrope Ätzprozess die zweite Öffnung durch die zweite Passivierungsschicht erweitert, um die obere Oberfläche des ersten leitfähigen Strukturelements freizulegen.
  8. Verfahren nach Anspruch 7, wobei nach dem anisotropen Ätzprozess eine Seitenwand der dielektrischen Schicht, die zu der zweiten Öffnung zeigt, entlang einer selben Linie mit einer jeweiligen Seitenwand der zweiten Passivierungsschicht ausgerichtet ist, die zu der zweiten Öffnung zeigt.
  9. Verfahren nach Anspruch 7 oder 8, weiter umfassend, nach dem anisotropen Ätzprozess, Bilden eines leitfähigen Materials über der oberen Oberfläche des ersten leitfähigen Strukturelements, wobei ein erster Abschnitt des leitfähigen Materials in der dielektrischen Schicht die erste Bump-Durchkontaktierung bildet und ein zweiter Abschnitt des leitfähigen Materials über einer oberen Oberfläche der dielektrischen Schicht den ersten leitfähigen Bump bildet.
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei das erste leitfähige Strukturelement eine erste leitfähige Leitung ist.
  11. Verfahren nach Anspruch 10, wobei das Verfahren weiter umfasst: Bilden einer zweiten leitfähigen Leitung über der ersten Passivierungsschicht, angrenzend an die erste leitfähige Leitung, wobei die zweite Passivierungsschicht konform über der zweiten leitfähigen Leitung gebildet wird; und Bilden einer zweiten Bump-Durchkontaktierung zwischen dem ersten leitfähigen Bump und der zweiten leitfähigen Leitung, wobei die zweite Bump-Durchkontaktierung sich in die dielektrische Schicht erstreckt, durch die zweite Passivierungsschicht, und die zweite leitfähige Leitung kontaktiert, wobei der erste leitfähige Bump elektrisch mit der ersten Bump-Durchkontaktierung und der zweiten Bump-Durchkontaktierung gekoppelt ist.
  12. Verfahren nach einem der vorstehenden Ansprüche, weiter umfassend Bilden eines Metall-Isolator-Metall-Kondensators (MIM-Kondensator) in der ersten Passivierungsschicht, wobei das erste leitfähige Strukturelement gebildet ist, elektrisch mit dem MIM-Kondensator gekoppelt zu werden.
  13. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden einer ersten Passivierungsschicht über einer Interconnect-Struktur, wobei die Interconnect-Struktur über und elektrisch gekoppelt mit in einem Substrat gebildeten, elektrischen Komponenten ist; Bilden eines leitfähigen Strukturelements über der ersten Passivierungsschicht, wobei das leitfähige Strukturelement elektrisch mit der Interconnect-Struktur gekoppelt ist; Bilden einer zweiten Passivierungsschicht über dem leitfähigen Strukturelement und der ersten Passivierungsschicht, wobei die zweite Passivierungsschicht konform ist und sich entlang von Außenoberflächen des leitfähigen Strukturelements erstreckt; Bilden einer dielektrischen Schicht über der zweiten Passivierungsschicht, wobei eine obere Oberfläche der dielektrischen Schicht fern von dem Substrat sich weiter von dem Substrat erstreckt als eine obere Oberfläche des leitfähigen Strukturelements fern von dem Substrat; Bilden einer Bump-Durchkontaktierung die sich von der oberen Oberfläche der dielektrischen Schicht zu der oberen Oberfläche des leitfähigen Strukturelements erstreckt, wobei eine Breite der Bump-Durchkontaktierung sich fortlaufend ändert, wenn sich die Bump-Durchkontaktierung zu dem leitfähigen Strukturelement erstreckt; und Bilden eines leitfähigen Bumps auf der Bump-Durchkontaktierung.
  14. Verfahren nach Anspruch 13, wobei eine obere Seitenwand der Bump-Durchkontaktierung eine erste Seitenwand der dielektrischen Schicht, die zu der Bump-Durchkontaktierung zeigt, kontaktiert und sich entlang dieser erstreckt, und eine untere Seitenwand der Bump-Durchkontaktierung eine zweite Seitenwand der zweiten Passivierungsschicht, die zu der Bump-Durchkontaktierung zeigt, kontaktiert und sich entlang dieser erstreckt.
  15. Verfahren nach Anspruch 14, wobei die erste Seitenwand der dielektrischen Schicht entlang einer selben Linie mit der zweiten Seitenwand der zweiten Passivierungsschicht ausgerichtet ist.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei die Bump-Durchkontaktierung von der zweiten Passivierungsschicht durch einen Abschnitt der dielektrischen Schicht, der seitlich zwischen der Bump-Durchkontaktierung und der zweiten Passivierungsschicht angeordnet ist, beabstandet ist.
  17. Verfahren nach einem der Ansprüche 13 bis 16, weiter umfassend Bilden eines Metall-Isolator-Metall-Kondensators (MIM-Kondensator) in der ersten Passivierungsschicht, wobei das leitfähige Strukturelement gebildet ist, elektrisch mit dem MIM-Kondensator gekoppelt zu werden.
  18. Halbleitervorrichtung, aufweisend: ein Substrat, das ein Vorrichtungsgebiet aufweist; eine Interconnect-Struktur über dem Substrat und elektrisch mit dem Vorrichtungsgebiet gekoppelt; eine erste Passivierungsschicht über der Interconnect-Struktur; ein leitfähiges Strukturelement über der ersten Passivierungsschicht und elektrisch mit der Interconnect-Struktur gekoppelt; eine zweite Passivierungsschicht über dem leitfähigen Strukturelement und der ersten Passivierungsschicht, wobei die zweite Passivierungsschicht konform ist und sich entlang von Außenoberflächen des leitfähigen Strukturelements erstreckt; eine dielektrische Schicht über der zweiten Passivierungsschicht, wobei die dielektrische Schicht sich weiter von dem Substrat erstreckt als das leitfähige Strukturelement; eine Bump-Durchkontaktierung in der dielektrischen Schicht, wobei die Bump-Durchkontaktierung sich von einer oberen Oberfläche der dielektrischen Schicht fern von dem Substrat zu dem leitfähigen Strukturelement erstreckt, wobei eine Breite der Bump-Durchkontaktierung sich fortlaufend ändert, wenn die Bump-Durchkontaktierung sich zu dem leitfähigen Strukturelement erstreckt; und einen leitfähigen Bump auf der Bump-Durchkontaktierung.
  19. Halbleitervorrichtung nach Anspruch 18, wobei eine obere Seitenwand der Bump-Durchkontaktierung eine erste Seitenwand der dielektrischen Schicht, die zu der Bump-Durchkontaktierung zeigt, kontaktiert und sich entlang dieser erstreckt, und eine untere Seitenwand der Bump-Durchkontaktierung eine zweite Seitenwand der zweiten Passivierungsschicht, die zu der Bump-Durchkontaktierung zeigt, kontaktiert und sich entlang dieser erstreckt, wobei die erste Seitenwand entlang einer selben Linie mit der zweiten Seitenwand ausgerichtet ist.
  20. Halbleitervorrichtung nach Anspruch 18 oder 20, wobei ein Abschnitt der dielektrischen Schicht seitlich zwischen der zweiten Passivierungsschicht und der Bump-Durchkontaktierung derart angeordnet ist, dass die Bump-Durchkontaktierung von der zweiten Passivierungsschicht getrennt ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7833899B2 (en) * 2008-06-20 2010-11-16 Intel Corporation Multi-layer thick metallization structure for a microelectronic device, intergrated circuit containing same, and method of manufacturing an integrated circuit containing same
KR20140024674A (ko) * 2012-08-20 2014-03-03 삼성전자주식회사 관통 비아 구조체 및 재배선 구조체를 갖는 반도체 소자
US9431604B2 (en) * 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making

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