KR20220112670A - 재배선 층과의 범프 통합 - Google Patents

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KR20220112670A
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KR
South Korea
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conductive
forming
bump
passivation layer
dielectric layer
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KR1020220004099A
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팅-리 양
포-하오 차이
칭-웬 시아오
홍-셍 슈에
밍-다 쳉
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 형성하는 방법은, 기판 위에 상호접속 구조체를 형성하는 단계; 상호접속 구조체 위에 제1 패시베이션 층을 형성하는 단계; 제1 패시베이션 층 위에, 상호접속 구조체에 전기적으로 커플링되는 제1 도전성 피쳐를 형성하는 단계; 제1 도전성 피쳐 및 제1 패시베이션 층 위에 제2 패시베이션 층을 컨포멀하게 형성하는 단계; 제2 패시베이션 층 위에 유전체 층을 형성하는 단계; 및 제1 도전성 피쳐 위에, 제1 도전성 피쳐에 전기적으로 커플링되는 제1 도전성 범프 및 제1 범프 비아를 형성하는 단계를 포함하고, 제1 범프 비아는 제1 도전성 범프와 제1 도전성 피쳐 사이에 있고, 제1 범프 비아는 제2 패시베이션 층을 관통해 유전체 층으로 연장되고 제1 도전성 피쳐에 접촉되고, 제1 도전성 범프는 유전체 층 위에 있고 제1 범프 비아에 전기적으로 커플링된다.

Description

재배선 층과의 범프 통합{BUMP INTEGRATION WITH REDISTRIBUTION LAYER}
[우선권 주장 및 상호 참조]
본 출원은 참조로 여기에 포함되고 발명이 명칭이 “Bumps Integrated with Cu RDL”이며 2021년 2월 4일에 출원된 미국 가출원 63/145,613의 이익을 주장한다.
VLSI(Very Large Scale Integration)와 같은 고밀도 집적 회로는 통상적으로 3차원 배선 구조체 역할을 하는 상호접속 구조체(상호접속부로도 지칭됨)로 형성된다. 상호접속 구조체의 목적은 기능 회로를 형성하기 위해 조밀하게 패킹된 디바이스들을 함께 적합하게 접속하는 것이다. 집적도가 증가함에 따라, RC 지연 및 크로스토크(cross-talk)를 유발하는 상호접속부의 금속 라인 사이의 기생 커패시턴스 효과가 그에 따라 증가한다. 기생 커패시턴스를 감소시키고 상호접속의 도전 속도를 증가시키기 위해, 로우 k 유전체 물질은 일반적으로 층간 유전체(ILD) 층 및 금속간 유전체(IMD) 층을 형성하는 데 사용된다.
금속 라인과 비아는 IMD 층 내에 형성된다. 형성 프로세스는 제1 도전성 피쳐(conductive feature) 위에 에칭 스탑 층을 형성하는 단계, 및 에칭 스탑 층 위에 로우 k 유전체 층을 형성하는 단계를 포함할 수 있다. 트렌치(trench) 및 비아 개구부를 형성하기 위해 로우 k 유전체 층 및 에칭 스탑 층이 패터닝된다. 이어서, 트렌치와 비아 개구부를 도전성 물질로 충전하고, 평탄화 프로세스 거쳐 과잉 도전성 물질을 제거하여 금속 라인과 비아가 형성된다. 마이크로-범프(μ-범프) 및 제어된 붕괴 칩 접속 범프(C4 범프)와 같은 도전성 범프는 다른 디바이스와의 접속을 위해 상호접속 구조체 위에 형성된다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a, 1b, 2-7, 및 8a-8c는 실시형태에 따른 제조의 다수의 스테이지에서의 반도체 디바이스의 단면도를 도시한다.
도 9-11은 다른 실시형태에 따른 제조의 다수의 스테이지에서의 반도체 디바이스의 단면도를 도시한다.
도 12-15, 16a, 및 16b는 또 다른 실시형태에 따른 제조의 다수의 스테이지에서의 반도체 디바이스의 단면도를 도시한다.
도 17은 일부 실시형태에 따른 반도체 디바이스의 형성 방법의 플로우 차트를 도시한다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다.
또한, 여기서 "아래에 놓인", "밑에", “하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다. 명세서 전체에 걸쳐, 달리 명시되지 않는 한, 다른 도면에서 동일 또는 유사한 참조 번호는 동일하거나 유사한 물질(들)을 사용하여 동일하거나 유사한 형성 방법에 의해 형성되는 동일 또는 유사한 엘리먼트를 지칭한다. 또한, 달리 명시되지 않는 한, 동일한 숫자 및 다른 알파벳을 사용하는 도면(예컨대, 도 8a 및 도 8b)은 동일한 제조 스테이지에서 동일한 반도체 디바이스의 (예컨대, 상이한 단면을 따른) 상이한 뷰를 도시한다.
실시형태에 따르면, 도전성 피쳐 위의 유전체 층 내의 풀인 개구부(pulled-in opening) 또는 라인업 개구부(lined-up opening) 내에 도전성 범프(예컨대, C4 범프 또는 μ-범프)가 형성된다. 컨포멀 패시베이션 층(conformal passivation layer)이 도전성 피쳐 위에 형성되고 유전체 층이 컨포멀 패시베이션 층 위에 형성된다. 라인업 개구부 또는 풀인 개구부는 유전체 층 및 패시베이션 층을 관통해 연장되어 하부 도전성 피쳐를 노출시키도록 형성되고, 이어서 도전성 범프는 도전성 피쳐 상의 라인업 개구부 또는 풀인 개구부 내에 형성된다. 라인업 개구부 또는 풀인 개구부는 패시베이션 층과 유전체 층 사이의 접착을 증가시키고 패시베이션 층과 유전체 층 사이의 계면에서의 응력을 감소시킨다. 그 결과, 패시베이션 층과 유전체 층 사이의 계면에서 박리가 방지되거나 감소된다. 패시베이션 층 위에 유전체 층을 평탄화 층으로 형성함으로써 범프 시드 층 단차 커버리지 및 불연속성과 같은 문제를 회피하거나 감소시켜 디바이스 신뢰성 및 생산 수율을 증가시킨다.
도 1a, 1b, 2-7, 및 8a-8c는 실시형태에 따른 제조의 다수의 스테이지에서의 반도체 디바이스(100)의 단면도를 도시한다. 반도체 디바이스(100)는 능동 디바이스(예컨대, 트랜지스터) 및/또는 수동 디바이스(예컨대, 커패시터, 인덕터, 저항기 등)를 포함하는 디바이스 웨이퍼일 수 있다. 일부 실시형태에서, 반도체 디바이스(100)는 능동 디바이스 및/또는 수동 디바이스를 포함하거나 포함하지 않을 수 있는 인터포저 웨이퍼(interposer wafer)이다. 본 개시의 또 다른 실시형태에 따르면, 반도체 디바이스(100)는, 내부에 코어(core)를 가진 패키지 기판 또는 코어리스(core-less) 패키지 기판일 수 있는, 패키지 기판 스트립(package substrate strip)이다. 후속 논의에서, 반도체 디바이스(100)의 실시예로서 디바이스 웨이퍼가 사용된다. 또한, 본 개시의 가르침은, 통상의 기술자가 용이하게 인식하는 바와 같이, 인터포저 웨이퍼, 패키지 기판, 또는 다른 반도체 구조체에 적용될 수도 있다.
도 1a에 도시된 바와 같이, 반도체 디바이스(100)는 반도체 기판(101), 반도체 기판(101)(기판(101)으로도 지칭될 수 있음) 상에 형성된 전기 콤포넌트(103)(예컨대, 트랜지스터, 저항기, 인덕터 등)를 포함한다. 반도체 기판(101)은 실리콘, 도핑되거나 도핑되지 않은, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층과 같은 반도체 물질을 포함할 수 있다. 반도체 기판(101)은, 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 아세나이드, 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합과 같은 다른 반도체 물질을 포함할 수 있다. 멀티-레이어(multi-layer) 또는 구배(gradient) 기판 등의 다른 기판이 사용될 수도 있다.
도 1a의 실시예에서, 반도체 기판(101)의 디바이스 영역 내에 전기 콤포넌트(103)가 형성된다. 전기 콤포넌트(103)의 예는 트랜지스터[예컨대, CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터], 저항기, 커패시터, 다이오드 등을 포함한다. 전기 콤포넌트(103)는 임의의 적합한 방법을 사용하여 형성될 수 있고, 세부내용은 여기에서 논의되지 않는다.
일부 실시형태에서, 전기 콤포넌트(103)가 형성된 후에, 반도체 기판(101) 위에 그리고 전기 콤포넌트(103) 위에 층간 유전체(ILD) 층이 형성된다. ILD 층은 전기 콤포넌트(103)의 트랜지스터(미도시)의 게이트 스택들 사이의 공간을 충전시킬 수 있다. 일부 실시형태에 따르면, ILD 층은, 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass), FSG(fluorine-doped silicate glass) 등을 포함한다. ILD 층은 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), 등을 사용하여 형성될 수 있다.
ILD 층 내에 콘택트 플러그가 형성되고, 콘택트 플러그는 후속적으로 형성되는 상호접속 구조체(106)의 도전성 피쳐(예컨대, 금속 라인, 비아)에 전기 콤포넌트(103)를 전기적으로 커플링한다. 본 명세서에서, 달리 명시되지 않는 한, 도전성 피쳐는 전기 전도성 피쳐를 지칭하고, 도전성 물질은 전기 전도성 물질을 지칭한다는 점에 유의한다. 일부 실시형태에 따르면, 콘택트 플러그는 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 이들의 합금, 및/또는 이들의 다층(multi-layers)과 같은 도전성 물질로 형성된다. 콘택트 플러그의 형성은, ILD 층 내에 콘택트 개구부를 형성하는 단계, 콘택트 개구부 내에 하나 이상의 도전성 물질(들)을 형성하는 단계, 및 콘택트 플러그의 상부 표면이 ILD 층의 상부 표면과 동일 높이가 되도록 CMP(Chemical Mechanical Polish)와 같은 평탄화 프로세스를 수행하는 단계를 포함할 수 있다.
계속 도 1a를 참조하면, ILD 층 위에 그리고 전기 콤포넌트(103) 위에 상호접속 구조체(106)가 형성된다. 상호접속 구조체(106)는 복수의 유전체 층(109) 및 유전체 층(109) 내에 형성된 도전성 피쳐(예컨대, 금속 라인, 비아)를 포함한다. 일부 실시형태에서, 상호접속 구조체(106)는 반도체 디바이스(100)의 기능 회로를 형성하기 위해 전기 콤포넌트(103)들을 상호접속한다.
일부 실시형태에서, 층간 유전체(IMD) 층으로 지칭될 수도 있는 각각의 유전체 층(109)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등의 유전체 물질로 형성된다.
일부 실시형태에 따르면, 유전체 층(109)은 3.0보다 낮은 예컨대 약 2.5, 약 2.0 또는 더 낮은 유전 상수(k값)를 가진 로우 k 유전체 물질로 형성된다. 유전체 층(109)은 탄소 함유 로우 k 유전체 물질, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수 있다. 각 유전체 층(109)의 형성은, ILD 층 위에 포로젠(porogen) 함유 유전체 물질을 성막하는 단계와, 이어서 포로젠을 드라이브하여 다공성 유전체 층(109)을 형성하기 위한 경화 프로세스를 수행하는 단계를 예로서 포함할 수 있다. 유전체 층(109)을 형성하기 위해 다른 적합한 방법이 사용될 수도 있다.
도 1a에 도시된 바와 같이, 도전성 라인(105) 및 비아(107)와 같은 도전성 피쳐는 유전체 층(109) 내에 형성된다. 예시적 실시형태에서, 도전성 피쳐는 확산 장벽 층 및 확산 장벽 층 위의 도전성 물질(예컨대, 구리, 또는 구리 함유 물질)을 포함할 수 있다. 확산 장벽 층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있으며, CVD, PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition) 등에 의해 형성될 수 있다. 확산 장벽 층이 형성된 후에, 도전성 물질이 확산장벽 층 위에 형성된다. 도전성 피쳐의 형성은 단일 다마신 프로세스, 듀얼 다마신 프로세스 등을 포함할 수 있다.
이어서, 패시베이션 층(111)이 상호접속 구조체(106) 위에 형성되고, 복수의 MIM(metal-insulator-metal) 커패시터(113)가 패시베이션 층(111) 내에 형성된다. 패시베이션 층(111)은, 복수의 서브-층(예컨대, 도 1b의 111A-111E 참조)을 포함할 수 있고, 실리콘 산화물, 실리콘 질화물 등의 하나 이상의 적합한 유전체 물질, 탄소 도핑된 산화물 등의 로우 k 유전체, 다공성 탄소 도핑된 실리콘 이산화물 등의 극(extremely) 로우 k 유전체, 이들의 조합 등으로 형성될 수 있다. 패시베이션 층(111)은, 임의의 적합한 프로세스가 사용될 수 있지만, CVD(chemical vapor deposition) FVCD 등의 프로세스를 통해 형성될 수 있다.
패시베이션 층(111) 내에 MIM 커패시터(113)가 형성된다. 도 1b는 MIM 커패시터(113)의 세부사항을 나타내기 위해 도 1a에서의 영역(102)의 확대도를 도시한다. 도 1b에 도시된 바와 같이, 각각의 MIM 커패시터(113)는 2개의 금속 층(113M)(예컨대, 구리 층) 및 금속 층들(113M) 사이의 유전체 층(113I)(예컨대, 하이 k 유전체 층)을 포함한다. MIM 커패시터(113)의 각각의 층들(예컨대, 113M, 113I, 및 113M)은 각각의 패시베이션 층(예컨대, 111B, 111C, 또는 111D) 내에 형성된다. 실시예로서, MIM 커패시터(113)의 상부 금속 층(113M) 및 하부 금속 층(113M)은 각각 위에 놓인 비아(119V) 및 아래 놓인 비아(108)에 접속될 수 있고, 위에 놓인 비아(119V) 및 아래 놓인 비아(108)는 각각 패시베이션 층(111E 및 111A) 내에 형성된다. 다른 실시예로서, MIM 커패시터(113)의 상부 금속 층(113M) 및 하부 금속 층(113M)은 각각 제1 위에 놓인 비아(119V1) 및 제2 위에 놓인 비아(119V2)에 접속될 수 있다. 도 1b의 실시예에서, 제2 위에 놓인 비아(119V2)는 패시베이션 층(111D) 및 유전체 층(113I)을 관통해 연장되어 하부 금속 층(113M)과 접속된다. 제2 위에 놓인 비아(119V2)는, MIM 커패시터의 상부 금속 층(113M) 내의 개구부를 관통해 연장되고, 이에 따라 패시베이션 층(111D)의 일부에 의해 MIM 커패시터의 상부 금속 층(113M)으로부터 분리된다(예컨대, 미접촉).
도 1a로 다시 돌아가면, MIM 커패시터(113)의 하부 금속 층은, 예컨대 상호접속 구조체(106)의 도전성 피쳐에 MIM 커패시터(113)의 하부 금속 층으로부터 연장되는 비아를 통해, 상호접속 구조체(106)의 도전성 피쳐에 전기적으로 커플링될 수 있다. 또한, 복수의 MIM 커패시터(113)는 큰 커패시턴스 값을 제공하기 위해 병렬로 전기적으로 커플링될 수 있다. 예컨대, MIM 커패시터(113)의 상부 금속 층들은 함께 전기적으로 커플링될 수 있고, MIM 커패시터(113)의 하부 금속 층들은 함께 전기적으로 커플링될 수 있다. 일부 실시형태에서, MIM 커패시터(113)는 생략된다.
이어서 도 2를 참조하면, 패시베이션 층(111) 내에 개구부(112)가 형성된다. 상호접속 구조체(106)의 도전성 피쳐를 노출시키기 위해 패시베이션 층(111)을 관통해 일부의 개구부(112)가 연장된다. 상호접속 구조체(113)의 도전성 피쳐를 노출시키기 위해 패시베이션 층(111)을 관통해 일부의 개구부(112)가 연장된다. 개구부(112)는 하나 이상의 에칭 프로세스(예컨대, 이방성 에칭 프로세스)로 형성될 수 있다.
개구부(112)가 형성된 후에, 패시베이션 층(111)의 상부 표면 위에 그리고 개구부(112)의 측벽 및 바닥(bottom)을 따라 컨포멀하게(conformally) 장벽 층(115)이 형성된다. 장벽 층(115)은, 다층 구조체(multi-layer structure)를 가질 수 있고, 확산 장벽 층(예컨대, TiN 층) 및 확산 장벽 층 위에 형성된 시드 층(예컨대, 구리 시드 층)을 포함할 수 있다. 장벽 층(115)은 CVD, PVD, ALD, 이들의 조합 등의 임의의 적합한 형성 방법(들)을 사용하여 형성될 수 있다.
이어서, 도 3에서, 장벽 층(115) 위에 포토레지스트 층(137)이 형성된다. 도전성 패드(119)(도 4 참조)가 형성될 위치에 개구부(138)를 형성하기 위해 (예컨대, 포토리소그래피 기술을 사용하여) 포토레지스트 층(137)이 패터닝된다. 개구부(138)는 예컨대 장벽 층(115)의 시드 층을 노출시킨다. 개구부(138)가 형성된 후에, 포토레지스트 층(137)의 패터닝 프로세스에 의해 남겨진 잔류물을 세정하기 위해 디스컴 프로세스(descum process)(110)가 수행된다. 실시예로서, 디스컴 프로세스(110)는 산소를 포함하는 프로세스 가스를 사용하여 수행되는 플라즈마 프로세스일 수 있다.
이어서, 도 4에서, 장벽 층(115) 위의 개구부(138) 내에 도전성 패드(119)(예컨대, 119A 및 119B)가 형성된다. 도전성 패드(119)는, 구리 또는 구리 합금(예컨대, 구리 은 합금, 구리 코발트 합금 등) 등의 전기 전도성 물질을 포함할 수 있고, 전기도금 무전해 도금 등의 적합한 형성 방법을 사용하여 형성될 수 있다. 도전성 패드(119)가 형성된 후에, 애싱(ashing) 등의 적합한 제거 프로세스에 의해 포토레지스트 층(137)이 제거된다. 이어서, 도전성 패드(119)가 형성되지 않는 장벽 층(115)의 부분을 제거하기 위해 에칭 프로세스가 수행된다. 도 4에 도시된 바와 같이, 상호접속 구조체(106) 및/또는 MIM 커패시터(113)의 아래 놓인 도전성 피쳐들에 도전성 패드(119)를 전기적으로 커플링하는 비아(119V)를 형성하기 위해, 패시베이션 층(111) 내의 개구부(112)(도 3 참조)를 전기 전도성 물질의 일부가 충전한다. 본원의 논의에서, 개구부(112) 내의 장벽 층(115)은 비아(119V)의 일부로 간주되고, 패시베이션 층(111)의 상부 표면 위의 장벽 층(115)은 도전성 패드(119)의 일부로 간주된다. 도 4에 도시되진 않았지만, 도전성 패드(119)를 형성하기 위한 동일 프로세싱 단계 동안, 패시베이션 층(111)의 상부 표면 상에 도전성 라인(예컨대, 구리 라인)(예컨대, 도 12의 118 참조)이 형성될 수도 있다. 도전성 패드(119) 및 도전성 라인은 집합적으로 재배선 층(RDL)으로 지칭될 수 있고, 비아(119V)는 RDL 비아로 지칭될 수 있다. 실시예로서, 도전성 패드(119)의 단면 형상은 돔 형상(예컨대, 만곡된 상부 표면을 가짐), 오목 형상, 다각 형상, 또는 직사각형(또는 정사각형)일 수 있다. 실시예로서, RDL 비아(119V)의 면적은 약 0.9x0.9 μ㎡ 내지 약 3.5x3.5 μ㎡일 수 있다.
도 4에 도시된 바와 같이, 일부의 도전성 패드(119)(예컨대, 119A)는 다른 도전성 패드(119)(예컨대, 119B)보다 더 크다(예컨대, 양 측벽 사이에서 측정된 더 큰 폭을 가짐). 일부 실시형태에서, 제어된 붕괴 칩 접속 범프(C4 범프)는 더 큰 도전성 패드(119A) 상에 형성되고, 마이크로 범프(μ-범프)는 더 작은 도전성 패드(119B) 상에 형성된다. 도전성 패드(119)의 수는 임의의 적합한 수일 수 있고, 당업자가 용이하게 인식하는 바와 같이 임의의 순서로 배열될 수 있다. 또한, 도 4에서 각각의 도전성 패드(119) 아래에 하나의 RDL 비아(119V)가 도시되어 있지만, 각각의 도전성 패드(119) 아래의 RDL 비아(119V)의 수는 하나, 둘, 셋, 그 이상과 같은 임의의 적합한 수일 수 있다. 또한, 각각의 도전성 패드(119) 아래의 RDL 비아(119V)는 도전성 패드(119)에 대해 중심에 있거나(centered), 도전성 패드(119)에 대해 중심을 벗어날 수 있다(off-center).
이어서, 도 5에서, 도전성 패드(119) 위에 그리고 패시베이션 층(111) 위에 패시베이션 층(121)이 컨포멀하게 형성된다. 일부 실시형태에서, 패시베이션 층(121)은 다층 구조를 갖고, 산화물 층(예컨대, 실리콘 산화물) 및 산화물 층 위의 질화물 층(예컨대, 실리콘 질화물)을 포함한다. 다른 실시형태에서, 패시베이션 층(121)은 단일 질화물 층 등의 단일 층 구조를 갖는다. 패시베이션 층(121)은 예컨대 CVD, PVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다.
이어서, 도 6에서, 예컨대 스핀 코팅에 의해 패시베이션 층(121) 위에 포토레지스트 층(135)이 형성된다. 이어서, 도전성 범프가 형성될 위치에 개구부(136)를 형성하기 위해 예컨대 포토리소그래피 기술에 의해 포토레지스트 층(135)이 패터닝된다. 이어서, 개구부(136)에 의해 노출된 패시베이션 층(121)의 부분을 제거하기 위해 에칭 프로세스가 수행된다. 일부 실시형태에서, 에칭 프로세스는, CF4, CHF3, N2, 및 Ar의 혼합물을 포함하는 프로세스 가스를 사용하는 건식 에칭 프로세스(예컨대, 플라즈마 에칭 프로세스)이다. 다른 프로세스 가스도 사용될 수 있으며, 예를 들어 CF4 대신 O2가 사용될 수 있다. 에칭 프로세스 이후에, 도전성 패드(119)가 노출된다. 이어서, 애싱 등의 적합한 제거 프로세스에 의해 포토레지스트 층(135)이 제거된다. 간략함으로 위해, 도 6에서 도전성 범프(125)(도 8a 참조)를 형성하기 위해 더 큰 도전성 패드(119A) 위에 오직 하나의 개구부(136)가 도시되어 있고, 다른 도전성 패드(예컨대, 119B) 위에는 개구부가 형성되어 있지 않다. 즉 이것은 단지 비제한적 실시예이다. 다른 도전성 패드(예컨대, 119B) 위에 도전성 범프를 형성하기 위해 동일 또는 유사한 프로세싱 단계가 수행될 수 있다는 것을 당업자는 용이하게 이해할 것이다.
이어서, 도 7에서, 패시베이션 층(121) 위에, 도전성 패드(119) 위에, 그리고 패시베이션 층(111) 위에 유전체 층(131)이 형성된다. 아래 놓인 도전성 패드(119)를 노출시키기 위해 유전체 층(131) 내에 개구부(132)가 형성된다. 유전체 층(131)은, 예컨대 폴리머, 폴리이미드(PI), BCB(benzocyclobutene), 산화물(예컨대, 실리콘 산화물), 또는 질화물(예컨대, 실리콘 질화물)로 형성될 수 있다. 유전체 층(131)은 비제한적 예로서, 도 7에서 단일 층으로 도시되어 있다. 유전체 층(131)은 상이한 유전체 물질로 형성되는 복수의 서브 층들을 포함하는 다층 구조를 가질 수 있다.
일부 실시형태에서, 유전체 층(131)은 감광성 폴리머 물질과 같은 감광성 물질이고, 개구부(132)는 포토리소그래피 기술을 사용하여 형성된다. 예컨대, 감광성 물질은 예컨대 레티클을 통해 패터닝된 에너지 소스(예컨대, 광)에 노출될 수 있다. 에너지의 영향은 패터닝된 에너지 소스에 의해 영향을 받은 감광성 물질의 부분에서 화학 반응을 일으키고 이에 따라 감광성 물질의 노출 부분의 물리적 특성이 변경되어, 감광성 물질의 노출 부분의 물리적 특성이 감광성 물질의 노출되지 않은 부분의 물리적 특성과 상이하게 된다. 이어서, 예컨대, 양의 감광성 물질이 사용되는지 음의 감광성 물질이 사용되는지에 따라, 감광성 물질의 노출 부분 또는 감광성 물질의 비노출 부분을 제거하기 위해 현상기(developer)에 의해 감광성 물질이 현상될 수 있다. 감광성 물질의 나머지 부분은 패터닝된 유전체 층(131)을 형성하기 위해 경화될 수 있다. 개구부(132)에서의 유전체 층(131)의 상부 모서리는 비제한적 예로서 도 7에서 뾰족하게(예컨대, 2개의 교차 라인을 포함) 도시되어 있다. 개구부(132)에서의 유전체 층(131)의 상부 모서리는 예컨대 둥근(rounded) 모서리가 될 수 있다.
도 7에서의 개구부(132)에 의해 노출된 유전체 층(131)의 양 측벽(131S) 사이의 제1 거리는 도 6에서의 개구부(136)에 의해 노출된 패시베이션 층(121)의 양 측벽(121S) 사이의 제2 거리보다 작다. 환언하면, 패시베이션 층(121)의 측벽들(121S)과 상부 표면(121U)이 유전체 층(131)에 의해 완전히 커버되게 하기 위해, 패시베이션 층(121) 내의 개구부(136)보다 유전체 층(131) 내의 개구부(132)가 더 좁다. 패시베이션 층(121)의 측벽들(121S)로부터 유전체 층(131) 풀인되기(pulled-in) 때문에, 도 7에서의 개구부(132)는 풀인 개구부로 지칭된다. 유전체 층(131)의 측벽(131S)은 비제한적인 실시예로서 도 7에서 선형 프로파일(예컨대, 경사진 라인, 또는 기판(101)의 주 상부 표면에 대해 경사진 평평한 측벽)을 갖는 것으로 도시되어 있다. 측벽(131S)은 직선(예를 들어, 기판(101)의 주 상부 표면에 수직) 또는 곡선일 수 있다. 개구부(132)의 폭(예컨대, 양 측벽(131S) 사이에서 측정된 거리)은 일정하거나, 개구부(132)의 깊이 방향을 따라 연속적으로(예컨대, 단계적 변화 없이 점진적으로) 변경될 수 있다.
풀인 개구부(132)는 풀아웃(pulled-out) 개구부에 비해 디바이스 신뢰성 및 생산 수율을 향상시킨다. 풀아웃 개구부에서, 유전체 층(131)의 측벽(131S)은
개구부(132)로부터 도 7에서의 점선(130)에 의해 표시된 위치로 풀 아웃된다. 환언하면, 개구부(132)가 풀아웃 개구부로 형성되면, 개구부(132)의 폭은 도 6에서의 개구부(136)의 폭보다 크다. 풀아웃 개구부가 형성되는 경우, 점선(130) 근방의 영역에서의 유전체 층(131)과 패시베이션 층(121) 사이(예컨대, 도전성 패드(119) 위의 유전체 층(131)의 부분과 도전성 패드(119) 위의 패시베이션 층(121)의 부분 사이)의 계면에서의 기계적 응력은 디바이스의 다른 영역보다 훨씬 높다. 증가된 응력은 높은 응력 영역에서 물질의 층의 박리를 유발하여 디바이스 고장을 일으키고 생산 수율을 낮출 수 있다. 또한, 도전성 범프(125)를 형성하기 위한 시드 층(126)(도 8a 참조)을 형성하기 위한 후속 프로세스에서, 컨포멀 시드 층(126)에 의해 커버될 더 많은 스텝 형상을 갖는 풀아웃 개구부로 인해, 풀아웃 개구부는, 풀아웃 개구부의 측벽과 바닥을 라이닝하는 컨포멀 연속적 시드 층(126)을 형성하기에 더 어려울 수 있다. 이것은 범프 시드 층 스텝 커버리지 이슈(bump seed layer step coverage issue)로 지칭된다. 범프 시드 층 스텝 커버리지 이슈는 차례로 위에 형성된 도전성 범프(125)에서의 결함을 초래할 수 있는 시드 층(126)에서의 불연속(예컨대, 홀(hole))을 초래할 수 있다. 본 발명은 도전성 범프(125)를 형성하기 위한 풀인(pull-in) 개구부를 형성함으로써 상술한 이슈를 회피하거나 감소시키고, 이에 의해 디바이스 신뢰성 및 생산 수율을 향상시킨다. 풀인 개구부 외에, 라인업 개구부(예를 들어, 도 10의 라인업 개구부(136) 및 이에 대한 설명 참조)는 풀인 개구부와 동일하거나 유사한 이점을 제공한다. 일부 실시형태에서, 도전성 범프(126)를 형성하기 위해 사용된 개구부(예컨대, 132, 136)는 풀인 개구부 및/또는 라인업 개구부이고, 도전성 범프(125)를 형성하기 위해 풀아웃 개구부는 형성되지 않는다.
이어서, 도 8a에서, 도전성 범프9125)는 도전성 패드9119) 상에 형성되고, 솔더 영역(solder region)(129)은 도전성 범프(125) 상에 형성된다. 도전성 범프(125)의 폭은 약 5 μm 내지 약 90 μm일 수 있다. 도전성 범프(125)는 μ-범프 또는 C4 범프일 수 있다. 예컨대, 약 5 μm 내지 약 30 μm의 폭(예컨대, 양 측벽 사이에서 측정됨)을 가진 μ-범프는 도전성 패드(119B) 위에 형성될 수 있고, 약 32 μm 내지 약 90 μm의 폭을 가진 C4 범프는 도전성 패드(119A) 위에 형성될 수 있다. 예시적 실시형태에서, μ-범프 및 C4 범프의 각각은, 각각의 도전성 패드(119) 위에 형성된 풀인 개구부(132)(도 7 참조) 내에 형성된다.
도전성 범프(125)는, 유전체 층(131) 위에 그리고 개구부(132)의 측벽 및 바닥을 따라 시드 층(126)을 형성하는 것; 시드 층(126) 위에 패터닝된 포토레지스트 층을 형성하는 것 ? 패터닝된 포토레지스트 층의 개구부는 도전성 범프(125)가 형성될 위치에 형성됨 - ; 개구부의 시드 층(126) 위에 전기 전도성 물질(예컨대, 구리)를 형성하는 것; 패터닝된 포토레지스트 층을 제거하는 것; 및 도전성 범프(125)가 형성되는 시드 층(126)의 부분을 제거하는 것에 의해 형성될 수 있다. 아래 놓인 도전성 패드(119)에 도전성 범프(125)를 전기적으로 커플링하는 범프 비아(125V)를 형성하기 위해 전기 전도성 물질의 일부가 개구부(132)를 충전한다. 본원의 논의에서, 개구부(132) 내의 시드 층(126)(도 7 참조)은 범프 비아(125V)의 일부로 간주되고, 유전체 층(131)의 상부 표면 위의 시드 층(126)은 도전성 범프(125)의 일부로 간주된다. 도 8a는 실시예로서 도전성 범프(125)의 전기 전도성 물질(예컨대, 구리)과 시드 층(126) 사이의 계면을 도시한다. 일부 실시형태에서, 도전성 범프(125)의 전기 전도성 물질과 시드 층(126)은 동일 물질로 형성되고, 이에 따라 그 사이에 계면이 없을 수 있다.
도 8a에서, 각 도전성 범프(125) 아래(예컨대, 바로 아래)의 범프 비아(125V)의 수는 하나이다. 즉 이것은 단지 비제한적 실시예이다. 각 도전성 범프(125) 아래의 범프 비아(125V)의 수는 하나, 둘, 셋 또는 그 이상의 임의의 적합한 수일 수 있다. 또한, 각 도전성 범프(125) 아래의 하나 이상의 범프 비아(125V)는 도전성 범프(125)에 대하여 중심에 있거나, 도전성 범프(125)에 대해 중심을 벗어날 수 있다.
도 8a에서, 범프 비아(125V)의 측벽들은 유전체 층(131)의 측벽을 따라 연장되고 접촉(예컨대, 물리적으로 접촉)한다. 범프 비아(125V)의 폭은, 일정하거나(예컨대, 기판(101)의 주 상부 표면에 수직인 측벽을 가짐), 범프 비아(125V)가 기판(101)을 향해 연장됨에 따라 연속적으로(예컨대, 단계적 변경 없이 점진적으로 또는 불연속적 변경 없이) 변경될 수 있다. 도 8a의 실시예에서, 범프 비아(125V)의 측벽은 선형 프로파일(예컨대, 경사진 직선)을 갖고, 범프 비아(125V)의 폭은 범프 비아(125V)가 기판(101)을 향해 연장됨에 따라 연속적으로 감소된다. 예컨대 개구부(132)에 의해 노출된 유전체 층(131)의 측벽이 만곡된 프로파일을 갖는 경우(도 7 참조), 범프 비아(125V)의 측벽은 만곡된 프로파일(예컨대, 곡선)을 가질 수 있다. 범프 비아(125V)의 측벽과 패시베이션 층(121)의 각 측벽 사이에 갭(gap)이 있고, 유전체 층(131)은 갭을 충전하고 도전성 패드(119A)의 상부 표면과 접촉한다. 환언하면, 범프 비아(125V)는, 범프 비아(125V)와 패시베이션 층(121) 사이에 측방으로 배치된 유전체 층(131)의 부분에 의해 패시베이션 층(121)으로부터 이격된다.
도 8a의 실시예에서, 도전성 패드(119) 상의 패시베이션 층(121) 위에 배치된 유전체 층(131)의 부분의 두께(A)는 약 1 μm 내지 약 20 μm이다. 인접한 작은 도전성 패드들(119B)(예컨대, 그 위에 μ-범프가 형성됨) 사이의 공간(S)은 약 1.5 μm보다 더 크고, 인접한 큰 도전성 패드들(119A)(예컨대, 그 위에 C4 범프가 형성됨) 사이의 공간(S)은 약 4 μm보다 크다. 도 8a는 또한, 패시베이션 층(121)의 측벽 부분들에 대한 두께(T)(예컨대, 도전성 패드(119)의 측벽들을 따른 부분들 또는 도 16a에서의 도전성 라인(118)의 측벽들을 따른 부분들) 및, 패시베이션 층(121)의 상부 부분들에 대한 두께(G)(예컨대, 도전성 패드(119)의 상부 표면을 따른 부분들 또는 도전성 라인(118)의 상부 표면을 따른 부분들)를 도시하고, 두께(G)는 약 0.5 μm 내지 약 5 μm이고, 패시베이션 층(121)의 스텝 커버리지로 지칭되는 T와 G의 비율은, 약 20% 내지 약 95%이다. 일부 실시형태에서, 인접한 도전성 범프들(125) 사이의 피치(P)는 약 10 μm 내지 약 140 μm이다.
도 8b는 도전성 범프(125)를 포함하는 도 8a의 반도체 디바이스(100)의 부분의 확대도를 도시한다. 이하에서 도전성 범프(125)의 치수 및 그 주변 구조에 대해 논의된다.
도 8b에 도시된 바와 같이, 도전성 범프(125)(예컨대, C4 범프 또는 μ-범프)의 폭(W)은 약 5 μm 내지 약 90 μm이다. 유전체 층(131) 내의 개구부(132)의 상부에서의 폭(B)은, μ-범프에 대해서는 약 5 μm 내지 약 22 μm이고, C4 범프에 대해서는 약 5 μm 내지 약 78 μm이다. 도 8b에서의 폭(W)은 도 8b의 수평 방향을 따라 측정되고, 개구부(132)는 도 8b 의 단면에 수직인 방향을 따라 측정된 다른 폭(W2)을 갖고(예컨대, 도 16b에서의 도전성 라인(118)의 종축 방향을 따라 지면으로부터 나옴), 폭(W2)은 μ-범프에 대해 약 5 μm 내지 약 36 μm이고, C4 범프에 대해 약 20 μm 내지 약 40 μm이다. 유전체 층(131) 내의 개구부(132)의 바닥에서의 폭(E)은, μ-범프에 대해서는 약 5 μm 내지 약 22 μm이고, C4 범프에 대해서는 약 5 μm 내지 약 78 μm이다. 범프 비아(125V)의 높이(D)는, 유전체 층(131)의 두께(A)(도 8a 참조)보다 크고, 패시베이션 층(121)의 두께(G)(도 8a 참조)보다 크다.
계속 도 8b를 참조하면, 도전성 패드(119)의 폭(L)은, 도전성 패드가 도전성 패드(119A)보다 크면(예컨대, 그 위에 C4 범프가 형성됨) 약 5 μm 내지 약 45 μm이고, 또는 도전성 패드가 도전성 패드(119B)보다 작으면(예컨대, 그 위에 μ-범프가 형성됨) 약 1.5 μm 내지 약 10 μm이다. 도전성 패드(119)의 폭(L)과 공간(S)(도 8a 참조)의 비율은 1 이상이다. 도전성 패드(119)(또는 도 16a에서의 도전성 라인(118))의 높이(J)는 약 2 μm 내지 약 6 μm이다. 도 8b는 또한, 도전성 패드(119)의 상부 표면과 유전체 층(131)의 측벽 사이의 각도(F’), 및 도전성 패드(119)의 상부 표면과 패시베이션 층(121)의 측벽 사이의 각도(F)를 도시하고, F는 약 10도 내지 90도(예컨대, 10° < F < 90°)일 수 있고, F’는 10도 내지 90도(예컨대, 10° < F’< 90°)일 수 있다. 도전성 범프(125)가 형성되는 개구부(예컨대, 도 10에서의 136)가 라인업 개구부이면, 대응하는 F 및 F’는 동일하다. 그렇지 않으면, F는 F’와 다를 수 있다.
도 8c는 도 8b의 반도체 디바이스(100)의 평면도를 도시하고, 도 8b는 도 8c의 단면 A-A를 따른 단면도에 대응한다. 단순화를 위해 모든 피쳐(feature)가 도 8c에 도시되어 있는 것은 아니다. 도 8c의 도전성 패드(119)는 비제한적인 실시예로서 팔각형 형상을 갖는 것으로 도시되어 있다. 원형, 타원형, 직사각형, 기타 다각형 등과 같은 다른 형상도 가능하며 본 개시의 범위 내에 완전히 포함되도록 의도된다. 도전성 범프(125)는 도 8c의 실시예에서 도전성 패드(119)와 기하학적 유사한 형상을 갖는 것으로 도시되어 있다. 다른 실시형태에서, 도전성 범프(125) 및 도전성 패드(119)는 상이한 형상(예컨대, 비-기하학적 유사 형상)을 갖는다. 도 8c는 또한 도전성 패드(119)에 접속된 도전성 라인(120)을 도시한다. 도전성 라인(120)은 유전체 층(131)의 상부 표면을 따라 연장되고 도전성 패드(119)와 함께 재배선 층의 일부를 형성한다.
도 9-11은 다른 실시형태에 따른 제조의 다수의 스테이지에서의 반도체 디바이스(100B)의 단면도를 도시한다. 반도체 디바이스(100B)는, 도 8a의 반도체 디바이스(100)와 유사하지만, 도전성 패드(119A)를 노출시키기 위한 그리고 도전성 범프(125)를 형성하기 위한 라인업 개구부(136)(도 10 참조)를 갖는다. 도 9의 프로세싱은 도 1a, 1b 및 2-5의 프로세싱을 따른다(follow). 즉, 도 1a, 1b, 2-5 및 9-11은 반도체 디바이스(100B)를 형성하기 위한 프로세싱 단계를 도시한다.
도 9에서, 패시베이션 층(121)이 형성된 후에, 패시베이션 층(121) 위에 유전체 층(131)이 형성되고, 패시베이션 층(121)을 노출시키기 위해 유전체 층(131) 내에 개구부(132)가 형성된다. 유전체 층(131)의 형성 및 개구부(132)의 형성은 도 7을 참조하여 위에서 논의된 바와 같은 동일 또는 유사한 프로세싱을 사용할 수 있고, 이에 따라 세부사항은 반복되지 않는다. 이 프로세싱 단계까지는 도전성 패드(119) 위의 패시베이션 층(121)에 개구부가 형성되지 않는다. 따라서, 도전성 패드(119)의 상부 표면은 패시베이션 층(121)에 의해 커버된다.
이어서, 도 10에서, 유전체 층(131) 위에 패터닝된 포토레지스트 층(133)이 형성된다. 패터닝된 포토레지스트 층(133)의 개구부(136)는 유전체 층(131)의 각각의 개구부(132)(도 9 참조) 위에 놓인다. 일부 실시형태에서, 유전체 층(131)의 상부 표면에서 측정된 개구부(136)의 폭은 유전체 층(131)의 상부 표면에서 측정된 개구부(132)의 폭과 동일하다. 다른 실시형태에서, 유전체 층(131)의 상부 표면에서 측정된 개구부(136)의 폭은 유전체 층(131)의 상부 표면에서 측정된 개구부(132)의 폭보다 크다. 이어서, 패터닝된 포토레지스트 층(133)은 후속 에칭 프로세스를 위한 에칭 마스크로서 사용되고, 후속 에칭 프로세스는 도전성 패드(119A)를 노출시키기 위한 도 6에서의 에칭 프로세스와 동일 또는 유사할 수 있다. 도 10에 도시된 바와 같이, 에칭 프로세스 후에, 패시베이션 층(121)을 관통해 하방으로 개구부9136)가 연장되고, 도전성 패드(119A)가 노출된다.
계속 도 10을 참조하면, 개구부(136)는 라인업 개구부로서 형성된다. 각각의 라인업 개구부(136)에 대하여, 개구부9136)에 의해 노출된 유전체 층(131)의 측벽(131S) 및 개구부(136)에 의해 노출된 패시베이션 층(121)의 각각의 측벽(121S)은, 동일 라인(예컨대, 기판(101)의 주 상부 표면에 수직인 직선, 기판(101)의 주 상부 표면에 대하여 경사면, 또는 만곡 라인)을 따라 정렬된다. 환언하면, 개구부(136)의 양 측벽 사이의 거리는, 개구부(136)의 깊이 방향을 따라 연속적으로(예컨대, 단차 변화 없이 점차적으로) 변경된다. 라인업 개구부(136)가 형성된 후에, 예컨대, 애싱 프로세스에 의해, 포토레지스트 층(133)이 제거된다.
다음으로, 도 8a와 동일하거나 유사한 프로세싱에 이어서, 도 11에서, 도전성 범프(125)가 도전성 패드(119) 위에 형성되고, 세부사항은 반복되지 않는다. 도 11의 실시예에서, 범프 비아(125V)의 상부 측벽(예컨대, 측벽의 상부 부분)은 유전체 층(131)의 측벽(131S)과 접촉하여 측벽(131S)을 따라 연장되고, 범프 비아(125V)의 하부 측벽(예컨대, 측벽의 하부 부분)은 패시베이션 층(121)의 측벽(121S)과 접촉하여 측벽(121S)을 따라 연장된다. 일부 실시형태에서, 범프 비아(125V)는, 일정하거나(예컨대, 직선 측벽을 가짐), 범프 비아(125V)가 기판(101)을 향해 연장됨에 따라 연속적으로(예컨대, 단차 변화 없이 점진적으로) 변경되는 폭(범프 비아(125V)의 양 측벽 사이에서 측정됨)을 갖는다.
도 12-15, 16a, 및 16b는 또 다른 실시형태에 따른 제조의 다수의 스테이지에서의 반도체 디바이스(100C)의 단면도를 도시한다. 반도체 디바이스(100C)는 도 11의 반도체 디바이스(100B)와 유사하지만, 도전성 패드(119) 대신 도전성 라인(118) 위에 도전성 범프(125)가 형성된다. 도 12의 프로세싱은 도 1a, 1b 및 2의 프로세싱을 따른다(follow). 환언하면, 도 1a, 1b, 2, 12-15, 16a, 및 16b는 반도체 디바이스(100C)를 형성하기 위한 프로세싱 단계를 도시한다. 반도체 디바이스(100, 100B, 및 100C)는 상이한 실시형태로 설명되었지만, (100, 100B, 및 100C)의 임의의 조합(예컨대, 100과 100C, 또는 100B와 100C)이 동일 기판 예컨대 동일 기판(101)의 상이한 영역 상에 형성될 수 있다.
도 12에서, 도 3에 도시된 것과 유사한 프로세싱을 사용하여, 패시베이션 층(111) 위에 복수의 도전성 라인(118)이 형성된다. 일부 실시형태에서, 도전성 라인(118)을 형성하기 위해, 장벽 층(115) 위에 패터닝된 포토레지스트 층(137)(예컨대, 도 3 참조)이 형성되고, 패터닝된 포토레지스트 층(137)의 패턴(예컨대, 개구부)의 위치는 후속 형성된 도전성 라인(118)의 위치에 대응한다. 이어서, 디스컴 프로세스(descum process)(110)가 수행된다. 다음으로, 장벽 층(115) 위의 패터닝된 포토레지스트 층(137)의 패턴 내에 전기 전도성 물질(예컨대, 구리)이 형성된다. 다음으로, 패터닝된 포토레지스트 층(137)이 제거되고, 전기 전도성 물질이 형성되지 않은 장벽 층(115)의 부분을 제거하기 위해 에칭 프로세스가 수행된다.
이어서, 도 13에서, 도전성 라인(118) 위에 그리고 패시베이션 층(111) 위에 패시베이션 층(121)이 컨포멀하게 형성된다. 패시베이션 층(121)의 형성은 도 5를 참조하여 위에서 논의된 프로세싱과 동일 또는 유사하고, 이에 따라 세부사항은 반복되지 않는다.
다음으로, 도 14에서, 패시베이션 층(121) 위에 유전체 층(131)이 형성되고, 도전성 라인(118)의 상부 표면 위에 배치된 패시베이션 층(121)을 노출시키기 위해 유전체 층(131) 내에 개구부(132)가 형성된다. 유전체 층(131) 및 개구부(132)의 형성은 도 7를 참조하여 위에서 논의된 프로세싱과 동일 또는 유사하고, 이에 따라 세부사항은 반복되지 않는다. 이 프로세싱 단계까지는 도전성 라인을 노출시키기 위해 패시베이션 층(121) 내에 개구부가 형성되지 않는다.
다음으로, 도 15에서, 유전체 층(131) 위에 포토레지스트 층(133)이 형성되고, 개구부(132)(도 14 참조) 위에 놓인 포토레지스트 층(133) 내에 개구부(136)가 형성된다. 도전성 라인(118)을 노출시키기 위해 패시베이션 층(121)을 관통하여 개구부(136)가 연장되도록, 개구부(136)를 하방으로 연장시키기 위해 패터닝된 포토레지스트 층(133)을 에칭 마스크로서 사용하여 에칭 프로세스(예컨대, 이방성 에칭 프로세스)가 수행된다. 에칭 프로세스는 도 6을 참조하여 위에서 논의된 에칭 프로세스와 동일 또는 유사할 수 있고, 이에 따라 세부사항은 반복되지 않는다. 개구부(136)는 예를 들어 개구부(136)를 형성하기 위해 사용되는 이방성 에칭 프로세스로 인해 라인업 개구부이다.
다음으로, 도 8a와 동일하거나 유사한 프로세싱에 이어서, 도 16a에서, 도전성 범프(125)가 도전성 라인(118) 위에 형성되고, 세부사항은 반복되지 않는다. 도 16a의 실시예에서, 2개의 범프 비아(125V)는 도전성 범프(125) 아래에 형성되고 2개의 아래에 놓인 도전성 라인(118)에 도전성 범프(125)를 전기적으로 커플링한다. 환언하면, 각각의 범프 비아(125V)는 패시베이션 층(121)을 관통해 유전체 층(131)으로 연장되고 아래에 놓인 도전성 라인(118)에 접촉하여, 아래에 놓인 도전성 라인(118)과 도전성 범프(125)를 전기적으로 커플링한다. 도 16a에 도시된 위에 놓인 도전성 범프(125)에 전기적으로 커플링된 도전성 라인(118)의 수 및 각 도전성 범프(125) 아래의 범프 비아(125V)의 수는, 단지 비제한적 예시이고, 임의의 적합한 수의 범프 비아(125V) 및 도전성 라인(118)이 각 도전성 범프(125) 아래에 형성될 수 있다.
도 16a에 도시된 바와 같이, 범프 비아(125V)의 상부 측벽(예컨대, 측벽의 상부 부분)은 유전체 층(131)의 측벽(131S)과 접촉하여 측벽(131S)을 따라 연장되고, 범프 비아(125V)의 하부 측벽(예컨대, 측벽의 하부 부분)은 패시베이션 층(121)의 측벽(121S)과 접촉하여 측벽(121S)을 따라 연장된다. 일부 실시형태에서, 범프 비아(125V)는, 일정하거나(예컨대, 직선 측벽을 가짐), 범프 비아(125V)가 기판(101)을 향해 연장됨에 따라 연속적으로(예컨대, 단차 변화 없이 점진적으로) 변경되는 폭(범프 비아(125V)의 양 측벽 사이에서 측정됨)을 갖는다.
도 16b는 도 16a의 반도체 디바이스(100C)의 일부의 평면도를 도시하고, 도 16a는 도 16b의 단면 B-B를 따른 단면도에 대응한다. 단순화를 위해 모든 피쳐(feature)가 도 16b에 도시되어 있는 것은 아니다. 도 16b의 도전성 범프(128)는 비제한적인 실시예로서 팔각형 형상을 갖는 것으로 도시되어 있다. 원형, 타원형, 직사각형, 기타 다각형 등과 같은 다른 형상도 가능하며 본 개시의 범위 내에 완전히 포함되도록 의도된다.
개시된 실시형태의 변경 또는 수정이 가능하고 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다. 예컨대, 상이한 실시형태(100A, 100B, 및 100C)가 상이한 반도체 디바이스로서 설명되었지만, 실시형태(100A, 100B, 및 100C)에 개시된 도전성 범프(125)의 상이한 구조/형상이 동일 반도체 디바이스의 상이한 영역 내에 형성될 수 있다. 환언하면, 반도체 디바이스는 동일 반도체 디바이스의 상이한 영역 내에 형성된 도 9a, 11, 및 16a에 개시된 상이한 도전성 범프 구조를 가질 수 있다.
본 개시의 실시형태는 몇가지 유익한 피쳐(feature)를 달성한다. 예컨대, 풀인 개구부(예컨대, 도 7에서의 132 참조) 또는 라인업 개구부(예컨대, 도 10에서의 136 참조)를 형성함으로써, 유전체 층(131)과 패시베이션 층(121) 사이의 접착이 향상되고, 유전체 층(131)과 패시베이션 층(121) 사이의 계면에 근접한 디바이스에서의 기계적 응력이 감소된다(예컨대, 개구부를 마주보는 유전체 층(131)의 하부 코너에서). 향상된 접착 및 감소된 응력은 유전체 층(131)과 패시베이션 층(121) 사이의 계면에서의 박리를 감소시키거나 회피하는 것에 도움이 되고, 이에 따라 디바이스 성능, 디바이스 신뢰성, 및 생산 수율을 향상시킨다. 다른 실시예로서, 유전체 층(131)의 형성은 도전성 범프(125)를 형성하는 것과 연관된 어려움 중 일부를 제거하고 디바이스 신뢰성 및 제조 수율을 향상시킨다. 도전성 범프(125)를 형성하기 위해 시드 층(126)이 먼저 형성된 다음 시드 층(126) 위에 전기 전도성 물질이 형성(예를 들어, 도금)된다. 유전체 층(131)이 없으면, 시드 층(126)은 도전성 패드(119) 위에 그리고/또는 도전성 라인(118) 위에 컨포멀하게 형성되어야 할 것이다. 진보된 반도체 제조에 있어서, 도전성 패드들(119) 사이, 또는 도전성 라인들(118) 사이의 작은 갭은, 높은 종횡비를 가질 수 있고, 도전성 범프(125)가 적합하게 형성되지 않게 할 수 있는 이 작은 갭들 내에 시드 층(126)을 형성하는 것이 어려울 수 있다. 또한, 도전성 범프(125)가 형성된 후에, 도전성 범프(125)가 형성되지 않은 시드 층(126)의 부분은 제거될 필요가 있다. 이러한 시드 층(126)의 부분이 작은 갭 내에 있으면, 도전성 범프들(125) 사이에 전기 단락을 초래할 수 있는 시드 층(126)을 제거하기 어려울 수 있다. 반대로, 유전체 층(131)이 형성되면, 유전체 층(131) 위에 그리고 개구부(132 또는 136) 내에 시드 층(126)이 형성되고, 개구부(132/136)는 더 작은 종횡비를 갖고, 따라서 시드 층(126)은 개구부 내에 용이하게 형성되고 개구부로부터 용이하게 제거될 수 있고, 이에 따라 전술한 문제들이 회피된다.
도 17은 일부 실시형태들에 따른 반도체 구조체 제조하는 방법(1000)의 플로우 차트를 도시한다. 도 17에 도시된 실시형태 방법은 다수의 가능한 실시형태 방법의 예시일 뿐이라는 것을 이해해야 한다. 당업자는 많은 변형, 대안, 및 수정을 인식할 것이다. 예컨대, 도 17에 도시된 바와 같은 다수의 단계들이 추가, 제거, 대체, 재배치, 및 반복될 수 있다.
도 17을 참조하면, 블록 1010에서, 기판 위에 상호접속 구조체가 형성된다. 블록 1020에서, 상호접속 구조체 위에 제1 패시베이션 층이 형성된다. 블록 1030에서, 제1 도전성 피쳐가 제1 패시베이션 층 위에 형성되고 상호접속 구조체에 전기적으로 커플링된다. 블록 1040에서, 제2 패시베이션 층이 제1 도전성 피쳐 및 제1 패시베이션 층 위에 컨포멀하게 형성된다. 블록 1050에서, 제2 패시베이션 층 위에 유전체 층이 형성된다. 블록 1060에서, 제1 범프 비아 및 제1 도전성 범프가 제1 도전성 피쳐 위에 형성되어 제1 도전성 피쳐에 전기적으로 커플링되고, 제1 도전성 범프와 제1 도전성 피쳐 사이에 제1 범프 비아가 있고, 제1 범프 비아는 제2 패시베이션 층을 관통하여 유전체 층으로 연장되고 제1 도전성 피쳐에 접촉하며, 제1 도전성 범프는 유전체 층 위에 있고 제1 범프 비아에 전기적으로 커플링된다.
본원의 실시형태에 따르면, 반도체 디바이스를 형성하는 방법은, 기판 위에 상호접속 구조체를 형성하는 단계; 상호접속 구조체 위에 제1 패시베이션 층을 형성하는 단계; 제1 패시베이션 층 위에, 상호접속 구조체에 전기적으로 커플링되는 제1 도전성 피쳐를 형성하는 단계; 제1 도전성 피쳐 및 제1 패시베이션 층 위에 제2 패시베이션 층을 컨포멀하게 형성하는 단계; 제2 패시베이션 층 위에 유전체 층을 형성하는 단계; 및 제1 도전성 피쳐 위에, 제1 도전성 피쳐에 전기적으로 커플링되는 제1 도전성 범프 및 제1 범프 비아를 형성하는 단계를 포함하고, 제1 범프 비아는 제1 도전성 범프와 제1 도전성 피쳐 사이에 있고, 제1 범프 비아는 제2 패시베이션 층을 관통해 유전체 층으로 연장되고 제1 도전성 피쳐에 접촉되고, 제1 도전성 범프는 유전체 층 위에 있고 제1 범프 비아에 전기적으로 커플링된다.
본원의 실시형태에 따르면, 반도체 디바이스를 형성하는 방법은, 상호접속 구조체 위에 제1 패시베이션 층을 형성하는 단계 ? 상호접속 구조체는 기판 내에 형성된 전기 콤포넌트 위에 있고 전기 콤포넌트에 전기적으로 커플링됨 - ; 제1 패시베이션 층 위에 도전성 피쳐를 형성하는 단계 ? 도전성 피쳐는 상호접속 구조체에 전기적으로 커플링됨 - ; 도전성 피쳐 및 제1 패시베이션 층 위에 제2 패시베이션 층을 형성하는 단계 ? 제2 패시베이션 층은 컨포멀하고 도전성 피쳐의 외부 표면을 따라 연장됨 - ; 제2 패시베이션 층 위에 유전체 층을 형성하는 단계 ? 기판으로부터 멀리 있는 유전체 층의 상부 표면은 기판으로부터 멀리 있는 도전성 피쳐의 상부 표면보다 더 기판으로부터 연장됨 - ; 유전체 층의 상부 표면으로부터 도전성 피쳐의 상부 표면으로 연장되는 범프 비아를 형성하는 단계 ? 범프 비아의 폭은 범프 비아가 도전성 피쳐를 향해 연장됨에 따라 연속적으로 변경됨 - ; 및 범프 비아 상에 도전성 범프를 형성하는 단계를 포함한다.
본원의 실시형태에 따르면, 반도체 디바이스는, 디바이스 영역을 포함하는 기판; 기판 위에 있고 디바이스 영역에 전기적으로 커플링되는 상호접속 구조체; 상호접속 구조체 위의 제1 패시베이션 층; 제1 패시베이션 층 위에 있고 상호접속 구조체에 전기적으로 커플링되는 도전성 피쳐; 도전성 피쳐 및 제1 패시베이션 층 위의 제2 패시베이션 층 ? 제2 패시베이션 층은 컨포멀하고 도전성 피쳐의 외부 표면을 따라 연장됨 - ; 제2 패시베이션 층 위의 유전체 층 ? 유전체 층은 도전성 피쳐보다 기판으로부터 더 연장됨 - ; 유전체 층 내의 범프 비아 ? 범프 비아는 기판으로부터 멀리 있는 유전체 층의 상부 표면으로부터 도전성 피쳐로 연장되고, 범프 비아의 폭은 범프 비아가 도전성 피쳐를 향해 연장됨에 따라 연속적으로 변경됨 - ; 및 범프 비아 상의 도전성 범프를 포함한다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
[실시예 1]
반도체 디바이스를 형성하는 방법으로서,
기판 위에 상호접속 구조체를 형성하는 단계;
상기 상호접속 구조체 위에 제1 패시베이션 층을 형성하는 단계;
상기 제1 패시베이션 층 위에, 상기 상호접속 구조체에 전기적으로 커플링되는 제1 도전성 피쳐를 형성하는 단계;
상기 제1 도전성 피쳐 및 상기 제1 패시베이션 층 위에 제2 패시베이션 층을 컨포멀하게(confomally) 형성하는 단계;
상기 제2 패시베이션 층 위에 유전체 층을 형성하는 단계; 및
상기 제1 도전성 피쳐 위에 상기 제1 도전성 피쳐에 전기적으로 커플링되는 제1 도전성 범프 및 제1 범프 비아를 형성하는 단계
를 포함하고,
상기 제1 범프 비아는 상기 제1 도전성 범프와 상기 제1 도전성 피쳐 사이에 있고, 상기 제1 범프 비아는 상기 제2 패시베이션 층을 관통해 상기 유전체 층으로 연장되고 상기 제1 도전성 피쳐에 접촉되며, 상기 제1 도전성 범프는 상기 유전체 층 위에 있고 상기 제1 범프 비아에 전기적으로 커플링되는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 2]
실시예 1에 있어서,
상기 유전체 층은 상기 제1 도전성 피쳐를 둘러싸고, 상기 기판으로부터 멀리 있는 상기 유전체 층의 상부 표면은 상기 제1 도전성 피쳐보다 상기 기판으로부터 더 연장되는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 3]
실시예 1에 있어서,
상기 제1 도전성 범프 및 제1 범프 비아를 형성하는 단계는,
상기 제2 패시베이션 층을 형성한 후에 그리고 상기 유전체 층을 형성하기 전에, 상기 제1 도전성 피쳐의 상부 표면을 노출시키기 위해 상기 제2 패시베이션 층 내에 제1 개구부를 형성하는 단계;
상기 유전체 층을 형성한 후에, 상기 제1 도전성 피쳐의 상부 표면을 노출시키기 위해 상기 유전체 층 내에 제2 개구부를 형성하는 단계 - 상기 제2 개구부가 형성된 후에, 상기 제2 개구부를 마주보는 상기 제2 패시베이션 층의 측벽은 상기 유전체 층에 의해 커버됨 - ; 및
상기 제2 개구부를 충전하고 상기 기판으로부터 멀리 있는 상기 유전체 층의 상부 표면 위로 연장되는 도전성 물질을 형성하는 단계
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 4]
실시예 3에 있어서,
상기 제2 개구부 내의 도전성 물질의 제1 부분은 상기 제1 범프 비아를 형성하고, 상기 유전체 층의 상부 표면 위의 상기 도전성 물질의 제2 부분은 상기 제1 도전성 범프를 형성하는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 5]
실시예 3에 있어서,
상기 제2 개구부의 양 측벽 사이에서 측정된 상기 제2 개구부의 제2 폭은, 상기 제1 개구부의 양 측벽 사이에서 측정된 상기 제1 개구부의 제1 폭보다 작은 것인, 반도체 디바이스를 형성하는 방법.
[실시예 6]
실시예 5에 있어서,
상기 제2 개구부의 제2 폭은 상기 제2 개구부의 깊이 방향을 따라 연속적으로 변경되는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 7]
실시예 1에 있어서,
상기 제1 도전성 범프 및 제1 범프 비아를 형성하는 단계는,
상기 유전체 층을 형성한 후에, 상기 기판으로부터 멀리 있는 상기 제2 패시베이션 층의 상부 표면을 노출시키기 위해 상기 유전체 층으로 연장되는 상기 유전체 층 내의 제1 개구부를 형성하는 단계 - 상기 제1 개구부의 바닥에서 노출된 상기 제2 패시베이션 층은 상기 제1 도전성 피쳐의 상부 표면을 따라 연장되고 상기 제1 도전성 피쳐의 상부 표면을 커버함 - ;
상기 제1 개구부를 형성한 후에, 상기 유전체 층 위에 패터닝된 마스크 층을 형성하는 단계 - 상기 패터닝된 마스크 층 내의 제2 개구부는 상기 제1 개구부 위에 놓임 - ; 및
상기 패터닝된 마스크 층을 에칭 마스크로 사용하여 이방성 에칭 프로세스를 수행하는 단계 - 상기 이방성 에칭 프로세스는 상기 제1 도전성 피쳐의 상부 표면을 노출시키기 위해 상기 제2 패시베이션 층을 관통해 상기 제2 개구부를 연장시킴 -
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 8]
실시예 7에 있어서,
상기 이방성 에칭 프로세스 후에, 상기 제2 개구부를 마주보는 상기 유전체 층의 측벽은 상기 제2 개구부를 마주보는 상기 제2 패시베이션 층의 각 측벽과 동일 라인을 따라 정렬되는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 9]
실시예 7에 있어서,
상기 이방성 에칭 프로세스 후에, 상기 제1 도전성 피쳐의 상부 표면 위에 도전성 물질을 형성하는 단계를 더 포함하고,
상기 유전체 층 내의 상기 도전성 물질의 제1 부분은 상기 제1 범프 비아를 형성하고, 상기 유전체 층의 상부 표면 위의 상기 도전성 물질의 제2 부분은 상기 제1 도전성 범프를 형성하는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 10]
실시예 7에 있어서,
상기 제1 도전성 피쳐는 제1 도전성 라인인 것인, 반도체 디바이스를 형성하는 방법.
[실시예 11]
실시예 10에 있어서,
상기 방법은,
상기 제1 도전성 라인에 인접한 상기 제1 패시베이션 층 위에 제2 도전성 라인을 형성하는 단계 - 상기 제2 패시베이션 층은 상기 제2 도전성 라인 위에 컨포멀하게 형성됨 - ; 및
상기 제1 도전성 범프와 상기 제2 도전성 라인 사이에 제2 범프 비아를 형성하는 단계 - 상기 제2 범프 비아는 상기 제2 패시베이션 층을 관통하여 상기 유전체 층으로 연장되고 상기 제2 도전성 라인과 접촉되며, 상기 제1 도전성 범프는 상기 제1 범프 비아와 상기 제2 범프 비아를 전기적으로 커플링함 -
를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 12]
실시예 1에 있어서,
상기 제1 패시베이션 층 내에 MIM(metal-insulator-metal) 커패시터를 형성하는 단계를 더 포함하고, 상기 제1 도전성 피쳐는 상기 MIM 커패시터에 전기적으로 커플링되도록 형성되는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 13]
반도체 디바이스를 형성하는 방법으로서,
상호접속 구조체 위에 제1 패시베이션 층을 형성하는 단계 - 상기 상호접속 구조체는 기판 내에 형성된 전기 콤포넌트 위에 있고 전기 콤포넌트에 전기적으로 커플링됨 - ;
상기 제1 패시베이션 층 위에 도전성 피쳐를 형성하는 단계 - 상기 도전성 피쳐는 상기 상호접속 구조체에 전기적으로 커플링됨 - ;
상기 도전성 피쳐 및 상기 제1 패시베이션 층 위에 제2 패시베이션 층을 형성하는 단계 - 상기 제2 패시베이션 층은 컨포멀하고 상기 도전성 피쳐의 외부 표면을 따라 연장됨 - ;
상기 제2 패시베이션 층 위에 유전체 층을 형성하는 단계 - 상기 기판으로부터 멀리 있는 상기 유전체 층의 상부 표면은 상기 기판으로부터 멀리 있는 상기 도전성 피쳐의 상부 표면보다 상기 기판으로부터 더 연장됨 - ;
상기 유전체 층의 상부 표면으로부터 상기 도전성 피쳐의 상부 표면으로 연장되는 범프 비아를 형성하는 단계 - 상기 범프 비아의 폭은 상기 범프 비아가 상기 도전성 피쳐를 향해 연장됨에 따라 연속적으로 변경됨 - ; 및
상기 범프 비아 상에 도전성 범프를 형성하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
[실시예 14]
실시예 13에 있어서,
상기 범프 비아의 상부 측벽은 상기 범프 비아를 마주보는 상기 유전체 층의 제1 측벽과 접촉하고 상기 유전체 층의 제1 측벽을 따라 연장되고, 상기 범프 비아의 하부 측벽은 상기 범프 비아를 마주보는 상기 제2 패시베이션 층의 제2 측벽과 접촉하고 상기 제2 패시베이션 층의 제2 측벽을 따라 연장되는 것은, 반도체 디바이스를 형성하는 방법.
[실시예 15]
실시예 14에 있어서,
상기 유전체 층의 제1 측벽은 상기 제1 패시베이션 층의 제2 측벽과 동일 라인을 따라 정렬되는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 16]
실시예 13에 있어서,
상기 범프 비아는, 상기 범프 비아와 상기 제2 패시베이션 층 사이에 측방으로 배치된 상기 유전체 층의 부분에 의해 상기 제2 패시베이션 층으로부터 이격되는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 17]
실시예 13에 있어서,
상기 제1 패시베이션 층 내에 MIM(metal-insulator-metal) 커패시터를 형성하는 단계 - 상기 도전성 피쳐는 상기 MIM 커패시터에 전기적으로 커플링되도록 형성됨 - 를 더 포함하는, 반도체 디바이스를 형성하는 방법.
[실시예 18]
반도체 디바이스로서,
디바이스 영역을 포함하는 기판;
상기 기판 위에 있고 상기 디바이스 영역에 전기적으로 커플링되는 상호접속 구조체;
상기 상호접속 구조체 위의 제1 패시베이션 층;
상기 제1 패시베이션 층 위에 있고 상기 상호접속 구조체에 전기적으로 커플링되는 도전성 피쳐;
상기 도전성 피쳐 및 상기 제1 패시베이션 층 위의 제2 패시베이션 층 - 상기 제2 패시베이션 층은 컨포멀하고 상기 도전성 피쳐의 외부 표면을 따라 연장됨 - ;
상기 제2 패시베이션 층 위의 유전체 층 - 상기 유전체 층은 상기 도전성 피쳐보다 상기 기판으로부터 더 연장됨 - ;
상기 유전체 층 내의 범프 비아 - 상기 범프 비아는 상기 기판으로부터 멀리 있는 상기 유전체 층의 상부 표면으로부터 상기 도전성 피쳐로 연장되고, 상기 범프 비아의 폭은 상기 범프 비아가 상기 도전성 피쳐를 향해 연장됨에 따라 연속적으로 변경됨 - ; 및
상기 범프 비아 상의 도전성 범프
를 포함하는, 반도체 디바이스.
[실시예 19]
실시예 18에 있어서,
상기 범프 비아의 상부 측벽은 상기 범프 비아를 마주보는 상기 유전체 층의 제1 측벽과 접촉하고 상기 유전체 층의 제1 측벽을 따라 연장되고, 상기 범프 비아의 하부 측벽은 상기 범프 비아를 마주보는 상기 제2 패시베이션 층의 제2 측벽과 접촉하고 상기 제2 패시베이션 층의 제2 측벽을 따라 연장되고, 상기 제1 측벽은 상기 제2 측벽과 동일 라인을 따라 정렬되는 것인, 반도체 디바이스.
[실시예 20]
실시예 18에 있어서,
상기 유전체 층의 일부는, 상기 범프 비아가 상기 제2 패시베이션 층으로부터 분리되도록, 상기 범프 비아와 상기 제2 패시베이션 층 사이에 측방으로 배치되는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법으로서,
    기판 위에 상호접속 구조체를 형성하는 단계;
    상기 상호접속 구조체 위에 제1 패시베이션 층을 형성하는 단계;
    상기 제1 패시베이션 층 위에, 상기 상호접속 구조체에 전기적으로 커플링되는 제1 도전성 피쳐를 형성하는 단계;
    상기 제1 도전성 피쳐 및 상기 제1 패시베이션 층 위에 제2 패시베이션 층을 컨포멀하게(confomally) 형성하는 단계;
    상기 제2 패시베이션 층 위에 유전체 층을 형성하는 단계; 및
    상기 제1 도전성 피쳐 위에 상기 제1 도전성 피쳐에 전기적으로 커플링되는 제1 도전성 범프 및 제1 범프 비아를 형성하는 단계
    를 포함하고,
    상기 제1 범프 비아는 상기 제1 도전성 범프와 상기 제1 도전성 피쳐 사이에 있고, 상기 제1 범프 비아는 상기 제2 패시베이션 층을 관통해 상기 유전체 층으로 연장되고 상기 제1 도전성 피쳐에 접촉되며, 상기 제1 도전성 범프는 상기 유전체 층 위에 있고 상기 제1 범프 비아에 전기적으로 커플링되는 것인, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 유전체 층은 상기 제1 도전성 피쳐를 둘러싸고, 상기 기판으로부터 멀리 있는 상기 유전체 층의 상부 표면은 상기 제1 도전성 피쳐보다 상기 기판으로부터 더 연장되는 것인, 반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 제1 도전성 범프 및 제1 범프 비아를 형성하는 단계는,
    상기 제2 패시베이션 층을 형성한 후에 그리고 상기 유전체 층을 형성하기 전에, 상기 제1 도전성 피쳐의 상부 표면을 노출시키기 위해 상기 제2 패시베이션 층 내에 제1 개구부를 형성하는 단계;
    상기 유전체 층을 형성한 후에, 상기 제1 도전성 피쳐의 상부 표면을 노출시키기 위해 상기 유전체 층 내에 제2 개구부를 형성하는 단계 - 상기 제2 개구부가 형성된 후에, 상기 제2 개구부를 마주보는 상기 제2 패시베이션 층의 측벽은 상기 유전체 층에 의해 커버됨 - ; 및
    상기 제2 개구부를 충전하고 상기 기판으로부터 멀리 있는 상기 유전체 층의 상부 표면 위로 연장되는 도전성 물질을 형성하는 단계
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  4. 제3항에 있어서,
    상기 제2 개구부 내의 도전성 물질의 제1 부분은 상기 제1 범프 비아를 형성하고, 상기 유전체 층의 상부 표면 위의 상기 도전성 물질의 제2 부분은 상기 제1 도전성 범프를 형성하는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제3항에 있어서,
    상기 제2 개구부의 양 측벽 사이에서 측정된 상기 제2 개구부의 제2 폭은, 상기 제1 개구부의 양 측벽 사이에서 측정된 상기 제1 개구부의 제1 폭보다 작은 것인, 반도체 디바이스를 형성하는 방법.
  6. 제5항에 있어서,
    상기 제2 개구부의 제2 폭은 상기 제2 개구부의 깊이 방향을 따라 연속적으로 변경되는 것인, 반도체 디바이스를 형성하는 방법.
  7. 제1항에 있어서,
    상기 제1 도전성 범프 및 제1 범프 비아를 형성하는 단계는,
    상기 유전체 층을 형성한 후에, 상기 기판으로부터 멀리 있는 상기 제2 패시베이션 층의 상부 표면을 노출시키기 위해 상기 유전체 층으로 연장되는 상기 유전체 층 내의 제1 개구부를 형성하는 단계 - 상기 제1 개구부의 바닥에서 노출된 상기 제2 패시베이션 층은 상기 제1 도전성 피쳐의 상부 표면을 따라 연장되고 상기 제1 도전성 피쳐의 상부 표면을 커버함 - ;
    상기 제1 개구부를 형성한 후에, 상기 유전체 층 위에 패터닝된 마스크 층을 형성하는 단계 - 상기 패터닝된 마스크 층 내의 제2 개구부는 상기 제1 개구부 위에 놓임 - ; 및
    상기 패터닝된 마스크 층을 에칭 마스크로 사용하여 이방성 에칭 프로세스를 수행하는 단계 - 상기 이방성 에칭 프로세스는 상기 제1 도전성 피쳐의 상부 표면을 노출시키기 위해 상기 제2 패시베이션 층을 관통해 상기 제2 개구부를 연장시킴 -
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  8. 제1항에 있어서,
    상기 제1 패시베이션 층 내에 MIM(metal-insulator-metal) 커패시터를 형성하는 단계를 더 포함하고, 상기 제1 도전성 피쳐는 상기 MIM 커패시터에 전기적으로 커플링되도록 형성되는 것인, 반도체 디바이스를 형성하는 방법.
  9. 반도체 디바이스를 형성하는 방법으로서,
    상호접속 구조체 위에 제1 패시베이션 층을 형성하는 단계 - 상기 상호접속 구조체는 기판 내에 형성된 전기 콤포넌트 위에 있고 전기 콤포넌트에 전기적으로 커플링됨 - ;
    상기 제1 패시베이션 층 위에 도전성 피쳐를 형성하는 단계 - 상기 도전성 피쳐는 상기 상호접속 구조체에 전기적으로 커플링됨 - ;
    상기 도전성 피쳐 및 상기 제1 패시베이션 층 위에 제2 패시베이션 층을 형성하는 단계 - 상기 제2 패시베이션 층은 컨포멀하고 상기 도전성 피쳐의 외부 표면을 따라 연장됨 - ;
    상기 제2 패시베이션 층 위에 유전체 층을 형성하는 단계 - 상기 기판으로부터 멀리 있는 상기 유전체 층의 상부 표면은 상기 기판으로부터 멀리 있는 상기 도전성 피쳐의 상부 표면보다 상기 기판으로부터 더 연장됨 - ;
    상기 유전체 층의 상부 표면으로부터 상기 도전성 피쳐의 상부 표면으로 연장되는 범프 비아를 형성하는 단계 - 상기 범프 비아의 폭은 상기 범프 비아가 상기 도전성 피쳐를 향해 연장됨에 따라 연속적으로 변경됨 - ; 및
    상기 범프 비아 상에 도전성 범프를 형성하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스로서,
    디바이스 영역을 포함하는 기판;
    상기 기판 위에 있고 상기 디바이스 영역에 전기적으로 커플링되는 상호접속 구조체;
    상기 상호접속 구조체 위의 제1 패시베이션 층;
    상기 제1 패시베이션 층 위에 있고 상기 상호접속 구조체에 전기적으로 커플링되는 도전성 피쳐;
    상기 도전성 피쳐 및 상기 제1 패시베이션 층 위의 제2 패시베이션 층 - 상기 제2 패시베이션 층은 컨포멀하고 상기 도전성 피쳐의 외부 표면을 따라 연장됨 - ;
    상기 제2 패시베이션 층 위의 유전체 층 - 상기 유전체 층은 상기 도전성 피쳐보다 상기 기판으로부터 더 연장됨 - ;
    상기 유전체 층 내의 범프 비아 - 상기 범프 비아는 상기 기판으로부터 멀리 있는 상기 유전체 층의 상부 표면으로부터 상기 도전성 피쳐로 연장되고, 상기 범프 비아의 폭은 상기 범프 비아가 상기 도전성 피쳐를 향해 연장됨에 따라 연속적으로 변경됨 - ; 및
    상기 범프 비아 상의 도전성 범프
    를 포함하는, 반도체 디바이스.
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