TWI807315B - 積體電路裝置及其製造方法 - Google Patents

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蔡柏豪
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Abstract

一種積體電路裝置的製造方法，包括：形成圖案化遮罩，其包括第一開口；形成導電部件於第一開口中；沉積鈍化層於導電部件之側壁及頂表面上；圖案化鈍化層以形成第二開口於鈍化層中，其中鈍化層包括面向第二開口之側壁；配發平坦化層於鈍化層上；圖案化平坦化層以形成第三開口，其中在平坦化層圖案化後，平坦化層之一部分位於第二開口中且覆蓋鈍化層之側壁；以及形成凸塊金屬層延伸至第三開口之中。

Description

積體電路裝置及其製造方法
本發明實施例是關於半導體裝置，特別是關於具有奈米支柱（nano columns）的重佈線路。
在積體電路（integrated circuits；IC）的形成中，積體電路裝置（例如電晶體）形成於晶圓中的半導體基板表面。互連結構接著形成於積體電路裝置上方。金屬墊層（pad）形成於互連結構上方，且電性耦合至互連結構。鈍化層與第一聚合物層形成於金屬墊層上方，並透過在鈍化層中及第一聚合物層中的開口暴露出金屬墊層。
可接著形成重佈線路（redistribution line）以連接至金屬墊層的頂表面，緊接著形成第二聚合物層於重佈線路上方。形成凸塊金屬層（Under-Bump Metallurgy；UBM）延伸至第二聚合物層的開口之中，其中凸塊金屬層電性連接至重佈線路。可將焊球（solder ball）放置於凸塊金屬層上方並進行回焊（reflowed）。
本發明實施例提供一種積體電路裝置的製造方法，包括：形成圖案化遮罩，其包括第一開口；形成導電部件於第一開口中；沉積鈍化層於導電部件之側壁及頂表面上；圖案化鈍化層以形成第二開口於鈍化層中，其中鈍化層包括面向第二開口之側壁；配發平坦化層於鈍化層上；圖案化平坦化層以形成第三開口，其中在平坦化層圖案化後，平坦化層之一部分位於第二開口中且覆蓋鈍化層之側壁；以及形成凸塊金屬層延伸至第三開口之中。
本發明實施例提供一種積體電路裝置，包括：第一介電層；重佈線路，包括：金屬晶種層；第一導電部件，於金屬晶種層上方並與其接觸；鈍化層，包括：多個側壁部分，延伸至金屬晶種層的側壁上與第一導電部件的側壁上；以及第一頂部部分，於第一導電部件上方並與其接觸；平坦化層，包括第二頂部部分，於第一導電部件上方，其中第二頂部部分延伸至第一頂部部分之中以接觸第一導電部件；以及第二導電部件，延伸至第一頂部部分與第二頂部部分兩者之中以接觸重佈線路。
本發明實施例提供一種積體電路裝置，包括：第一鈍化層；重佈線路，包括：導孔部分，延伸至第一鈍化層之中；以及走線部分，於導孔部分上方並與其接觸，其中走線部分位於第一鈍化層上方；第二鈍化層，包括第一頂部部分，於重佈線路上方並與其接觸，其中第二鈍化層之第一頂部部分具有第一開口，且第二鈍化層之側壁面向第一開口；平坦化層，包括聚合物，其中平坦化層的一部分延伸至第一開口之中以接觸第二鈍化層之側壁；以及凸塊金屬層，延伸至平坦化層之中。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「在……之上」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例，提供了一種積體電路裝置及其製造方法。積體電路裝置包括了重佈線路、位於重佈電路上的鈍化層、以及位於鈍化層上的聚合物平坦化層。在鈍化層中形成開口，以使另外的導電部件（諸如凸塊金屬層）可穿透鈍化層以電性連接至重佈線路。聚合物平坦化層進一步延伸至鈍化層的開口之中，以減少聚合物平坦化層與鈍化層之間的脫層（delamination）現象。根據一些實施例，繪示出形成封裝體的過程中的各個中間階段。也討論了一些實施例的一些變化。在各種示意圖與例示性實施例全文中，相似的元件符號用來表示相似的部件。
第1圖至第17圖是根據本揭露的一些實施例，繪示出在形成封裝體的過程中各個中間階段的剖面示意圖。如第24圖所繪示，相對應的製程也被綱要性地反映在方法流程圖200中。應理解的是，儘管裝置晶圓與裝置晶粒被使用作為示例，本發明實施例同樣可應用於形成其他裝置（封裝元件）中的導電部件，包括但不限於封裝基板、中介物（interposers）、封裝體等類似部件。
第1圖繪示出積體電路裝置20的剖面示意圖。根據本揭露的一些實施例，裝置20為（或者包括）裝置晶圓，其包含了主動裝置且可能包含被動裝置，此主∕被動裝置被標示為積體電路裝置26。在裝置20中可包括複數個晶粒22，且第1圖只繪示出複數個晶粒22中的其中一個。根據本揭露的替代實施例，裝置20為中介物晶圓，其不含主動裝置，且可能包括或可能不包括被動裝置。再根據本揭露的替代實施例，裝置20為（或者包括）封裝基板條，其包含了無芯（core-less）封裝基板或在封裝基板條中具有芯的有芯（cored）封裝基板。在後續的討論中，裝置晶圓被使用作為裝置20的示例，且裝置20也可被稱為晶圓20。本發明實施例可同樣應用於中介物晶圓、封裝基板、封裝體等等。
根據本揭露的一些實施例，晶圓20包含了半導體基板24以及形成於半導體基板24之頂表面上的部件。半導體基板24可以包括或者由結晶矽、結晶鍺、矽鍺、碳摻雜矽、或III-V族化合物半導體諸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其他類似材料形成。半導體基板24也可以是塊體半導體（bulk semiconductor）基板或者絕緣體上覆半導體（Semiconductor-On-Insulator；SOI）基板。淺溝槽隔離（Shallow Trench Isolation；STI）區（未繪示）可形成於半導體基板24中以隔離半導體基板24中的主動區。儘管未繪示於圖中，可以形成（或者不形成）導通孔（through-vias）以延伸至半導體基板24之中，其中導通孔被使用來電性互耦合（inter-couple）晶圓20兩側的部件。
根據本揭露的一些實施例，晶圓20包含積體電路裝置26，其形成於半導體基板24之頂表面上。根據一些實施例，積體電路裝置26可包括互補式金屬氧化物半導體（Complementary Metal-Oxide Semiconductor；CMOS）電晶體、電阻器、電容器、二極體、等其他類似裝置。積體電路裝置26的細節並未在此繪示。根據替代實施例，晶圓20被使用來形成中介物（其不含主動裝置），且基板24可以是半導體基板或者介電質基板。
層間介電質（Inter-Layer Dielectric；ILD）28形成於半導體基板24上方且填充位在積體電路裝置26中的電晶體閘極堆疊（未繪示）之間的多個空間。根據一些實施例，層間介電質28是由磷矽酸鹽玻璃（Phosphoric Silicate Glass；PSG）、硼矽酸鹽玻璃（Boro Silicate Glass；BSG）、硼磷矽酸鹽玻璃（Boron-doped Phospho Silicate Glass；BPSG）、氟矽酸鹽玻璃（Fluorine-doped Silicate Glass；FSG）、氧化矽、氮氧化矽、氮化矽、低介電常數介電材料、或其他類似材料形成。層間介電質28可以由旋塗（spin-on coating）、可流動化學氣相沉積（Flowable Chemical Vapor Deposition ；FCVD）、或其他類似方法形成。根據本揭露的一些實施例，層間介電質28是使用諸如電漿增強化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition；PECVD）、低壓化學氣相沉積（Low-Pressure Chemical Vapor Deposition；LPCVD）、或其他類似沉積方法形成。
接觸插塞（contact plugs）30形成於層間介電質28中，且被使用來將積體電路裝置26電性連接至在其上方的金屬線以及導孔（vias）。根據本揭露的一些實施例，接觸插塞30包括或者是由導電材料形成，導電材料可以選擇鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、上述之合金、及∕或上述之多膜層。接觸插塞30的形成可包括形成接觸件開口於層間介電質28中、填充導電材料於接觸件開口中、以及執行平坦化處理（諸如化學機械拋光（Chemical Mechanical Polish；CMP）處理或機械研磨（mechanical grinding）處理）以齊平接觸插塞30之頂表面與層間介電質28之頂表面。
互連結構32存在（reside）於層間介電質28及接觸插塞30上方。互連結構32包含金屬線34以及導孔36，兩者皆形成於介電層38中（同樣也被稱為金屬間介電質（Inter-metal Dielectrics；IMDs））。位於同水平的金屬線將在下文中統稱為金屬層。根據本揭露的一些實施例，互連結構32包含複數個金屬層，其包括透過導孔36互相連接的金屬線34。金屬線34及導孔36可以由銅或者銅合金形成，並且也可以由其他金屬形成。根據本揭露的一些實施例，介電層38是由低介電常數介電材料形成。低介電常數介電材料的介電常數（k值）舉例來說可以小於約3.0。介電層38可包括含碳的低介電常數介電材料、氫矽鹽酸類（Hydrogen SilsesQuioxane；HSQ）、甲基矽鹽酸類（MethylSilsesQuioxane；MSQ）、或其他類似材料。根據本揭露的一些實施例，介電層38的形成包括沉積含成孔劑（porogen-containing）的介電材料於介電層38中並接著執行固化（curing）製程以驅出（drive out）成孔劑，因此殘留的介電層38便成為多孔的材料。
形成金屬線34及導孔36於介電層38中可包含單鑲嵌（damascene）製程及∕或雙鑲嵌製程。在形成金屬線或導孔的單鑲嵌製程中，首先形成溝槽或導孔開口於其中一個介電層38中，接著使用導電材料填充溝槽或導孔開口。之後執行諸如化學機械拋光處理的平坦化製程以移除導電材料中高於介電層之頂表面的多餘部分，並在相對應的溝槽或導孔開口中留下金屬線或導孔。在雙鑲嵌製程中，溝槽及導孔開口兩者皆形成於介電層中，且導孔開口位於溝槽下方並與其相連。導電材料接著填充至溝槽及導孔開口之中以分別形成金屬線及導孔。導電材料可包括擴散阻障（barrier）層以及位於擴散阻障層上方的含銅金屬材料。擴散阻障層可包括鈦、氮化鈦、鉭、氮化鉭、或其他類似材料。
金屬線34包括頂部導電（金屬）部件（標示為34A）諸如金屬線、金屬墊層、或導孔，其位於頂部介電層中（標示為介電層38A），且此頂部介電層為介電層38之頂層。根據一些實施例，介電層38A是由低介電常數介電材料形成，其近似於介電層38下層的材料。根據其他實施例，介電層38A是由非低介電常數介電材料形成，其可包含氮化矽、無摻雜矽酸鹽玻璃（Undoped Silicate Glass；USG）、氧化矽、或其他類似材料。介電層38A可同樣具有多膜層結構包括如兩層無摻雜矽酸鹽玻璃層以及位在兩層無摻雜矽酸鹽玻璃層之間的氮化矽層。頂部金屬部件34A可同樣由銅或銅合金形成，且可具有雙鑲嵌結構或單鑲嵌結構。介電層38A有時被稱為頂部介電層。頂部介電層38A以及下方的介電層38（位於頂部介電層38A的正下方）可以形成為單一的連續介電層、或者可以使用不同製程形成為不同的介電層、以及∕或由與彼此不同的材料形成。
鈍化層40（有時被稱為鈍化層-1）形成於互連結構32上方。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程202。根據一些實施例，鈍化層40是由非低介電常數介電材料形成，且鈍化層40的介電常數大於或等於氧化矽的介電常數。鈍化層40可包括或者由無機介電材料形成，其可選擇包括但不限於氮化矽（SiN x）、氧化矽（SiO 2）、氮氧化矽（SiON x）、碳氧化矽（SiOC x）、碳化矽（SiC）、或其他類似材料、或上述之組合、及上述之多膜層。數值“x”代表相對的原子比。根據一些實施例，頂部介電層38A之頂表面與金屬線34A共平面。因此，鈍化層40可以是平坦的層。根據替代實施例，頂部導電部件凸出並高於頂部介電層38A之頂表面，且鈍化層40是不平坦的層。
參見第2圖，鈍化層40在蝕刻製程中被圖案化以形成開口42。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程204。蝕刻製程可包括乾式蝕刻製程，其包含形成諸如圖案化光阻的圖案化蝕刻遮罩（未繪示），並接著蝕刻鈍化層40。隨後移除圖案化遮罩。金屬線34A透過開口42被暴露。
第3圖繪示出金屬晶種層44的沉積。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程206。根據一些實施例，金屬晶種層44包括鈦膜層以及位於鈦膜層上方的銅膜層。根據替代實施例，金屬晶種層44包括與鈍化層40接觸的銅膜層。沉積的製程可以使用物理氣相沉積（Physical Vapor Deposition；PVD）、化學氣相沉積（Chemical Vapor Deposition；CVD）、有機金屬化學氣相沉積（Metal Organic Chemical Vapor Deposition；MOCVD）、或其他類似製程來進行。
第4圖繪示出圖案化電鍍（plating）遮罩46的形成。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程208。根據一些實施例，電鍍遮罩46是由光阻形成，且因此被代稱為光阻46。開口48形成於圖案化電鍍遮罩46中以露出（reveal）金屬晶種層44。
第5圖繪示出將導電材料（部件）52電鍍至開口48之中與金屬晶種層44上。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程210。根據本揭露的一些實施例，導電部件52的形成包含電鍍製程，其可包括電化學電鍍製程（electrochemical plating）、無電電鍍製程（electroless plating）、或其他類似製程。電鍍製程為在電鍍化學溶液中進行。導電部件52可包括銅、鋁、鎳、鎢、或其他材料、或上述之合金。根據一些實施例，導電部件52包括銅，且不含鋁。
接著，第5圖所繪示的光阻（電鍍遮罩）46被移除，移除後的結構如第6圖所繪示。在後續製程中，進行蝕刻製程以移除未被上方的導電部件52保護的金屬晶種層44部分中。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程212。移除後的結構如第7圖所繪示。在本發明實施例全文中，導電部件52以及下方相對應的金屬晶種層44被統稱為重佈線路（Redistribution Lines；RDLs）54，其包括重佈線路54A及重佈線路54B。每一組重佈線路可包括延伸至鈍化層40之中的導孔部分54V，以及位於鈍化層40上方的走線（trace）∕線路部分54T。
參見第8圖，沉積了鈍化層56。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程214。鈍化層56（有時被稱為鈍化層-2）的形成是作為毯覆層。根據一些實施例，鈍化層56包括或者是由無機介電材料形成，其可包括但不限於氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳化矽、或其他類似材料、或上述之組合、或上述之多膜層。鈍化層56的材料可以與鈍化層40的材料相同或者不同。鈍化層56的沉積可透過順應的（conformal）沉積製程諸如原子層沉積（Atomic Layer Deposition；ALD）、化學氣相沉積、或其他類似製程進行。因此，鈍化層56的垂直部分以及水平部分可具有相同的厚度或者實質上同厚度，例如厚度差異小於約20％或小於約10％。應理解的是，無論鈍化層56是否由與鈍化層40相同的材料形成，在兩者之間可能存在或不存在可區分的界面，此界面在例如穿透式電子顯微鏡（Transmission Electron Microscopy；TEM）、X射線晶格繞射（X Ray Diffraction；XRD）、或背向散射電子繞射（Electron Back Scatter Diffraction；EBSD）的圖片中是可見的。
參見第9圖，配發蝕刻遮罩58並進行圖案化以形成開口60。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程216。蝕刻遮罩58可以由光阻或者聚合物形成。聚合物可以是感光性（photo sensitive）或者非感光性。形成蝕刻遮罩58的感光性聚合物可包括聚醯亞胺（polyimide）、聚苯并㗁唑（polybenzoxazole；PBO）、苯并環丁烯（benzocyclobutene；BCB）、或其他類似材料。當蝕刻遮罩58是感光性時，蝕刻遮罩58的圖案化可包含在蝕刻遮罩58上進行曝光製程，接著顯影蝕刻遮罩58以形成開口60。根據替代實施例，其中蝕刻遮罩58是非感光性，例如，當蝕刻遮罩58包括非感光性環氧樹脂（epoxy）∕聚合物時，蝕刻遮罩58的圖案化可包含在蝕刻遮罩58上方塗敷（apply）光阻及圖案化光阻，並使用圖案化光阻蝕刻蝕刻遮罩58以定義開口的圖案。蝕刻遮罩58會選擇能使在後續的蝕刻製程中具有合適的橫向蝕刻速率的材料，以橫向地凹蝕蝕刻遮罩58以及形成一或多個台階。
參見第10圖，對鈍化層56進行蝕刻製程62以蝕刻穿透鈍化層56，使開口60延伸至鈍化層56之中。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程218。根據替代實施例，蝕刻製程62是透過反應性離子蝕刻（Reactive Ion Etching；RIE）製程來進行。蝕刻氣體可包括含碳氟氣體、氬氣、氧氣（O 2）、以及氮氣（N 2）。含碳氟氣體可包含CF 4、CH 2F 2、CHF 3、或其他類似氣體、或上述之組合，且其流速的範圍為約200 sccm至約500 sccm。氬氣流速的範圍為約150 sccm至約450 sccm。氧氣流速的範圍為約10 sccm至約120 sccm。氮氣流速的範圍為約20 sccm至約140 sccm。蝕刻時間的範圍為約35秒至約60秒。
根據其他實施例，進行蝕刻製程62是使用氬氣作為製程氣體。蝕刻製程62（雖然稱為蝕刻）實際上包含轟擊（bombardment）製程，且可能包括或者不包括化學蝕刻效應。化學蝕刻效應，如果存在，是由諸如含碳氟氣體及氧氣等活性氣體所引起的。
蝕刻製程62主要為非等向性蝕刻製程，可以通過施加低頻偏壓電源（bias power）、施加相對較高的電源功率（source power）、以及施加相對較高的氬氣流速來實現，此處的相對較高指的是功率及流速相對後續進行的蝕刻製程64較高。根據一些實施例，電源（偏壓電源）的低頻範圍為約0.3 MHz至約3 MHz。相對較高的電源功率可以是約1800 watts或更低。在相對較高的低頻偏壓電源以及相對較高的氬氣流速下，實現了非等向性蝕刻，同時，蝕刻遮罩58被製程氣體中的活性氣體橫向蝕刻（比鈍化層56的橫向蝕刻快，其可能是或可能不是橫向地蝕刻）。因此，鈍化層56的一些部份延伸至蝕刻遮罩58的相對應邊緣之外以形成延伸部分56E。除了低頻電源之外，還可以提供高頻射頻功率源（high-frequency RF power source），其功率的範圍為約300 watts至約1500 watts。高頻射頻電源的頻率範圍為約3 MHz至約30 MHz。
參見第11圖，對鈍化層56進行蝕刻製程64以形成台階66於鈍化層56中。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程220。蝕刻製程64主要為透過乾式蝕刻製程進行非等向性蝕刻。蝕刻製程64可能包括或者可能不包括一些等向性效應。根據這些實施例，非等向性效應與等向性蝕刻效應相結合，且垂直的蝕刻速率大於水平的蝕刻速率。蝕刻製程可使用高頻功率源來實現，其功率相對蝕刻製程62較低且氬氣流速也相對蝕刻製程62較低。根據一些實施例，低頻功率源的高頻區段範圍為約3 MHz至約30 MHz，且可以等於或不同於在蝕刻製程62中所使用的功率源之高頻區段。蝕刻製程64所使用的電源功率低於在蝕刻製程62中所使用的電源功率，且電源功率的範圍為約50 watts至約700 watts。在一些實施例中，並未提供偏壓電源。
等向性蝕刻的垂直分量造成延伸部分56E被蝕刻，使延伸部分56E的頂表面降低以形成台階66，其中台階66是由鈍化層56降低的頂表面形成。如第23圖所繪示，在俯視圖中，台階66是台階環（step ring）的多個部分。同時，等向性蝕刻更具有橫向分量，其可導致蝕刻遮罩58進一步的橫向凹蝕。根據一些實施例，高度比H1∕T1的範圍為約¼至約¾，其中高度H1為台階66的高度，而厚度T1為鈍化層56位於導電重佈線路54A正上方之部分的厚度。台階66的寬度W2的範圍為約0.8微米至約3.2微米。
在替代實施例中，台階66的形成可包括下述製程。先形成蝕刻遮罩58並圖案化蝕刻遮罩58，形成如第9圖所繪示的結構。進行第一非等向性蝕刻製程，使用製程氣體攻擊鈍化層56以蝕刻穿透鈍化層56。執行第一非等向性蝕刻製程後，鈍化層56面向開口60的側壁與蝕刻遮罩58的側壁齊平（flush）。接著進行等向性蝕刻製程，使用製程氣體攻擊蝕刻遮罩58但不攻擊鈍化層56。等向性蝕刻製程造成蝕刻遮罩58面向開口60的側壁被橫向地凹蝕，使得先前被蝕刻遮罩58覆蓋的鈍化層56暴露更多的頂表面。
接著進行第二非等向性蝕刻製程，例如，使用製程氣體攻擊鈍化層56。在第二非等向性蝕刻製程中，減少了暴露的鈍化層56之頂表面的高度，形成台階66。
在後續製程中，蝕刻遮罩58被移除，移除後的結構如第12圖所繪示。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程222。第13圖繪示了平坦化層68的形成。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程224。根據本揭露的一些實施例，平坦化層68是由聚合物（可以是感光聚合物）諸如聚醯亞胺、聚苯并㗁唑、苯并環丁烯、環氧樹脂、或其他類似材料形成。當蝕刻遮罩58由聚合物形成時，平坦化層68可以由與蝕刻遮罩58相同或者不同的聚合物形成。根據一些實施例，平坦化層68的形成包含以可流動的型態塗佈平坦化層，接著進行固化以硬化平坦化層68。可以進行或者可以不進行諸如機械研磨處理的平坦化處理，以齊平平坦化層68的頂表面。
參見第14圖，圖案化平坦化層68，例如透過光照曝光製程，並接著進行光學顯影製程。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程226。因此，形成開口70於平坦化層68中，且暴露鈍化層56。根據一些實施例，平坦化層68完全覆蓋台階66的側壁與鈍化層56的側壁。因此，平坦化層68包括位於鈍化層56之內側部分的68I。這與傳統的結構不同，在傳統結構中，相對應的平坦化層之邊緣以類似於蝕刻遮罩58（第10圖所繪示）橫向凹蝕的方式從鈍化層56的邊緣凹蝕。因此，在傳統結構中，平坦化層更有可能從鈍化層56上脫層。在本發明實施例中，平坦化層68具有延伸至重佈線路54A的內側部分68I。內側部分68I的下部部分作為錨（anchor），使得平坦化層68更不容易從鈍化層56剝離。
第15圖繪示出金屬晶種層72的沉積。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程228。在一些實施例中，金屬晶種層72包含鈦膜層以及位於鈦膜層上方的銅膜層。在替代實施例中，金屬晶種層72包括與平坦化層68、鈍化層56、以及導電部件52的頂表面接觸的銅膜層。
接著，電鍍導電區74。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程230。導電區74的電鍍製程可包含形成圖案化電鍍遮罩（例如光阻，未繪示），以及電鍍導電區74於電鍍遮罩的開口中。導電區74可包括銅、鎳、鈀、鋁、無鉛銲料（lead-free solder）、上述之合金、以及∕或上述之多膜層。隨後移除電鍍遮罩。
接著對金屬晶種層72進行蝕刻，去除在移除電鍍遮罩後暴露的金屬晶種層72的部分，並留下金屬晶種層72位於導電區74正下方的部分。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程232。移除後的結構如第16圖所繪示。金屬晶種層72的剩餘部分被稱為凸塊金屬層（Under-Bump Metallurgy；UBM）72’。 凸塊金屬層72’與導電區74組合形成導孔78與電性連接器76（此組合也被稱為凸塊）。
在後續製程中，將晶圓20單粒化（singulated），例如沿著劃割線79鋸下以形成獨立裝置晶粒22。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程234。裝置晶粒22也被稱為裝置22或封裝元件22，因為裝置22可被使用來與其他封裝元件接合（bonding）以形成封裝體。如前所述，裝置22可以是裝置晶粒、中介物、封裝基板、封裝體、或其他類似裝置。
參見第17圖，裝置22與封裝元件80接合以形成封裝體86。如第24圖所繪示，相對應的製程在方法流程圖200中被例示為製程236。根據一些實施例，封裝元件80為（或者包括）中介物、封裝基板、印刷電路板、封裝體、或其他類似裝置。位於封裝元件80中的電性連接器83可以透過焊接區82與封裝元件80接合。底層填充物84被配發於裝置22與封裝元件80之間。
根據一些實施例，導孔78的底部寬度W3的寬度範圍為約30微米至約45微米。鈍化層56位於導孔78兩側的相對部分彼此相隔距離W4，距離W4的距離範圍為約40微米至約55微米。台階66的寬度W2的寬度範圍為約5微米至約15微米。位於重佈線路54A與54B之間的節距P1的距離範圍為約110微米至約180微米。鈍化層56位於重佈線路54頂部之延伸部分的厚度T1的厚度範圍為約5微米至約10微米。重佈線路54A與54B的寬度W5的寬度範圍為約70微米至約90微米。應理解的是，當平坦化層的內側部分68I較厚時，位於鈍化層56之側壁上的內側部分68I能具有更好的防止脫層的效果。因此，內側部分68I的厚度T2具有較大數值是優選的。另一方面，如果內側部分68I太厚，導孔78的寬度將變小，並增加接觸電阻。根據一些實施例，厚度T2大於約5微米，且厚度範圍為約5微米至約15微米。
第23圖繪示出兩組重佈線路54的俯視示意圖，其也被表示為重佈線路54A與54B（如第17圖、第20圖、以及第22圖所繪示）。根據一些實施例，重佈線路54A被使用來電性連接電性連接器76至下方的積體電路裝置26（如第17圖所繪示）。第23圖同樣繪示出台階66的環狀型態。另一方面，重佈線路54B並未連接至任何上方的電性連接器，且重佈線路54B被使用來作內部的電性再分配，以電性連接裝置22中的部件。例如，重佈線路54B的兩端可連接至金屬線34A的其中二者（如第17圖所繪示）。或者說，整個重佈線路54B被鈍化層56覆蓋，且重佈線路54B的所有側壁可以與鈍化層56接觸。
第18圖至第20圖是根據本揭露的一些實施例，繪示出在形成封裝體的過程中各個中間階段的剖面示意圖。除非另有說明，這些實施例中的元件所使用的材料與形成的製程基本上與相似的元件相同，其以第1圖至第17圖所示的前述實施例中相似的元件符號表示。關於第18圖至第20圖所繪示的元件（以及第21圖及第22圖所繪示的實施例）的形成製程與材料的細節可以在前述實施例的討論中找到。
第18圖至第20圖所繪示的實施例的初始製程基本上與第1圖至第9圖所繪示的實施例相同。接著，鈍化層56使用蝕刻遮罩58進行蝕刻以定義圖案。蝕刻後的結構如第18圖所繪示。根據這些實施例，在鈍化層56中沒有形成台階。例如，如第11圖所繪示的非等向性蝕刻製程64可以被跳過，從而不形成台階。接著，移除蝕刻遮罩58，並進行第13圖至第14圖所繪示的製程，以形成及圖案化平坦化層68。接著進行第15圖至第16圖所繪示的製程以形成電性連接器76以及導孔78。隨後，進行單粒化製程以將裝置22彼此分離，得到如第19圖所繪示的裝置22。裝置22接著接合至封裝元件80上以形成封裝體86。所得的封裝體86如第20圖所繪示。
根據一些實施例，第21圖以及第22圖繪示出形成封裝體的一些製程。這些實施例近似於第18圖至第20圖所繪示的實施例，除了鈍化層56的側壁與平坦化層68的側壁是垂直的，例如夾角α2以及α2’的角度範圍為約88度至約90度。作為比較，在第17圖以及第20圖所繪示的實施例中的角度α1可以小於約80度或者小於約75度。根據一些實施例，角度α1的角度範圍為約60度至約80度。第21圖以及第22圖所繪示的實施例的形成製程近似於第18圖至第20圖所繪示的實施例，除了在蝕刻鈍化層56以及平坦化層68時，相對應的開口具有更垂直的側壁。例如，可以藉由增加蝕刻製程中的偏壓電源來實現垂直的側壁。細節可以參見第1圖至第17圖所討論過的實施例，此處不再贅述。
本發明實施例具有數個有利的特徵。根據本發明實施例，平坦化層延伸至鈍化層之中並接觸鈍化層的側壁。因此，在平坦化層及鈍化層之間形成非平面界面以減少脫層。延伸至鈍化層之中的平坦化層的部分還可作為錨，以防止平坦化層的其他部分從邊緣被拉開從而導致脫層現象。因此，降低了在平坦化層以及鈍化層之間發生脫層的可能性。
根據本揭露的一些實施例，提供了一種積體電路裝置的製造方法，包括：形成圖案化電鍍遮罩，其包括第一開口；電鍍導電部件於第一開口中；移除圖案化電鍍遮罩；沉積鈍化層於導電部件之側壁及頂表面上；圖案化鈍化層以形成第二開口於鈍化層中，其中鈍化層包括面向第二開口之側壁；配發平坦化層於鈍化層上；圖案化平坦化層以形成第三開口，其中在平坦化層圖案化後，平坦化層之一部分位於第二開口中且覆蓋鈍化層之側壁；以及形成凸塊金屬層延伸至第三開口之中。在一實施例中，此積體電路裝置的製造方法更包括形成台階於鈍化層之邊緣部分中，其中台階位於第二開口之頂部部分的正下方，且其中台階低於鈍化層之頂表面。在一實施例中，形成該台階包括：形成蝕刻遮罩；以及使用不同製程條件進行複數個蝕刻製程。在一實施例中，此些蝕刻製程包括：非等向性蝕刻製程；以及等向性蝕刻製程，於非等向性蝕刻製程後進行。在一實施例中，形成平坦化層包括：配發平坦化層；以及對平坦化層執行平坦化處理。在一實施例中，形成鈍化層包括使用順應的沉積製程沉積無機層。在一實施例中，鈍化層的圖案化是使用第一感光材料作為蝕刻遮罩，以及平坦化層進一步由第二感光材料形成。
根據本揭露的一些實施例，提供了一種積體電路裝置，包括：第一介電層；重佈線路，包括：金屬晶種層；第一導電部件，於金屬晶種層上方並與其接觸；鈍化層，包括：多個側壁部分，延伸至金屬晶種層的側壁上與第一導電部件的側壁上；以及第一頂部部分，於第一導電部件上方並與其接觸；平坦化層，包括第二頂部部分，於第一導電部件上方，其中第二頂部部分延伸至第一頂部部分之中以接觸第一導電部件；以及第二導電部件，延伸至第一頂部部分與第二頂部部分兩者之中以接觸重佈線路。在一實施例中，平坦化層包括聚合物，且鈍化層包括無機介電材料。在一實施例中，第二導電部件包括凸塊金屬層，且裝置更包括焊接區於第二導電部件上方並與其接觸。在一實施例中，重佈線路包括導孔部分以及位於導孔部分上方並與其接觸的走線部分。在一實施例中，第一導電部件包括銅，且不含鋁。在一實施例中，鈍化層之邊緣部分包括第一頂表面、以及第二頂表面低於第一頂表面以形成一台階。在一實施例中，台階之高度對鈍化層之厚度的比例範圍為約¼至約¾，且其中鈍化層之厚度為第一頂表面至重佈線路的垂直距離。在一實施例中，平坦化層與鈍化層之邊緣部分的第一頂表面及第二頂表面兩者接觸。
根據本揭露的一些實施例，提供了一種積體電路裝置，包括：第一鈍化層；重佈線路，包括：導孔部分，延伸至第一鈍化層之中；以及走線部分，於導孔部分上方並與其接觸，其中走線部分位於第一鈍化層上方；第二鈍化層，包括第一頂部部分，於重佈線路上方並與其接觸，其中第二鈍化層之第一頂部部分具有第一開口，且第二鈍化層之側壁面向第一開口；平坦化層，包括聚合物，其中平坦化層的一部分延伸至第一開口之中以接觸第二鈍化層之側壁；凸塊金屬層，延伸至平坦化層之中；以及焊接區，於凸塊金屬層上方並與其接觸。在一實施例中，第二鈍化層具有台階。在一實施例中，平坦化層將台階與凸塊金屬層間隔開。在一實施例中，平坦化層的一部分具有傾斜側壁。在一實施例中，平坦化層的一部分具有垂直側壁。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
20:晶圓 22:晶粒 24:半導體基板 26:積體電路裝置 28:層間介電質 30:接觸插塞 32:互連結構 34:金屬線 34A:頂部導電部件 36:導孔 36A:頂部導孔 38:介電層 38A:頂部介電層 40:鈍化層-1 42:開口 44:金屬晶種層 46:電鍍遮罩 48:開口 52:導電部件 54∕54A∕54B:重佈線路 54V:重佈線路導孔部分 54T:重佈線路走線部分 56:鈍化層-2 56E:延伸部分 58:蝕刻遮罩 60:開口 62:蝕刻製程 64:蝕刻製程 66:台階 68:平坦化層 68I:平坦化層內側部分 70:開口 72:金屬晶種層 72’:凸塊金屬層 74:導電區 76:電性連接器 78:導孔 79:劃割線 80:封裝元件 82:焊接區 83:電性連接器 84:底層填充物 86:封裝體 P1:重佈線路之間的節距 H1:台階的高度 T1:鈍化層位於重佈線路正上方的厚度 T2:平坦化層內側部分的厚度 W2:台階的寬度 W3:導孔底部寬度 W4:鈍化層於導孔兩側上的相對部分的距離 W5:重佈線路的寬度 α1/α2:鈍化層的側壁夾角 α2’:平坦化層的側壁夾角
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖至第17圖是根據一些實施例，繪示出在形成封裝體的過程中各個中間階段的剖面示意圖。 第18圖至第20圖是根據一些實施例，繪示出在形成封裝體的過程中各個中間階段的剖面示意圖。 第21圖以及第22圖是根據一些實施例，繪示出在形成封裝體的過程中各個中間階段的剖面示意圖。 第23圖是根據一些實施例，繪示出兩組重佈線路的俯視示意圖。 第24圖是根據一些實施例，繪示出形成裝置的方法流程圖。
24:半導體基板
26:積體電路裝置
28:層間介電質
30:接觸插塞
32:互連結構
34:金屬線
34A:頂部導電部件
36:導孔
36A:頂部導孔
38:介電層
38A:頂部介電層
40:鈍化層-1
52:導電部件
54/54A/54B:重佈線路
54V:重佈線路導孔部分
54T:重佈線路走線部分
56:鈍化層-2
68:平坦化層
68I:平坦化層內側部分
72’:凸塊金屬層
76:電性連接器
78:導孔
80:封裝元件
82:焊接區
83:電性連接器
84:底層填充物
86:封裝體
P1:重佈線路之間的節距
T1:鈍化層位於重佈線路正上方的厚度
T2:平坦化層內側部分的厚度
W2:台階的寬度
W3:導孔底部寬度
W4:鈍化層於導孔兩側上的相對部分的距離
W5:重佈線路的寬度
α1:鈍化層的側壁夾角

Claims (15)

  1. 一種積體電路裝置的製造方法，包括：形成一圖案化遮罩，其包括一第一開口，該第一開口的底部具有一金屬晶種層；形成一導電部件於該第一開口中及於該金屬晶種層上；移除該圖案化遮罩；沉積一鈍化層於該金屬晶種層之側壁、該導電部件之側壁及頂表面上；圖案化該鈍化層以形成一第二開口於該鈍化層中，其中該鈍化層包括面向該第二開口之側壁；配發(dispensing)一平坦化層於該鈍化層上；圖案化該平坦化層以形成一第三開口，其中在該平坦化層圖案化後，該平坦化層之一部分位於該第二開口中且覆蓋該鈍化層之該側壁；以及形成一凸塊金屬層(Under-Bump Metallurgy；UBM)延伸至該第三開口之中。
  2. 如請求項1之積體電路裝置的製造方法，更包括形成一台階於該鈍化層之邊緣部分中，其中該台階位於該第二開口之頂部部分的正下方，且其中該台階低於該鈍化層之頂表面。
  3. 如請求項2之積體電路裝置的製造方法，其中形成該台階包括：形成一蝕刻遮罩；以及使用不同製程條件進行複數個蝕刻製程。
  4. 如請求項3之積體電路裝置的製造方法，其中該些蝕刻製程包括：一非等向性蝕刻製程；以及 一等向性蝕刻製程，於該非等向性蝕刻製程後進行。
  5. 如請求項1至請求項4中任一項之積體電路裝置的製造方法，其中形成該平坦化層包括：配發該平坦化層；以及對該平坦化層執行一平坦化處理。
  6. 如請求項1至請求項4中任一項之積體電路裝置的製造方法，其中形成該鈍化層包括使用一順應的沉積製程沉積一無機層。
  7. 如請求項1至請求項4中任一項之積體電路裝置的製造方法，其中該鈍化層的圖案化是使用一第一感光(photo-sensitive)材料作為蝕刻遮罩，以及該平坦化層進一步由一第二感光材料形成。
  8. 一種積體電路裝置，包括：一第一介電層；一重佈線路(redistribution line)，包括：一金屬晶種(metal seed)層；一第一導電部件，於該金屬晶種層上方並與其接觸；一鈍化層，包括：多個側壁部分，延伸至該金屬晶種層的側壁上與該第一導電部件的側壁上；以及一第一頂部部分，於該第一導電部件上方並與其接觸；一平坦化層，包括一第二頂部部分，於該第一導電部件上方，其中該第二頂部部分延伸至該第一頂部部分之中以接觸該第一導電部件；以及一第二導電部件，延伸至該第一頂部部分與該第二頂部部分兩者之中以接觸 該重佈線路。
  9. 如請求項8之積體電路裝置，其中該平坦化層包括一聚合物，且該鈍化層包括一無機介電材料。
  10. 如請求項8之積體電路裝置，其中該第二導電部件包括一凸塊金屬層，且該裝置更包括一焊接區於該第二導電部件上方並與其接觸。
  11. 如請求項8之積體電路裝置，其中該重佈線路包括一導孔部分以及位於該導孔部分上方並與其接觸的一走線部分。
  12. 如請求項8之積體電路裝置，其中該鈍化層之邊緣部分包括一第一頂表面、以及一第二頂表面低於該第一頂表面以形成一台階，其中該平坦化層與該鈍化層之邊緣部分的該第一頂表面及該第二頂表面兩者接觸。
  13. 一種積體電路裝置，包括：一第一鈍化層；一重佈線路，包括：一導孔部分，延伸至該第一鈍化層之中；以及一走線部分，於該導孔部分上方並與其接觸，其中該走線部分位於該第一鈍化層上方；一第二鈍化層，包括一第一頂部部分，於該重佈線路上方並與其接觸，其中該第二鈍化層之該第一頂部部分具有一第一開口，且該第二鈍化層之側壁面向該第一開口；一平坦化層，包括一聚合物，其中該平坦化層的一部分延伸至該第一開口之中以接觸該第二鈍化層之該側壁；以及一凸塊金屬層，延伸至該平坦化層之中。
  14. 如請求項13之積體電路裝置，其中該第二鈍化層具有一台階，其中該平坦化層將該台階與該凸塊金屬層間隔開。
  15. 如請求項13之積體電路裝置，其中該平坦化層的一部分具有傾斜側壁，其中該平坦化層的一部分具有垂直側壁。
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