TWI775321B - 半導體結構及其形成方法 - Google Patents

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TWI775321B
TWI775321B TW110106048A TW110106048A TWI775321B TW I775321 B TWI775321 B TW I775321B TW 110106048 A TW110106048 A TW 110106048A TW 110106048 A TW110106048 A TW 110106048A TW I775321 B TWI775321 B TW I775321B
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鍾明慈
楊固峰
吳倉聚
邱文智
余振華
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種方法，包含：在半導體基底上方形 成多個介電層；蝕刻多個介電層及半導體基底以形成開口；沉積延伸至開口中的第一襯墊；以及在第一襯墊上方沉積第二襯墊。第二襯墊延伸至開口中。方法更包含將導電材料填充至開口中以形成穿孔及在半導體基底的相對側上形成導電特徵。導電特徵經由穿孔電性互連。

Description

半導體結構及其形成方法
本公開實施例是有關於一種形成半導體結構及其形成方法。
將矽穿孔(Through-Silicon Via；TSV)用作元件晶粒中的電路徑，使得元件晶粒的相對側上的導電特徵可互連。TSV的形成製程包含蝕刻半導體基底以形成開口；用導電材料填充開口以形成TSV；執行背面磨削製程以自背面移除半導體基底的一部分；以及在半導體基底的背面上形成電連接件以連接至TSV。
本公開實施例提供一種半導體結構的形成方法，包括以下步驟：在半導體基底上方形成多個介電層；蝕刻所述多個介電層及所述半導體基底以形成開口；沉積延伸至所述開口中的第一襯墊；在所述第一襯墊上方沉積第二襯墊，其中所述第二襯墊延伸至所述開口中；將導電材料填充至所述開口中以形成穿孔；以及在所述半導體基底的相對側上形成導電特徵，其中所述導電特徵經由所述穿孔電性互連。
本公開實施例提供一種半導體結構，包括半導體基底、多個介電層、第一導電特徵、第二導電特徵、穿孔、第一襯墊以及第 二襯墊。多個介電層位於半導體基底上方。第一導電特徵位於多個介電層上方。第二導電特徵位於半導體基底之下。穿孔穿透半導體基底及多個介電層，其中穿孔電性互連第一導電特徵與第二導電特徵。第一襯墊包圍所述穿孔。第二襯墊包圍所述第一襯墊，其中所述第二襯墊具有比所述第一襯墊更高的密度。
本公開實施例提供一種半導體結構，包括晶粒。所述晶粒包括半導體基底、多個低k介電層、穿孔、第一襯墊、第二襯墊、第一電連接件以及第二電連接件。多個低k介電層位於半導體基底上方。穿孔穿透半導體基底及多個低k介電層。第一襯墊包圍穿孔，其中第一襯墊延伸至穿孔的頂端及底端兩者。第二襯墊包圍第一襯墊，其中第二襯墊比穿孔短。第一電連接件位於半導體基底上方且位於晶粒的頂部表面處。第二電連接件位於半導體基底之下且位於晶粒的底部表面處，其中第一電連接件及第二電連接件經由穿孔電性互連。
20:晶圓
22:晶片/晶粒/元件
24:半導體基底
24A、24T:頂部表面
26:積體電路元件
28:層間介電質
30:接觸插塞
32、92:內連線結構
34:金屬線
34A、36、58:通孔
37、40:蝕刻終止層
38、38A、44、71、72、76:介電層
42、64:鈍化層
46:蝕刻罩幕
48:TSV開口
48E:筆直邊緣
50:第一襯墊
50':部分
50A、50B:介電(子)襯墊/子層
50bot:底部/底端
52:第二襯墊
54:金屬晶種層
56:導電材料
60:介電隔離層
61:穿孔
62:金屬墊
66:聚合物層
68:凸塊下金屬
70:導電區
74:RDL
78:電連接件
80:切割道
81:封裝
82:元件
84:表面介電層
86:接合墊
90:間隙填充區
200:製程流程
202、204、206、208、210、212、214、216、218、220、222、224、226:製程
H2:高度
T1、T2:厚度
W1:頂部寬度
W2:底部寬度
△H:深度差
當結合隨附圖式閱讀時，將自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述的清楚起見，可任意增加或減小各種特徵的尺寸。
圖1、圖2、圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖4至圖13、圖14A、圖14B、圖14C、圖14D、圖14E、圖14F以及圖14G示出根據一些實施例的形成包含穿孔的晶粒的中間階段的剖面圖。
圖15示出根據一些實施例的穿孔的平面圖。
圖16示出根據一些實施例的具有逐漸減小的底部部分的介電襯墊。
圖17至圖19示出根據一些實施例的封裝包含穿孔的晶粒的中間階段的剖面圖。
圖20示出根據一些實施例的用於形成包含多襯墊穿孔的晶粒的製程流程。
以下揭露內容提供用於實施本發明實施例的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例是為了簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，在本文中可使用諸如「在...之下」、「在...下方」、「下部」、「上覆」、「上部」以及類似者的空間相對術語來描述如圖中所示出的一個部件或特徵與另一(些)部件或特徵的關係。除圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解譯。
根據一些實施例，提供一種包含用於穿孔的多層襯墊的晶粒及形成所述晶粒的方法。晶粒包含由不同材料形成的多個襯墊且可具有不同高度。舉例而言，外部襯墊可由緻密材料形成以充當擴散障壁，且可為較薄的，以減少寄生電容。內部襯墊可為較厚的，且可具有比外部襯墊更低的k值。經由多層設計，穿孔的襯墊可具有改良的用於防止擴散的能力，而穿孔與諸如半導體基底的其他特徵之間的寄生電容並未不利地增加。根據一些實施例示出形成晶粒的中間階段。論述一些實施例的一些變化。貫穿各種視圖及說明性實施例，相同的元件符號用於指示相同部件。
圖1、圖2、圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖4至圖13、圖14A、圖14B、圖14C、圖14D、圖14E、圖14F以及圖14G示出根據本揭露的一些實施例的形成包含穿孔的晶粒的中間階段的剖面圖。對應製程亦示意性地反映於如圖20中所繪示的製程流程200中。
圖1示出晶圓20的剖面圖。根據本揭露的一些實施例，晶圓20為或包括元件晶圓，所述元件晶圓包含主動元件及(可能地)被動元件，所述主動元件及被動元件表示為積體電路元件26。晶圓20可在其中包含多個晶片/晶粒22，其中示出了晶片22中的一者。根據本揭露的替代實施例，晶圓20是中介物晶圓，其不含主動元件且可包含或可不包含被動元件。
根據本揭露的一些實施例，晶圓20包含半導體基底24及形成於半導體基底24的頂部表面處的特徵。半導體基底24可由結晶矽、結晶鍺、矽鍺、摻碳矽或III-V化合物半導體形成或包括結晶矽、結晶鍺、矽鍺、摻碳矽或III-V化合物半導體，所述III- V化合物半導體諸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或類似者。淺溝渠隔離(Shallow Trench Isolation；STI)區(未繪示)可形成於半導體基底24中，以隔離半導體基底24中的主動區。
根據本揭露的一些實施例，晶圓20包含形成於半導體基底24的頂部表面上的積體電路元件26。根據一些實施例，積體電路元件26可包含互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor；CMOS)電晶體、電阻器、電容器、二極體以及類似者。本文中未示出積體電路元件26的細節。根據替代實施例，晶圓20用於形成中介物(其不含主動元件)，且基底24可為半導體基底或介電基底。
層間介電質(Inter-Layer Dielectric；ILD)28形成於半導體基底24上方且填充積體電路元件26中的電晶體(未繪示)的閘極堆疊之間的空間。根據一些實施例，ILD 28由氧化矽、磷矽酸鹽玻璃(Phospho Silicate Glass；PSG)、硼矽酸鹽玻璃(Boro Silicate Glass；BSG)、硼摻雜磷矽酸鹽玻璃(Boron-doped Phospho Silicate Glass；BPSG)、氟摻雜矽酸鹽玻璃(Fluorine-doped Silicate Glass；FSG)或類似者形成。ILD 28可使用旋轉塗佈、可流動化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)或類似者形成。根據本揭露的一些實施例，ILD 28亦可使用沉積方法(諸如電漿增強式化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition；LPCVD)或類似者)形成。
接觸插塞30形成於ILD 28中，且用於將積體電路元件 26電連接至上覆金屬線及通孔。根據本揭露的一些實施例，接觸插塞30由導電材料形成或包括導電材料，所述導電材料選自鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多層。形成接觸插塞30可包含：在ILD 28中形成接觸開口；將導電材料填充至接觸開口中；以及執行平坦化製程(諸如化學機械研磨(Chemical Mechanical Polish；CMP)製程或機械磨削製程)，以使接觸插塞30的頂部表面與ILD 28的頂部表面齊平。
在ILD 28及接觸插塞30上方駐存有內連線結構32。內連線結構32包含金屬線34及通孔36，所述金屬線34及所述通孔36形成於介電層38(亦稱為金屬間介電質(Inter-metal Dielectric；IMD))及蝕刻終止層37中。在下文中將處於相同階層的金屬線統稱為金屬層。根據本揭露的一些實施例，內連線結構32包含多個金屬層，所述多個金屬層包含經由通孔36互連的金屬線34。金屬線34及通孔36可由銅或銅合金形成，且亦可由其他金屬形成。根據本揭露的一些實施例，介電層38由低k介電材料形成。舉例而言，低k介電材料的介電常數(k值)可低於約3.0。介電層38可包括含碳的低k介電材料、氫倍半矽氧烷(Hydrogen SilsesQuioxane；HSQ)、甲基倍半矽氧烷(MethylSilsesQuioxane；MSQ)或類似者。根據本揭露的一些實施例，形成介電層38包含在介電層38中沉積含成孔劑的介電材料，且接著執行固化製程以向外驅動成孔劑，且因此剩餘的介電層38為多孔的。蝕刻終止層37可由氮化矽、碳化矽、碳氧化矽、氮氧化矽或類似者形成或包括氮化矽、碳化矽、碳氧化矽、氮氧化矽或類似者。
在介電層38中形成金屬線34及通孔36可包含單金屬鑲 嵌製程及/或雙金屬鑲嵌製程。在用於形成金屬線或通孔的單金屬鑲嵌製程中，溝渠或通孔開口首先形成於介電層38中的一者中，隨後用導電材料填充溝渠或通孔開口。接著執行諸如CMP製程的平坦化製程，以移除導電材料的高於介電層的頂部表面的過量部分，從而在對應溝渠或通孔開口中留下金屬線或通孔。在雙金屬鑲嵌製程中，溝渠及通孔開口兩者皆形成於介電層中，其中通孔開口位於溝渠之下且連接至所述溝渠。接著將導電材料分別填充至溝渠及通孔開口中以形成金屬線及通孔。導電材料可包含擴散障壁層以及擴散障壁層上方的含銅金屬材料。擴散障壁層可包含鈦、氮化鈦、鉭、氮化鉭或類似者。
金屬線34包含頂部介電層(表示為介電層38A)中的頂部導電(金屬)特徵，諸如金屬線、金屬墊或通孔(表示為通孔34A)，所述頂部介電層是介電層38的頂層。根據一些實施例，介電層38A由與介電層38中的下部介電層的材料類似的低k介電材料形成。頂部介電層38A中的金屬線34亦可由銅或銅合金形成，且可具有雙金屬鑲嵌結構或單金屬鑲嵌結構。
根據一些實施例，蝕刻終止層40沉積於頂部介電層38A及頂部金屬層上。蝕刻終止層40可由氮化矽、碳化矽、碳氧化矽、氮氧化矽或類似者形成或包括氮化矽、碳化矽、碳氧化矽、氮氧化矽或類似者。
鈍化層42(有時稱為鈍化-1(passivation-1)或鈍化-1(pass-1))形成於蝕刻終止層40上方。根據一些實施例，鈍化層42由具有等於或大於約氧化矽的介電常數的介電常數的非低k介電材料形成。鈍化層42可由無機介電材料形成或包括無機介電材 料，所述無機介電材料可包含選自但不限於以下的材料：未摻雜矽酸鹽玻璃(Undoped Silicate Glass；USG)、氮化矽(SiN)、氧化矽(SiO2)、氮氧化矽(SiON)、碳氧化矽(SiOC)、碳化矽(SiC)或類似者、其組合和/或其多層。根據一些實施例，頂部介電層38A的頂部表面及金屬線34彼此齊平。因此，鈍化層42可為平面層。
根據一些實施例，介電層44沉積於鈍化層42上方。將各別製程示出為如圖20中所繪示的製程流程200中的製程202。介電層44由與鈍化層42的材料不同的材料形成或包括與鈍化層42的材料不同的材料，且可由SiC、SiN、SiON、SiOC或類似者形成或包括SiC、SiN、SiON、SiOC或類似者。
參考圖2，形成蝕刻罩幕46且接著圖案化所述蝕刻罩幕46。根據一些實施例，蝕刻罩幕46包括光阻，且可包含或可不包含由TiN、BN或類似者形成的硬罩幕。接著執行非等向性蝕刻製程以形成穿透介電層的開口，所述介電層包含介電層44、鈍化層42、蝕刻終止層40、IMD 38、蝕刻終止層37、ILD 28等。進一步蝕刻半導體基底24以使得開口48延伸至基底24的中間階層，其中中間階層位於半導體基底24的頂部表面24A與底部表面之間。由此形成開口48。將各別製程示出為如圖20中所繪示的製程流程200中的製程204。開口48用於形成半導體穿孔(Through-Semiconductor Via；TSV，有時亦稱為矽穿孔)，且因此在下文中稱為TSV開口48。非等向性蝕刻製程包含多個蝕刻製程，所述多個蝕刻製程採用不同蝕刻氣體以便蝕刻由不同材料形成的介電層且蝕刻半導體基底24。
根據一些實施例，TSV開口48具有頂部寬度W1及小於 頂部寬度W1的底部寬度W2。TSV開口48可具有傾斜且筆直的邊緣48E，其中筆直邊緣48E的傾斜角α小於90度，例如在約80度與約90度之間的範圍內。根據一些實施例，開口48的縱橫比H1/W1可在約2與約10之間的範圍內。在形成TSV開口48之後例如經由灰化製程移除蝕刻罩幕46。
參考圖3A，沉積第一襯墊50。將各別製程示出為如圖20中所繪示的製程流程200中的製程206。襯墊50包含在TSV開口48外部的水平部分及延伸至TSV開口48中的豎直部分。根據一些實施例，襯墊50由介電材料形成或包括介電材料，所述介電材料諸如氮化矽、碳化矽、氮氧化矽、碳氧化矽或類似者或其組合。根據替代實施例，襯墊50由導電材料形成或包括導電材料，所述導電材料諸如Ti、TiN、Ta、TaN或類似者或其組合。襯墊50的厚度T1較小，使得可具有高k值的襯墊50不會引起寄生電容器的寄生電容的不利增加。舉例而言，襯墊50的厚度T1可在約2埃與約500埃之間的範圍內，其中可在豎直部分的中間高度處量測厚度T1。沉積方法可包含電漿增強式化學氣相沉積(PECVD)、最終原子層沉積(Final Atomic Layer Deposition；ALD)、物理氣相沉積(Physical Vapor Deposition；PVD)或類似者。舉例而言，當將要形成SiN時，用於形成襯墊50的前驅物可包含含矽前驅物(諸如SiCl4、SiH2Cl2、Si2Cl6、Si3Cl8或類似者)及含氮前驅物(諸如NH3)。根據一些實施例，襯墊50具有良好的用於防止擴散的能力，且可防止不良物質的穿透。
根據一些實施例，將沉積襯墊50的製程條件調整為使得襯墊50為非保形層，且襯墊50覆蓋TSV開口48的頂部部分的 側壁，而TSV開口48的底部部分的側壁未被覆蓋。根據一些實施例，使用PECVD，且調整一些製程條件以得到襯墊50的合乎需要的輪廓。調整後的製程條件可包含處理氣體的壓力、Si/N氣體流量比等，其中Si/N氣體流量比是含矽氣體的流動速率與含氮氣體的流動速率的比率。舉例而言，增加處理氣體的壓力可使得襯墊50朝向TSV開口48的底部延伸得更少(使得高度H2減小)，而減小壓力可使得襯墊50朝向TSV開口48的底部延伸得更多。增加Si/N氣體流量比可使得襯墊50朝向TSV開口48的底部延伸得更少，而減小Si/N氣體流量比可使得襯墊50朝向TSV開口48的底部延伸得更多。藉由選擇包含壓力與Si/N氣體流量比的適當組合的適當製程條件，襯墊50的底部可位於合乎需要的高度處。舉例而言，如圖3A中所繪示，底部50bot位於與半導體基底24的頂部表面24T齊平(或與頂部表面24T實質上齊平)的階層處，例如，其中高度差小於約100奈米。
圖3B示出根據替代實施例的襯墊50的形成，其中襯墊50的底部50bot高於半導體基底24的頂部表面24T。舉例而言，介電層38的頂層的側壁可由襯墊50覆蓋，而介電層38的一些較低層的側壁並未由襯墊50覆蓋。當介電層38的底層具有比介電層38的頂層更高的k值時，可應用此等實施例，因此形成襯墊50以覆蓋具有較低k值(例如，具有低於3.8或低於約3.5或約3.0的k值)的介電層38的側壁，而具有較高k值(例如，高於約3.5或3.8)的介電層38的側壁不受保護。應瞭解，寄生電容器可形成於所得TSV與周圍的導電或半導體材料之間，且TSV與半導體基底24之間的寄生電容為寄生電容的主要貢獻者。因此，如圖3A 及圖3B中所繪示，在襯墊50(其具有比隨後形成的襯墊52(圖4)更高的k值)不延伸至半導體基底24中的情況下，可減少寄生電容。
圖3C示出根據又一替代實施例的襯墊50的形成，其中襯墊50的底部50bot低於半導體基底24的頂部表面24T且高於TSV開口48的底部。如上文所論述，圖3C中的襯墊50的形成可藉由選擇適當製程條件來實現。
圖3D示出根據又一替代實施例的襯墊50的形成，其中襯墊50覆蓋暴露於TSV開口48的全部表面，包含TSV開口48的底部表面。根據一些實施例，如上文所論述，圖3D中的襯墊50可使用PECVD形成，且可藉由選擇適當製程條件來實現。根據替代實施例，襯墊50可使用諸如ALD、CVD或類似者的保形沉積方法形成。所得襯墊50因此可為保形的，例如，其中水平部分及豎直部分具有小於約20%或約10%的厚度變化。
如圖3A、圖3B、圖3C以及圖3D中所繪示的襯墊50可為單層介電襯墊或複合襯墊，諸如雙層襯墊。圖3A、圖3B、圖3C以及圖3D示出包含介電(子)襯墊50A及介電(子)襯墊50B的實例雙層襯墊50。應瞭解，圖3A、圖3B、圖3C以及圖3D中的襯墊50亦可為單層襯墊。因此，將分隔襯墊50A及襯墊50B的線繪示為虛線以指示可存在或可不存在此等線。根據一些實施例，襯墊50A及襯墊50B由不同材料或具有不同組成物的相同材料形成。舉例而言，介電襯墊可由氮化矽或氮氧化矽兩者形成，但襯墊50A的氮原子百分比可高於或低於襯墊50B中的氮原子百分比。可利用單獨的製程形成襯墊50A及襯墊50B，所述襯墊50A及襯 墊50B可(可不)形成於相同處理腔室中，且可(或可不)在其間無真空破壞的情況下原位地形成。因此，儘管並未在圖3A、圖3B、圖3C以及圖3D中詳細繪示，但根據一些實例實施例，襯墊50A及襯墊50B可延伸至不同深度，如圖3E、圖3F以及圖3G中所繪示。
圖3E、圖3F以及圖3G示出根據一些實施例的如圖3A、圖3B、圖3C以及圖3D中所繪示的雙層襯墊50的一些細節。應瞭解，襯墊50A及襯墊50B的所示出底部階層是實例，且襯墊50A及襯墊50B中的每一者的底部可以任何組合位於TSV開口48的頂部與底部之間的任何階層。舉例而言，襯墊50A及襯墊50B中的每一者的底部可位於圖3A、圖3B、圖3C以及圖3D中所繪示的任何階層。圖3E示出襯墊50B比襯墊50A更深地延伸至TSV開口48中的實施例。圖3F示出襯墊50B以與襯墊50A相同的深度延伸至TSV開口48中的實施例。圖3G示出襯墊50B比襯墊50A更淺地延伸至TSV開口48中的實施例。
在如圖3A至圖3G中所繪示的實施例中，由於襯墊50(及子層50A以及子層50B)以不同深度沉積，因此製程變化可使得襯墊50的不同部分延伸至相同或不同深度。舉例而言，在圖3A至3G中的每一者中，襯墊50在開口48的左側上的部分可以與襯墊50在開口48的右側上的部分相同的深度、比襯墊50在開口48的右側上的部分更大的深度或比襯墊50在開口48的右側上的部分更小的深度延伸。另外，襯墊50的底端部分可具有逐漸減小的厚度(而非均一的厚度)。舉例而言，圖16示出襯墊50的具有逐漸減小的厚度的底部部分。此外，圖16示出介電襯墊50的不同 部分可延伸至TSV開口48的不同深度。根據一些實施例，深度差△H可大於約100奈米。
參考圖4，第二襯墊52沉積於第一襯墊50上。將各別製程示出為如圖20中所繪示的製程流程200中的製程208。根據一些實施例，介電襯墊52由與襯墊50的材料不同的材料形成。舉例而言，介電襯墊52可由介電材料形成或包括介電材料，所述介電材料諸如氧化矽、氮氧化矽或類似者。因此，襯墊52替代地稱為介電襯墊52。將介電襯墊52沉積為共形層，使得介電襯墊52的水平部分及豎直部分具有接近於彼此的厚度，例如，其中變化小於約20%或10%。沉積方法可包含原子層沉積(Atomic Layer Deposition；ALD)、化學氣相沉積(Chemical Vapor Deposition；CVD)或類似者。介電襯墊52的厚度T2可在約500埃與約2,500埃之間的範圍內。襯墊50及襯墊52亦統稱為多層襯墊。根據一些實施例，比率T1：T2可在約0.001：1與約0.5：1之間的範圍內。
襯墊50及襯墊52可具有不同密度。根據一些實施例，介電襯墊50比襯墊52緻密。舉例而言，襯墊50可具有在約3公克/立方公分與約10公克/立方公分之間的範圍內的密度DS50。介電襯墊52可具有在約2.5公克/立方公分與約4公克/立方公分之間的範圍內的密度DS52。密度差(DS52-DS50)可大於約0.5公克/立方公分，且可在約0.5公克/立方公分與約7公克/立方公分之間的範圍內。
圖5示出金屬晶種層54的沉積。將各別製程示出為如圖20中所繪示的製程流程200中的製程210。根據一些實施例，金屬晶種層54經由物理氣相沉積(PVD)形成。金屬晶種層54可為 例如由銅形成的單一層或可包含多個層，所述多個層例如包含導電障壁層及導電障壁層上的銅層。導電障壁層可由TiN、Ti、TaN、Ta或類似者形成或包括TiN、Ti、TaN、Ta或類似者。
圖6示出了導電材料56的沉積，所述導電材料56可為諸如銅或銅合金的金屬材料。將各別製程示出為如圖20中所繪示的製程流程200中的製程212。可使用電化學鍍敷(electrochemical plating；ECP)、無電鍍敷或類似者執行沉積製程。執行鍍敷，直至經過鍍敷的導電材料56的頂部表面高於襯墊50或襯墊52的頂部表面為止。
圖7示出執行以平坦化導電材料56的頂部表面的平坦化製程，所述平坦化製程可為CMP製程或機械磨削製程。將各別製程示出為如圖20中所繪示的製程流程200中的製程214。根據一些實施例，如圖7中所繪示，使用介電層42作為終止層來執行平坦化製程。根據替代實施例，使用諸如介電層44(圖6)的其他介電層作為CMP終止層來執行平坦化製程。因此，剩餘的導電材料56的頂部表面將與介電層44的頂部表面共面。在下文中將金屬晶種層54及導電材料56的剩餘部分統稱為穿孔61。
圖7至圖13示出根據一些實施例的上部特徵的形成。應瞭解，此等製程是實例，且藉由本揭露考慮任何其他連接方案。進一步參考圖7，形成通孔58以連接至頂部金屬線/墊34。將各別製程示出為如圖20中所繪示的製程流程200中的製程216。根據一些實施例，經由單金屬鑲嵌製程形成通孔58。形成製程可包含蝕刻鈍化層42及下伏蝕刻終止層37以形成開口，從而沉積導電障壁(例如，由鈦、氮化鈦、鉭、氮化鉭或類似者形成)且鍍敷導電 材料，諸如銅、鎢或類似者。接著可執行CMP製程以移除過量材料，從而留下通孔58。
參考圖8，根據一些實施例，沉積介電隔離層60。將各別製程示出為如圖20中所繪示的製程流程200中的製程218。隔離層60的材料可選自用於形成襯墊50的候選材料的相同族群，且可與襯墊50的材料相同或不同。舉例而言，當襯墊50由氮化矽形成時，隔離層60可由氮化矽或碳化矽形成。
參考圖9，蝕刻隔離層60，且金屬墊62形成於鈍化層42上方。將各別製程示出為如圖20中所繪示的製程流程200中的製程220。金屬墊62可為鋁墊或鋁銅墊，且可使用其他金屬材料。形成製程可包含沉積金屬層，且接著圖案化金屬層以留下金屬墊62。根據一些實施例，金屬墊62亦可具有在隔離層60正上方延伸的一些部分。接著形成鈍化層64(有時稱為鈍化-2)。將各別製程示出為如圖20中所繪示的製程流程200中的製程222。鈍化層64可為單一層或複合層，且可由諸如氧化矽、氮化矽、USG、氮氧化矽或類似者的非多孔材料形成。
接下來，圖案化鈍化層64，使得鈍化層64的一些部分覆蓋金屬墊62的邊緣部分，且經由鈍化層64中的開口暴露金屬墊62的一些部分。接著例如藉由如下步驟來形成聚合物層66：以可流動形式分配聚合物層66且接著固化聚合物層66。圖案化聚合物層66以暴露金屬墊62。亦將各別製程示出為如圖20中所繪示的製程流程200中的製程222。聚合物層66可由聚醯亞胺、聚苯并噁唑(polybenzoxazole；PBO)或類似者形成。
如圖10中所繪示，接著形成凸塊下金屬(Under-Bump- Metallurgy；UBM)68及導電區70以電性連接至下伏金屬墊62。將各別製程示出為如圖20中所繪示的製程流程200中的製程224。UBM 68及導電區70的形成製程可包含：沉積延伸至鈍化層64及聚合物層66中的開口中的毯覆式金屬晶種層；在金屬晶種層上形成圖案化鍍敷罩幕；鍍敷導電區70；移除鍍敷罩幕；以及蝕刻先前由鍍敷罩幕覆蓋的毯覆式金屬晶種層的部分。毯覆式金屬晶種層的剩餘部分被稱為UBM 68。金屬晶種層可包含鈦層及鈦層上方的銅層。導電區70可包括銅、鎳、鈀、鋁、金、其合金及/或其多層。導電區70中的每一者可包含銅區，所述銅區可用或可不用焊料區封端，所述焊料區可由SnAg或類似材料形成。根據一些實施例，導電區70突出得高於晶圓20中的頂部介電層的頂部表面，且可用於焊料接合、直接金屬至金屬接合或類似者。根據替代實施例，介電層71形成為具有與導電區70的頂部表面共面的頂部表面，且可用於混合接合。
圖11至圖13示出用於在半導體基底24的背面上形成特徵的製程。將各別製程示出為如圖20中所繪示的製程流程200中的製程226。參考圖11，執行背面磨削製程以移除基底24的一部分，直至顯露出TSV 61為止。接下來，(例如經由蝕刻)使半導體基底24稍微凹陷，使得TSV 61自半導體基底24的背表面突出，如圖12中所繪示。
接下來，如圖12中所繪示，沉積介電層72，隨後進行CMP製程或機械磨削製程以重新暴露TSV 61。TSV 61由此穿透介電層72。根據一些實施例，介電層72由氧化矽、氮化矽或類似者形成。參考圖13，形成包含與TSV 61接觸的墊部分的RDL 74。 根據一些實施例，RDL 74可由鋁、銅、鎳、鈦或類似者形成。
圖14A示出介電層76及電連接件78的形成。根據一些實施例，電連接件78包含焊料區，所述焊料區可藉由在RDL 74的墊上鍍敷焊球及回焊焊球來形成。根據替代實施例，電連接件78由不可回焊(非焊料)的金屬材料形成。舉例而言，電連接件78可形成為銅墊或導柱，且可包含或可不包含鎳頂蓋層。電連接件78可自周圍的介電層突出，且可用於焊料接合或直接金屬至金屬接合。替代地，電連接件78的底部表面可與介電層76的底部表面共面，使得元件22可用於混合接合。位於晶圓20的正面上的介電層71亦在圖14A中使用虛線繪示，以指示可形成或可不形成所述介電層71。儘管在圖14B、圖14C、圖14D、圖14E、圖14F以及圖14G中未繪示，但介電層71亦可形成於此等圖中所示出的結構中。根據一些實施例，經由鋸切製程(例如藉由切割穿過切割道80)將晶圓20單體化。
圖14B、圖14C、圖14D、圖14E、圖14F以及圖14G分別示出基於圖3B、圖3C、圖3D、圖3E、圖3F以及圖3G中所繪示的結構而形成的結構。可分別參考對圖3B、圖3C、圖3D、圖3E、圖3F以及圖3G的論述及對圖4至圖13的論述找到用於形成圖14B、圖14C、圖14D、圖14E、圖14F以及圖14G中所繪示的結構的製程及材料的細節。在圖14A、圖14B、圖14C以及圖14D中的每一者中，在襯墊50中繪製虛線，其指示襯墊50可為單層襯墊或可為包含子襯墊50A及子襯墊50B的雙層襯墊。此外，襯墊50A的底部可低於各別襯墊50B的底部、與各別襯墊50B的底部齊平或高於各別襯墊50B的底部。在圖14A中，襯墊50具 有與半導體基底24的頂部表面24T齊平的底端50bot。當介電襯墊50具有兩個子襯墊50A及子襯墊50B時，子襯墊50A及子襯墊50B中的一者具有與頂部表面24T齊平的底端50bot，而所述子襯墊50A及子襯墊50B中的另一者的底端50bot可高於半導體基底24的頂部表面24T、低於半導體基底24的頂部表面24T或與半導體基底24的頂部表面24T齊平。圖14B示出襯墊50(或子襯墊50A及子襯墊50B中的至少一者)的底端50bot高於頂部表面24T。圖14C示出襯墊50(或子襯墊50A及子襯墊50B中的至少一者)的底端低於頂部表面24T。圖14D示出襯墊50(及子襯墊50A以及子襯墊50B)的底端延伸至半導體基底24的底部表面。圖14E示出子襯墊50A的底部高於子襯墊50B的底部。圖14F示出子襯墊50A延伸至與子襯墊50B相同的階層。圖14G示出襯墊50A延伸得低於子襯墊50B。
在上文所論述的實例中，TSV 61的頂端與鈍化層42的頂部表面齊平。根據替代實施例，TSV 61的頂端可位於低於鈍化層42的頂部表面的任何其他階層(只要可適用)。舉例而言，TSV 61的頂部表面可與內連線結構32中的頂部金屬層的頂部表面共面，與內連線結構32中的任何其他介電層的頂部表面共面，與ILD 28的頂部表面共面或與基底24的頂部表面共面。
圖15示出TSV 61的平面圖。根據一些實施例，襯墊50A及襯墊5B以及介電襯墊52中的每一者形成環，所述環可具有圓形形狀、多邊形形狀(諸如六邊形形狀或八邊形形狀)或類似者。金屬晶種層54(在包含與導電材料56的材料不同的材料的情況下)可為可區分的。
圖16示出根據一些實施例的TSV 61及襯墊50以及襯墊52。襯墊50(及子層50A以及子層50B)的底端可具有逐漸減小的厚度，其中上部部分比各別底部部分厚。如前文所提及，歸因於製程變化，因此襯墊50的不同部分可延伸至不同階層。此外，可存在或可不存在襯墊50的與襯墊50的上部部分分離以形成離散島的一些部分50'。
圖17至圖19示出形成封裝81(圖19)的中間階段，所述封裝81在其中包含元件22。應瞭解，示意性地示出元件22，且可參考上文所陳述的揭露內容找到元件22的細節(諸如TSV的襯墊)。參考圖17，將元件22接合至元件82。接合可經由混合接合執行，其中介電層71及電連接件(導電區)70分別接合至元件82的表面介電層84及接合墊86。元件82可為元件晶粒、封裝基底、中介物、封裝或類似者。
圖18示出在對半導體基底24執行背面磨削製程之後且在經由蝕刻使半導體基底24凹陷之後的結構。因此，TSV 61突出得高於半導體基底24的背表面。接下來，如圖19中所繪示，沉積介電層72，隨後進行平坦化製程以使介電層72及TSV 61的頂部表面齊平。接著形成間隙填充區90，所述間隙填充區90可由模製化合物、氮化矽、氧化矽或類似者或其組合形成或包括模製化合物、氮化矽、氧化矽或類似者或其組合。接著，包含電連接件78的內連線結構92形成於元件22及間隙填充區90上方。內連線結構92經由TSV 61電性連接至元件82。
本揭露的實施例具有一些有利特徵。藉由形成用於穿孔的多於一個介電襯墊，各別元件的電效能更加穩定。襯墊可選擇性 地形成於TSV的一些部分(諸如不在半導體基底中的部分)的側壁上，使得可減少寄生電容。
根據本揭露的一些實施例，一種方法包括：在半導體基底上方形成多個介電層；蝕刻多個介電層及半導體基底以形成開口；沉積延伸至開口中的第一襯墊；在第一襯墊上方沉積第二襯墊，其中第二襯墊延伸至開口中；將導電材料填充至開口中以形成穿孔；以及在半導體基底的相對側上形成導電特徵，其中導電特徵經由穿孔電性互連。在實施例中，沉積第一襯墊使用非保形沉積方法來執行。在實施例中，沉積第二襯墊使用保形沉積方法來執行。在實施例中，將第一襯墊沉積為具有高於開口的第二底部的第一底部。在實施例中，第一底部與半導體基底的頂部表面齊平。在實施例中，第一底部高於半導體基底的頂部表面。在實施例中，第一底部低於半導體基底的頂部表面。在實施例中，沉積第一襯墊包括沉積導電襯墊，且沉積第二襯墊包括沉積介電襯墊。在實施例中，沉積第一襯墊包括沉積氮化矽，且沉積第二襯墊包括沉積氧化矽。在實施例中，沉積第一襯墊包括沉積碳化矽，且沉積第二襯墊包括沉積氧化矽。
根據本揭露的一些實施例，一種結構包括：半導體基底；多個介電層，位於半導體基底上方；第一導電特徵，位於多個介電層上方；第二導電特徵，位於半導體基底之下；穿孔，穿透半導體基底及多個介電層，其中穿孔電性互連第一導電特徵與第二導電特徵；第一襯墊，包圍穿孔；以及第二襯墊，包圍第一襯墊，其中第二襯墊具有比第一襯墊更高的密度。在實施例中，第一襯墊與穿孔的頂部部分實體接觸，且第二襯墊與穿孔的底部部分實體接觸。 在實施例中，第二襯墊的底端與半導體基底的頂部表面齊平。在實施例中，第二襯墊的底端高於半導體基底的頂部表面。在實施例中，第二襯墊的底端低於半導體基底的頂部表面。在實施例中，第一襯墊包括氧化矽，且第二襯墊包括氮化矽。在實施例中，第二襯墊包括第一子層及包圍第一子層的第二子層，且其中第一子層及第二子層的底端位於不同階層。
根據本揭露的一些實施例，一種結構包括晶粒。晶粒包括：半導體基底；多個低k介電層，位於半導體基底上方；穿孔，穿透半導體基底及多個低k介電層；第一襯墊，包圍穿孔，其中第一襯墊延伸至穿孔的頂端及底端兩者；第二襯墊，包圍第一襯墊，其中第二襯墊比穿孔短；第一電連接件，位於半導體基底上方且位於晶粒的頂部表面處；以及第二電連接件，位於半導體基底之下且位於晶粒的底部表面處，其中第一電連接件及第二電連接件經由穿孔電性互連。在實施例中，第二襯墊比第一襯墊緻密。在實施例中，第二襯墊比第一襯墊薄。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
200:製程流程
202、204、206、208、210、212、214、216、218、220、222、224、226:製程

Claims (7)

  1. 一種半導體結構的形成方法，包括：在半導體基底上方形成多個介電層；蝕刻所述多個介電層及所述半導體基底以形成開口；沉積延伸至所述開口中的第一襯墊，其中沉積所述第一襯墊是使用非保形沉積方法來執行；在所述第一襯墊上方沉積第二襯墊，其中所述第二襯墊延伸至所述開口中；將導電材料填充至所述開口中以形成穿孔；以及在所述半導體基底的相對側上形成導電特徵，其中所述導電特徵經由所述穿孔電性互連。
  2. 如請求項1所述的方法，其中所述沉積所述第二襯墊是使用保形沉積方法來執行。
  3. 如請求項1所述的方法，其中所述第一襯墊的底部高於所述開口的底部。
  4. 如請求項1所述的方法，其中所述沉積所述第一襯墊包括沉積導電襯墊，且所述沉積所述第二襯墊包括沉積介電襯墊。
  5. 一種半導體結構，包括：半導體基底；多個介電層，位於所述半導體基底上方；第一導電特徵，位於所述多個介電層上方；第二導電特徵，位於所述半導體基底之下；穿孔，穿透所述半導體基底及所述多個介電層，其中所述穿 孔電性互連所述第一導電特徵與所述第二導電特徵；第一襯墊，包圍所述穿孔；以及第二襯墊，包圍所述第一襯墊，其中所述第二襯墊具有比所述第一襯墊更高的密度，其中所述第二襯墊包括第一子層及包圍所述第一子層的第二子層，且其中所述第一子層及所述第二子層的底端位於不同階層，且所述第一子層的側壁與所述第二子層的側壁直接接觸。
  6. 一種半導體結構，包括：晶粒，包括：半導體基底；多個低k介電層，位於所述半導體基底上方；高k介電層，位於所述半導體基底與所述多個低k介電層之間，其中所述高k介電層具有比所述多個低k介電層更高的k值；穿孔，穿透所述半導體基底、所述高k介電層及所述多個低k介電層；第一襯墊，包圍所述穿孔，其中所述第一襯墊延伸至所述穿孔的頂端及底端兩者，且覆蓋所述多個低k介電層以及所述高k介電層；第二襯墊，包圍所述第一襯墊，其中所述第二襯墊比所述穿孔以及所述第一襯墊短，且所述第二襯墊覆蓋所述多個低k介電層且暴露出所述高k介電層；第一電連接件，位於所述半導體基底上方且位於所述晶粒的頂部表面處；以及 第二電連接件，位於所述半導體基底之下且位於所述晶粒的底部表面處，其中所述第一電連接件及所述第二電連接件經由所述穿孔電性互連。
  7. 如請求項6所述的半導體結構，其中所述第二襯墊比所述第一襯墊薄。
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