KR102135707B1 - 패키지 형성을 위한 프로세스 제어 - Google Patents

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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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Abstract

방법은 제1 디바이스 다이 및 제2 디바이스 다이를 제3 디바이스 다이에 본딩하는 단계, 제1 디바이스 다이와 제2 디바이스 다이 사이에 연장되는 복수의 갭 채움 층들을 형성하는 단계, 및 복수의 갭 채움 층들 내의 제1 유전체 층을 에칭하여 개구를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계를 포함한다. 복수의 갭 채움 층들 내의 제1 에칭 스탑 층은 제1 에칭 프로세스를 멈추는데 사용된다. 개구는 그 후 제1 에칭 스탑 층을 관통하여 연장된다. 제1 에칭 스탑 층 아래에 놓이는 제2 유전체 층을 관통하여 개구를 연장시키기 위해 제2 에칭 프로세스가 수행된다. 제2 에칭 프로세스는 복수의 갭 채움 층들 내의 제2 에칭 스탑 층 상에서 멈춘다. 방법은 제2 에칭 스탑 층을 관통하여 개구를 연장시키는 단계, 및 쓰루 비아를 형성하기 위해 도전성 재료로 개구를 채우는 단계를 더 포함한다.

Description

패키지 형성을 위한 프로세스 제어{PROCESS CONTROL FOR PACKAGE FORMATION}
이 출원은 다음의 가출원된 미국 특허 출원의 우선권을 주장한다: "Process Control for SoIC Formation"라는 제목으로 2017년 11월 15일자로 출원된 출원 번호 제62/586,305호(이 출원은 인용에 의해 본 명세서에 포함됨).
집적 회로들의 패키지들은 점점 더 복잡해지고 있으며, 더 많은 기능들을 얻기 위해 더 많은 디바이스 다이들이 동일한 패키지에 패키징된다. 예를 들어, 동일한 패키지 내에 프로세서들 및 메모리 큐브들과 같은 복수의 디바이스 다이들을 포함하도록 패키지 구조물이 개발되었다. 패키지 구조물은 상이한 기술들을 사용하여 형성되고 상이한 기능들을 갖는 디바이스 다이들을 동일한 디바이스 다이에 본딩하여 시스템을 형성할 수 있다. 이것은 제조 비용을 절약하고 디바이스 성능을 최적화할 수 있다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 13은 몇몇 실시예들에 따른 패키지의 제조에 있어서의 중간 단계들의 단면도들이다.
도 14는 몇몇 실시예들에 따른 패키지의 단면도를 예시한다.
도 15 및 도 16은 몇몇 실시예들에 따른 부가적인 패키지 구조물을 임베딩한 패키지들의 단면도들을 예시한다.
도 17은 몇몇 실시예들에 따른 패키지 구조물을 형성하기 위한 프로세스 흐름을 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제 2 피처 상의 또는 제 2 피처 위의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "아래 놓인", "아래에", "하부에", "위에 놓인", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 예시적인 실시예들에 따른 패키지 및 그 형성 방법이 제공된다. 패키지를 형성하는 중간 스테이지들이 몇몇 실시예들에 따라 예시된다. 몇몇 실시예들의 몇몇 변형들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1 내지 도 13은 본 개시물의 몇몇 실시예들에 따른 패키지의 형성에 있어서의 중간 스테이지들의 단면도들을 예시한다. 도 1 내지 도 13에 도시된 단계들은 또한 도 17에 도시 된 프로세스 흐름(200)에 개략적으로 반영된다.
도 1은 웨이퍼(2)의 형성에 있어서의 단면도를 예시한다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(202)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 웨이퍼(2)는 트랜지스터들 및/또는 다이오드들과 같은 능동 디바이스들, 및 가능하게는 커패시터들, 인덕터들, 저항기들 등과 같은 수동 소자들을 포함하는 디바이스 웨이퍼이다. 디바이스 웨이퍼(2)는 복수의 칩들(4)을 포함할 수 있으며, 칩들(4) 중 하나가 예시된다. 칩들(4)은 대안적으로 이하에서 (디바이스) 다이들로 지칭된다. 본 개시물의 몇몇 실시예들에 따르면, 디바이스 다이(4)는 중앙 처리 장치(CPU, Central Processing Unit) 다이, 마이크로 제어 유닛(MCU, Micro Control Unit) 다이, 입출력(IO, input-output) 다이, 베이스밴드(BB, BaseBand) 다이, 또는 애플리케이션 프로세서(AP, Application processor) 다이일 수 있는 로직 다이이다. 디바이스 다이(4)는 또한 동적 랜덤 액세스 메모리(DRAM, Dynamic Random Access Memory) 다이 또는 정적 랜덤 액세스 메모리(SRAM, Static Random Access Memory) 다이와 같은 메모리 다이일 수 있다.
본 개시물의 대안적인 실시예들에 따르면, 패키지 컴포넌트(2)는 수동 디바이스들(능동 디바이스들 없음)을 포함한다. 후속 논의에서, 디바이스 웨이퍼는 예시적인 패키지 컴포넌트(2)로서 논의된다. 본 개시물의 실시예들은 또한 인터포저 웨이퍼들과 같은 다른 타입의 패키지 컴포넌트들에도 적용될 수 있다.
본 개시물의 몇몇 실시예들에 따르면, 예시적인 웨이퍼(2)는 반도체 기판(20) 및 반도체 기판(20)의 상부면에 형성된 피처들을 포함한다. 반도체 기판(20)은 결정질 실리콘, 결정질 게르마늄, 결정질 실리콘 게르마늄, 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V족 화합물 반도체로 형성될 수 있다. 반도체 기판(20)은 또한 벌크 실리콘 기판 또는 실리콘 온 절연체(SOI, Silicon-On-Insulator) 기판일 수 있다. 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역들(미도시)이 반도체 기판(20) 내에 형성되어 반도체 기판(20) 내의 활성 영역들을 격리시킬 수 있다. 도시되지는 않았지만, 쓰루 비아들이 반도체 기판(20) 내로 연장되도록 형성될 수 있으며, 쓰루 비아들은 웨이퍼(2)의 양면 상의 피처들을 전기적으로 상호 커플링하는데 사용된다.
본 개시물의 몇몇 실시예들에 따르면, 웨이퍼(2)는 반도체 기판(20)의 상부면 상에 형성된 집적 회로 디바이스들(22)을 포함한다. 예시적인 집적 회로 디바이스들(22)은 상보성 금속 산화물 반도체(CMOS, Complementary Metal-Oxide Semiconductor) 트랜지스터들, 저항기들, 커패시터들, 다이오드들, 등을 포함할 수 있다. 집적 회로 디바이스들(22)의 세부 사항들은 여기에 예시되지 않는다. 대안적인 실시예들에 따르면, 웨이퍼(2)는 인터포저들을 형성하기 위해 사용되며, 여기서 기판(20)은 반도체 기판 또는 유전체 기판일 수 있다.
층간 유전체(ILD)(24)는 반도체 기판(20) 위에 형성되고 집적 회로 디바이스들(22) 내의 트랜지스터들(미도시)의 게이트 스택들 사이의 공간을 채운다. 몇몇 예시적인 실시예들에 따르면, ILD(24)는 포스포 실리케이트 유리(PSG, Phospho Silicate Glass), 보로 실리케이트 유리(BSG, Boro Silicate Glass), 붕소 도핑된 포스포 실리케이트 유리(BPSG, Boron-Doped Phospho Silicate Glass), 불소 도핑된 실리케이트 유리(FSG, Fluorine-Doped Silicate Glass), 테트라 에틸 오르소 실리케이트(TEOS, Tetra Ethyl Ortho Silicate) 등으로 형성된다. ILD(24)는 스핀 코팅, 유동성 화학 기상 증착(FCVD, Flowable Chemical Vapor Deposition), 화학 기상 증착(CVD) 등을 사용하여 형성될 수 있다. 본 개시물의 몇몇 실시예들에 따르면, ILD(24)는 플라즈마 강화 화학 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition), 저압 화학 기상 증착(LPCVD, Low Pressure Chemical Vapor Deposition) 등과 같은 성막 방법을 사용하여 형성된다.
콘택 플러그들(28)은 ILD(24)에 형성되고, 집적 회로 디바이스들(22)을 위에 놓인 금속 라인들 및 비아들에 전기적으로 연결하는데 사용된다. 본 개시물의 몇몇 실시예들에 따르면, 콘택 플러그들(28)은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈륨 질화물, 이들의 합금들 및/또는 이들의 다중 층들로부터 선택된 도전성 재료로 형성된다. 콘택 플러그들(28)의 형성은 ILD(24) 내에 콘택 개구들을 형성하는 단계, 콘택 개구들에 도전성 재료(들)를 채우는 단계, 및 콘택 플러그들(28)의 상부면들을 ILD(24)의 상부면들과 같은 높이로 하기 위해 평탄화(예컨대, 화학 기계적 연마(CMP, Chemical Mechanical Polish) 프로세스)를 수행하는 단계를 포함할 수 있다.
ILD(24) 및 콘택 플러그들(28) 위에 상호연결 구조물(30)이 상주한다. 상호연결 구조물(30)은 유전체 층(32)에 형성된 금속 라인들(34) 및 비아들(36)을 포함한다. 유전체 층(32)은 대안적으로 이하에서 금속간 유전체(IMD, Inter-Metal Dielectric) 층들(32)로 지칭된다. 본 개시물의 몇몇 실시예들에 따르면, 유전체 층들(32) 중 적어도 하부 유전체 층은 약 3.0, 약 2.5, 또는 심지어 더 낮은 유전 상수(k-값)를 갖는 로우-k 유전체 재료로 형성된다. 유전체 층들(32)은 블랙 다이아몬드(Applied Materials의 등록 상표), 탄소 함유 로우-k 유전체 재료, 수소 실라스퀴옥산(HSQ, Hydrogen SilsesQuioxane), 메틸 실세스퀴옥산(MSQ, Methyl SilsesQuioxane) 등으로 형성될 수 있다. 본 개시물의 대안적인 실시예들에 따르면, 유전체 층들(32)의 일부 또는 전부는 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 카보나이트라이드(SiCN), 실리콘 옥시-카보-질화물(SiOCN) 등과 같은 비 로우-k 유전체 재료들로 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 유전체 층(32)의 형성은 포로겐-함유 유전체 재료를 성막하는 단계, 및 그 후 경화 프로세스를 수행하여 포로겐을 제거하는 단계를 포함하고, 따라서 나머지 유전체 층들(32)은 다공성이다. 실리콘 탄화물, 실리콘 질화물 등으로 형성될 수 있는 에칭 스탑 층들(미도시)은 IMD 층들(32) 사이에 형성되고, 간략화를 위해 도시되지 않는다.
금속 라인들(34) 및 비아들(36)이 유전체 층들에 형성된다. 동일한 레벨에 있는 금속 라인들(34)은 이하에서 금속 층으로 총칭된다. 본 개시물의 몇몇 실시예들에 따라, 상호연결 구조물(30)은 비아들(36)을 통해 상호연결되는 복수의 금속 층들을 포함한다. 금속 라인들(34) 및 비아들(36)은 구리 또는 구리 합금들로 형성될 수 있으며, 이들은 또한 다른 금속들로 형성될 수도 있다. 형성 프로세스는 단일 다마신 및 이중 다마신 프로세스를 포함할 수 있다. 예시적인 단일 다마신 프로세스에서, 트렌치가 먼저 유전체 층들(32) 중 하나에 형성되고, 이어서 트렌치이 도전성 재료로 채워진다. 그 후, IMD 층의 상부면보다 높은 도전성 재료의 초과 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행되어, 트렌치 내에 금속 라인을 남긴다. 이중 다마신 프로세스에서, 트렌치 및 비아 개구 모두가 IMD 층에 형성되고, 비아 개구는 트렌치 아래 놓여 트렌치에 연결된다. 도전성 재료는 그 후 트렌치 및 비아 개구에 채워져 각각 금속 라인 및 비아를 형성한다. 도전성 재료는 확산 배리어 층, 및 확산 배리어 층 위의 구리 함유 금속성 재료를 포함할 수 있다. 확산 배리어 층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
도 1은 본 개시물의 몇몇 실시예들에 따른 표면 유전체 층(38)을 예시한다. 표면 유전체 층(38)은 실리콘 산화물과 같은 비 로우-k 유전체 재료로 형성된다. 표면 유전체 층(38)은 이것이 아래 놓인 로우-k 유전체 층들(있다면)을 유해한 화학 물질 및 수분의 악영향으로부터 격리시키는 기능을 하기 때문에, 대안적으로 패시베이션 층으로 지칭된다. 표면 유전체 층(38)은 또한 실리콘 산화물, 실리콘 질화물, 비도핑된 실리케이트 유리(USG, Undoped Silicate Glass) 등으로 형성될 수 있는 하나 초과의 층을 포함하는 복합 구조물을 가질 수 있다. 디바이스 다이(4)는 또한 알루미늄 또는 알루미늄 구리 패드들, PPI(Post-Passivation Interconnect) 등과 같은 금속 패드들을 포함할 수 있으며, 이는 단순화를 위해 도시되지 않았다.
본드 패드들(40)로 총칭되는 또는 개별적으로 지칭되는 본드 패드들(40A 및 40B)이 표면 유전체 층(38)에 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 본드 패드들(40A, 40B)은 단일 다마신 프로세스를 통해 형성되며, 배리어 층들 및 배리어 층들 위에 형성된 구리 함유 재료를 또한 포함할 수 있다. 본 개시물의 대안적인 실시예들에 따르면, 본드 패드들(40A, 40B)은 이중 다마신 프로세스를 통해 형성될 수 있다.
본 개시물의 몇몇 실시예들에 따르면, 웨이퍼(2) 내에는 폴리머 층과 같은 유기 유전체 재료가 없다. 유기 유전체 층들은 통상적으로 10 ppm/C° 이상과 같은 높은 열 팽창 계수(CTE, Coefficients of Thermal Expansion)들을 갖는다. 이것은 약 3 ppm/C°인 실리콘 기판(예컨대, 기판(20))의 CTE보다 상당히 크다. 따라서, 유기 유전체 층들은 웨이퍼(2)의 휨을 야기하는 경향이 있다. 웨이퍼(2) 내의 유기 재료들을 포함하지 않는 것은 유리하게 웨이퍼(2) 내의 층들 사이의 CTE 미스매치를 감소시키고, 휨의 감소를 초래한다. 또한, 웨이퍼(2) 내에 유기 재료들을 포함하지 않는 것은, 미세-피치 금속 라인들(도 10의 72와 같은) 및 고밀도 본드 패드들을 형성시키고, 라우팅 능력의 향상을 초래한다.
상부면 유전체 층(38) 및 본드 패드들(40)은 상부면들이 동일 평면 상에 있도록 평탄화되며, 이는 본드 패드들(40)의 형성 시 CMP로 인해 초래될 수 있다.
다음에, 도 2에 도시된 바와 같이, 디바이스 다이들(42A 및 42B)은 웨이퍼(2)에 본딩된다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(204)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 디바이스 다이들(42A 및 42B) 각각은 CPU 다이, MCU 다이, IO 다이, 베이스밴드 다이, 또는 AP 다이일 수 있는 로직 다이일 수 있다. 디바이스 다이들(42A 및 42B)은 메모리 다이들을 포함할 수 있다. 디바이스 다이들(42A 및 42B)은 상기 나열된 타입들로부터 선택된 상이한 타입의 다이들일 수 있다. 또한, 디바이스 다이들(42A 및 42B)은 45㎚ 기술, 28㎚ 기술, 20㎚ 기술 등과 같은 상이한 기술들을 이용하여 형성될 수 있다. 또한, 디바이스 다이들(42A, 42B) 중 하나는 디지털 회로 다이일 수 있고, 다른 하나는 아날로그 회로 다이일 수 있다. 다이들(4, 42A, 42B)은 조합하여 시스템으로서 기능한다. 시스템의 기능들 및 회로들을 다이들(4, 42A, 및 42B)과 같은 상이한 다이들로 분할하는 것은 이들 다이들의 형성을 최적화할 수 있고, 제조 비용의 감소를 초래할 수 있다.
디바이스 다이들(42A, 42B)은 각각 실리콘 기판일 수 있는 반도체 기판들(44A 및 44B)을 포함한다. 때때로 쓰루 반도체 비아들 또는 쓰루 비아들로 지칭되는 쓰루 실리콘 비아들(TSV, Through-Silicon Via)(46A 및 46B)은 각각 반도체 기판들(44A 및 44B)을 관통하도록 형성된다. TSV들(46A 및 46B)은 반도체 기판들(44A 및 44B)의 앞면(예시된 하단면) 상에 형성된 디바이스들 및 금속 라인들을 배면에 연결하는데 사용된다. 또한, 디바이스 다이들(42A 및 42B)은 각각 디바이스 다이들(42A 및 42B) 내의 능동 디바이스들 및 수동 디바이스들에 연결하기 위한 상호연결 구조물들(48A 및 48B)을 포함한다. 상호연결 구조물들(48A 및 48B)은 금속 라인들 및 비아들(미도시)을 포함한다.
디바이스 다이(42A)는 디바이스 다이(42A)의 예시된 하부면에서 본드 패드들(50A) 및 유전체 층(52A)을 포함한다. 본드 패드들(50A)의 하부면들은 유전체 층(52A)의 하부면과 동일 평면 상에 있다. 디바이스 다이(42B)는 예시된 하부면에서 본드 패드들(50B) 및 유전체 층(52B)을 포함한다. 본드 패드들(50B)의 하부면들은 유전체 층(52B)의 하부면과 동일 평면 상에 있다. 본 개시물의 몇몇 실시예들에 따르면, 다이들(42A 및 42B)과 같은 모든 디바이스 다이들은 중합체와 같은 유기 유전체 재료들이 없다.
본딩은 하이브리드 본딩을 통해 달성될 수 있다. 예를 들어, 본드 패드들(50A 및 50B)은 금속 대 금속 직접 본딩을 통해 본드 패드들(40A)에 본딩된다. 본 개시물의 몇몇 실시예들에 따라, 금속 대 금속 직접 본딩은 구리 대 구리 직접 본딩이다. 또한, 유전체 층들(52A 및 52B)은 예를 들어, 생성된 Si-O-Si 결합으로 표면 유전체 층(38)에 본딩된다.
하이브리드 본딩을 달성하기 위해, 디바이스 다이들(42A 및 42B)은 먼저 다이(4)에 대고 디바이스 다이들(42A 및 42B)을 가볍게 가압함으로써 유전체 층(38) 및 본드 패드들(40A)에 사전 본딩된다. 2 개의 디바이스 다이들(42A 및 42B)이 예시되어 있지만, 하이브리드 본딩은 웨이퍼 레벨에서 수행될 수 있으며, 디바이스 다이들(42A 및 42B)을 포함하는 예시된 다이 그룹들과 동일한 복수의 디바이스 다이 그룹들은 사전 본딩되고, 행들 및 열들로 배열된다.
모든 디바이스 다이들(42A 및 42B)이 사전 본딩된 후, 어닐링이 수행되어 본드 패드들(40A) 및 대응하는 위에 놓인 본드 패드들(50A 및 50B) 내의 금속들의 상호 확산을 야기한다. 어닐링 온도는 약 200 ℃ 내지 약 400 ℃ 의 범위일 수 있고, 몇몇 실시예들에 따라 약 300 ℃ 내지 약 400 ℃ 의 범위일 수 있다. 어닐링 시간은 약 1.5 시간 내지 약 3.0 시간의 범위일 수 있고, 몇몇 실시예들에 따라 약 1.5 시간 내지 약 2.5 시간의 범위일 수 있다. 하이브리드 본딩을 통해, 금속간 확산에 의해 야기되는 직접 금속 본딩을 통해 본드 패드들(50A 및 50B)이 대응 본드 패드들(40A)에 본딩된다. 본드 패드들(50A 및 50B)은 대응 본드 패드들(40A)과 구별 가능한 인터페이스들을 형성할 수 있다.
유전체 층(38)은 또한 유전체 층들(52A 및 52B)에도 본딩되고, 그들 사이에 본드들이 형성된다. 예를 들어, 유전체 층들(38 및 52A/52B) 중 하나의 유전체 층의 원자들(예컨대, 산소 원자들)는 유전체 층들(38 및 52A/52B) 중 다른 하나의 유전체 층의 원자들(예컨대, 실리콘 원자들)과 화학 결합 또는 공유 결합을 형성한다. 유전체 층들(38 및 52A/52B) 사이에 결과적인 결합들은 유전체-유전체 결합들이다. 본드 패드들(50A 및 50B)은 각각의 본드 패드들(40A)의 사이즈보다 크거나, 그와 동일하거나, 그보다 작은 사이즈들을 가질 수 있다. 이웃한 디바이스 다이들(42A 및 42B) 사이에 갭들(53)이 남겨진다.
도 2를 더 참조하면, 예를 들어, 약 15 ㎛ 내지 약 30 ㎛의 두께로 디바이스 다이들(42A 및 42B)을 씨닝하기 위해 후면 연삭이 수행될 수 있다. 도 2는 각각 후면 연삭 이전의 디바이스 다이들(42A 및 42B)의 배면인 파선들(44A-BS1 및 44B-BS1)을 개략적으로 예시한다. 44A-BS2 및 44B-BS2는 각각 후면 연삭 이후의 디바이스 다이들(42A 및 42B)의 후면들이다. 디바이스 다이들(42A 및 42B)의 씨닝을 통해, 갭 채움을 수행하기 위하여 이웃한 디바이스 다이들(42A 및 42B) 사이의 갭들(53)의 종횡비가 감소된다. 그렇지 않은 경우, 갭 채움은 그렇지 않고 높은 갭들(53)의 종횡비로 인해 어려울 수 있다. 후면 연삭 후, TSV들(46A 및 46B)이 노출될 수 있다. 대안적으로, TSV들(46A 및 46B)은 이 때 드러나지 않으며, TSV들(46A 및 46B)을 커버하는 기판의 얇은 층이 있을 때 후면 연삭은 중단된다. 이들 실시예들에 따라, TSV들(46A 및 46B)은 도 4에 도시된 단계들에서 드러날 수 있다. 갭들(53)의 종횡비가 갭 채움을 위해 너무 높지 않은 다른 실시예에 따르면, 후면 연삭은 스킵된다.
도 3은 유전체 층들 및 아래에 놓인 에칭 스탑 층들을 포함하는 복수의 갭 채움 층들의 형성을 예시한다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(206)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 갭 채움 층들은 에칭 스탑 층(54), 에칭 스탑 층(54) 위에 있고 에칭 스탑 층(54)과 접촉하는 유전체 층(56), 유전체 층(56) 위에 있고 유전체 층(56)과 접촉하는 에칭 스탑 층(58), 에칭 스탑 층(58) 위에 있고 에칭 스탑 층(58)과 접촉하는 유전체 층(60)을 포함한다. 층들(54, 56 및 58)은 순차적으로 성막될 수 있고, 원자 층 증착(ALD) 또는 화학 기상 증착(CVD)과 같은 컨포멀한 성막 방법들을 사용하여 성막될 수 있다.
에칭 스탑 층(54)은 디바이스 다이들(42A 및 42B)의 측벽들과 유전체 층(38)의 상부면들 및 본드 패드들(40B)에 대한 우수한 접착력을 갖는 유전체 재료로 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 에칭 스탑 층(54)은 실리콘 질화물과 같은 질화물 함유 재료로 형성된다. 에칭 스탑 층(54)의 두께(T1)(T1A 및 T1B를 포함함)는 약 500Å 내지 약 1,000Å의 범위일 수 있다. 설명 전반에 걸쳐 언급된 값들은 예시들이며, 상이한 값들이 사용될 수도 있다는 것을 알 것이다. 에칭 스탑 층(54)은 디바이스 다이들(42A 및 42B)의 측벽들 상에서 연장되고 그 측벽들과 접촉한다. 에칭 스탑 층(54)은 예를 들어 수평 부분들의 두께(T1A) 및 수직 부분들의 두께(T1B)가 실질적으로 서로 동일한, 예를 들어 차이(T1A-T1B)가 양 두께들(T1A 및 T1B)의 약 20 퍼센트보다 작거나 또는 약 10 퍼센트보다 작은 절대 값을 갖는, 컨포멀한 층일 수 있다.
유전체 층(56)은 에칭 스탑 층(54)의 재료와 상이한 재료로 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 유전체 층(56)은 실리콘 산화물로 형성되고, 이는 TEOS로 형성될 수도 있는 반면, 실리콘 탄화물, 실리콘 산질화물, 실리콘 옥시-카보-나이트라이드 등과 같은 다른 유전체 재료들이 또한 유전체 층(56)과 에칭 스탑 층(54) 사이에 적합한 에칭 선택도(예를 들어, 약 50보다 높은)가 존재할 때 사용될 수 있다. 에칭 선택도는 후속 프로세스에서 유전체 층(56)을 에칭할 때의 유전체 층(56)의 에칭 레이트 대 에칭 스탑 층(54)의 에칭 레이트의 비율이다. 유전체 층(56)의 두께(T2)는 약 15 kÅ(1.5 μm) 내지 약 6 kÅ(2.5 μm) 의 범위일 수 있다. 유전체 층(56)은 또한 수평 부분들 및 수직 부분들의 두께가 서로 실질적으로 동일한, 컨포멀한 층일 수 있다.
에칭 스탑 층(58)은 유전체 층(56)의 재료와 상이한 재료로 형성된다. 에칭 스탑 층(58) 및 에칭 스탑 층(54)의 재료들은 서로 동일하거나 서로 상이할 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 에칭 스탑 층(58)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 옥시-카보-나이트라이드 등으로 형성된다. 에칭 스탑 층(58)의 두께(T3)는 약 3 kÅ 내지 약 5kÅ 의 범위일 수 있다. 에칭 스탑 층(58)은 또한 수평 부분들 및 수직 부분들의 두께가 서로 실질적으로 동일한, 컨포멀한 층일 수 있다. 유전체 층(56)의 두께(T3)는 또한 두께 T4(도 4)가 각각 두께(T1)보다 크큰지, 같은지, 또는 작은지 여부에 따라 에칭 스탑 층(54)의 두께(T1)보다 크거나, 같거나, 또는 작을 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 두께(T2)가 두께(T4)(도 4)보다 작고 개구(66)의 에칭이 에칭 스탑 층(58) 상에서 동기화되었기 때문에, 에칭 스탑 층(54)의 두께(T1)는 에칭 스탑 층(54)의 에칭 스탑 능력을 희생시키지 않고 에칭 스탑 층(58)의 두께(T3)보다 작을 수 있다.
유전체 층(60)은 에칭 스탑 층(58)의 재료와 상이한 재료로 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 유전체 층(60)은 실리콘 산화물로 형성되고, 이는 TEOS로 형성될 수도 있는 반면, 실리콘 탄화물, 실리콘 산질화물, 실리콘 옥시-카보-나이트라이드, PSG, BSG, BPSG 등과 같은 다른 유전체 재료가 또한 유전체 층(60)과 에칭 스탑 층(58) 사이에 적합한 에칭 선택도(예를 들어, 약 50보다 높은)가 존재할 때 사용될 수 있다. 에칭 선택도는 후속 프로세스에서 유전체 층(60)을 에칭할 때의 유전체 층(60)의 에칭 레이트 대 에칭 스탑 층(58)의 에칭 레이트의 비율이다. 유전체 층(60)은 CVD, 고밀도 플라즈마 화학 기상 증착(HDPCVD, High-Density Plasma Chemical Vapor Deposition), 유동성 화학 기상 증착(CVD), 스핀 온 코팅(spin-on coating) 등을 사용하여 형성될 수 있다. 유전체 층(60)은 나머지 갭들(53)(도 2)을 완전히 채우며, 시임 및 보이드가 유전체 층(60)에서 생성되지 않는다.
도 4를 참조하면, 갭 채움 층들(60, 58, 56 및 54)의 초과 부분들을 제거하기 위해 CMP 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행되어, 디바이스 다이들(42A 및 42B)이 노출된다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(208)로서 예시된다. 또한, 쓰루 비아들(46A 및 46B)이 노출된다. 층들(54, 56, 58 및 60)의 나머지 부분들은 (갭 채움) 격리 영역들(65)로 총칭된다. 유전체 층(60)의 결과적인 두께(T4)는 격리 영역들(65)의 높이(H1)의 약 60 퍼센트 내지 약 90 퍼센트의 범위일 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 격리 영역들(65)의 높이(H1)는 약 18㎛보다 크며, 약 20㎛ 내지 약 30㎛ 의 범위일 수 있다.
도 5는 개구들(66)을 형성하기 위한 유전체 층(60)의 에칭을 예시한다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(210)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 포토레지스트(68)가 형성되고 패터닝되며, 패터닝된 포토레지스트(68)를 에칭 마스크로서 사용하여 유전체 층(60)이 에칭된다. 따라서, 개구들(66)이 형성되고, 에칭 스탑 층으로서 작용하는 에칭 스탑 층(58)까지 아래로 연장된다. 본 개시물의 몇몇 실시예들에 따르면, 유전체 층(60)은 산화물을 포함하고, 에칭은 건식 에칭을 통해 수행될 수 있다. 에칭 가스는 NF3와 NH3의 혼합물, 또는 HF와 NH3의 혼합물을 포함할 수 있다. 에칭 상단 층(58)을 사용하여 개구들(66)을 형성하기 위한 에칭을 중단시키는 것은, 동일한 웨이퍼(2)상의 다수의 개구들(66)의 하향 진행이 동일한 중간 레벨에서 동기화되도록 하여, 보다 빠르게 에칭된 개구들이 다시 아래쪽으로 연장되기 전에, 보다 느리게 에칭된 개구들을 기다릴 것이다.
웨이퍼(2)는 상이한 개구들(66)로 하여금 상이한 레벨들로 연장되도록 하기에 충분히 클 수 있는 휨을 갖는다는 것을 알 수 있다. 격리 영역들의 높이(H1)가 (격리 영역들(65)의 재료 및 기술과 같은 다양한 인자들에 의해 영향을 받는) 특정 값보다 큰 경우, 개구들(66)을 형성하기 위한 에칭은, 단일 유전체 층 및 단일 에칭 스탑 층이 형성되고, 몇몇 개구들이 에칭 스탑 층에 도달할 수 있지만 몇몇 다른 개구들은 에칭 스탑 층에 도달할 수 없는 경우에 문제를 경험한다. 결과적으로, 단일 에칭 스탑 층에 도달하여 관통하지 못하는 개구들 내에 형성된 비아들이 개방 회로를 형성할 것이기 때문에, 비아-개구 문제가 초래된다. 이 문제는 다른 문제들로 이어질 수 있기 때문에 오버 에칭 시간을 증가시킴으로써 해결될 수 없다. 본 개시물의 몇몇 실시예들에 따르면, 유전체 층(60)의 두께(T4)가 높이(H1)보다 작도록, 2 개의 에칭 스탑 층들(54 및 58)과 2 개의 유전체 층들(56 및 60)이 형성된다. 두께(T4)는 유전체 층(60)의 에칭이 대응 프로세스 윈도우 내에 들어가도록 선택되고, 모든 개구들(66)은 에칭 스탑 층(58)의 상단에 도달할 수 있다.
도 6을 참고하면, 에칭 스탑 층(58)이 에칭되어, 개구들(66)은 유전체 층(56)까지 아래로 연장된다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(212)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 에칭 스탑 층(58)은 실리콘 질화물을 포함하고, 에칭은 건식 에칭을 통해 수행된다. 에칭 가스는 CF4, O2, 및 N2의 혼합물, NF3 및 O2의 혼합물, SF6, 또는 SF6 및 O2의 혼합물을 포함할 수 있다. 에칭 스탑 층(58)과 유전체 층(56) 사이에는 높은 에칭 선택도가 또한 존재하고, 따라서 에칭은 층(58)을 에칭하기 위한 에칭 스탑 층으로서 또한 작용하는 유전체 층(56)상에서 정지한다.
도 7은 유전체 층(56)의 에칭을 위한 에칭 스탑 층으로서 작용하는 에칭 스탑 층(54)까지 아래로 개구들(66)을 추가로 연장시키기 위한 유전체 층(56)의 에칭을 예시한다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(214)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 유전체 층(60)은 산화물을 포함한다. 에칭은 건식 에칭을 통해 수행될 수 있다. 에칭 가스는 NF3와 NH3의 혼합물, 또는 HF와 NH3의 혼합물을 포함할 수 있다.
도 8을 참고하면, 에칭 스탑 층(54)이 추가로 에칭되어, 개구들(66)은 본드 패드들(40B)까지 아래로 연장되고, 본드 패드들(40B)은 개구들(66)에 노출된다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(216)로서 예시된다. 에칭 프로세스는 또한 건식 에칭 프로세스일 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 에칭 스탑 층(54)은 실리콘 질화물로 형성되고, 에칭은 건식 에칭을 사용하여 수행된다. 에칭 가스는 CF4, O2, 및 N2의 혼합물, NF3 및 O2의 혼합물, SF6, 또는 SF6 및 O2의 혼합물을 포함할 수 있다. 그 후, 포토레지스트(68)를 제거한다.
본 개시물의 대안적인 실시예들에 따르면, 동일한 에칭 가스(들)를 사용하는 공통 에칭 프로세스에서 층들(56 및 54)이 에칭되고, 에칭 가스는 층들(56 및 54) 모두를 에칭하도록 선택되고, 층(56)과 에칭 스탑 층(54) 간의 에칭 선택도는 예를 들어, 약 2 내지 약 10의 범위, 또는 약 5 내지 10의 범위에서 비교적 작다. 따라서, 층(54)의 에칭 레이트가 비교적 작더라도, 층(54)이 오버레이 층들보다 얇을 때, 층(54)은 여전히 층(56)을 에칭하기 위한 동일한 에칭 가스를 사용하여 에칭될 수 있다.
도 9는 개구들(66)(도 8)을 채우고 본드 패드들(40B)에 연결되는 쓰루 비아들(70)의 형성을 예시한다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(218)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 쓰루 비아들(70)의 형성은 전기 화학 도금 프로세스 또는 무전해 도금 프로세스와 같은 도금 프로세스를 수행하는 단계를 포함한다. 쓰루 비아들(70)은 텅스텐, 알루미늄, 구리 등과 같은 금속성 재료를 포함할 수 있다. 도전성 배리어 층(예컨대, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등)이 또한 금속성 재료 아래에 형성될 수 있다. 도금된 금속성 재료의 초과 부분들을 제거하기 위해 CMP와 같은 평탄화가 수행되고, 금속성 재료의 나머지 부분들은 쓰루 비아들(70)을 형성한다. 쓰루 비아들(70)은 실질적으로 직선형 및 수직 측벽들을 가질 수 있다. 또한, 쓰루 비아들(70)은 테이퍼된(tapered) 프로파일을 가질 수 있으며, 상단 폭은 각각의 하단 폭보다 약간 더 크다.
대안적인 실시예들에 따르면, TSV들(46A 및 46B)은 디바이스 다이들(42A 및 42B)에 미리 형성되지 않는다. 오히려, 이들은 디바이스 다이들(42A 및 42B)이 다이(4)에 본딩된 후에 형성된다. 예를 들어, 개구들(66)(도 8)의 형성 이전 또는 이후에, 디바이스 다이들(42A 및 42B)은 에칭되어 (예시된 TSV들(46A 및 46B)에 의해 점유된) 부가적인 개구들을 형성한다. 디바이스 다이들(42A 및 42B) 내의 부가적인 개구들 및 개구들(66)은 동시에 채워져 TSV들(46A 및 46B) 및 쓰루 비아들(70)를 관통하여 형성될 수 있다. 결과적인 쓰루 비아들(46A 및 46B)은 도 9에 예시된 바와 같이 각각의 하부 부분들보다 더 넓은 상부 부분들을 가질 수 있다. 반대로, TSV들(46A 및 46B)이 본딩 이전에 미리 형성되는 몇몇 실시예들에 따르면, TSV들(46A 및 46B)은 (파선들(71)에 의해 개략적으로 예시된 바와 같이) 각각의 하단 폭보다 작은 상부 폭을 가질 수 있으며, 이는 쓰루 비아들(70)과 반대이다.
도 10을 참조하면, 재분배 라인(RDL, redistribution line)들(72) 및 유전체 층(74)이 형성된다. 각각의 프로세스는 도 17에 도시된 프로세스 흐름에서 프로세스(220)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 유전체 층(74)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등으로 형성된다. RDL들(72)은 개구들을 형성하기 위해 유전체 층(74)을 에칭하는 단계, 도전성 배리어 층을 개구들에 성막하는 단계, 구리 또는 구리 합금과 같은 금속성 재료를 도금하는 단계, 및 RDL들(72)의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계를 포함하는 다마신 프로세스를 사용하여 형성될 수 있다.
도 11은 패시베이션 층들, 금속 패드들, 및 위에 놓인 유전체 층들의 형성을 예시한다. 패시베이션 층(76)(종종 패시베이션-1으로 지칭됨)은 유전체 층(74) 위에 형성되고, 비아들(78)은 패시베이션 층(76)에 형성되어 RDL들(72)에 전기적으로 연결된다. 금속 패드들(80)은 패시베이션 층(76) 위에 형성되고, 비아들(78)을 통해 RDL들(72)에 전기적으로 커플링된다. 각각의 프로세스는 또한 도 17에 도시된 프로세스 흐름에서 프로세스(220)로서 예시된다. 금속 패드들(80)은 알루미늄 패드들 또는 알루미늄-구리 패드들일 수 있으며, 다른 금속성 재료들이 사용될 수 있다.
도 11에 또한 도시된 바와 같이, 패시베이션 층(82)(때때로 패시베이션 -2로 지칭됨)이 패시베이션 층(76) 위에 형성된다. 패시베이션 층들(76 및 82) 각각은 단일 층 또는 복합 층일 수 있고, 비-다공성 재료로 형성될 수 있다. 본 개시물의 몇몇 실시예들에 따라, 패시베이션 층들(76 및 82) 중 하나 또는 둘 모두는 실리콘 산화물 층(별도로 도시되지 않음) 및 실리콘 산화물 층 위의 실리콘 질화물 층(별도로 도시되지 않음)을 포함하는 복합 층이다. 패시베이션 층들(76 및 82)은 또한 비 도핑된 실리케이트 유리(USG), 실리콘 산질화물 등과 같은 다른 비 다공성 유전체 재료들로 형성될 수 있다.
다음에, 패시베이션 층(82)의 일부 부분들이 금속 패드들(80)의 에지 부분들을 커버하도록 패시베이션 층(82)은 패터닝되고, 금속 패드들(80)의 일부 부분들은 패시베이션 층(82)의 개구들을 통해 노출된다. 폴리머 층(84)이 그 후 형성되고, 그 후 금속 패드들(80)을 노출시키기 우해 패터닝된다. 폴리머 층(84)은 폴리이미드, 폴리벤족사졸(PBO) 등으로 형성될 수 있다.
본 개시물의 몇몇 실시예들에 따르면, 금속 패드들(80) 아래의 구조물은 유기 재료들(예를 들어 폴리머 층들)이 없어, 금속 패드들(80) 아래의 구조물들을 형성하기 위한 프로세스는 디바이스 다이들을 형성하기 위해 사용되는 프로세스를 채택할 수 있으며, 작은 피치들 및 선폭들을 갖는 미세 피치의 RDL들(예컨대, 72)이 가능해진다.
도 12를 참조하면, 금속 시드 층 및 금속 시드 층 위에 패터닝된 마스크 층(미도시)을 형성하는 단계, 및 패터닝된 마스크 층에 PPI들(86)을 도금하는 단계를 포함하는, 포스트 패시베이션 인터커넥트(PPI, Post-Passivation Interconnect)(86)들이 형성된다. 각각의 프로세스는 또한 도 17에 도시된 프로세스 흐름에서 프로세스(220)로서 예시된다. 패터닝된 마스크 층 및 패터닝 된 마스크 층에 의해 중첩된 금속 시드 층의 부분들은 그 후 에칭 프로세스들에서 제거된다. PBO, 폴리이미드 등으로 형성될 수 있는 폴리머 층(88)이 그 후 형성된다.
도 13을 참조하면, UBM(under-bump metallurgies)들(90)이 형성되고, UBM들(90)은 PPI들(86)에 연결되도록 폴리머 층(88) 내로 연장된다. 각각의 프로세스는 또한 도 17에 도시된 프로세스 흐름에서 프로세스(220)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, UBM들(90) 각각은 배리어 층(미도시) 및 배리어 층 위의 시드 층(미도시)을 포함한다. 배리어 층은 티타늄 층, 티타늄 질화물 층, 탄탈륨 층, 탄탈륨 질화물 층, 또는 티타늄 합금 또는 탄탈룸 합금으로 형성된 층일 수 있다. 시드 층의 재료들은 구리 또는 구리 합금을 포함할 수 있다. 은, 금, 알루미늄, 팔라듐, 니켈, 니켈 합금들, 텅스텐 합금들, 크롬, 크롬 합금들, 및 이들의 조합들과 같은 다른 금속들이 또한 UBM들(90)에 포함될 수 있다.
또한 도 13에 도시된 바와 같이, 전기 커넥터들(92)이 형성된다. 각각의 프로세스는 또한 도 17에 도시된 프로세스 흐름에서 프로세스(220)로서 예시된다. UBM들(90) 및 전기 커넥터들(92)을 형성하기 위한 예시적인 형성 프로세스는 블랭킷 UBM 층을 성막하는 단계, 및 마스크(포토레지스트일 수 있음, 미도시)를 형성 및 패터닝하는 단계를 포함하며, 블랭킷 UBM 층의 부분들은 마스크 내의 개구를 통해 노출된다. UBM들(90)의 형성 후에, 예시된 패키지는 도금 용액(미도시)에 배치되고 도금 단계는 UBM들(90) 상에 전기 커넥터들(92)을 형성하도록 수행된다. 본 발명의 예시적인 실시예들에 따르면, 전기 커넥터들(92)은 후속 리플로우 프로세스들에서 용융되지 않는 비-솔더 부품들(미도시)을 포함한다. 비-솔더 부품들은 구리로 형성될 수 있고, 따라서 이하에서 구리 범프들로 지칭되지만, 이들은 다른 비-솔더 재료들로 형성될 수도 있다. 전기 커넥터들(92) 각각은 또한 니켈 층, 니켈 합금, 팔라듐 층, 금 층, 은 층, 또는 이들의 다중 층들로부터 선택된 캡 층(들)(미도시)을 포함할 수 있다. 캡 층(들)은 구리 범프들 위에 형성된다. 전기 커넥터들(92)은 Sn-Ag 합금, Sn-Cu 합금, Sn-Ag-Cu 합금 등으로 형성될 수 있는 솔더 캡들을 더 포함할 수 있으며, 납이 없거나 또는 납을 함유할 수 있다. 선행 단계들에서 형성된 구조물은 합성 웨이퍼(94)로 지칭된다. 다이-소우(die-saw)(singulation) 단계가 합성 웨이퍼(94)에 수행되어, 복합 웨이퍼(94)를 복수의 패키지들(96)로 분리한다. 각각의 프로세스는 또한 도 17에 도시된 프로세스 흐름에서 프로세스(222)로서 예시된다.
도 14는 대안적인 실시예들에 따른 복합 웨이퍼(94) 및 패키지들(96)을 예시한다. 이들 실시예들은 에칭 스탑 층들(62) 및 유전체 층(64)이 추가로 형성되는 것을 제외하고는 도 13에 도시된 실시예들과 유사하다. 이들 실시예들은 격리 영역들(65)의 두께가 너무 두꺼우며 2 개의 에칭 스탑 층들(54 및 58)이 비아 개방 문제를 해결할 수 없을 때 채택된다. 에칭 스탑 층(62)은 에칭 스탑 층들(54 및 58)을 형성하기 위한 유사한 후보 재료들로부터 선택된 재료로 형성될 수 있다. 유전체 층(64)은 유전체 층들(56 및 60)을 형성하기 위한 후보 재료들로부터 선택된 재료로 형성될 수 있다. 따라서 개구들(66)(도 8)의 형성은 에칭을 중단시키기 위해 에칭 스탑 층(62)을 사용하여 유전체 층(64)을 에칭하고 에칭을 중단시키기 위해 유전체 층(60)을 사용하여 에칭 스탑 층(62)을 에칭하기 위한 부가적인 에칭 프로세스를 더 포함한다. 본 개시물의 몇몇 실시예들에 따르면, 층들(64, 62, 60, 58, 및 56) 각각의 에칭은 에칭 스탑 층으로서 각각의 아래 놓인 층을 사용하여 수행된다. 대안적인 실시예들에 따르면, 아래 놓인 유전체 층들(60 및 56) 중 일부 및 대응하는 아래 놓인 에칭 스탑 층들(58 및 54)이 공통 프로세스들을 공유할 수 있는 반면, 층들(64 및 62) 각각의 에칭은 층들(62 및 60) 상에서 각각 중단된다. 예를 들어, 층들(60 및 58)은 공통 에칭 가스를 사용하여 공통 에칭 프로세스를 공유할 수 있고(또는 공유하지 않을 수 있고), 에칭은 에칭 스탑 층으로서 작용하는 층(56)에서 중단될 수 있다. 층들(56 및 54)은 공통 에칭 가스를 사용하여 공통 에칭 프로세스를 공유할 수 있고(또는 공유하지 않을 수 있고), 에칭은 에칭 스탑 층으로서 작용하는 금속 패드들(40B) 상에서 중단될 수 있다.
도 15는 패키지(96)(도 13 및 도 14)가 임베딩되는 패키지(98)를 예시한다. 패키지는 복수의 적층된 메모리 다이들(개별적으로 도시되지 않음)을 포함하는 메모리 큐브들(100)을 포함한다. 패키지(96) 및 메모리 큐브들(100)은 몰딩 컴파운드일 수 있는 캡슐화 재료(102)에 캡슐화된다. 유전체 층들 및 RDL들(집합적으로 104로 예시됨)은 패키지(96) 및 메모리 큐브들(100)에 아래에 놓이고 거기 연결된다.
도 16은 상단 패키지(110)와 본딩된 통합 팬-아웃(Info, Integrated Fan-Out) 패키지(108)를 갖는 패키지-온-패키지(PoP, Package-on-Package) 구조물(106)을 예시한다. InFO 패키지(108)는 또한 그 내부에 임베딩된 패키지(96)를 포함한다. 패키지(96) 및 쓰루 비아들(112)은 몰딩 컴파운드일 수 있는 캡슐화 재료(114)에 캡슐화된다. 패키지(96)는 집합적으로 116로 지칭되는 유전체 층들 및 RDL들에 본딩된다.
본 개시물의 실시예들은 몇몇 이로운 피처들을 갖는다. 복수의 에칭 스탑 층들을 형성함으로써, 격리 영역들의 에칭은 에칭 프로세스가 추가로 진행되기 전에 중간 레벨들에서 동기화될 수 있다. 이것은 동일한 웨이퍼 상의 다수의 개구들이 큰 두께/높이를 갖는 격리 영역들의 하단부에 도달할 수 있도록 허용한다. 웨이퍼들의 휨은 따라서 격리 영역들 내의 쓰루 비아들의 수율에 영향을 미치지 않을 것이다.
본 개시물의 몇몇 실시예들에 따르면, 방법은 제1 디바이스 다이 및 제2 디바이스 다이를 제3 디바이스 다이에 본딩하는 단계, 제1 디바이스 다이와 제2 디바이스 다이 사이에 연장되는 복수의 갭 채움 층들을 형성하는 단계, 및 복수의 갭 채움 층들 내의 제1 유전체 층을 에칭하여 개구를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계를 포함한다. 복수의 갭 채움 층들 내의 제1 에칭 스탑 층은 제1 에칭 프로세스를 멈추는데 사용된다. 개구는 그 후 제1 에칭 스탑 층을 관통하여 연장된다. 제1 에칭 스탑 층 아래에 놓이는 제2 유전체 층을 관통하여 개구를 연장시키기 위해 제2 에칭 프로세스가 수행된다. 제2 에칭 프로세스는 복수의 갭 채움 층들 내의 제2 에칭 스탑 층 상에서 멈춘다. 방법은 제2 에칭 스탑 층을 관통하여 개구를 연장시키는 단계, 및 쓰루 비아를 형성하기 위해 도전성 재료로 개구를 채우는 단계를 더 포함한다. 실시예에서, 제1 디바이스 다이 및 제2 디바이스 다이를 본딩하는 단계는 하이브리드 본딩을 포함한다. 실시예에서, 제2 에칭 스탑 층은 실리콘 질화물 층을 포함한다. 실시예에서, 제2 에칭 스탑 층, 제2 유전체 층, 및 제1 에칭 스탑 층은 컨포멀한 유전체 층들이다. 실시예에서, 제1 에칭 스탑 층을 관통하여 개구를 연장시키는 단계는, 제2 유전체 층을 에칭 스탑 층으로서 사용하여 제1 에칭 스탑 층을 에칭하는 단계를 포함한다. 실시예에서, 방법은 복수의 갭 채움 층들이 형성되기 전에, 제1 디바이스 다이 및 제2 디바이스 다이를 씨닝하는 단계를 더 포함한다. 실시예에서, 방법은 복수의 갭 채움 층들이 형성되기 전에, 제1 디바이스 다이 및 제2 디바이스 다이 내에 쓰루 비아들을 드러내도록 제1 디바이스 다이 및 제2 디바이스 다이를 평탄화하는 단계를 더 포함를 더 포함한다. 실시예에서, 제1 디바이스 다이, 제2 디바이스 다이, 제3 디바이스 다이, 및 복수의 갭 채움 층들에는 유기 유전체 재료들이 없다. 실시예에서, 방법은 제1 디바이스 다이 및 제2 디바이스 다이 위에 재분배 라인을 형성하는 단계를 더 포함하며, 재분배 라인은 쓰루 비아에 전기적으로 연결된다.
본 개시물의 몇몇 실시예들에 따르면, 방법은, 디바이스 웨이퍼에 복수의 디바이스 다이들을 본딩하는 단계; 복수의 디바이스 다이들 사이에 격리 영역들을 형성하는 단계 ― 상기 격리 영역들을 형성하는 단계는: 복수의 디바이스 다이들에 접촉하는 측벽 부분들 및 디바이스 웨이퍼의 상부면에 접촉하는 하단 부분을 갖는 제1 에칭 스탑 층을 형성하는 단계; 제1 에칭 스탑 층 위에 제1 유전체 층을 형성하는 단계; 제1 유전체 층 위에 제2 에칭 스탑 층을 형성하는 단계; 및 제2 에칭 스탑 층 위에 제2 유전체 층을 형성하는 단계를 포함함 ― ; 격리 영역들을 관통하는 제1 개구를 형성하기 위해 격리 영역들을 에칭하는 단계 ― 디바이스 웨이퍼의 본드 패드들은 제1 개구에 노출되고, 격리 영역들의 에칭 동안, 제2 에칭 스탑 층은 에칭을 멈추기 위해 사용됨 ― ; 및 제1 쓰루 비아 및 제2 쓰루 비아를 형성하기 위해 도전성 재료로 제1 개구를 채우는 단계를 포함한다. 실시예에서, 제1 에칭 스탑 층, 제1 유전체 층, 및 제2 에칭 스탑 층은 컨포멀한 성막 방법을 사용하여 형성된다. 실시예에서, 제1 에칭 스탑 층, 제1 유전체 층, 및 제2 에칭 스탑 층은 화학 기상 증착을 사용하여 형성된다. 실시예에서, 제1 에칭 스탑 층은 제2 에칭 스탑 층보다 더 얇도록 형성된다. 실시예에서, 디바이스 웨이퍼에 복수의 디바이스 다이들을 본딩하는 단계는 하이브리드 본딩을 포함한다. 실시예에서, 방법은, 부가적인 개구들을 형성하기 위해 복수의 디바이스 다이들을 에칭하는 단계; 및 복수의 디바이스 다이들의 반도체 기판들을 관통하도록 쓰루 비아들을 형성하기 위해 부가적인 개구들을 채우는 단계를 더 포함하며, 여기서 부가적인 개구들과 제1 개구 및 제2 개구는 동시에 채워진다.
본 개시물의 몇몇 실시예들에 따르면, 패키지는, 제1 디바이스 다이; 제1 디바이스 다이에 본딩된 제2 디바이스 다이 및 제3 디바이스 다이; 제2 디바이스 다이와 제3 디바이스 다이 사이의 격리 영역 ― 상기 격리 영역은: 제1 디바이스 다이 및 제2 디바이스 다이와 접촉하는 측벽 부분들 및 제1 디바이스 다이의 상부면과 접촉하는 하단 부분을 갖는 제1 에칭 스탑 층; 제1 에칭 스탑 층 위의 제1 유전체 층; 제1 유전체 층 위의 제2 에칭 스탑 층; 및 제2 에칭 스탑 층 위의 제2 유전체 층을 포함함 ― ; 및 제1 디바이스 다이에 전기적으로 연결하기 위해 격리 영역을 관통하는 쓰루 비아를 포함한다. 실시예에서, 쓰루 비아는 격리 영역 내의 모든 유전체 층들을 관통한다. 실시예에서, 쓰루 비아는 상부 부분들이 각각의 하부 부분들 보다 점점 더 넓어지도록 테이퍼된다(tapered). 실시예에서, 제1 에칭 스탑 층은 제2 에칭 스탑 층의 두께보다 더 작은 두께를 갖는다. 실시예에서, 제1 에칭 스탑 층, 제1 유전체 층, 및 제2 에칭 스탑 층은 컨포멀한 층들이다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
제1 디바이스 다이 및 제2 디바이스 다이를 제3 디바이스 다이에 본딩하는 단계;
상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이에 연장되는 복수의 갭 채움 층들을 형성하는 단계;
상기 복수의 갭 채움 층들 내의 제1 유전체 층을 에칭하여 개구를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계 ― 상기 복수의 갭 채움 층들 내에 있고 상기 제1 유전체 층 아래 놓이는 제1 에칭 스탑 층은 상기 제1 에칭 프로세스를 멈추는데 사용됨 ― ;
상기 제1 에칭 스탑 층을 관통하여 상기 개구를 연장시키는 단계;
상기 복수의 갭 채움 층들 내에 있고 상기 제1 에칭 스탑 층 아래에 놓이는 제2 유전체 층을 관통하여 상기 개구를 연장시키기 위해 제2 에칭 프로세스를 수행하는 단계 ― 상기 제2 에칭 프로세스는 상기 복수의 갭 채움 층들 내의 제2 에칭 스탑 층 상에서 멈춤 ― ;
상기 제2 에칭 스탑 층을 관통하여 상기 개구를 연장시키는 단계; 및
쓰루 비아를 형성하기 위해 도전성 재료로 상기 개구를 채우는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 본딩하는 단계는 하이브리드 본딩을 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 제2 에칭 스탑 층은 실리콘 질화물 층을 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 제2 에칭 스탑 층, 상기 제2 유전체 층, 및 상기 제1 에칭 스탑 층은 컨포멀한 유전체 층들인 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 제1 에칭 스탑 층을 관통하여 상기 개구를 연장시키는 단계는, 상기 제2 유전체 층을 에칭 스탑 층으로서 사용하여 상기 제1 에칭 스탑 층을 에칭하는 단계를 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 복수의 갭 채움 층들이 형성되기 전에, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 씨닝하는 단계를 더 포함하는, 방법.
실시예 7. 실시예 1에 있어서,
상기 복수의 갭 채움 층들이 형성되기 전에, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 내에 쓰루 비아들을 드러내도록 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 평탄화하는 단계를 더 포함하는, 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 디바이스 다이, 상기 제2 디바이스 다이, 상기 제3 디바이스 다이, 및 상기 복수의 갭 채움 층들에는 유기 유전체 재료들이 없는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 재분배 라인을 형성하는 단계를 더 포함하며, 상기 재분배 라인은 상기 쓰루 비아에 전기적으로 연결되는 것인, 방법.
실시예 10. 방법에 있어서,
디바이스 웨이퍼에 복수의 디바이스 다이들을 본딩하는 단계;
상기 복수의 디바이스 다이들 사이에 격리 영역들을 형성하는 단계 ― 상기 격리 영역들을 형성하는 단계는:
상기 복수의 디바이스 다이들에 접촉하는 측벽 부분들 및 상기 디바이스 웨이퍼의 상부면에 접촉하는 하단 부분을 갖는 제1 에칭 스탑 층을 형성하는 단계;
상기 제1 에칭 스탑 층 위에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층 위에 제2 에칭 스탑 층을 형성하는 단계; 및
상기 제2 에칭 스탑 층 위에 제2 유전체 층을 형성하는 단계
를 포함함 ― ;
상기 격리 영역들을 관통하는 제1 개구를 형성하기 위해 상기 격리 영역들을 에칭하는 단계 ― 상기 디바이스 웨이퍼의 본드 패드들은 상기 제1 개구에 노출되고, 상기 격리 영역들의 에칭 동안, 상기 제2 에칭 스탑 층은 상기 에칭을 멈추기 위해 사용됨 ― ; 및
제1 쓰루 비아 및 제2 쓰루 비아를 형성하기 위해 도전성 재료로 상기 제1 개구를 채우는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 제1 에칭 스탑 층, 상기 제1 유전체 층, 및 상기 제2 에칭 스탑 층은 컨포멀한 성막 방법을 사용하여 형성되는 것인, 방법.
실시예 12. 실시예 10에 있어서,
상기 제1 에칭 스탑 층, 상기 제1 유전체 층, 및 상기 제2 에칭 스탑 층은 화학 기상 증착을 사용하여 형성되는 것인, 방법.
실시예 13. 실시예 10에 있어서,
상기 제1 에칭 스탑 층은 상기 제2 에칭 스탑 층보다 더 얇도록 형성되는 것인, 방법.
실시예 14. 실시예 10에 있어서,
상기 디바이스 웨이퍼에 상기 복수의 디바이스 다이들을 본딩하는 단계는 하이브리드 본딩을 포함하는 것인, 방법.
실시예 15. 실시예 10에 있어서,
제2 개구를 형성하기 위해 상기 복수의 디바이스 다이들을 에칭하는 단계; 및
상기 복수의 디바이스 다이들의 반도체 기판들을 관통하도록 쓰루 비아들을 형성하기 위해 상기 제2 개구를 채우는 단계 ― 상기 제1 개구 및 상기 제2 개구는 동시에 채워짐 ―
를 더 포함하는, 방법.
실시예 16. 패키지에 있어서,
제1 디바이스 다이;
상기 제1 디바이스 다이에 본딩된 제2 디바이스 다이 및 제3 디바이스 다이;
상기 제2 디바이스 다이와 상기 제3 디바이스 다이 사이의 격리 영역 ― 상기 격리 영역은:
상기 제1 디바이스 다이 및 상기 제2 디바이스 다이와 접촉하는 측벽 부분들 및 상기 제1 디바이스 다이의 상부면과 접촉하는 하단 부분을 갖는 제1 에칭 스탑 층;
상기 제1 에칭 스탑 층 위의 제1 유전체 층;
상기 제1 유전체 층 위의 제2 에칭 스탑 층; 및
상기 제2 에칭 스탑 층 위의 제2 유전체 층
을 포함함 ― ; 및
상기 제1 디바이스 다이에 전기적으로 연결하기 위해 상기 격리 영역을 관통하는 쓰루 비아
를 포함하는, 패키지.
실시예 17. 실시예 16에 있어서,
상기 쓰루 비아는 상기 격리 영역 내의 모든 유전체 층들을 관통하는 것인, 패키지.
실시예 18. 실시예 16에 있어서,
상기 쓰루 비아는 상부 부분들이 각각의 하부 부분들 보다 점점 더 넓어지도록 테이퍼링되는(tapered) 것인, 패키지.
실시예 19. 실시예 16에 있어서,
상기 제1 에칭 스탑 층은 상기 제2 에칭 스탑 층의 두께보다 더 작은 두께를 갖는 것인, 패키지.
실시예 20. 실시예 16에 있어서,
상기 제1 에칭 스탑 층, 상기 제1 유전체 층, 및 상기 제2 에칭 스탑 층은 컨포멀한 층들인 것인, 패키지.

Claims (10)

  1. 방법에 있어서,
    제1 디바이스 다이 및 제2 디바이스 다이를 제3 디바이스 다이에 본딩하는 단계;
    상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이에 연장되는 복수의 갭 채움 층들을 형성하는 단계;
    상기 복수의 갭 채움 층들 내의 제1 유전체 층을 에칭하여 개구를 형성하기 위해 제1 에칭 프로세스를 수행하는 단계 ― 상기 복수의 갭 채움 층들 내에 있고 상기 제1 유전체 층 아래 놓이는 제1 에칭 스탑 층은 상기 제1 에칭 프로세스를 멈추는데 사용됨 ― ;
    상기 제1 에칭 스탑 층을 관통하여 상기 개구를 연장시키는 단계;
    상기 복수의 갭 채움 층들 내에 있고 상기 제1 에칭 스탑 층 아래에 놓이는 제2 유전체 층을 관통하여 상기 개구를 연장시키기 위해 제2 에칭 프로세스를 수행하는 단계 ― 상기 제2 에칭 프로세스는 상기 복수의 갭 채움 층들 내의 제2 에칭 스탑 층 상에서 멈춤 ― ;
    상기 제2 에칭 스탑 층을 관통하여 상기 개구를 연장시키는 단계; 및
    쓰루 비아를 형성하기 위해 도전성 재료로 상기 개구를 채우는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 본딩하는 단계는 하이브리드 본딩을 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 제2 에칭 스탑 층, 상기 제2 유전체 층, 및 상기 제1 에칭 스탑 층은 컨포멀한 유전체 층들인 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 에칭 스탑 층을 관통하여 상기 개구를 연장시키는 단계는, 상기 제2 유전체 층을 에칭 스탑 층으로서 사용하여 상기 제1 에칭 스탑 층을 에칭하는 단계를 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 복수의 갭 채움 층들이 형성되기 전에, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 씨닝하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 복수의 갭 채움 층들이 형성되기 전에, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 내에 쓰루 비아들을 드러내도록 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 평탄화하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    상기 제1 디바이스 다이, 상기 제2 디바이스 다이, 상기 제3 디바이스 다이, 및 상기 복수의 갭 채움 층들에는 유기 유전체 재료들이 없는 것인, 방법.
  8. 제1항에 있어서,
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 재분배 라인을 형성하는 단계를 더 포함하며, 상기 재분배 라인은 상기 쓰루 비아에 전기적으로 연결되는 것인, 방법.
  9. 방법에 있어서,
    디바이스 웨이퍼에 복수의 디바이스 다이들을 본딩하는 단계;
    상기 복수의 디바이스 다이들 사이에 격리 영역들을 형성하는 단계 ― 상기 격리 영역들을 형성하는 단계는:
    상기 복수의 디바이스 다이들에 접촉하는 측벽 부분들 및 상기 디바이스 웨이퍼의 상부면에 접촉하는 하단 부분을 갖는 제1 에칭 스탑 층을 형성하는 단계;
    상기 제1 에칭 스탑 층 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 위에 제2 에칭 스탑 층을 형성하는 단계; 및
    상기 제2 에칭 스탑 층 위에 제2 유전체 층을 형성하는 단계
    를 포함함 ― ;
    상기 격리 영역들을 관통하는 제1 개구를 형성하기 위해 상기 격리 영역들을 에칭하는 단계 ― 상기 디바이스 웨이퍼의 본드 패드들은 상기 제1 개구에 노출되고, 상기 격리 영역들의 에칭 동안, 상기 제2 에칭 스탑 층은 상기 에칭을 멈추기 위해 사용됨 ― ; 및
    제1 쓰루 비아 및 제2 쓰루 비아를 형성하기 위해 도전성 재료로 상기 제1 개구를 채우는 단계
    를 포함하는, 방법.
  10. 패키지에 있어서,
    제1 디바이스 다이;
    상기 제1 디바이스 다이에 본딩된 제2 디바이스 다이 및 제3 디바이스 다이;
    상기 제2 디바이스 다이 및 상기 제3 디바이스 다이 사이의 격리 영역 ― 상기 격리 영역은:
    상기 제2 디바이스 다이 및 상기 제3 디바이스 다이와 접촉하는 측벽 부분들 및 상기 제1 디바이스 다이의 상부면과 접촉하는 하단 부분을 갖는 제1 에칭 스탑 층;
    상기 제1 에칭 스탑 층 위의 제1 유전체 층;
    상기 제1 유전체 층 위의 제2 에칭 스탑 층; 및
    상기 제2 에칭 스탑 층 위의 제2 유전체 층
    을 포함함 ― ; 및
    상기 제1 디바이스 다이에 전기적으로 연결하기 위해 상기 격리 영역을 관통하는 쓰루 비아
    를 포함하는, 패키지.
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