CN112582276A - 半导体结构及其制造方法 - Google Patents

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Abstract

半导体结构包括设置在金属线上方的第一钝化层，设置在第一钝化层上方的含铜RDL，其中含铜RDL电耦接至金属线，并且含铜RDL的与第一钝化层的上表面接触的部分形成锐角，以及设置在含铜RDL上方的第二钝化层，其中位于第二钝化层和含铜RDL的顶面之间的界面是弯曲的。半导体结构可以进一步包括设置在第二钝化层上方的聚合物层，其中聚合物层的部分延伸以接触含铜RDL，电耦接至含铜RDL的凸块以及设置在凸块上方的焊料层。本申请的实施例还涉及制造半导体结构的方法。

Description

半导体结构及其制造方法
技术领域
本申请的实施例涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)工艺经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可使用制造工艺产生的最小组件)已经减小。
例如，IC形成在可以切割成单独的器件管芯或IC芯片的半导体衬底上。每个IC芯片可以进一步附接(诸如通过接合)至中介层、重构晶圆、电路板或另一管芯以形成封装件或器件。为了满足各个布线需求，导电金属线的再分布层(RDL)可以形成在IC芯片上，以将连接件从芯片的边缘再布线接合至芯片的中心，或通常将连接件分散接合至大于IC芯片的面积。已经在RDL周围实现了一个或多个钝化层，以保护半导体表面免受电短路、应力和化学污染物的影响。然而，一些钝化层在随后的工艺期间易于产生应力和破裂，并且可能在与相邻金属接触件的界面处导致空隙或破裂。因此，虽然现有的制造RDL的方法对于它们预期的目的通常已经足够，但是它们并不是在每个方面都已完全令人满意。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：提供设置在半导体衬底上方的互连结构，其中，所述互连结构包括金属线；在所述金属线上方形成第一介电层；图案化所述第一介电层以暴露第一开口中的所述金属线的部分；在所述第一介电层上方形成图案成形层，从而填充所述第一开口；在所述图案成形层中形成第二开口；形成基脚轮廓以横向延伸所述第二开口；在所述第二开口中形成再分布层(RDL)，从而使得所述再分布层电耦接至所述金属线，其中，所述再分布层包括弯曲的顶面；以及在所述再分布层上方形成第二介电层。
本申请的另一些实施例提供了一种半导体结构，包括：互连结构，设置在半导体衬底上方，其中，所述互连结构包括导线；第一介电层，设置在所述互连结构上；再分布层(RDL)，设置在所述第一介电层上方，其中，所述再分布层延伸穿过所述第一介电层以接触所述导线，并且其中，所述再分布层包括弯曲的顶面和设置在所述第一介电层的顶面上方的基脚轮廓；第二介电层，设置在所述再分布层上方；保护层，设置在所述第二介电层上方；以及导电部件，设置在所述再分布层上方并且电耦接至所述再分布层。
本申请的又一些实施例提供了一种半导体结构，包括：第一钝化层，设置在金属线上方；含铜再分布层(RDL)，设置在所述第一钝化层上方，其中，所述含铜再分布层电耦接至所述金属线，并且其中，所述含铜再分布层的与所述第一钝化层的上表面接触的部分形成锐角；第二钝化层，设置在所述含铜再分布层上方，其中，位于所述第二钝化层和所述含铜再分布层的顶面之间的界面是弯曲的；聚合物层，设置在所述第二钝化层上方，其中，所述聚合物层的部分延伸至接触所述含铜再分布层；凸块，电耦接至所述含铜再分布层；以及焊料层，设置在所述凸块上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。需要强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还应强调，所附附图仅示出了本发明的典型实施例，因此不应视为对本发明范围的限制，因为本发明可以同样好地应用于其它实施例。
图1是根据本发明的实施例的用于制造半导体器件的方法的流程图。
图2、图3、图4、图5A、图5B、图5C、图6A、图6B、图6C、图6D、图7A、图7B、图8、图9、图10、图11、图12、图13、图14A和图14B是根据本发明的实施例的在图1中描述的方法的实施例的各个阶段的工件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下本发明中，在另一部件上、连接至和/或耦接至另一部件的部件的形成可以包括其中部件以直接接触的形式形成的实施例，并且可以包括其中可以在部件之间介入额外部件从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在包括部件的器件的不同方位。
此外，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖在包括数值的合理范围内的数值，诸如在数值的+/-10％内或本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。更进一步，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
在许多IC芯片上，形成导电金属线的导电(即，含金属)再分布层(RDL)，以将连接件从芯片的边缘重新接合至芯片的中心，或通常将连接件分布接合至比IC芯片更大的面积。可以包括一种或多种介电材料的一个或多个钝化层可以形成在RDL周围，以保护半导体表面免受电短路、机械应力和/或化学污染物的影响。在一些情况下，聚合物保护层形成在一个或多个钝化层上方。由于固化导致的聚合物保护层的体积收缩以及聚合物保护层、一个或多个钝化层和RDL之间的热膨胀系数(CTE)不匹配，应力可以集中在与一个或多个钝化层接触的RDL的角部处。这样的集中应力可以通过一个或多个钝化层传播，导致一个或多个钝化层从RDL破裂和/或分层。至少由于这些原因，期望改进形成RDL的方法。
现在将参考附图更详细地描述本发明的各个方面。在这方面，图1是示出根据本发明的实施例的用于制造半导体器件的方法10的流程图。方法10仅是实例，并且不旨在将本发明限制为在方法10中明确示出的内容。可以在方法10之前、期间和之后提供额外步骤，并且对于该方法的额外实施例，可以替换、省略或改变所描述的一些步骤。为了简单起见，这里没有详细描述所有步骤。下面结合图2至图14B描述方法10，图2至图14B是根据本发明的实施例的在方法10的实施例的不同阶段的工件200的示意性局部截面图。
参考图1和图2，方法10在框12处，形成工件200，该工件200包括衬底200A、位于衬底200A上方的互连结构200B、位于互连结构200B上方的蚀刻停止层(ESL)210和第一钝化层212。在一些实施例中，衬底200A可以由硅或其他半导体材料(诸如锗)制成。在一些其他实施例中，衬底200A可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟或磷化铟。在其他实施例中，衬底200A可以包括合金半导体，诸如硅锗、碳化硅锗、磷化砷化镓或磷化铟镓。额外地或可选地，衬底200A可以包括位于体半导体(未描述)上面的外延层(未描述)。虽然未描述，但是各个微电子组件可以形成在衬底200A中或上，诸如包括源极/漏极部件和/或栅极结构的晶体管组件、包括浅沟槽隔离(STI)的隔离结构、无源组件和/或任何其他合适的组件。
形成在衬底200A上方的互连结构200B可以是多层互连(MLI)结构，并且可以包括接触通孔208、嵌入多个金属间介电(IMD)层中的导线209，它们共同描述为图2中的IMD层206的实例。在一些实例中，接触通孔208和导线209中的每个嵌入在单独的IMD层206中。在其他实例中，接触通孔208和导线209可以一起形成在IMD层中。处于同一水平的导线可以统称为金属层，而不同的金属层通过一个或多个接触通孔208互连。互连结构200B配置为在已经或将要形成在工件200上的各个微电子组件之间提供互连(例如，线)。在互连结构200B和衬底200A之间可以设置中间层或组件，但是为了简单起见，未示出这些层或组件。IMD层206可以包括氧化硅或低k介电材料，其介电常数小于为约3.9的二氧化硅的介电常数。在一些实施例中，低k介电材料包括多孔有机硅酸盐薄膜，诸如SiOCH、正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG))、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、氟掺杂的二氧化硅、碳掺杂的二氧化硅、多孔二氧化硅、多孔碳掺杂的二氧化硅、碳氮化硅(SiCN)、碳氧化硅(SiOCN)、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)或它们的组合。IMD层206可以进一步包括设置在接触通孔208和导线209之间(即，在IMD层206之间)的一个或多个ESL。
接触通孔208和导线209形成在IMD层206中。每个接触通孔208和导线209可以分别通过单镶嵌工艺形成和/或共同通过双重镶嵌工艺形成。在单镶嵌工艺中，用于形成导线209的沟槽(或用于形成接触通孔208的通孔开口)首先形成在IMD层206中的一个中，随后用导电层填充沟槽(或通孔开口)。然后实施平坦化工艺(诸如化学机械抛光或平坦化(CMP)工艺)以去除形成在IMD层206的顶面上方的导电层的过量的部分，从而留下沟槽(或通孔开口)中的导线209(或接触通孔208)。在一些实施例中，如果使用单镶嵌工艺分别形成接触通孔208和设置在其上方的导线209，则可以沉积不同组成的导电层以形成部件。在双重镶嵌工艺中，沟槽和通孔开口一起形成在IMD层中，通孔开口设置在沟槽下方并且连接至沟槽。然后在单个沉积工艺中将导电层沉积在沟槽和通孔开口中，以在接触通孔208上方形成导线209。导电层可以包括铜、钨、铝、钴、钌、金、其他合适的金属、它们相应的合金或它们的组合，并且可以通过任何合适的方法沉积，诸如化学汽相沉积(CVD)、镀(例如，电镀、化学镀等)、其他合适的方法或它们的组合。在一些实施例中，导电层包括以例如元素铜、白铜、铜铝合金、其他含铜合金或它们的组合的形式的铜。在一些实施例中，虽然未描述，但是接触通孔208和/或导线209每个包括设置在阻挡层上方的导电层。阻挡层可以包括钛、氮化钛、钽、氮化钽、钨、钴、氮化钴、氮化钨、钌、氮化钌、其他合适的金属、其他合适的金属氮化物或它们的组合。对于其中导电层包括铜(或它们的任何合金)的实施例，接触通孔208和/或导线209可以进一步包括在其上方沉积有导电层的含铜晶种层。
工件200还包括形成在互连结构200B上方的ESL 210和第一钝化层212。ESL 210可以包括碳氮化硅(SiCN)、碳氧化硅(SiOCN)、碳氧化硅(SiOC)、碳化硅(SiC)、氮化硅(SiN)或它们的组合，并且可以通过合适的方法(诸如原子层沉积(ALD)和/或CVD)形成在互连结构200B上方。第一钝化层212可以是通过任何合适的方法(诸如旋涂玻璃(SOG)和/或其他合适的方法)形成在ESL 210上方的单层或复合层。第一钝化层212可以由无孔材料形成。在本实施例中，第一钝化层212是包括未掺杂的硅酸盐玻璃(USG)的单层。以下描述针对在ESL 210和第一钝化层212上方形成RDL以与互连结构200B的最顶部导线209电连接的方法。因此，为简单起见，将参考工件200的这个部分讨论方法10的中间阶段，如随后的图3至图14B所示。
现在参考图1和图3，方法10在框12处，图案化第一钝化层212和ESL 210以形成暴露导线209的部分的开口214。开口214可以通过一系列图案化和蚀刻工艺形成，包括：例如，在第一钝化层212上方形成掩模元件(未描述)，通过光掩模曝光包括光刻胶层的掩模元件，在合适的溶剂(即，显影剂)中显影暴露的掩模元件，以形成包括开口的图案化的掩模元件，蚀刻穿过暴露在开口中的第一钝化层212和ESL 210，以及通过合适的方法(诸如抗蚀剂剥离、湿蚀刻和/或等离子灰化)从工件200去除图案化的掩模元件。
参考图4，方法10在框12处，随后在图案化的第一钝化层212上方形成晶种层216，从而使得晶种层216内衬开口214的底部和侧壁表面。晶种层216可以包括铜、钽、钛、氮化钛、氮化钽、其他合适的材料或它们的组合。晶种层216可以是单金属层或可选地是复合层。在本实施例中，晶种层216包括铜，从而使得其配置为便于随后在其上方含铜RDL的形成。晶种层216可以通过任何合适的方法(诸如CVD、ALD、物理汽相沉积(PVD)或其他合适的方法)沉积。虽然未描述，但是阻挡层可以形成在晶种层216和图案化的第一钝化层212之间。形成这种阻挡层的组成和方法类似于以上关于接触通孔208和导线209讨论的组成和方法。在本实施例中，晶种层216配置为提供用于使用镀方法(诸如电镀)在其上方形成RDL的衬底，其工艺在下面详细讨论。
现在参考图1和图5A至图5C，方法10在框14处在晶种层216上方形成掩模元件220，从而填充开口214。掩模元件220可以是如图5A和图5B所描述的多层的，或可选地，如图5C所描述的单层的。虽然这两种结构在本实施例中均同样适用，但是它们提供了用于形成RDL的不同路径，这将在下面详细讨论。
参考图5A，方法10在框14处，首先在晶种层216上方形成底层220A，从而填充开口214。在本实施例中，底层220A包括含有碳、氢、氧，氮和/或硅的聚合物材料。在本实施例中，底层220A包括硅。虽然底层220A的具体组成不受限制，但是本文提供的底层220A可通过光刻工艺(下面关于光刻胶层220B详细讨论)图案化，并且能够相对于其上方随后形成的光刻胶层220B提供蚀刻选择性，即，底层220A的组成与光刻胶层220B的组成足够不同，这将在下面讨论，以确保相对于另一层可以以更大的速率蚀刻两层中的一层。底层220A可以通过任何合适的方法(诸如旋涂)形成在晶种层216上方。
参考图5B，方法10在框14处，然后在底层220A上方形成光刻胶层220B。在本实施例中，光刻胶层220B包括至少包含碳、氢、氧和/或氮的聚合物材料，并且通过任何合适的方法(诸如旋涂)形成。如上所述，为了确保底层220A和光刻胶层220B之间的蚀刻选择性，光刻胶层220B的组成选择为与底层220A的组成不同。例如，底层220A可以包括含有硅(例如，按重量计至少30％的硅)的聚合物，而光刻胶层220B包括基本没有硅(例如，按重量计含有小于1％的硅)的聚合物。在一些实施例中，光刻胶层220B还包括光产酸剂(PAG)、热产酸剂(TAG)、光产碱剂(PBG)和/或其他配置为增强光刻胶层220B对给定辐射源的光敏性的分子。在本实施例中，底层220A和光刻胶层220B(一起称为掩模元件220)都配置为通过相同的光刻工艺可图案化。例如，光刻工艺可以包括通过光掩模将掩模元件220暴露于辐射源(例如，极紫外或EUV辐射)，以及显影暴露的掩模元件220以在掩模元件220中形成期望的图案。
现在参考图5C，方法10在框14处，在晶种层216上方仅可选地形成光刻胶层220B，从而填充开口214。上面已经关于图5B详细讨论了光刻胶层220B的组成。另外，在不存在底层220A的情况下，应用于光刻胶层220B的组成不限于图5C中所描述的实施例，只要其仍通过辐射源可图案化即可。
转至图1和图6A至图6D，方法10在框16处，在掩模元件220中的开口的底部处形成开口和底切部件。图6A和图6B所描述的实施例共同对应于图5A和图5B所描述的实施例，其中掩模元件220包括形成在底层220A上方的光刻胶层220B，而图6C和图6D所描述的实施例共同对应于图5C所描述的实施例，其中掩模元件220仅包括光刻胶层220B。
参考图6A，方法10在框16处，对掩模元件220实施图案化工艺310，从而形成开口222并且再暴露开口214。在本实施例中，图案化工艺310去除掩模元件220的部分(即，底层220A和光刻胶层220B两者)，而不去除或不实质性地去除晶种层216或第一钝化层212的部分。在本实施例中，实施图案化工艺310包括通过光掩模将掩模元件220暴露于辐射源(例如，EUV)，并且在合适的溶剂(即，显影剂)中显影暴露的掩模元件220，以形成图案化的掩模元件220。取决于掩模元件220和溶剂之间的化学反应，可以去除掩模元件220的暴露部分(在正光刻胶方案中)或未暴露部分(在负光刻胶方案中)以形成图案化的掩模元件220。图案化工艺310可以可选地包括在实施曝光工艺之后的一个或多个烘烤工艺。
继续至图6B，方法10在框16处，对图案化的掩模元件220实施蚀刻工艺320，因此在底层220A的底部中形成底切部件224A。在本实施例中，由于如上所述的底层220A和光刻胶层220B之间的组成不同，蚀刻工艺320以比光刻胶层220B和晶种层216更大的速率去除底层220A的部分。在一些实施例中，蚀刻工艺320不去除或不实质性地去除光刻胶层220B和晶种层216的任何部分。蚀刻工艺320可以是任何合适的蚀刻工艺，诸如干蚀刻工艺、湿蚀刻工艺、反应离子蚀刻(RIE)或它们的组合。在本实施例中，蚀刻工艺320是实施含氟蚀刻剂(诸如CF4、CH3F、CHF3)、其他合适的含氟蚀刻剂或它们的组合的干蚀刻工艺。
在本实施例中，所得的底切部件224A的横向尺寸L2由蚀刻工艺320的持续时间控制，其可以基于光刻胶层220B的蚀刻速率确定。在一些实例中，开口222的宽度L1与L2的比率可以为约1:30至约1:24。一方面，更大的L2可以导致更小的角度θ小和/或θθ，如图6B所示，导致在随后的镀工艺期间填充底切部件224A的潜在困难。另一方面，更小的L2可以导致更大的角度θ以和θθ，从而限制填充的底切部件224A(即，如下面讨论并在图9中所描述的基脚部件230B)减轻应力集中在随后形成的钝化层(即，如下面讨论并在图9中所描述的第二钝化层240)的角部处的能力。
现在参考图6C和图6D，方法10在框16处，选择地形成开口222和底切部件224B，其后是图案化工艺330和散焦工艺340。参考图6C，图案化工艺330可以是配置为通过一系列曝光和显影工艺去除光刻胶层220B的部分的光刻工艺，从而形成开口222并且再暴露开口214。在一些实施例中，图案化工艺330基本类似于如上所述的图案化工艺310。值得注意的是，本文所述的图案化工艺310和蚀刻工艺320用不同的工具实施。相反，散焦工艺340是在与图案化工艺330相同的光刻工具中实现的，但是具有与图案化工艺330不同的操作条件。
现在转至图6D，方法10实施散焦工艺340以在掩模元件220(即，光刻胶层220B)中形成底切部件224B。关于图案化工艺330，光束(即，辐射源)穿过光掩模聚焦在掩模元件220上，以形成具有期望尺寸的开口222。聚焦的光束确保提供足够的能量以在暴露的掩模元件220中引发光化学变化(即，由光源引起的光刻胶层220B的化学变化)。然而，散焦工艺340涉及有意扩散或散布光束的焦点，从而使得光刻胶层220B的超出由光掩模暴露的部分可以暴露于光束。因此，使光束散焦导致光刻胶层220B的底角过度暴露，并且在显影之后形成底切部件224B。换句话说，与蚀刻的底切部件224A不同，底切部件224B直接在掩模元件220中图案化。因此，底切部件224B的横向尺寸L3可以通过调整光束的焦点扩散到的程度来控制，更大的程度导致更大的L3的量级。在本实施例中，L3的量级可以类似于上面已经详细讨论的L2的量级。
无论框16是通过图案化工艺310和蚀刻工艺320还是通过图案化工艺330和散焦工艺340实现，如本文所提供的底切部件224A/224B配置为在横向方向(即，在所描述的实施例中沿着X轴)延伸超出开口222的垂直侧壁。虽然描述为尖角，但是本实施例不需要底切部件224A/224B具有特定形状的角，只要它们从开口222的侧壁横向向外延伸即可。在这方面，在一些实例中，角可以是钝的。此外，不要求角度θ度和θθ的量级相等。底切部件224A/224B可以由如上所述的角度θ以和θθ限定，其中角度θ中和θθ是锐角，即，测量小于90度。在本实施例中，角度θ。和θθ每个为约30度至约70度。值得注意的是，如果角度θ。和θθ小于约30度，则通常难以确保底切部件224/224B在随后的镀工艺期间适当地填充(例如，未完全填充)，从而导致随后形成的RDL中的缺陷。然而，如果角度θ的和θθ大于约70度，则填充的底切部件224/224B(即，基脚部件230B)减轻应力集中在RDL的角处的能力可能会减弱。
现在转至图1和图7A至图8，方法10在框18处，填充图案化的掩模元件220的开口(即，开口214、开口222和底切部件224A/224B)，以在钝化层212上方形成RDL 230。RDL 230配置为将导线209与随后形成的凸块(例如，如图13至图14B所描述的凸块250)电连接。虽然图7A和图7B分别示出了从图6B和图6D开始的本发明的不同实施例，但是形成RDL 230的工艺基本相同，并且因此将以图7A和图7B的一般术语进行讨论。
在本实施例中，RDL 230包括元素铜并且没有含铜合金。如本文所提供的，通过镀工艺(诸如电镀和/或化学镀)沉积RDL 230，以填充图案化的掩模元件220中的开口。特别地，可以以自底向上的方案实施镀工艺，在该方案期间，RDL 230首先生长在晶种层216上，并且随后生长在其自身上，而不是生长在图案化的掩模元件220的表面上。因此，当允许不加限制地进行镀工艺时，RDL 230将继续生长，其中，其最顶部升高至图案化的掩模元件220的顶面之上，工艺将在下面详细讨论。换句话说，RDL 230的最大高度超过开口222的深度。在一些实例中，可以在形成RDL 230之前沉积湿润剂以促进自底向上的镀工艺。虽然未描述，但是在形成RDL 230之前，阻挡层可以形成在晶种层216的通过图案化的掩模元件220暴露的部分上方。阻挡层可以包括钛、氮化钛、钽、氮化钽、钨、钴、氮化钴、氮化钨、钌、氮化钌、其他金属、其他金属氮化物或它们的组合。
此后，参考图8，通过任何合适的方法(诸如抗蚀剂剥离、湿蚀刻和/或等离子体灰化)从工件200上去除图案化的掩模元件220。随后，将晶种层216的未设置在RDL 230下面的部分从工件200选择性去除，而不去除或不实质性地去除RDL 230或第一钝化层212的部分。在一个实例中，蚀刻工艺可以是利用氟基蚀刻剂(诸如SF6)的干蚀刻工艺。额外地或可选地，方法10可以利用强碱性溶液实施湿蚀刻工艺以从先前的处理步骤中去除任何残留的材料。
如本文所描述，RDL230由形成在第一钝化层中以接触导线209的底部230A、形成在底切部件224中的基脚部件230B和设置在晶种层216之上并且位于RDL230的垂直侧壁之间的顶部230C制成。在本实施例中，由于分别通过蚀刻工艺320或散焦工艺340形成的底切部件224A或224B的形状，基脚部件230B由锐角θ锐和θθ限定。在本实施例中，顶部230C具有向上弯曲并且远离工件200下面的组件的顶面(也是RDL 230的顶面)。换句话说，RDL 230的顶面和侧壁在圆角处相交。如图8所描述，弯曲的顶面可以由顶部230C的高度h与宽度w的比率限定。在本实施例中，该比率在从约0.2至约0.3的范围内。一方面，如果该比率小于约0.2，则所得的顶部230C可能太平坦，即，限定RDL 230的内角的角度θ4(以顶部230C的放大图描述)可能接近或变为90度。另一方面，如果该比率大于约0.3，则所得的顶部230C可能不会产生足够的接触面积以与随后形成的凸块(例如，如图13至图14B所描述的凸块250)接合。
另外，弯曲的顶面的特点可以是与弯曲表面相切的斜率连续变化。例如，如顶部230C的放大图所示，S1-S5表示沿着弯曲的顶面在不同点处切向绘制的线的斜率。应该理解，斜率S1-S5的量级逐渐地和连续地变化。例如，在所描述的实施例中，斜率逐渐从S1减小至S5。相反，如果顶部230C具有基本平的顶面，则参考图8中由虚线勾勒出的配置231，该配置231也以放大图示出，从而限定配置231的内角的角度θ内基本正交(即，大致90度)。这使得斜率从S6(由于基本垂直的表面而未限定)至S7(由于基本水平的表面为零)突然地而不是逐渐地改变。
通常，可以在镀工艺即将结束时引入整平剂(例如，包含苯基聚合物)，以确保所得RDL 230的顶面与图案化的掩模元件220的顶面基本水平(或平坦)，导致配置231具有锐角(例如，角度θ3)，如上文所讨论并且在图8中所描述的。换句话说，整平剂配置为抑制RDL230超出图案化的掩模元件220的顶面的过量生长。在这些情况下，整平剂通过选择性地吸附至铜原子上(通过静电吸引)，而不是图案化的掩模元件220，来抑制铜层的生长。因此，在RDL 230上方形成钝化层(例如，下面将详细讨论的第二钝化层240)之后，钝化层所经受的任何应力都可能集中在这些正交角上，并且在第二钝化层中导致包括裂纹、分层和/或其他缺陷的结构缺陷。在一些情况下，这种应力可能是由第二钝化层和其上方随后形成的保护层(例如，如图11至图14B所描述的保护层246)之间的不均匀热膨胀引起的。为了应对这些挑战，本发明提供了通过形成由锐角(例如，角度θ度和θθ)限定的基脚部件230B并且通过在不受整平剂的影响的情况下实施自底向上的镀工艺以形成如上所述的弯曲的顶面的方法来形成没有或基本没有锐角(即由基本正交的角度(诸如θ3)限定的角)的RDL的方法。换句话说，本实施例的镀工艺是在不应用整平剂的情况下有意实施的，从而使得铜层允许不受抑制地生长超出图案化的掩模元件220的顶面。
现在参考图1和图9，方法10在框20处，在RDL 230上方形成第二钝化层240。第二钝化层240可以包括氮化硅、氧化硅、其他合适的介电材料或它们的组合。在一些实施例中，第二钝化层240包括配置为提供保护的致密的介电材料，以防止污染物(例如，湿气和/或氧)进入RDL 230和/或工件200的其他组件。在一些实施例中，第二钝化层240的组成与第一钝化层212的组成不同。例如，第一钝化层212可以包括USG，而第二钝化层240可以包括氮化硅。第二钝化层240可以具有单层结构或可选地具有多层结构。第二钝化层240可以通过CVD、高密度等离子体CVD(HDPCVD)、等离子体增强CVD(PECVD)、次大气压CVD(SACVD)、其他合适的方法或它们的组合形成。在本实施例中，RDL 230在其与第二钝化层240的界面处没有锐角，从而减轻了由于RDL 230与第二钝化层240之间的任何潜在的不匹配的热膨胀而引起的应力集中。
现在参考图1和图10，方法10在框22处，在第二钝化层240中形成开口242以暴露RDL 230的部分。开口242可以通过类似于上述关于形成开口214(图3)所讨论的那些一系列图案化和蚀刻工艺形成。例如，具有开口的图案化掩模元件(未描述)可以形成在RDL 230上方，并且随后通过蚀刻工艺去除第二钝化层240暴露在开口中的部分。在一些实施例中，蚀刻工艺是用蚀刻剂(诸如SF6)实施的干蚀刻工艺。额外地或可选地，可以实施利用强碱性溶液的湿清洁工艺以形成开口242。在一些情况下，如本文中所描述，在框22处的蚀刻工艺可以去除RDL 230的部分，从而使得开口242延伸至RDL 230的顶面下方。
参考图1和图11，方法10在框24处，在图案化的第二钝化层240上方形成保护层246，从而填充开口242。保护层246可以包括聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、其他合适的聚合物材料或它们的组合。在本实施例中，保护层246包括聚酰亚胺，该聚酰亚胺是光刻胶材料，当暴露于辐射源时可以进行光化学变化。在一些实施例中，保护层246包括光敏性增强剂，诸如PAG、TAG、PBG、其他合适的增强剂或它们的组合。在一些实施例中，保护层246通过合适工艺(诸如旋涂)形成。对于其中开口242延伸至RDL 230的顶面下方的实施例，保护层246的部分可以因此延伸至RDL 230的顶面下方。
现在参考图1和图12，方法10在框26处，图案化保护层246以形成开口248。对于其中保护层246包括光刻胶材料(诸如聚酰亚胺)的实施例，可以直接图案化保护层246以形成开口248。换句话说，形成开口248可以通过将保护层246通过光掩模暴露于辐射源并且随后显影暴露的保护层246以形成开口248实施。在本实施例中，调整开口248的宽度，从而使得其侧壁仅由保护层246而不是第二钝化层240的部分限定，即，开口248的侧壁由保护层246内衬。这是为了确保图案化工艺仅去除光敏的保护层246，而不是第二钝化层240的包括介电材料的部分。换句话说，将保护层246的部分留在开口248中确保所得的侧壁具有基本光滑的轮廓。对于其中开口242延伸至RDL 230的顶面下方的实施例(如图10所描述)，保护层246的底部的侧壁接触第二钝化层240和RDL 230。
在图案化之后，保护层246可以通过烘烤或通过暴露于辐射源(诸如紫外线)固化。在一些实施例中，固化导致保护层246的聚合物链交联，从而形成保护下面的RDL 230免受后续处理步骤(例如，凸块形成工艺)引起的机械应力的网络。然而，固化也可能由于溶剂蒸发或还原反应而使得保护层246收缩，从而对第二钝化层240施加压缩应力。如果第二钝化层240在其与RDL 230的界面处包括锐角，由固化的保护层246产生的压缩应力可能会集中在这样的锐角处，从而在工件200中引起结构缺陷，诸如裂纹、分层和/或其他缺陷。本实施例通过用弯曲的顶面和基脚部件230B代替锐角补救这些结构缺陷，从而改善工件200的结构完整性。
现在参考图1和图13，方法10在框28处，在开口248中形成凸块250。在本实施例中，凸块250配置为与RDL 230的暴露在开口248中的部分结合(即，电耦接)。在本实施例中，凸块250包括包含铜、镍、钴、铝、金、银、钯、锡、铋、它们相应的合金或它们的组合的体导电层。凸块250可以可选地包括晶种层(未描述)，该晶种层设置在开口248中的体导电层下面并且配置为促进体导电层的形成。取决于体导电层的组成，晶种层可以包括铜、钽、钛、氮化钛、氮化钽、其他合适的材料或它们的组合。在实例实施例中，凸块250包括设置在含铜晶种层上方的含铜体导电层。对于其中开口242延伸至RDL 230的顶面下方的实施例，凸块250的部分也延伸至RDL 230的顶面下方。
凸块250可以通过一系列图案化和沉积工艺形成。例如，形成凸块250可以包括在保护层246上方形成包括光刻胶层的掩模元件(未描述)，穿过光掩模将掩模元件暴露于辐射源，显影暴露的掩模元件以形成至少使开口248再暴露的图案化的掩模元件，然后可选地在开口248中沉积晶种层，并且在晶种层上方形成体导电层。因此，凸块250形成在工件200的未被图案化的掩模元件覆盖的部分中。在一些实施例中，图案化的掩模元件保留在保护层246上方，直至焊料层(例如，焊料层252)随后形成在如下所述的凸块250上方。体导电层可以通过镀工艺(例如，电镀和/或化学镀)形成。在一些实施例中，形成凸块250的镀工艺用上述的整平剂实施，从而使得凸块250的顶面基本水平。
之后，焊料层252可以沉积在凸块250上方。焊料层252可以是铅基或无铅的焊料层。在一个实例中，焊料层252可包含铅和锡以用于基于铅的组成。在另一实例中，对于无铅组合物，焊料层252可以包括包含铟和锑的合金或包含锡、银和铜的合金，其可以称为SAC。在进一步的实例中，可以使用SAC合金的不同组成，诸如SAC 105(锡98.5％、银1.0％、铜0.5％)、SAC 305和/或SAC 405。在一些实施例中，焊料层252包括具有共熔点的共晶材料，该共熔点配置为在电气应用中形成导电焊料连接件。具有无铅组成的焊料层252可以由锡和铜(以及它们相应的合金或化合物)形成，而不使用银。可选地，具有无铅组成的焊料层252可以包括锡和银(以及它们相应的合金或化合物)而不使用铜。在形成焊料层252之后，图案化的掩模元件通过抗蚀剂剥离、湿蚀刻和/或等离子体灰化去除，从而得到图13所描述的实施例。
之后，参考图14A和图14B，方法10在框30处，可以使工件200退火以允许焊料层252在凸块250上方回流并且形成回流的焊料层252’。回流的焊料层252’可以用作与外部电路(诸如另一衬底、印刷电路板(PCB)、中介层、重构晶圆、IC管芯、另一再分布层、其他互连结构或其他半导体器件)的连接点。由于保护层246和第二钝化层240之间的CTE不匹配，框30处的退火工艺可能产生额外的应力。值得注意的是，本文提供的RDL230的弯曲的顶面和/或基脚部件230B减轻了这种热感应应力，从而防止结构缺陷损坏第二钝化层240。
在一些实施例中，凸块250可以形成在RDL 230的底部230A正上方(未描述)，沿着如图14A所描述的X轴与底部230A稍微重叠，或沿着如图14B所描述的X轴从底部230A完全偏离。本实施例不限制相对于RDL230的凸块250的配置，只要导线209和凸块250通过RDL 230电连接并且在凸块250和顶部230C之间提供足够的接触表面即可。此外，参考图14B，取决于蚀刻工艺320或散焦工艺340的程度，角度θθ和θθ可以是任何锐角并且在量级上可以不相等。更进一步，如图14A和图14B所描述，从RDL 230的垂直侧壁至基脚部件230B的过渡区域可以是成角度的(如由RDL 230的实心轮廓所描述的)、弯曲的(如由虚线轮廓所描述的)或阶梯状的(未描述)。不管过渡区域的形状如何，本文限定的角度θ实和θθ都是如上所述的锐角。
虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了含铜RDL，其包括基脚部件和在与钝化层的界面处的弯曲的顶面。在一些实施例中，基脚部件通过过蚀刻或通过光刻图案化形成，以横向延伸随后在其中形成RDL的开口。在一些实施例中，当在开口中形成RDL时，弯曲的顶面通过实施自底向上的方案形成，从而使得RDL过度生长至超出开口的深度。在本实施例中，所得到的RDL在其与一个或多个钝化层的界面处基本没有锐角(即，非正交角)，从而减轻了这种界面处的由例如钝化层和在其上方形成的聚合物保护层的不匹配的热膨胀引起的应力引起的结构缺陷。
在一个方面，本发明提供了方法，包括提供设置在半导体衬底上方的互连结构，其中互连结构包括金属线，在金属线上方形成第一介电层，图案化第一介电层以在第一开口中暴露金属线的部分，以及在第一介电层上方形成图案成形层，从而填充第一开口。方法还包括随后在图案成形层中形成第二开口，形成基脚轮廓以横向延伸第二开口，在第二开口中形成具有弯曲的顶面的再分布层(RDL)，从而使得RDL电耦接至金属线，以及在RDL上方形成第二介电层。
在另一方面，本发明提供了一种半导体结构，包括设置在半导体衬底上方的互连结构，其中互连结构包括金属线，设置在互连结构上的第一介电层，设置在第一介电层上方的RDL，设置在RDL上方的第二介电层，设置在第二介电层上方的保护层以及设置在保护层中并且电耦接至RDL的导电部件。在本实施例中，RDL延伸穿过第一介电层以接触导线。此外，本发明提供的RDL包括弯曲的顶面和设置在第一介电层的顶面上方的基脚轮廓。
在又一方面，本发明提供了一种半导体结构，包括设置在金属线上方的第一钝化层，设置在第一钝化层上方的含铜RDL，其中含铜RDL电耦接至金属线，以及设置在含铜RDL上方的第二钝化层，其中第二钝化层和含铜RDL的顶面之间的界面是弯曲的。在本实施例中，与第一钝化层的顶面接触的含铜RDL的部分形成锐角。在一些实施例中，半导体结构还包括设置在第二钝化层上方的聚合物层，其中聚合物层的部分延伸至接触含铜RDL、电耦接至含铜RDL的凸块以及设置在凸块上方的焊料层。
本申请的一些实施例涉及形成半导体结构的方法，包括：提供设置在半导体衬底上方的互连结构，其中，所述互连结构包括金属线；在所述金属线上方形成第一介电层；图案化所述第一介电层以暴露第一开口中的所述金属线的部分；在所述第一介电层上方形成图案成形层，从而填充所述第一开口；在所述图案成形层中形成第二开口；形成基脚轮廓以横向延伸所述第二开口；在所述第二开口中形成再分布层(RDL)，从而使得所述再分布层电耦接至所述金属线，其中，所述再分布层包括弯曲的顶面；以及在所述再分布层上方形成第二介电层。在一些实施例中，该方法还包括：在形成所述图案成形层之前，在所述第一介电层上形成晶种层；以及在形成所述第二介电层之前，去除所述晶种层的未被所述再分布层覆盖的部分。在一些实施例中，形成所述图案成形层包括在所述第一介电层上形成光刻胶层。在一些实施例中，形成所述第二开口包括对所述光刻胶层实施第一光刻工艺，并且其中，形成所述基脚轮廓包括在实施所述第一光刻工艺之后对所述光刻胶层实施第二光刻工艺。在一些实施例中，形成所述图案成形层包括在所述第一介电层上形成底层，并且随后在所述底层上形成光刻胶层。在一些实施例中，所述底层包括硅，并且其中，所述光刻胶层没有硅。在一些实施例中，形成所述第二开口包括对所述光刻胶层实施光刻工艺，并且其中，形成所述基脚轮廓包括在实施所述光刻工艺之后相对于所述光刻胶层选择性蚀刻所述底层。在一些实施例中，形成所述再分布层包括实施自底向上镀工艺。在一些实施例中，该方法还包括：在所述第二介电层中形成第三开口以暴露所述再分布层的顶部；在所述第二介电层上方形成保护层，从而使得保护层延伸以在所述第三开口中接触所述再分布层的顶部；在所述保护层中形成第四开口以暴露所述再分布层的顶部；在所述第四开口中形成凸块；以及在所述凸块上方形成焊料部件。
本申请的另一些实施例涉及半导体结构，包括：互连结构，设置在半导体衬底上方，其中，所述互连结构包括导线；第一介电层，设置在所述互连结构上；再分布层(RDL)，设置在所述第一介电层上方，其中，所述再分布层延伸穿过所述第一介电层以接触所述导线，并且其中，所述再分布层包括弯曲的顶面和设置在所述第一介电层的顶面上方的基脚轮廓；第二介电层，设置在所述再分布层上方；保护层，设置在所述第二介电层上方；以及导电部件，设置在所述再分布层上方并且电耦接至所述再分布层。在一些实施例中，所述再分布层包括铜。在一些实施例中，由所述基脚轮廓的倾斜表面和所述基脚轮廓的底面限定的角度小于90°。在一些实施例中，所述导电部件的侧壁由所述保护层限定。在一些实施例中，该半导体结构还包括：含铜晶种层，设置在所述再分布层和所述第一介电层之间。在一些实施例中，该半导体结构还包括：焊料层，设置在所述导电部件上方。在一些实施例中，所述弯曲的顶面在圆角处与所述再分布层的侧壁相交。
本申请的又一些实施例涉及半导体结构，包括：第一钝化层，设置在金属线上方；含铜再分布层(RDL)，设置在所述第一钝化层上方，其中，所述含铜再分布层电耦接至所述金属线，并且其中，所述含铜再分布层的与所述第一钝化层的上表面接触的部分形成锐角；第二钝化层，设置在所述含铜再分布层上方，其中，位于所述第二钝化层和所述含铜再分布层的顶面之间的界面是弯曲的；聚合物层，设置在所述第二钝化层上方，其中，所述聚合物层的部分延伸至接触所述含铜再分布层；凸块，电耦接至所述含铜再分布层；以及焊料层，设置在所述凸块上方。在一些实施例中，该半导体结构还包括：含铜晶种层，位于所述含铜再分布层和所述第一钝化层之间并且位于所述含铜再分布层和所述金属线之间。在一些实施例中，所述凸块的侧壁延伸至所述含铜再分布层的顶面下方。在一些实施例中，所述含铜再分布层没有含铜合金。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体结构的方法，包括：
提供设置在半导体衬底上方的互连结构，其中，所述互连结构包括金属线；
在所述金属线上方形成第一介电层；
图案化所述第一介电层以暴露第一开口中的所述金属线的部分；
在所述第一介电层上方形成图案成形层，从而填充所述第一开口；
在所述图案成形层中形成第二开口；
形成基脚轮廓以横向延伸所述第二开口；
在所述第二开口中形成再分布层(RDL)，从而使得所述再分布层电耦接至所述金属线，其中，所述再分布层包括弯曲的顶面；以及
在所述再分布层上方形成第二介电层。
2.根据权利要求1所述的方法，还包括：
在形成所述图案成形层之前，在所述第一介电层上形成晶种层；以及
在形成所述第二介电层之前，去除所述晶种层的未被所述再分布层覆盖的部分。
3.根据权利要求1所述的方法，其中，形成所述图案成形层包括在所述第一介电层上形成光刻胶层。
4.根据权利要求3所述的方法，其中，形成所述第二开口包括对所述光刻胶层实施第一光刻工艺，并且其中，形成所述基脚轮廓包括在实施所述第一光刻工艺之后对所述光刻胶层实施第二光刻工艺。
5.根据权利要求1所述的方法，其中，形成所述图案成形层包括在所述第一介电层上形成底层，并且随后在所述底层上形成光刻胶层。
6.根据权利要求5所述的方法，其中，所述底层包括硅，并且其中，所述光刻胶层没有硅。
7.根据权利要求5所述的方法，其中，形成所述第二开口包括对所述光刻胶层实施光刻工艺，并且其中，形成所述基脚轮廓包括在实施所述光刻工艺之后相对于所述光刻胶层选择性蚀刻所述底层。
8.根据权利要求1所述的方法，其中，形成所述再分布层包括实施自底向上镀工艺。
9.一种半导体结构，包括：
互连结构，设置在半导体衬底上方，其中，所述互连结构包括导线；
第一介电层，设置在所述互连结构上；
再分布层(RDL)，设置在所述第一介电层上方，其中，所述再分布层延伸穿过所述第一介电层以接触所述导线，并且其中，所述再分布层包括弯曲的顶面和设置在所述第一介电层的顶面上方的基脚轮廓；
第二介电层，设置在所述再分布层上方；
保护层，设置在所述第二介电层上方；以及
导电部件，设置在所述再分布层上方并且电耦接至所述再分布层。
10.一种半导体结构，包括：
第一钝化层，设置在金属线上方；
含铜再分布层(RDL)，设置在所述第一钝化层上方，其中，所述含铜再分布层电耦接至所述金属线，并且其中，所述含铜再分布层的与所述第一钝化层的上表面接触的部分形成锐角；
第二钝化层，设置在所述含铜再分布层上方，其中，位于所述第二钝化层和所述含铜再分布层的顶面之间的界面是弯曲的；
聚合物层，设置在所述第二钝化层上方，其中，所述聚合物层的部分延伸至接触所述含铜再分布层；
凸块，电耦接至所述含铜再分布层；以及
焊料层，设置在所述凸块上方。
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