JP2011253994A - 半導体装置 - Google Patents

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Abstract

【課題】チップサイズを縮小しつつ、再配線層の配線を容易にすることが可能な半導体装置を提供する。
【解決手段】複数のパッド電極４が上面に設けられた半導体基板と、パッド電極に接続されたコンタクト配線が設けられ、半導体基板上に絶縁膜を介して配置された再配線層３と、再配線層上に設けられた複数のボール電極２と、を備え、複数の第１のパッド電極４ａ、４ｂが、半導体基板の基板面に平行な半導体基板の第１の辺１０１に沿うように、半導体基板の外周上に並んで配置され、複数の第１のボール電極２ａ、２ｂが、第１の辺に沿うように再配線層の外周上に並んで配置され、複数の第１のボール電極２ｂの何れかは、複数の第１のパッド電極のうち下方に位置する第１のパッド電極４ｂとコンタクト配線を介して接続され、且つ、第１の辺の端部に一番近い第１のボール電極２ａの下方には、第１のパッド電極が配置されていない。
【選択図】図２

Description

本発明の実施形態は、ＷＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が適用される半導体装置に関する。
従来、ＷＣＳＰの再配線は、１層であるため、ＢＧＡ（ボール電極 Ｇｒｉｄ Ａｒｒａｙ）のような多層基板と比較して、配線が非常に難しくなる。
このため、パッドのレイアウトによっては、配線できない信号線や、電源、グランドが存在し、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｕｒａｔｉｏｎ）の製造自体も困難になる。
特開２００３−９２３７５
特に、ハードマクロをインプリメンテーションする場合は、パッドの位置が決まっているため、自由にパッドの位置を変えることができず、再配線層の配線が難しくなる。
これにより、例えば、レイアウトのやり直し等が必要になり、製品開発のスケジュールが遅延するだけでなく、ハードマクロ自体の性能も低下し得る。
そこで、チップサイズを縮小しつつ、再配線層の配線を容易にすることが可能な半導体装置を提供する。
実施例に従った半導体装置は、複数のパッド電極が上面に設けられた略矩形の半導体基板と、複数のパッド電極に接続された複数のコンタクト配線が設けられ、半導体基板上に絶縁膜を介して配置された略矩形の再配線層と、再配線層上に設けられた複数のボール電極と、を備える。複数のパッド電極のうちの複数の第１のパッド電極が、半導体基板の基板面に平行な半導体基板の第１の辺に沿うように、半導体基板の外周上に並んで配置され、複数のボール電極のうちの複数の第１のボール電極が、第１の辺に沿うように再配線層の外周上に並んで配置され、複数の第１のボール電極の何れかは、複数の第１のパッド電極のうち下方に位置する第１のパッド電極とコンタクト配線を介して接続され、且つ、第１の辺の端部に一番近い第１のボール電極の下方には、第１のパッド電極が配置されていない。
実施例１に係る半導体装置１００の構成の一例を示す図である。 図１に示す半導体装置１００を上方から見た一例を示す上面図である。 図２のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。 図１に示す半導体装置１００を上方から見た他の例を示す上面図である。 図１に示す半導体装置１００を上方から見た他の例を示す上面図である。 図５のＢ−Ｂ線に沿った半導体装置１００の断面の一例を示す断面図である。 図１に示す半導体装置１００を上方から見たさらに他の例を示す上面図である。 図７のＣ−Ｃ線に沿った半導体装置１００の断面の一例を示す断面図である。 図１に示す半導体装置１００を上方から見たさらに他の例を示す上面図である。 図９のＤ−Ｄ線に沿った半導体装置１００の断面の一例を示す断面図である。
以下、各実施例について図面に基づいて説明する。
図１は、実施例１に係る半導体装置１００の構成の一例を示す図である。また、図２は、図１に示す半導体装置１００を上方から見た一例を示す上面図である。また、図３は、図２のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。また、図４は、図１に示す半導体装置１００を上方から見た他の例を示す上面図である。
図１ないし３に示すように、半導体装置１００は、略矩形のＬＳＩ基板１と、略矩形の再配線層３と、複数のボール電極（バンプ）２ａ、２ｂ、２ｃと、を備える。
ＬＳＩ基板１は、半導体集積回路（図示せず）が形成されている。このＬＳＩ基板１は、略矩形の半導体基板１ａと、絶縁膜１ｂと、該半導体集積回路に接続された複数のパッド電極４ａ、４ｂ、４ｃとを、有する。
半導体基板（例えば、シリコン基板）１ａは、該半導体集積回路に接続された複数のパッド電極４ａ、４ｂ、４ｃが上面に設けられている。
絶縁膜１ｂは、半導体基板１ａ上に設けられ、該半導体集積回路や複数のパッド電極４ａ、４ｂ、４ｃを被覆している。
また、複数のパッド電極４ａ、４ｂ、４ｃのうちの複数の第１のパッド電極４ａ、４ｂが、半導体基板１ａの基板面に平行な半導体基板１ａの第１〜第４の辺１０１ａ〜１０１ｄに沿うように、半導体基板１ａの外周上に並んで配置されている。
また、パッド電極４ａ、４ｃは、例えば、ボール電極２ａ、２ｃに、再配線（図示せず）を介して、接続されている。なお、ここでは、一例として、ボール電極２ａ、２ｂ間に２つのパッド電極４ａが配置されているが、必要に応じて、その個数は設定される。
また、パッド電極４ｃは、例えば、ＬＳＩ基板１の中央に配置された図示しないＩＰコア（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｃｏｒｅ）に接続されている。このパッド電極４ｃは、外周や上層の配線を削減するために、ＬＳＩ基板１の中央側に配置されている。
再配線層３は、絶縁膜１ｂ上に設けられたポリイミド膜（樹脂膜）３ａ、３ｂと、フリップチップ用の接続電極５と、コンタクト配線７と、を含む。
この再配線層３は、半導体基板１ａ上に絶縁膜１ｂを介して配置されている。この再配線層３は、複数のパッド電極４ｂに接続された複数のコンタクト配線（ビア）７が設けられている。
接続電極５は、第１のボール電極２ｂとコンタクト配線７との間に配置され、第１のボール電極２ｂとコンタクト配線７とを電気的に接続するようになっている。
複数のボール電極（バンプ）２ａ、２ｂ、２ｃは、再配線層３上にマトリクス状に設けられ、その間隔は、例えば、０．４ｍｍ程度である。しかし、複数のボール電極（バンプ）２ａ、２ｂ、２ｃは、必ずしもマトリクス状に配置されている必要はなく、また必要に応じてその間隔は設定される。
また、複数のボール電極２ａ、２ｂ、２ｃのうちの複数の第１のボール電極２ａ、２ｂが、第１〜第４の辺１０１ａ〜１０１ｄに沿うように、再配線層３の外周上に並んで配置されている。
さらに、複数の第１のボール電極２ａ、２ｂのうちボール電極２ｂは、複数の第１のパッド電極４ａ、４ｂのうち下方に位置する第１のパッド電極４ｂと、接続電極５、コンタクト配線７を介して、接続されている。
このように、ボール電極２ｂの下にパッド電極４ｂを配置することにより、配線容量が小さくなる。このため、例えば、１０ＭＨｚ以上の周波数を有する高速な入出力信号を適用することで、再配線層からの他の信号へのクロストークノイズ等の影響を低減することができる。
なお、接続電極５の下面の面積は、第１のパッド電極４ｂの上面の面積よりも、大きく設定されている。また、接続電極５の下面の面積は、接続電極５の下面に接続されるコンタクト配線７の上面の面積よりも、大きく設定されている。また、第１のパッド電極４ｂの下面の面積は、コンタクト配線７の上面の面積よりも、大きく設定されている。
これにより、接続電極５、コンタクト配線７、第１のパッド電極４ｂそれぞれの電気的な接続の信頼性を向上することができる。
さらに、例えば、第１の辺１０１ａの端部に一番近い第１のボール電極２ａの下方には、第１のパッド電極４ｂが配置されていない。また、第２〜第４の辺１０１ｂ〜１０１ｄのそれぞれの端部においても同様に、それぞれの端部に一番近い第１のボール電極２ａの下方には、パッド電極４ｂが配置されていない。これは、ウェハに形成されたＬＳＩをテストするテスタの端子の条件等に応じたものであり、ＬＳＩ基板１の端部にはパッド電極が配置されていない。
以上のように、ＷＣＳＰのボール電極２ｂの下方にパッド電極４ｂを配置し、ボール電極２ａ、２ｂ間にその他のボール電極２ａ、２ｃに接続するパッド電極を配置する。これにより、外周に配置されたボール電極２ｂの再配線を削減できる。したがって、ＷＣＳＰの再配線層形成の際に、配線層の数を増加させることなく、再配線を配線することができる。
これにより、ＷＣＳＰにおける配線が容易になるとともに、ＬＳＩ基板１の面積を縮小することができる。すなわち、ウェハ１枚当たりの歩留まりを向上させ、更には、ウェハ１枚当たりのチップ数を増加させることができる。
なお、図４に示すように、第１、第２の辺１０１ａ、１０１ｂに沿って配置されたグランド用又は電源用の２つのパッド電極４ｂ２を、第２の辺１０１ｂに沿って配置された１つのボール電極２ｂ２の下方に配置し接続するようにしてもよい。
また、図４に示すように、第４の辺１０１ｄに沿って配置され、他のパッド電極４ａよりも上面の面積が大きいグランド用又は電源用の１つのパッド電極４ｂ１を、第４の辺１０１ｂに沿って配置された１つのボール電極２ｂ１の下方に配置し接続してもよい。
この場合、パッド電極とコンタクト電極との接触面は、信頼性上、例えば、パッドの上面の面積の２／３以上が接続されていることが望ましい。また、１つのボール電極に対して、３つ以上のパッド電極が電気的に接続されていてもよい。
また、図４に示すように、必要に応じて、ＬＳＩ基板１の第１〜第４の辺１０１ａ〜１０１ｄに沿って配置されるボール電極間にパッド電極を配置しなくてもよい。
以上のように、本実施例１に係る半導体装置によれば、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
本実施例２においては、特に、グランド用、電源用の再配線について検討し、チップサイズを縮小しつつ、再配線層の配線を容易にすることが可能な半導体装置の他の構成例について説明する。なお、本実施例２に係る半導体装置の全体的な構成も、図１の半導体装置１００で表されるものとする。
図５は、図１に示す半導体装置１００を上方から見た他の例を示す上面図である。また、図６は、図５のＢ−Ｂ線に沿った半導体装置１００の断面の一例を示す断面図である。なお、図５、図６において、図１ないし３の符号と同じ符号は、実施例１と同様の構成を示す。
図５および図６に示すように、本実施例２において、半導体装置１００は、実施例１と比較して、第１の再配線６１と、第２の再配線６２と、外周配線６３ａ〜６３ｄと、をさらに備える。
第１の再配線６１は、再配線層３に設けられている。この第１の再配線６１は、複数のボール電極２ａ、２ｂ、２ｃ、２ｃ１、２ｃ２のうち再配線層３上の中央側に位置し第１の電圧（電源電圧または接地電圧の何れか一方であるが、本実施例２では、接地電圧）ＶＳＳが印加される第２のボール電極２ｃ１と、複数の第１のパッド電極４ａ、４ａ１、４ａ２、４ｂのうち第１の電圧ＶＳＳが供給されるべき何れかのパッド電極４ａ１と、を電気的に接続している。なお、第１の再配線６１とパッド電極４ａ１とは、コンタクト配線２７により接続されている（例えば、図６参照）。
また、第２の再配線６２は、第１の再配線６１と同様に、再配線層３に設けられている。この第２の再配線層６２は、複数のボール電極２ａ、２ｂ、２ｃ、２ｃ１、２ｃ２のうち再配線層３上の中央側に位置し第１の電圧ＶＳＳとは異なる第２の電圧（電源電圧または接地電圧の残りの他方であるが、本実施例２では、電源電圧）ＶＤＤが印加される第３のボール電極２ｃ２と、複数の第１のパッド電極４ａ、４ａ１、４ａ２、４ｂのうち第２の電圧ＶＤＤが供給されるべき何れかのパッド電極４ａ２と、を接続している。
なお、上記ボール電極２ｃ１、２ｃ２は、実施例１の図２では、ボール電極２ｃとして示されている。また、上記第１のパッド電極４ａ１、４ａ２は、実施例１の図２では、パッド電極４ａとして示されている。
また、外周配線６３ａ〜６３ｄは、第１のパッド電極４ａ、４ｂの上方の再配線層３の領域よりも、再配線層３の外側に位置するように、それぞれ、第１〜第４の辺１０１ａ〜１０１ｄに沿って再配線層３の外周に配置されている。
この外周配線６３ａ〜６３ｄは、それぞれ、再配線層３に設けられた配線６３ａ２〜６３ｄ２を介して、パッド電極４ａ２に接続されている。また、この外周配線６３ａ〜６３ｄは、再配線層３に設けられた配線６３ａ２を介して、第２の再配線６２に接続されている。すなわち、外周配線６３ａ〜６３ｄは、第２の電圧ＶＤＤが供給されるべき第１のパッド電極４ａ２を介して、第２の再配線６２に接続されている。
また、外周配線６３ａ〜６３ｄは、第１の辺１０１ａに沿う領域以外（本実施例２では、第３、第４の辺１０１ｃ、１０ｄに沿う領域）で両端６３ｃ１、６３ｄ１を有する。これにより、外周配線がリング状に接続されている場合と比較して、電源電圧（または接地電圧）に含まれるノイズの影響を低減することができる。
なお、外周配線６３ａ〜６３ｄの抵抗値は、ＩＲドロップや電源ノイズに影響を与えるため、通常の電源・グランド配線よりも幅が太い（断面積が大きい）ことが好ましい。
このように、電源配線またはグランド配線となる外周配線をボール電極２ａ、２ｂよりも再配線層３の外周側に配置することにより、第１ないし第４の辺１０１ａ〜１０１ｄから中央側に向けて、電源またはグランドの再配線を配線することができる。
なお、既述のように、本実施例２では、外周配線６３ａ〜６３ｄは、電源電圧を供給するようになっているが、用途に応じて、外周配線６３ａ〜６３ｄは、接地電圧を供給するようにしてもよい。
また、本実施例２の構成においても、ＷＣＳＰのボール電極２ｂの下方にパッド電極４ｂを配置し、ボール電極２ａ、２ｂ間にその他のボール電極２ａ、２ｃに接続するパッド電極を配置している。これにより、実施例１と同様に、外周に配置されたボール電極２ｂの再配線を削減できる。したがって、ＷＣＳＰの再配線層形成の際に、配線層の数を増加させることなく、再配線を配線することができる。
これにより、実施例１と同様に、ＷＣＳＰにおける配線が容易になるとともに、ＬＳＩ基板１の面積を縮小することができる。すなわち、ウェハ１枚当たりの歩留まりを向上させ、更には、ウェハ１枚当たりのチップ数を増加させることができる。
以上のように、本実施例２に係る半導体装置によれば、実施例１と同様に、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
本実施例３においては、特に、グランド電圧、電源電圧が印加されるボール電極の接続関係について検討し、チップサイズを縮小しつつ、再配線層の配線を容易にすることが可能な半導体装置のさらに他の構成例について説明する。なお、本実施例３に係る半導体装置の全体的な構成も、図１の半導体装置１００で表されるものとする。
図７は、図１に示す半導体装置１００を上方から見たさらに他の例を示す上面図である。また、図８は、図７のＣ−Ｃ線に沿った半導体装置１００の断面の一例を示す断面図である。なお、図７、図８において、図５、６の符号と同じ符号は、実施例２と同様の構成を示す。
図７および図８に示すように、本実施例３において、半導体装置１００は、実施例２と比較して、第２のボール電極２ｃ１は、下方に位置し第１の電圧ＶＳＳが供給されるべきパッド電極４ｃ１と、コンタクト配線３７、接続電極５を介して、接続されている点が異なり、同様に、第３のボール電極２ｃ２は、下方に位置し第２の電圧ＶＤＤが供給されるべきパッド電極４ｃ２と、コンタクト配線、接続電極を介して、接続されている点が異なる。
また、パッド電極４ｃ１、４ｃ２は、第２、第３のボール電極２ｃ１、２ｃ２の下方からずれた位置に配置されていてもよい。
そこで、図９は、図１に示す半導体装置１００を上方から見たさらに他の例を示す上面図である。また、図１０は、図９のＤ−Ｄ線に沿った半導体装置１００の断面の一例を示す断面図である。なお、図９、図１０において、図５、６の符号と同じ符号は、実施例２と同様の構成を示す。
図９および図１０に示すように、本実施例３において、半導体装置１００は、実施例２と比較して、第２のボール電極２ｃ１は、下方から外れて位置し第１の電圧ＶＳＳが供給されるべきパッド電極４ｃ１と、コンタクト配線３７、接続電極５を介して、接続されている点が異なり、同様に、第３のボール電極２ｃ２は、下方から外れて位置し第２の電圧ＶＤＤが供給されるべきパッド電極４ｃ２と、コンタクト配線、接続電極を介して、接続されている点が異なる。
ここで、配線が微細で克つチップ面積が増加するとともに、配線幅が狭くかつ長くなり、ＩＲドロップ、ノイズが顕著に現われる。特に再配線層３の中央近傍でＩＲドロップが大きくなる。
そこで、本実施例３においては、既述のように、中央近傍のボール電極２ｃ１、２ｃ２に、グランド、電源が接続されるようにし、ボール電極２ｃ１、２ｃ２の下方またはその近傍において、ＬＳＩ基板１に電源、グランド用のパッド電極４ｃ１、４ｃ２を配置する。これにより、再配線層３の中央近傍から外周に向けて電源電圧ＶＤＤを供給することで、ＩＲドロップを抑制するだけでなく、グランドが中央近傍にあることで、ノイズ特性も向上することができる。
なお、電源、グランド用のパッド電極４ｃ１、４ｃ２は、必ずしも両方備えている必要はなく、何れか一方だけでもよい。
また、電源、グランド用のパッド電極４ｃ１、４ｃ２は、１つの場合について記載しているが、用途によっては、複数個設けてもよい。
また、本実施例３の構成においても、ＷＣＳＰのボール電極２ｂの下方にパッド電極４ｂを配置し、ボール電極２ａ、２ｂ間にその他のボール電極２ａ、２ｃに接続するパッド電極を配置している。これにより、実施例１と同様に、外周に配置されたボール電極２ｂの再配線を削減できる。したがって、ＷＣＳＰの再配線層形成の際に、配線層の数を増加させることなく、再配線を配線することができる。
これにより、実施例１と同様に、ＷＣＳＰにおける配線が容易になるとともに、ＬＳＩ基板１の面積を縮小することができる。すなわち、ウェハ１枚当たりの歩留まりを向上させ、更には、ウェハ１枚当たりのチップ数を増加させることができる。
以上のように、本実施例３に係る半導体装置によれば、実施例１と同様に、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
１ ＬＳＩ基板
１ａ 半導体基板
１ｂ 絶縁膜
２ａ、２ｂ、２ｃ ボール電極
３ 再配線層
３ａ、３ｂ ポリイミド膜（樹脂膜）
４ａ、４ｂ、４ｃ パッド電極
５ 接続電極
７ コンタクト配線
１００ 半導体装置
１０１ａ〜１０１ｄ 第１〜第４の辺

Claims (10)

  1. 複数のパッド電極が上面に設けられた略矩形の半導体基板と、
    前記複数のパッド電極に接続された複数のコンタクト配線が設けられ、前記半導体基板上に絶縁膜を介して配置された略矩形の再配線層と、
    前記再配線層上に設けられた複数のボール電極と、を備え、
    前記複数のパッド電極のうちの複数の第１のパッド電極が、前記半導体基板の基板面に平行な前記半導体基板の第１の辺に沿うように、前記半導体基板の外周上に並んで配置され、
    前記複数のボール電極のうちの複数の第１のボール電極が、前記第１の辺に沿うように前記再配線層の外周上に並んで配置され、
    前記複数の第１のボール電極の何れかは、前記複数の第１のパッド電極のうち下方に位置する前記第１のパッド電極と前記コンタクト配線を介して接続され、且つ、前記第１の辺の端部に一番近い前記第１のボール電極の下方には、前記第１のパッド電極が配置されていない
    ことを特徴とする半導体装置。
  2. 前記複数のボール電極のうち前記再配線層上の中央側に位置し第１の電圧が印加される第２のボール電極と、前記複数の第１のパッド電極のうち前記第１の電圧が供給されるべき何れかと、を接続し、前記再配線層に設けられた第１の再配線と、
    前記複数のボール電極のうち前記再配線層上の中央側に位置し前記第１の電圧とは異なる第２の電圧が印加される第３のボール電極と、前記複数の第１のパッド電極のうち前記第２の電圧が供給されるべき何れかと、を接続し、前記再配線層に設けられた第２の再配線と、
    前記第１のパッド電極の上方の前記再配線層の領域よりも前記再配線層の外側に位置するように前記第１の辺に沿って前記再配線層の外周に配置され、前記第２の再配線に接続された外周配線と、をさらに備える
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記外周配線は、前記第２の電圧が供給されるべき前記第１のパッド電極を介して、前記第２の再配線に接続されている
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記外周配線は、前記第１の辺に沿う領域以外で両端を有することを特徴とする請求項２または３に記載の半導体装置。
  5. 前記第２のボール電極は、下方に位置し前記第１の電圧が供給されるべき前記パッド電極と前記コンタクト配線を介して接続されている
    ことを特徴とする請求項２ないし４のいずれか一項に記載の半導体装置。
  6. 前記第３のボール電極は、下方に位置し前記第２の電圧が供給されるべき前記パッド電極と前記コンタクト配線を介して接続されている
    ことを特徴とする請求項２ないし４のいずれか一項に記載の半導体装置。
  7. 前記第１の電圧は、電源電圧または接地電圧の何れか一方であり、
    前記第２の電圧は、前記電源電圧または前記接地電圧の残りの他方であることを特徴とする請求項２ないし６のいずれか一項に記載の半導体装置。
  8. 前記第１のボール電極と前記コンタクト配線との間に配置され、前記第１のボール電極と前記コンタクト配線とを接続する接続電極をさらに備え、
    前記接続電極の下面の面積は、前記第１のパッド電極の上面の面積よりも、大きいことを特徴とする請求項１に記載の半導体装置。
  9. 前記第１のボール電極と前記コンタクト配線との間に配置され、前記第１のボール電極と前記コンタクト配線とを接続する接続電極をさらに備え、
    前記接続電極の下面の面積は、前記接続電極の下面に接続される前記コンタクト配線の上面の面積よりも、大きい
    ことを特徴とする請求項１に記載の半導体装置。
  10. 複数のパッド電極が上面に設けられた略矩形の半導体基板と、
    前記複数のパッド電極に接続された複数のコンタクト配線が設けられ、前記半導体基板上に絶縁膜を介して配置された略矩形の再配線層と、
    前記再配線層上に設けられた複数のボール電極と、を備え、
    前記複数のパッド電極のうちの複数の第１のパッド電極が、前記半導体基板の基板面に平行な前記半導体基板の第１の辺に沿うように、前記半導体基板の外周上に並んで配置され、
    前記再配線層には、
    前記複数のボール電極のうち前記再配線層上の中央側に位置し第１の電圧が印加される第１のボール電極と、前記複数の第１のパッド電極のうち前記第１の電圧が供給されるべき何れかと、を接続する第１の再配線が設けられ、
    前記複数のボール電極のうち前記再配線層上の中央側に位置し前記第１の電圧とは異なる第２の電圧が印加される第２のボール電極と、前記複数の第１のパッド電極のうち前記第２の電圧が供給されるべき何れかと、を接続する第２の再配線が設けられ、
    前記第１のパッド電極の上方の前記再配線層の領域よりも前記再配線層の外側に位置するように前記第１の辺に沿って前記再配線層の外周に配置され、前記第１の再配線に接続された外周配線が設けられている
    ことを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589946B2 (en) 2015-04-28 2017-03-07 Kabushiki Kaisha Toshiba Chip with a bump connected to a plurality of wirings
CN110289275A (zh) * 2012-07-18 2019-09-27 索尼公司 固态成像装置和电子设备
CN112582276A (zh) * 2019-09-28 2021-03-30 台湾积体电路制造股份有限公司 半导体结构及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342312B2 (en) 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
JP5355499B2 (ja) 2010-06-03 2013-11-27 株式会社東芝 半導体装置
US8901747B2 (en) 2010-07-29 2014-12-02 Mosys, Inc. Semiconductor chip layout
JP5752657B2 (ja) * 2012-09-10 2015-07-22 株式会社東芝 半導体装置
KR102456667B1 (ko) 2015-09-17 2022-10-20 삼성전자주식회사 재배선 패드를 갖는 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004235351A (ja) * 2003-01-29 2004-08-19 Hitachi Maxell Ltd 半導体装置
JP2007103539A (ja) * 2005-09-30 2007-04-19 Sharp Corp 半導体チップおよび半導体装置
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3345541B2 (ja) 1996-01-16 2002-11-18 株式会社日立製作所 半導体装置及びその製造方法
JP3846550B2 (ja) * 1999-03-16 2006-11-15 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001244372A (ja) 2000-03-01 2001-09-07 Seiko Epson Corp 半導体装置およびその製造方法
JP2003092375A (ja) 2001-09-19 2003-03-28 Matsushita Electric Ind Co Ltd 半導体装置、その製造方法およびその検査方法
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
JP4601910B2 (ja) * 2003-03-28 2010-12-22 パナソニック株式会社 半導体集積回路装置及び半導体集積回路装置の製造方法
JP2005038944A (ja) 2003-07-16 2005-02-10 Hitachi Maxell Ltd 半導体装置
JP2005123591A (ja) * 2003-09-25 2005-05-12 Rohm Co Ltd 半導体装置及びこれを実装した電子機器
JP2005209861A (ja) * 2004-01-22 2005-08-04 Nippon Steel Corp ウェハレベルパッケージ及びその製造方法
US7342312B2 (en) * 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
WO2006076522A2 (en) * 2005-01-13 2006-07-20 Gary Don Cochran Force or field balance device and method for measuring position
JP4738971B2 (ja) * 2005-10-14 2011-08-03 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2009212481A (ja) * 2007-04-27 2009-09-17 Sharp Corp 半導体装置及び半導体装置の製造方法
JP5342154B2 (ja) * 2008-02-25 2013-11-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009246218A (ja) * 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2010192867A (ja) * 2009-01-20 2010-09-02 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP5355499B2 (ja) 2010-06-03 2013-11-27 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004235351A (ja) * 2003-01-29 2004-08-19 Hitachi Maxell Ltd 半導体装置
JP2007103539A (ja) * 2005-09-30 2007-04-19 Sharp Corp 半導体チップおよび半導体装置
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110289275A (zh) * 2012-07-18 2019-09-27 索尼公司 固态成像装置和电子设备
CN110289275B (zh) * 2012-07-18 2024-04-16 索尼公司 光检测设备
US12062682B2 (en) 2012-07-18 2024-08-13 Sony Group Corporation Solid-state imaging device and electronic apparatus
US9589946B2 (en) 2015-04-28 2017-03-07 Kabushiki Kaisha Toshiba Chip with a bump connected to a plurality of wirings
CN112582276A (zh) * 2019-09-28 2021-03-30 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US11967573B2 (en) 2019-09-28 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layers and methods of fabricating the same in semiconductor devices

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